JP4520480B2

JP4520480B2 - 受光素子の製造方法

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Publication number: JP4520480B2
Application number: JP2007089660A
Authority: JP
Inventors: 育夫花輪; 新一堂本; 盛太新井; 雄司小山
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2007-03-29
Filing date: 2007-03-29
Publication date: 2010-08-04
Anticipated expiration: 2027-03-29
Also published as: JP2008251729A

Description

本発明は、受光素子の製造方法に関する。

第１の導電型の第１半導体層上に第２の導電型の第２半導体層が設けられた受光素子において、受光部周辺に第２の導電型の不純物の拡散アニールを行う工程を含む製造方法が知られている。この拡散アニール工程においては、受光部周辺の第１半導体層の一部に第２の導電型の不純物が拡散アニールされるように、拡散マスクとして絶縁膜を用いていた（例えば、特許文献１参照）。特許文献１の技術で用いられている絶縁膜は、従来から拡散マスクとして用いられており、十分に拡散が防止されていると考えられていた。

特開２００６−３３９４１３号公報

しかしながら、発明者は、特許文献１の技術では拡散アニールによって受光部においても、第１の導電型の第１半導体層に第２の導電型の不純物が拡散してしまうことがあることを見出した。その結果、所望の光の応答速度が得られないおそれがある。

本発明は、受光部の第１半導体層に第２の導電型の不純物が拡散することが抑制される受光素子の製造方法を提供することを目的とする。

本発明に係る受光素子の製造方法は、半導体基板上に第１導電型ＩｎＰからなる第１半導体層と第２導電型ＩｎＰからなる第２半導体層とが順に形成された積層体において、第２半導体層の受光領域上の少なくとも一部にＩｎＧａＡｓおよびＩｎＧａＡｓＰの少なくとも一方を含む拡散抑制層を形成する工程と、拡散抑制層上に絶縁層を形成する工程と、拡散抑制層および絶縁層を熱拡散マスクとして用いて第２導電型の不純物を含む雰囲気中で熱拡散することによって第２導電型の不純物を第１半導体層の一部に熱拡散させる工程と、拡散抑制層を覆いかつその端部より広く延在するマスクを使ってエッチングすることで積層体をメサ型に形成する工程と、拡散抑制層上に電極を形成する工程と、を含むことを特徴とするものである。

本発明に係る受光素子の製造方法においては、第２半導体層における第２導電型不純物の拡散速度に比較して拡散抑制層における第２導電型不純物の拡散速度が小さくなることから、アニール工程における受光領域下方の第１半導体層への第２導電型不純物の拡散が抑制される。

電極を形成する工程の前に受光領域上の拡散抑制層を除去する工程をさらに含んでいてもよい。また、拡散抑制層を除去する工程において、拡散抑制層を略リング状にエッチングしてもよい。

拡散抑制層を形成する工程において、第２半導体層の受光領域全体に拡散抑制層を形成してもよい。この場合、アニール工程における受光部下方の第１半導体層への第２導電型不純物の拡散がより抑制される。

拡散抑制層を形成する工程において、拡散抑制層を受光領域よりも広く形成してもよい。また、拡散抑制層を形成する工程において、拡散抑制層を絶縁層よりも広く形成してもよい。受光素子は、ＰＩＮ型フォトダイオードまたはアバランシェフォトダイオードであってもよい。受光素子は、上面と側面とで画定されたメサ型構造を有していてもよい。また、第２導電型の不純物は、Ｚｎ、ＣｄまたはＭｇであってもよい。

本発明に係る受光素子の他の製造方法は、半導体基板上に第１導電型ＩｎＰからなる第１半導体層と第２導電型ＩｎＰからなる第２半導体層とが順に形成された積層体において第２半導体層の受光領域上の少なくとも一部に第２半導体層における不純物拡散速度よりも小さい不純物拡散速度を有する拡散抑制層を形成する工程と、拡散抑制層上に絶縁層を形成する工程と、拡散層および絶縁層を熱拡散マスクとして用いて第２導電型の不純物を含む雰囲気中で熱拡散することによって第２導電型の不純物を第１半導体層の一部に熱拡散させる工程と、拡散抑制層を覆いかつその端部より広く延在するマスクを使ってエッチングすることで積層体をメサ型に形成する工程と、拡散抑制層上に電極を形成する工程と、を含むことを特徴とするものである。本発明に係る受光素子の他の製造方法においては、第２半導体層における第２導電型不純物の拡散速度に比較して拡散抑制層における第２導電型不純物の拡散速度が小さくなることから、アニール工程における受光領域下方の第１半導体層への第２導電型不純物の拡散が抑制される。

拡散抑制層を形成する工程において、第２半導体層の受光領域全体に拡散抑制層を形成してもよい。この場合、アニール工程における受光部下方の第１半導体層への第２導電型不純物の拡散がより抑制される。拡散抑制層は、３元半導体層または４元半導体層からなるものであってもよい。拡散抑制層を形成する工程において、拡散抑制層を受光領域よりも広く形成してもよい。

本発明によれば、受光部の第１半導体層への第２の導電型の不純物の拡散を抑制することができる。

以下、本発明を実施するための最良の形態を説明する。

（第１の実施形態）
図１〜図４は、本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。以下、図１〜図４を参照しつつ、受光素子の製造方法について説明する。

まず、図１（ａ）に示すように、ＩｎＰからなる半導体基板１上に、ｎ型ＩｎＰからなるバッファ層２、ｎ型またはｉ型ＩｎＧａＡｓからなる光吸収層３、ｎ型ＩｎＧａＡｓＰからなる衝撃緩和層４、ｎ型ＩｎＰからなる電界降下層５、ｎ型またはｉ型ＩｎＰからなる増倍層６、ｐ型ＩｎＰからなるウィンドウ層７およびｐ型ＩｎＧａＡｓからなる拡散抑制層８を順に成長させる。

例えば、半導体基板１の厚さは３５０μｍであり、バッファ層２の層厚は１．０μｍであり、光吸収層３の層厚は１．０μｍであり、衝撃緩和層４の層厚は０．０５μｍであり、電界降下層５の層厚は０．０５μｍであり、増倍層６の層厚は０．０５μｍであり、ウィンドウ層７の層厚は１．０μｍであり、拡散抑制層８の層厚は０．３μｍである。

次に、図１（ｂ）に示すように、拡散抑制層８上にＳｉＯ_２等の絶縁体からなる絶縁層９を成膜し、絶縁層９の中央部上に略円形状のレジスト１０を形成する。なお、絶縁層９の層厚は、例えば０．６μｍ程度である。次いで、図１（ｃ）に示すように、レジスト１０が形成されていない領域の絶縁層９および拡散抑制層８をエッチングにより除去する。拡散抑制層８のエッチングには、硫酸および過酸化水素を水で希釈したものをエッチング液として用いることができる。なお、拡散抑制層８が絶縁層９よりも広い面積を有するようにエッチング処理が施されてもよい。

次に、図２（ａ）に示すように、図１（ｃ）に示す積層体に対して、ウィンドウ層７にドープされているｐ型不純物を含む雰囲気中で熱処理（アニール処理）を施す。このアニール処理は、例えば５００ｐｐｍ〜２０００ｐｐｍのｐ型不純物濃度かつ６００℃の雰囲気において３０分行う。このアニール処理によって、拡散抑制層８が形成されていない領域の下方においては、ウィンドウ層７から増倍層６へｐ型不純物が拡散する。したがって、拡散抑制層８が形成されていない領域の下方において、ウィンドウ層７が増倍層６へ拡大する。なお、ｐ型不純物として、Ｚｎ、Ｃｄ、Ｍｇ等を用いることができる。

次に、図２（ｂ）に示すように、ウィンドウ層７の露出領域上および絶縁層９の外周部上にレジスト１１を形成し、拡散抑制層８および絶縁層９の外周部以外の領域をエッチングにより除去する。次いで、図２（ｃ）に示すように、レジスト１１および絶縁層９を除去する。それにより、略リング状の拡散抑制層８が露出する。この拡散抑制層８の内側のウィンドウ層７が受光領域７ａとなる。

次に、図３（ａ）に示すように、拡散抑制層８上およびウィンドウ層７の外周部を除く領域上に、ＳｉＯ_２等の絶縁体からなる絶縁層１２を形成する。次いで、図３（ｂ）に示すように、絶縁層１２をマスクとして用いてＩＣＰドライエッチング処理を施す。この場合、バッファ層２が露出するまでエッチング処理を施す。それにより、半導体基板１、バッファ層２、光吸収層３、衝撃緩和層４、電界降下層５、増倍層６、ウィンドウ層７および拡散抑制層８を含むメサ構造体２０が形成される。この場合のＩＣＰドライエッチングにおいては、例えば、アンテナパワーを２００Ｗに設定し、バイアスパワーを１００Ｗに設定し、エッチングガスとしてＳｉＣｌ_４／Ａｒを用い、雰囲気を０．５Ｐａ〜０．７Ｐａかつ１５０℃〜２５０℃に調整する。

次に、図３（ｃ）に示すように、バッファ層２の露出部およびメサ構造体２０の側壁に、ＩｎＰからなるパッシベーション膜１３を形成する。この場合のパッシベーションにおいては、雰囲気をＰＨ_３とし、温度を６００℃、成長速度を２．０μｍ／ｈに設定する。次いで、図４（ａ）に示すように、絶縁層１２を除去し、パッシベーション膜１３上、ウィンドウ層７上および拡散抑制層８上にＳｉＮ等の絶縁体からなる保護膜１４を形成する。その後、拡散抑制層８上の保護膜１４を除去する。それにより、拡散抑制層８が露出する。

次に、図４（ｂ）に示すように、拡散抑制層８上にＴｉ／Ｐｔ／Ａｕ等からなるｐ側電極１５を形成するとともに、半導体基板１の下面にＡｕＧｅ／Ａｕ等からなるｎ側電極１６を形成する。以上の工程により、アバランシェフォトダイオード型の受光素子１００が完成する。受光素子１００は、保護膜１４側から光が入射する表面入射型の受光素子である。

本実施形態においては、ウィンドウ層７におけるｐ型不純物の拡散速度に比較して、拡散抑制層８におけるｐ型不純物の拡散速度が小さくなる。ウィンドウ層７が２元半導体から構成されていることに対して、拡散抑制層８が３元半導体または４元半導体から構成されているからである。すなわち、拡散抑制層８を構成する半導体の元素数がウィンドウ層７を構成する半導体の元素数に比較して多いからである。

この場合、図２（ａ）に示すアニール処理において、ｐ型不純物の受光領域７ａ下の増倍層６への拡散が抑制される。それにより、本実施形態に係る受光素子１００の受光感度の低下を抑制することができる。また、拡散抑制層８をコンタクト層として用いているので、拡散抑制層８とコンタクト層とを個別に形成する必要がない。したがって、製造工程が簡略化される。

なお、アニール処理工程において拡散抑制層８がウィンドウ層７の受光領域７ａの少なくとも一部に設けられていれば、ｐ型不純物の受光領域７ａ下の増倍層６への拡散が抑制される。したがって、拡散抑制層８は、アニール処理工程においてウィンドウ層７の受光領域７ａの少なくとも一部に設けられていればよい。ただし、拡散抑制層８がウィンドウ層７の受光領域７ａの全面に設けられていれば、ｐ型不純物の受光領域７ａ下の増倍層６への拡散がより抑制される。

（第２の実施形態）
図５は、本発明の第２の実施形態に係る受光素子の製造方法を説明するためのフロー図である。以下、図５を参照しつつ、受光素子の製造方法について説明する。まず、図５（ａ）に示すように、図３（ｃ）のメサ構造体２０を準備する。次に、図５（ｂ）に示すように、絶縁層１２を除去し、パッシベーション膜１３上、ウィンドウ層７上および拡散抑制層８上にＳｉＮ等の絶縁体からなる保護膜１４を形成する。その後、拡散抑制層８上、ウィンドウ層７上、およびバッファ層２上の一部のパッシベーション膜１３および保護膜１４をエッチングにより除去する。それにより、拡散抑制層８および受光領域７ａが露出するとともにバッファ層２の一部が露出する。

次いで、図５（ｃ）に示すように、拡散抑制層８の内側のウィンドウ層７上にＳｉＮ等からなる反射膜１７を形成し、拡散抑制層８上および反射膜１７上にＴｉ／Ｐｔ／Ａｕ等からなるｐ側電極１５を形成するとともに、バッファ層２の露出領域にＡｕＧｅ／Ａｕ等からなるｎ側電極１６を形成する。以上の工程により、受光素子１００ａが完成する。受光素子１００ａは、半導体基板１側から光が入射する裏面入射型の受光素子である。

本実施形態においても、アニール処理において、ｐ型不純物の受光領域７ａ下の増倍層６への拡散が抑制される。それにより、本実施形態に係る受光素子１００ａの受光感度の低下を抑制することができる。また、拡散抑制層８をコンタクト層として用いているので、拡散抑制層８とコンタクト層とを個別に形成する必要がない。したがって、製造工程が簡略化される。

なお、上記各実施形態においてはアバランシェフォトダイオード型の受光素子において受光領域に拡散抑制層を設けたが、ＰＩＮ型フォトダイオード型の受光素子において受光領域に拡散抑制層を設けてアニール処理を施してもよい。また、上記実施形態においては、増倍層６が第１半導体層に相当し、ウィンドウ層７が第２半導体層に相当する。

（実験例）
以下、拡散抑制層８の効果を説明するための実験結果について説明する。まず、図６に示すサンプル２００を準備した。サンプル２００は、拡散抑制層８が受光領域７ａの外周近傍にのみ設けられている点および拡散抑制層８の外周部分には絶縁層９が設けられていない点を除いて、図１（ｃ）の積層体と同様の構造を有する。このサンプル２００のウィンドウ層７は、拡散抑制層８および絶縁層９のいずれも設けられていない領域Ａ、絶縁層９が設けられているが拡散抑制層８が設けられていない領域Ｂ、拡散抑制層８が設けられているが絶縁層９が設けられていない領域Ｃ、および、拡散抑制層８および絶縁層９の両方が設けられている領域Ｄに区分される。

ｐ型不純物を含む雰囲気中で領域Ａ〜領域Ｄに対してアニール処理を施し、各領域におけるｐ型不純物の拡散の様子を調べた。この場合のｐ型不純物として、Ｚｎを用いた。アニール条件は、図２（ａ）のアニール処理の場合と同様である。図７に、各領域の深さ方向におけるＺｎ濃度プロファイルを示す。Ｚｎ濃度の測定には、ＳＩＭＳ分析を用いた。図７において、縦軸はＺｎ濃度を示し、横軸はウィンドウ層７の上面からの深さを示す。また、図７のＥは、アニール処理を施していない領域Ａの測定結果を示している。

図７に示すように、領域ＡにおいてはＺｎのプロファイルが最も深いところまで到達している。絶縁層９および拡散抑制層８のいずれも設けられていないからである。領域Ｂおよび領域Ｃにおいては、領域Ａに比較してＺｎプロファイルが浅くなった。絶縁層９または拡散抑制層８のいずれかが設けられているからである。領域Ｄにおいては、領域Ａ〜領域Ｃに比較してＺｎプロファイルがさらに浅くなり、アニール処理前の領域Ａ（領域Ｅ）のＺｎプロファイルとほぼ等しくなった。したがって、領域Ｄは、アニール処理の影響をほとんど受けていないことがわかった。これは、絶縁層９下に拡散抑制層８が設けられているからであると考えられる。

続いて、図８に各領域におけるＺｎの拡散深さとアニール時間との関係を示す。図８において、縦軸はＺｎの拡散深さを示し、横軸はアニール処理の時間を示す。領域Ａにおいては、Ｚｎの拡散深さが最も大きくなった。領域Ｂおよび領域Ｃにおいては、領域Ａに比較してＺｎの拡散深さが小さくなった。これに対して、領域Ｄにおいては、Ｚｎはほとんど拡散されていない。これは、絶縁層９下に拡散抑制層８が設けられることによって、Ｚｎの拡散が抑制されたからであると考えられる。なお、これらの関係は、アニール時間を長くしても変わらない。

次に、サンプル２００の受光領域に光を入射させた状態でサンプル２００に逆バイアスを印加した場合の電圧−電流特性について調べた。図９（ａ）は、サンプル２００における逆バイアス印加時における電圧−電流特性を示す。図９（ａ）においては、横軸は印加電圧を示し、左側の縦軸は光入射によって流れる正味の電流（光電流）を示し、右側の縦軸は光電流を印加電圧で微分した値を示す。実線は電圧と光電流との関係を示し、破線は電圧と光電流を印加電圧で微分した値との関係を示す。

図９（ａ）に示すように、電圧の増加とともに、光電流が大きくなる。これは、空乏層の拡大に起因する。電圧の増加とともに、上記微分値は最初の極大値αを示す。これは、領域Ａにおける空乏層が光吸収層３に到達したからであり、領域Ａにおいてｐｎ接合面が最も光吸収層３に近いからであると考えられる。さらに電圧を増加させると、上記微分値が次の極大値βを示す。これは、領域Ｂにおける空乏層が光吸収層３に到達したからであると考えられる。さらに電圧を増加させると、上記微分値が次の極大値γを示す。これは、領域Ｄにおける空乏層が光吸収層３に到達したからであると考えられる。

図９（ａ）に示す結果から、サンプル２００においては、領域Ａ、領域Ｂおよび領域ＤのそれぞれにおけるＺｎ拡散距離に起因して、電圧−電流特性に変化が見られると考えられる。したがって、領域ＢにおけるＺｎ拡散距離と領域ＤにおけるＺｎ拡散距離との間に差があることが、電気的特性に基づいても立証されたことになる。図９（ｂ）は、図１（ｃ）の積層体における逆バイアス印加時における電圧−電流特性を示す。図１（ｃ）の積層体においては領域Ｂにも拡散抑制層８が設けられていることから、図１（ｃ）の積層体においては図６の領域Ｂに対応する領域がない。したがって、図９（ｂ）に示すように領域Ｂに起因する極大値βは現れないと考えられる。その結果、サンプル２００と比較して、図１（ｃ）の積層体の受光領域においては、Ｚｎの拡散が抑制されることがわかる。

以上のことから、受光領域７ａに拡散抑制層８を設けることによって、アニール処理におけるｐ型不純物の拡散を抑制できることが明らかとなった。

本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。本発明の第１の実施形態に係る受光素子の製造方法を説明するためのフロー図である。本発明の第２の実施形態に係る受光素子の製造方法を説明するためのフロー図である。実験例に係るサンプルを説明するための図である。サンプルの各領域の深さ方向におけるＺｎ濃度を示す図である。サンプルの各領域におけるＺｎの拡散量を示す図である。逆バイアス印加時における電圧−電流特性を示す図である。

符号の説明

１基板
２バッファ層
３光吸収層
４衝撃緩和層
５電界降下層
６増倍層
７ウィンドウ層
７ａ受光領域
８拡散抑制層
９絶縁層
１５ｐ側電極
１６ｎ側電極
２０メサ構造体
１００受光素子

Claims

半導体基板上に第１導電型ＩｎＰからなる第１半導体層と第２導電型ＩｎＰからなる第２半導体層とが順に形成された積層体において、前記第２半導体層の受光領域上の少なくとも一部にＩｎＧａＡｓおよびＩｎＧａＡｓＰの少なくとも一方を含む拡散抑制層を形成する工程と、
前記拡散抑制層上に絶縁層を形成する工程と、
前記拡散抑制層および前記絶縁層を熱拡散マスクとして用いて、前記第２導電型の不純物を含む雰囲気中で熱拡散することによって、前記第２導電型の不純物を前記第１半導体層の一部に熱拡散させる工程と、
前記拡散抑制層を覆い、かつその端部より広く延在するマスクを使ってエッチングすることで、前記積層体をメサ型に形成する工程と、
前記拡散抑制層上に電極を形成する工程と、
を含むことを特徴とする受光素子の製造方法。
前記電極を形成する工程の前に前記受光領域上の前記拡散抑制層を除去する工程をさらに含むことを特徴とする請求項１記載の受光素子の製造方法。
前記拡散抑制層を除去する工程において、前記拡散抑制層を略リング状にエッチングすることを特徴とする請求項１記載の受光素子の製造方法。
前記拡散抑制層を形成する工程において、前記第２半導体層の受光領域全体に前記拡散抑制層を形成することを特徴とする請求項１〜３のいずれかに記載の受光素子の製造方法。
前記拡散抑制層を形成する工程において、前記拡散抑制層を前記受光領域よりも広く形成することを特徴とする請求項１〜４のいずれかに記載の受光素子の製造方法。
前記拡散抑制層を形成する工程において、前記拡散抑制層を前記絶縁層よりも広く形成することを特徴とする請求項１〜５のいずれかに記載の受光素子の製造方法。
前記受光素子は、ＰＩＮ型フォトダイオードまたはアバランシェフォトダイオードであることを特徴とする請求項１〜６のいずれかに記載の受光素子の製造方法。
前記受光素子は、上面と側面とで画定されたメサ型構造を有することを特徴とする請求項１〜７のいずれかに記載の受光素子の製造方法。
前記第２導電型の不純物は、Ｚｎ、ＣｄまたはＭｇであることを特徴とする請求項１〜８のいずれかに記載の受光素子の製造方法。
半導体基板上に第１導電型ＩｎＰからなる第１半導体層と第２導電型ＩｎＰからなる第２半導体層とが順に形成された積層体において、前記第２半導体層の受光領域上の少なくとも一部に、前記第２半導体層における不純物拡散速度よりも小さい不純物拡散速度を有する拡散抑制層を形成する工程と、
前記拡散抑制層上に絶縁層を形成する工程と、
前記拡散層および前記絶縁層を熱拡散マスクとして用いて、前記第２導電型の不純物を含む雰囲気中で熱拡散することによって、前記第２導電型の不純物を前記第１半導体層の一部に熱拡散させる工程と、
前記拡散抑制層を覆い、かつその端部より広く延在するマスクを使ってエッチングすることで、前記積層体をメサ型に形成する工程と、
前記拡散抑制層上に電極を形成する工程と、
を含むことを特徴とする受光素子の製造方法。
前記拡散抑制層を形成する工程において、前記第２半導体層の受光領域全体に前記拡散抑制層を形成することを特徴とする請求項１０記載の受光素子の製造方法。
前記拡散抑制層は、３元半導体層または４元半導体層からなることを特徴とする請求項１０または１１記載の受光素子の製造方法。
前記拡散抑制層を形成する工程において、前記拡散抑制層を前記受光領域よりも広く形成することを特徴とする請求項１０〜１２のいずれかに記載の受光素子の製造方法。