JPH114013A - 化合物半導体素子およびその製造方法 - Google Patents
化合物半導体素子およびその製造方法Info
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- JPH114013A JPH114013A JP15412097A JP15412097A JPH114013A JP H114013 A JPH114013 A JP H114013A JP 15412097 A JP15412097 A JP 15412097A JP 15412097 A JP15412097 A JP 15412097A JP H114013 A JPH114013 A JP H114013A
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Abstract
(57)【要約】
【課題】 １回の不純物拡散工程により、厚みの異なる
不純物拡散領域を制御性良く形成する。 【解決手段】 ｉ−ＩｎＧａＡｓ層１６およびｎ-−Ｉ
ｎＰ窓層１６からなる化合物半導体層を形成する。受光
領域３３には、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４
およびｎ-−ＩｎＰ第２拡散遅延層２５を介してＺｎを
導入して第１拡散領域３１を形成する。ガードリング領
域３４には、両拡散遅延層２４、２５を介さずにＺｎを
導入して第２拡散領域３２を形成する。
不純物拡散領域を制御性良く形成する。 【解決手段】 ｉ−ＩｎＧａＡｓ層１６およびｎ-−Ｉ
ｎＰ窓層１６からなる化合物半導体層を形成する。受光
領域３３には、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４
およびｎ-−ＩｎＰ第２拡散遅延層２５を介してＺｎを
導入して第１拡散領域３１を形成する。ガードリング領
域３４には、両拡散遅延層２４、２５を介さずにＺｎを
導入して第２拡散領域３２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体受光
素子等として用いられる化合物半導体素子およびその製
造方法に関する。
素子等として用いられる化合物半導体素子およびその製
造方法に関する。
【０００２】
【従来の技術】上述の化合物半導体素子には、第１導電
型の化合物半導体層に第２導電型の不純物を導入して第
２導電型の不純物拡散領域を形成したものがある。その
中には、不純物の拡散深さを異ならせることにより、厚
みの異なる不純物拡散領域を形成したものも知られてい
る。以下、このように厚みの異なる不純物拡散領域を形
成するための従来法について説明する。なお、化合物半
導体素子においては、ｐｎ接合を設ける際に、ｎ型化合
物半導体層に不純物拡散を行ってｐ型不純物拡散領域を
形成するのが一般的であるので、以下の説明では第１導
電型をｎ型、第２導電型をｐ型とした場合について説明
する。
型の化合物半導体層に第２導電型の不純物を導入して第
２導電型の不純物拡散領域を形成したものがある。その
中には、不純物の拡散深さを異ならせることにより、厚
みの異なる不純物拡散領域を形成したものも知られてい
る。以下、このように厚みの異なる不純物拡散領域を形
成するための従来法について説明する。なお、化合物半
導体素子においては、ｐｎ接合を設ける際に、ｎ型化合
物半導体層に不純物拡散を行ってｐ型不純物拡散領域を
形成するのが一般的であるので、以下の説明では第１導
電型をｎ型、第２導電型をｐ型とした場合について説明
する。
【０００３】図５は、厚みの異なる不純物拡散領域を形
成するための第１の従来法を説明するための断面図であ
る（信学技法ＯＱＥ８３−７０ １９８３ Ｐ４７−５
４）。ここでは、一例としてＰＩＮ−ＰＤ（フォトダイ
オード）／ＪＦＥＴ（接合ゲート電界効果トランジス
タ）一体化素子の製造方法について示している。
成するための第１の従来法を説明するための断面図であ
る（信学技法ＯＱＥ８３−７０ １９８３ Ｐ４７−５
４）。ここでは、一例としてＰＩＮ−ＰＤ（フォトダイ
オード）／ＪＦＥＴ（接合ゲート電界効果トランジス
タ）一体化素子の製造方法について示している。
【０００４】まず、図５（Ａ）に示すように、半絶縁性
ＩｎＰ基板１０２上にｎ−ＩｎＧａＡｓ層１０３を形成
し、その上にＳｉＮX膜１４５およびＳｉＯ2膜１４６か
らなる選択拡散マスクを成膜して、公知のフォトリソグ
ラフィ工程およびエッチング工程により選択拡散マスク
の所定領域に１回目のＺｎ拡散工程のための窓開けを行
う。
ＩｎＰ基板１０２上にｎ−ＩｎＧａＡｓ層１０３を形成
し、その上にＳｉＮX膜１４５およびＳｉＯ2膜１４６か
らなる選択拡散マスクを成膜して、公知のフォトリソグ
ラフィ工程およびエッチング工程により選択拡散マスク
の所定領域に１回目のＺｎ拡散工程のための窓開けを行
う。
【０００５】次に、図５（Ｂ）に示すように、ゲートの
ボンディングパッド部の接合容量を低減するために、１
回目のＺｎ拡散工程により半絶縁性ＩｎＰ基板１０２ま
で達する厚い不純物拡散領域１３６を形成する。
ボンディングパッド部の接合容量を低減するために、１
回目のＺｎ拡散工程により半絶縁性ＩｎＰ基板１０２ま
で達する厚い不純物拡散領域１３６を形成する。
【０００６】続いて、図５（Ｃ）に示すように、公知の
フォトリソグラフィ工程およびエッチング工程により選
択拡散マスクの所定領域に２回目のＺｎ拡散工程のため
の窓開けを行う。
フォトリソグラフィ工程およびエッチング工程により選
択拡散マスクの所定領域に２回目のＺｎ拡散工程のため
の窓開けを行う。
【０００７】次に、図５（Ｄ）に示すように、ゲート部
および受光部を形成するために、２回目のＺｎ拡散工程
により薄い不純物拡散領域１３７、１３８を形成する。
および受光部を形成するために、２回目のＺｎ拡散工程
により薄い不純物拡散領域１３７、１３８を形成する。
【０００８】その後、図５（Ｅ）に示すように、選択拡
散マスクを除去して、Ａｕ／Ｓｎ／Ａｕ層１６３、Ａｕ
層１６４およびポリイミド層１６５を形成する。
散マスクを除去して、Ａｕ／Ｓｎ／Ａｕ層１６３、Ａｕ
層１６４およびポリイミド層１６５を形成する。
【０００９】この方法では、厚みの異なる不純物拡散領
域を形成するために、２回の不純物拡散工程を行う必要
がある。
域を形成するために、２回の不純物拡散工程を行う必要
がある。
【００１０】図６は、厚みの異なる不純物拡散領域を形
成するための第２の従来法を説明するための断面図であ
る（特開平８−２９８３３９号）。ここでは、一例とし
て受発光素子の製造方法について示している。
成するための第２の従来法を説明するための断面図であ
る（特開平８−２９８３３９号）。ここでは、一例とし
て受発光素子の製造方法について示している。
【００１１】まず、図６（Ａ）に示すように、ｎ型化合
物半導体層１０４上に、ＳｉＮXからなる拡散制御膜１
２６を成膜する。
物半導体層１０４上に、ＳｉＮXからなる拡散制御膜１
２６を成膜する。
【００１２】次に、図６（Ｂ）に示すように、薄い不純
物拡散領域を形成するために、拡散制御膜１２６の所定
領域を適正な膜厚ｔ1となるまで除去する。
物拡散領域を形成するために、拡散制御膜１２６の所定
領域を適正な膜厚ｔ1となるまで除去する。
【００１３】続いて、図６（Ｃ）に示すように、厚い不
純物拡散領域を形成するために、拡散制御膜１２６の所
定領域を適正な膜厚ｔ2となるまで除去する。
純物拡散領域を形成するために、拡散制御膜１２６の所
定領域を適正な膜厚ｔ2となるまで除去する。
【００１４】その後、図６（Ｄ）に示すように、１回の
Ｚｎ拡散工程を行うことにより、厚さｔ1の拡散制御膜
部分１２６ａを介してＺｎ拡散された領域１３９ではＺ
ｎが表面から浅い部分まで拡散し、厚さｔ2の拡散制御
膜部分１２６ｂを介してＺｎ拡散された領域１４０では
Ｚｎが表面から深い部分まで拡散するため、厚みの異な
る不純物拡散領域が形成される。
Ｚｎ拡散工程を行うことにより、厚さｔ1の拡散制御膜
部分１２６ａを介してＺｎ拡散された領域１３９ではＺ
ｎが表面から浅い部分まで拡散し、厚さｔ2の拡散制御
膜部分１２６ｂを介してＺｎ拡散された領域１４０では
Ｚｎが表面から深い部分まで拡散するため、厚みの異な
る不純物拡散領域が形成される。
【００１５】
【発明が解決しようとする課題】しかしながら、上述の
第１の従来法では、不純物の拡散深さを異ならせるため
に２回のＺｎ拡散工程が必要であり、工程数が多くな
る。また、１回目のＺｎ拡散工程における熱履歴および
拡散源の表面付着による汚れ等、ＳｉＮX膜１４５およ
びＳｉＯ2膜１４６からなる選択拡散マスクに膜質劣化
が生じ、その選択拡散マスクを２回目のＺｎ拡散工程に
再使用することにより、サイド拡散の増加等の問題が生
じる。これを防ぐために、１回目のＺｎ拡散工程後に選
択拡散マスクを全面除去して２回目のＺｎ拡散工程用の
選択拡散マスクを成膜しなおす場合には、再度の選択拡
散マスクの成膜工程およびフォトリソグラフィ工程が必
要となるため、工程数が増加する。
第１の従来法では、不純物の拡散深さを異ならせるため
に２回のＺｎ拡散工程が必要であり、工程数が多くな
る。また、１回目のＺｎ拡散工程における熱履歴および
拡散源の表面付着による汚れ等、ＳｉＮX膜１４５およ
びＳｉＯ2膜１４６からなる選択拡散マスクに膜質劣化
が生じ、その選択拡散マスクを２回目のＺｎ拡散工程に
再使用することにより、サイド拡散の増加等の問題が生
じる。これを防ぐために、１回目のＺｎ拡散工程後に選
択拡散マスクを全面除去して２回目のＺｎ拡散工程用の
選択拡散マスクを成膜しなおす場合には、再度の選択拡
散マスクの成膜工程およびフォトリソグラフィ工程が必
要となるため、工程数が増加する。
【００１６】これに対して、上述の第２の従来法では、
拡散制御膜の膜厚を調整して不純物の拡散深さを制御し
ているため、１回のＺｎ拡散工程により厚みの異なる不
純物拡散領域を形成することができる。しかし、拡散制
御膜の膜厚を調整するためには、成膜時の膜厚制御およ
びエッチングによる膜厚制御が必要であり、膜厚調整の
制御性を向上させることが困難である。従って、不純物
の拡散深さを制御する上で問題がある。
拡散制御膜の膜厚を調整して不純物の拡散深さを制御し
ているため、１回のＺｎ拡散工程により厚みの異なる不
純物拡散領域を形成することができる。しかし、拡散制
御膜の膜厚を調整するためには、成膜時の膜厚制御およ
びエッチングによる膜厚制御が必要であり、膜厚調整の
制御性を向上させることが困難である。従って、不純物
の拡散深さを制御する上で問題がある。
【００１７】本発明は、このような従来技術の課題を解
決すべくなされたものであり、１回の不純物拡散工程に
より、厚みの異なる不純物拡散領域を制御性良く形成す
ることができる化合物半導体素子およびその製造方法を
提供することを目的とする。
決すべくなされたものであり、１回の不純物拡散工程に
より、厚みの異なる不純物拡散領域を制御性良く形成す
ることができる化合物半導体素子およびその製造方法を
提供することを目的とする。
【００１８】
【課題を解決するための手段】本発明の化合物半導体素
子は、第１導電型の化合物半導体層、または第１導電型
の化合物半導体膜と真性化合物半導体膜とからなる化合
物半導体層を形成する工程と、該化合物半導体層を覆っ
て、化合物半導体からなる第１拡散遅延層と、該第１拡
散遅延層よりも第２導電型不純物の拡散速度が速い化合
物半導体からなる第２拡散遅延層との少なくとも２層を
積層形成する工程と、該第１拡散遅延層および該第２拡
散遅延層を選択的に除去して、該化合物半導体層の一部
を露出させる工程と、第２導電型の不純物を該第２拡散
遅延層側から導入して、該第１拡散遅延層および該第２
拡散遅延層で覆われた化合物半導体層部分に薄い不純物
拡散領域を形成すると共に、露出した化合物半導体層部
分に厚い不純物拡散領域を形成する工程とを含み、その
ことにより上記目的が達成される。
子は、第１導電型の化合物半導体層、または第１導電型
の化合物半導体膜と真性化合物半導体膜とからなる化合
物半導体層を形成する工程と、該化合物半導体層を覆っ
て、化合物半導体からなる第１拡散遅延層と、該第１拡
散遅延層よりも第２導電型不純物の拡散速度が速い化合
物半導体からなる第２拡散遅延層との少なくとも２層を
積層形成する工程と、該第１拡散遅延層および該第２拡
散遅延層を選択的に除去して、該化合物半導体層の一部
を露出させる工程と、第２導電型の不純物を該第２拡散
遅延層側から導入して、該第１拡散遅延層および該第２
拡散遅延層で覆われた化合物半導体層部分に薄い不純物
拡散領域を形成すると共に、露出した化合物半導体層部
分に厚い不純物拡散領域を形成する工程とを含み、その
ことにより上記目的が達成される。
【００１９】前記化合物半導体層として、その最上層が
ＩｎＰ層からなるものを形成すると共に前記第２拡散遅
延層としてＩｎＰ層を形成して表層全体がＩｎＰ層で覆
われた状態となし、前記第２導電型の不純物の導入を行
ってもよい。
ＩｎＰ層からなるものを形成すると共に前記第２拡散遅
延層としてＩｎＰ層を形成して表層全体がＩｎＰ層で覆
われた状態となし、前記第２導電型の不純物の導入を行
ってもよい。
【００２０】前記化合物半導体層として、その最上層が
ＩｎＰ層からなるものを形成すると共に、該ＩｎＰ層の
上に第１拡散遅延層としてのＩｎＧａＡｓ層と、第２拡
散遅延層としてのＩｎＰ層とを積層形成してもよい。
ＩｎＰ層からなるものを形成すると共に、該ＩｎＰ層の
上に第１拡散遅延層としてのＩｎＧａＡｓ層と、第２拡
散遅延層としてのＩｎＰ層とを積層形成してもよい。
【００２１】前記第２拡散遅延層を、前記化合物半導体
層の表層部よりも第１導電型キャリアの濃度を高くして
形成してもよい。
層の表層部よりも第１導電型キャリアの濃度を高くして
形成してもよい。
【００２２】前記第２導電型の不純物の導入後、前記第
２拡散遅延層を除去して前記第１拡散遅延層を露出さ
せ、該第１拡散遅延層上に第２導電型の電極を形成して
もよい。
２拡散遅延層を除去して前記第１拡散遅延層を露出さ
せ、該第１拡散遅延層上に第２導電型の電極を形成して
もよい。
【００２３】前記第２導電型の不純物として、Ｚｎ、Ｃ
ｄ、ＭｇおよびＢｅのうちのいずれか１つを導入しても
よい。
ｄ、ＭｇおよびＢｅのうちのいずれか１つを導入しても
よい。
【００２４】本発明の化合物半導体素子は、本発明の化
合物半導体素子の製造方法により製造される化合物半導
体素子であって、ＩｎＰ基板上にｎ型ＩｎＰバッファ
層、ＩｎＧａＡｓ光吸収層およびｎ型ＩｎＰ窓層が積層
形成されてなる化合物半導体層に、薄い不純物拡散領域
および厚い不純物拡散領域が形成されており、そのこと
により上記目的が達成される。
合物半導体素子の製造方法により製造される化合物半導
体素子であって、ＩｎＰ基板上にｎ型ＩｎＰバッファ
層、ＩｎＧａＡｓ光吸収層およびｎ型ＩｎＰ窓層が積層
形成されてなる化合物半導体層に、薄い不純物拡散領域
および厚い不純物拡散領域が形成されており、そのこと
により上記目的が達成される。
【００２５】前記薄い不純物拡散領域が受光領域であ
り、前記厚い不純物拡散領域が該受光領域を取り囲むガ
ードリング領域であってもよい。
り、前記厚い不純物拡散領域が該受光領域を取り囲むガ
ードリング領域であってもよい。
【００２６】以下に、本発明の作用について説明する。
【００２７】本発明にあっては、第１拡散遅延層および
第２拡散遅延層で覆われた化合物半導体層部分には両拡
散遅延層を介して不純物が拡散され、露出した化合物半
導体層部分には両拡散遅延層を介さずに不純物が拡散さ
れるので、各部分で不純物の拡散深さが異なる。よっ
て、１回の不純物拡散工程で厚みの異なる不純物拡散領
域が得られる。第１拡散遅延層と第２拡散遅延層とは化
合物半導体からなるので、化合物半導体層のエピタキシ
ャル成長時に成膜すれば、絶縁膜を拡散遅延層とする従
来の方法に比べて製造工程が簡略化される。また、化合
物半導体からなる拡散遅延層は、層厚の制御性が高く、
不純物拡散領域深さの制御性を高めることが可能であ
る。
第２拡散遅延層で覆われた化合物半導体層部分には両拡
散遅延層を介して不純物が拡散され、露出した化合物半
導体層部分には両拡散遅延層を介さずに不純物が拡散さ
れるので、各部分で不純物の拡散深さが異なる。よっ
て、１回の不純物拡散工程で厚みの異なる不純物拡散領
域が得られる。第１拡散遅延層と第２拡散遅延層とは化
合物半導体からなるので、化合物半導体層のエピタキシ
ャル成長時に成膜すれば、絶縁膜を拡散遅延層とする従
来の方法に比べて製造工程が簡略化される。また、化合
物半導体からなる拡散遅延層は、層厚の制御性が高く、
不純物拡散領域深さの制御性を高めることが可能であ
る。
【００２８】第１拡散遅延層は第２拡散遅延層よりも第
２導電型の不純物の拡散速度が遅いので、両拡散遅延層
の境界において不純物が蓄積され、単層の拡散遅延層よ
りも高い拡散遅延効果が得られる。よって、両拡散遅延
層の膜厚が薄くても不純物の拡散遅延効果が充分に得ら
れ、拡散領域の深さを精密に制御することができる。ま
た、拡散遅延層の膜厚を薄く設計することができ、両拡
散遅延層のエピタキシャル成長工程および除去工程等の
時間短縮化が可能である。
２導電型の不純物の拡散速度が遅いので、両拡散遅延層
の境界において不純物が蓄積され、単層の拡散遅延層よ
りも高い拡散遅延効果が得られる。よって、両拡散遅延
層の膜厚が薄くても不純物の拡散遅延効果が充分に得ら
れ、拡散領域の深さを精密に制御することができる。ま
た、拡散遅延層の膜厚を薄く設計することができ、両拡
散遅延層のエピタキシャル成長工程および除去工程等の
時間短縮化が可能である。
【００２９】化合物半導体層の最上層および第２拡散遅
延層としてＩｎＰ層を形成し、表層全体がＩｎＰ層で覆
われた状態で第２導電型の不純物を導入すれば、燐
（Ｐ）圧の調整のみで第２導電型の不純物の拡散深さを
制御可能である。例えば、第１拡散遅延層としてＩｎＧ
ａＡｓ層を形成した場合でも、砒素を含む第１拡散遅延
層が露出していないので、砒素圧の影響を受けない。
延層としてＩｎＰ層を形成し、表層全体がＩｎＰ層で覆
われた状態で第２導電型の不純物を導入すれば、燐
（Ｐ）圧の調整のみで第２導電型の不純物の拡散深さを
制御可能である。例えば、第１拡散遅延層としてＩｎＧ
ａＡｓ層を形成した場合でも、砒素を含む第１拡散遅延
層が露出していないので、砒素圧の影響を受けない。
【００３０】化合物半導体層の最上層であるＩｎＰ層の
上に第１拡散層としてのＩｎＧａＡｓ層および第２拡散
遅延層としてのＩｎＰ層を積層形成すれば、選択エッチ
ングにより第１拡散遅延層および第２拡散遅延層を選択
的に除去できるので、不純物が浅く拡散される領域およ
び不純物が深く拡散される領域を制御性良く形成するこ
とが可能である。
上に第１拡散層としてのＩｎＧａＡｓ層および第２拡散
遅延層としてのＩｎＰ層を積層形成すれば、選択エッチ
ングにより第１拡散遅延層および第２拡散遅延層を選択
的に除去できるので、不純物が浅く拡散される領域およ
び不純物が深く拡散される領域を制御性良く形成するこ
とが可能である。
【００３１】第２拡散遅延層の第１導電型キャリアの濃
度を化合物半導体層の表層部よりも高くすれば、第２拡
散遅延層における不純物の拡散速度がさらに遅くなって
拡散遅延効果が高くなる。例えば、化合物半導体層の表
層部にｎ型キャリア濃度Ｎａ／ｃｍ3であるｎ型ＩｎＰ
層が形成されている場合、第２拡散遅延層としてｎ型キ
ャリア濃度Ｎｂ／ｃｍ3がＮｂ＞Ｎａであるｎ型ＩｎＰ
層を形成すれば、第２拡散遅延層におけるｐ型不純物の
拡散速度をさらに遅くすることができる。
度を化合物半導体層の表層部よりも高くすれば、第２拡
散遅延層における不純物の拡散速度がさらに遅くなって
拡散遅延効果が高くなる。例えば、化合物半導体層の表
層部にｎ型キャリア濃度Ｎａ／ｃｍ3であるｎ型ＩｎＰ
層が形成されている場合、第２拡散遅延層としてｎ型キ
ャリア濃度Ｎｂ／ｃｍ3がＮｂ＞Ｎａであるｎ型ＩｎＰ
層を形成すれば、第２拡散遅延層におけるｐ型不純物の
拡散速度をさらに遅くすることができる。
【００３２】第２導電型の不純物の導入後、第２拡散遅
延層のみを除去して第１拡散遅延層を露出させ、その上
に電極を形成することにより第１拡散遅延層をコンタク
ト層として残してもよい。例えば、化合物半導体層の最
上層がＩｎＰ層からなり、第１拡散遅延層がＩｎＧａＡ
ｓ層からなり、第２拡散遅延層がＩｎＰ層からなる場
合、ｐ型電極へのコンタクト抵抗が小さい第１拡散遅延
層をコンタクト層とすることができる。この場合、不純
物拡散工程中に表面に露出している第２拡散遅延層に構
成元素抜けや表面付着物が生じても、電極形成時には第
２拡散遅延層が除去されているので悪影響が生じない。
また、第１拡散遅延層は第２拡散遅延層で覆われている
ので、表面が付着物等により汚染されず、良好なコンタ
クト抵抗が得られる。第２拡散遅延層を選択的に除去し
て第１拡散遅延層を露出させる選択エッチングは、第１
拡散遅延層と第２拡散遅延層との組成が異なるので、容
易に行うことが可能である。
延層のみを除去して第１拡散遅延層を露出させ、その上
に電極を形成することにより第１拡散遅延層をコンタク
ト層として残してもよい。例えば、化合物半導体層の最
上層がＩｎＰ層からなり、第１拡散遅延層がＩｎＧａＡ
ｓ層からなり、第２拡散遅延層がＩｎＰ層からなる場
合、ｐ型電極へのコンタクト抵抗が小さい第１拡散遅延
層をコンタクト層とすることができる。この場合、不純
物拡散工程中に表面に露出している第２拡散遅延層に構
成元素抜けや表面付着物が生じても、電極形成時には第
２拡散遅延層が除去されているので悪影響が生じない。
また、第１拡散遅延層は第２拡散遅延層で覆われている
ので、表面が付着物等により汚染されず、良好なコンタ
クト抵抗が得られる。第２拡散遅延層を選択的に除去し
て第１拡散遅延層を露出させる選択エッチングは、第１
拡散遅延層と第２拡散遅延層との組成が異なるので、容
易に行うことが可能である。
【００３３】第２導電型の不純物としては、例えば、Ｚ
ｎ、Ｃｄ、ＭｇおよびＢｅのうちのいずれか１つを導入
することができる。
ｎ、Ｃｄ、ＭｇおよびＢｅのうちのいずれか１つを導入
することができる。
【００３４】化合物半導体層として、例えばＩｎＰ基板
上にｎ型ＩｎＰバッファ層、ｎ型ＩｎＧａＡｓ光吸収層
およびｎ型ＩｎＰ窓層を積層形成すれば化合物半導体受
光素子を製造することができる。この場合、受光領域を
薄い不純物拡散領域、ガードリング領域を厚い不純物拡
散領域とすれば、斜め入射光等による拡散電流成分の増
加を防ぐことができる。
上にｎ型ＩｎＰバッファ層、ｎ型ＩｎＧａＡｓ光吸収層
およびｎ型ＩｎＰ窓層を積層形成すれば化合物半導体受
光素子を製造することができる。この場合、受光領域を
薄い不純物拡散領域、ガードリング領域を厚い不純物拡
散領域とすれば、斜め入射光等による拡散電流成分の増
加を防ぐことができる。
【００３５】
【発明の実施の形態】以下に、本発明の実施形態につい
て説明する。なお、以下の実施形態では、ＩｎＧａＡｓ
層を光吸収層、ＩｎＰ層を窓層とする化合物半導体層
に、ｎ-−ＩｎＧａＡｓからなる第１拡散遅延層および
ｎ-−ＩｎＰからなる第２拡散遅延層を介して不純物を
導入することにより薄い不純物拡散領域を形成して受光
領域とし、２層の拡散遅延層を介さずに不純物を導入す
ることにより厚い不純物拡散領域を形成してガードリン
グ領域としたＰＩＮ−ＰＤおよびその製造方法について
説明する。
て説明する。なお、以下の実施形態では、ＩｎＧａＡｓ
層を光吸収層、ＩｎＰ層を窓層とする化合物半導体層
に、ｎ-−ＩｎＧａＡｓからなる第１拡散遅延層および
ｎ-−ＩｎＰからなる第２拡散遅延層を介して不純物を
導入することにより薄い不純物拡散領域を形成して受光
領域とし、２層の拡散遅延層を介さずに不純物を導入す
ることにより厚い不純物拡散領域を形成してガードリン
グ領域としたＰＩＮ−ＰＤおよびその製造方法について
説明する。
【００３６】（実施形態１）図１（Ａ）は実施形態１の
化合物半導体素子の上面図であり、図１（Ｂ）は図１
（Ａ）のａ−ａ’線における断面図である。
化合物半導体素子の上面図であり、図１（Ｂ）は図１
（Ａ）のａ−ａ’線における断面図である。
【００３７】この化合物半導体素子は、ｎ+−ＩｎＰ基
板１２上にｎ−ＩｎＰバッファ層１５が形成され、その
上にｐ型領域である第１拡散領域３１および第２拡散領
域３２を有するＩｎＧａＡｓ層１６およびＩｎＰ窓層１
７が形成されている。受光領域３３においては、ｐ型不
純物であるＺｎがｎ-−ＩｎＰ窓層１７の上面からｉ−
ＩｎＧａＡｓ層１６の上部まで浅く拡散されて、薄い不
純物拡散領域である第１拡散領域３１となっている。ま
た、受光領域３３の周辺を取り囲むガードリング領域３
４においては、ｐ型不純物であるＺｎがｎ-−ＩｎＰ窓
層１７の上面からｉ−ＩｎＧａＡｓ層１６の中央部より
も下部まで深く拡散されて、厚い不純物拡散領域である
第２拡散領域３２となっている。受光領域３３上にはｐ
型電極６１が形成され、ｎ+−ＩｎＰ基板１２側にはｎ
型電極６２が形成されている。また、ＩｎＰ窓層１７上
のｐ型電極６１が形成されていない部分には反射防止膜
４４が形成されている。
板１２上にｎ−ＩｎＰバッファ層１５が形成され、その
上にｐ型領域である第１拡散領域３１および第２拡散領
域３２を有するＩｎＧａＡｓ層１６およびＩｎＰ窓層１
７が形成されている。受光領域３３においては、ｐ型不
純物であるＺｎがｎ-−ＩｎＰ窓層１７の上面からｉ−
ＩｎＧａＡｓ層１６の上部まで浅く拡散されて、薄い不
純物拡散領域である第１拡散領域３１となっている。ま
た、受光領域３３の周辺を取り囲むガードリング領域３
４においては、ｐ型不純物であるＺｎがｎ-−ＩｎＰ窓
層１７の上面からｉ−ＩｎＧａＡｓ層１６の中央部より
も下部まで深く拡散されて、厚い不純物拡散領域である
第２拡散領域３２となっている。受光領域３３上にはｐ
型電極６１が形成され、ｎ+−ＩｎＰ基板１２側にはｎ
型電極６２が形成されている。また、ＩｎＰ窓層１７上
のｐ型電極６１が形成されていない部分には反射防止膜
４４が形成されている。
【００３８】この化合物半導体素子は、例えば以下のよ
うにして製造することができる。
うにして製造することができる。
【００３９】まず、図２（Ａ）に示すように、ｎ+−Ｉ
ｎＰ基板１２上に、ｎ−ＩｎＰバッファ層１５、ｉ−Ｉ
ｎＧａＡｓ層１６およびｎ-−ＩｎＰ窓層１７をエピタ
キシャル成長により形成すると共に、ｎ-−ＩｎＧａＡ
ｓ第１拡散遅延層２４およびｎ-−ＩｎＰ第２拡散遅延
層２５をエピタキシャル成長により形成する。
ｎＰ基板１２上に、ｎ−ＩｎＰバッファ層１５、ｉ−Ｉ
ｎＧａＡｓ層１６およびｎ-−ＩｎＰ窓層１７をエピタ
キシャル成長により形成すると共に、ｎ-−ＩｎＧａＡ
ｓ第１拡散遅延層２４およびｎ-−ＩｎＰ第２拡散遅延
層２５をエピタキシャル成長により形成する。
【００４０】次に、図２（Ｂ）に示すように、フォトリ
ソグラフィ工程により、後述する工程で薄い不純物拡散
領域である受光領域３３を形成する領域上のｎ-−Ｉｎ
ＧａＡｓ第１拡散遅延層２４およびｎ-−ＩｎＰ第２拡
散遅延層２５上にレジスト５１をパターン形成する。そ
して、後述する工程で厚い不純物拡散領域であるガード
リング領域３４を形成する領域上のｎ-−ＩｎＧａＡｓ
第１拡散遅延層２４およびｎ-−ＩｎＰ第２拡散遅延層
２５をエッチング工程により除去する。このとき、不純
物を導入しない領域上のｎ-−ＩｎＧａＡｓ第１拡散遅
延層２４およびｎ-−ＩｎＰ第２拡散遅延層２５も同時
に除去する。このときのエッチャントとしては塩酸−水
系のＩｎＰ選択エッチャント、または硫酸−過酸化水素
水系のＩｎＧａＡｓ選択エッチャント等を使用すること
ができる。
ソグラフィ工程により、後述する工程で薄い不純物拡散
領域である受光領域３３を形成する領域上のｎ-−Ｉｎ
ＧａＡｓ第１拡散遅延層２４およびｎ-−ＩｎＰ第２拡
散遅延層２５上にレジスト５１をパターン形成する。そ
して、後述する工程で厚い不純物拡散領域であるガード
リング領域３４を形成する領域上のｎ-−ＩｎＧａＡｓ
第１拡散遅延層２４およびｎ-−ＩｎＰ第２拡散遅延層
２５をエッチング工程により除去する。このとき、不純
物を導入しない領域上のｎ-−ＩｎＧａＡｓ第１拡散遅
延層２４およびｎ-−ＩｎＰ第２拡散遅延層２５も同時
に除去する。このときのエッチャントとしては塩酸−水
系のＩｎＰ選択エッチャント、または硫酸−過酸化水素
水系のＩｎＧａＡｓ選択エッチャント等を使用すること
ができる。
【００４１】続いて、図２（Ｃ）に示すように、ＳｉＮ
X膜からなる選択拡散マスク４２をＰ−ＣＶＤ法により
成膜する。なお、このときの選択拡散マスク４２の膜質
や成膜方法は好適なものを適宜選択することができ、Ｓ
ｉＯ2膜やＡｌ2Ｏ3膜等のＳｉＮX膜以外のものを形成し
ても良い。
X膜からなる選択拡散マスク４２をＰ−ＣＶＤ法により
成膜する。なお、このときの選択拡散マスク４２の膜質
や成膜方法は好適なものを適宜選択することができ、Ｓ
ｉＯ2膜やＡｌ2Ｏ3膜等のＳｉＮX膜以外のものを形成し
ても良い。
【００４２】その後、図２（Ｄ）に示すように、後述す
る工程で不純物を導入する領域上の選択拡散マスク４２
をフォトリソグラフィ工程およびエッチング工程により
除去する。このときのエッチャントとしては、フッ化水
素酸−フッ化アンモニウム系エッチャント等を使用する
ことができる。
る工程で不純物を導入する領域上の選択拡散マスク４２
をフォトリソグラフィ工程およびエッチング工程により
除去する。このときのエッチャントとしては、フッ化水
素酸−フッ化アンモニウム系エッチャント等を使用する
ことができる。
【００４３】次に、図２（Ｅ）に示すように、気相拡散
法等により不純物としてＺｎの選択拡散を行う。このと
き、ｎ-−ＩｎＰ窓層１７よりもＺｎの拡散速度が遅い
ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４およびｎ-−Ｉｎ
Ｐ第２拡散遅延層２５で覆われている受光領域３３では
両拡散遅延層を介して拡散が進むため、両拡散遅延層を
介さずに拡散が進むガードリング領域３４に比べてＺｎ
の拡散深さが浅くなる。このため、受光領域３３ではＺ
ｎがｎ-−ＩｎＰ第２拡散遅延層２５、ｎ-−ＩｎＧａＡ
ｓ第１拡散遅延層２４およびｎ-−ＩｎＰ窓層１７を通
ってｉ−ＩｎＧａＡｓ層１６に達する程度に拡散されて
薄い不純物拡散領域である第１拡散領域３１が形成され
るのに対し、ガードリング領域３４ではＺｎがｎ-−Ｉ
ｎＰ窓層１７を通ってｉ−ＩｎＧａＡｓ層１６の下部ま
で拡散されてｉ−ＩｎＧａＡｓ層１６の深くまで拡散さ
れて厚い不純物拡散領域である第２拡散領域３２が形成
される。
法等により不純物としてＺｎの選択拡散を行う。このと
き、ｎ-−ＩｎＰ窓層１７よりもＺｎの拡散速度が遅い
ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４およびｎ-−Ｉｎ
Ｐ第２拡散遅延層２５で覆われている受光領域３３では
両拡散遅延層を介して拡散が進むため、両拡散遅延層を
介さずに拡散が進むガードリング領域３４に比べてＺｎ
の拡散深さが浅くなる。このため、受光領域３３ではＺ
ｎがｎ-−ＩｎＰ第２拡散遅延層２５、ｎ-−ＩｎＧａＡ
ｓ第１拡散遅延層２４およびｎ-−ＩｎＰ窓層１７を通
ってｉ−ＩｎＧａＡｓ層１６に達する程度に拡散されて
薄い不純物拡散領域である第１拡散領域３１が形成され
るのに対し、ガードリング領域３４ではＺｎがｎ-−Ｉ
ｎＰ窓層１７を通ってｉ−ＩｎＧａＡｓ層１６の下部ま
で拡散されてｉ−ＩｎＧａＡｓ層１６の深くまで拡散さ
れて厚い不純物拡散領域である第２拡散領域３２が形成
される。
【００４４】続いて、図２（Ｆ）に示すように、選択拡
散マスク４２を除去し、フォトリソグラフィ工程により
レジスト５２の受光領域３３にエッチング用の開口部を
形成する。
散マスク４２を除去し、フォトリソグラフィ工程により
レジスト５２の受光領域３３にエッチング用の開口部を
形成する。
【００４５】その後、図２（Ｇ）に示すように、受光領
域３３内のｎ-−ＩｎＰ第２拡散遅延層２５をフォトリ
ソグラフィ工程および塩酸−水系エッチングにより選択
除去し、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４を硫酸
−過酸化水素水系の選択エッチングにより除去する。
域３３内のｎ-−ＩｎＰ第２拡散遅延層２５をフォトリ
ソグラフィ工程および塩酸−水系エッチングにより選択
除去し、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４を硫酸
−過酸化水素水系の選択エッチングにより除去する。
【００４６】次に、図２（Ｈ）に示すように、レジスト
５２を除去して、ＩｎＰ窓層１７上にＳｉＮX膜または
ＳｉＯ2膜等の絶縁膜からなる反射防止膜４４を成膜す
る。そして受光領域３３内の反射防止膜４４にエッチン
グにより開口部を設けてｐ型電極６１を形成し、ｎ+−
ＩｎＰ基板１２側にはｎ型電極６２を形成する。その
後、この試料を個々のＰＩＮ−ＰＤ素子に分割すること
により図１（Ａ）の上面図および図１（Ｂ）の断面図で
示されるＰＩＮ−ＰＤ素子が作製される。
５２を除去して、ＩｎＰ窓層１７上にＳｉＮX膜または
ＳｉＯ2膜等の絶縁膜からなる反射防止膜４４を成膜す
る。そして受光領域３３内の反射防止膜４４にエッチン
グにより開口部を設けてｐ型電極６１を形成し、ｎ+−
ＩｎＰ基板１２側にはｎ型電極６２を形成する。その
後、この試料を個々のＰＩＮ−ＰＤ素子に分割すること
により図１（Ａ）の上面図および図１（Ｂ）の断面図で
示されるＰＩＮ−ＰＤ素子が作製される。
【００４７】このようにして作製される本実施形態１の
化合物半導体素子は、ｎ-−ＩｎＧａＡｓ第１拡散遅延
層２４およびｎ-−ＩｎＰ第２拡散遅延層２５の２層か
らなる拡散遅延層を用いることにより１回のＺｎ拡散に
より厚みの異なるＺｎ拡散領域を形成することができ
た。また、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４およ
びｎ-−ＩｎＰ第２拡散遅延層２５は、化合物半導体層
のエピタキシャル成長時に層厚の制御性良く形成するこ
とができ、選択エッチングにより選択的に除去できるの
で、製造工程を簡略化できた。ｎ-−ＩｎＧａＡｓ第１
拡散遅延層２４はｎ-−ＩｎＰ第２拡散遅延層２５より
もＺｎ拡散速度が遅いので、Ｚｎの拡散遅延効果が高
く、Ｚｎ拡散の深さを精密に制御することができた。さ
らに、Ｚｎ拡散工程中に表層に露出している半導体層は
ＩｎＰ層からなる第２拡散遅延層２５と窓層１７のみで
あるので、燐圧のみでＺｎ拡散プロファイルの制御を容
易に行うことができた。
化合物半導体素子は、ｎ-−ＩｎＧａＡｓ第１拡散遅延
層２４およびｎ-−ＩｎＰ第２拡散遅延層２５の２層か
らなる拡散遅延層を用いることにより１回のＺｎ拡散に
より厚みの異なるＺｎ拡散領域を形成することができ
た。また、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４およ
びｎ-−ＩｎＰ第２拡散遅延層２５は、化合物半導体層
のエピタキシャル成長時に層厚の制御性良く形成するこ
とができ、選択エッチングにより選択的に除去できるの
で、製造工程を簡略化できた。ｎ-−ＩｎＧａＡｓ第１
拡散遅延層２４はｎ-−ＩｎＰ第２拡散遅延層２５より
もＺｎ拡散速度が遅いので、Ｚｎの拡散遅延効果が高
く、Ｚｎ拡散の深さを精密に制御することができた。さ
らに、Ｚｎ拡散工程中に表層に露出している半導体層は
ＩｎＰ層からなる第２拡散遅延層２５と窓層１７のみで
あるので、燐圧のみでＺｎ拡散プロファイルの制御を容
易に行うことができた。
【００４８】（実施形態２）図３（Ａ）は実施形態２の
化合物半導体素子の上面図であり、図３（Ｂ）は図３
（Ａ）のｂ−ｂ’線における断面図である。
化合物半導体素子の上面図であり、図３（Ｂ）は図３
（Ａ）のｂ−ｂ’線における断面図である。
【００４９】この化合物半導体素子は、受光領域３３と
ｐ型電極６１との間に、コンタクト層としてｎ-−Ｉｎ
ＧａＡｓ第１拡散遅延層２４が残されている。その他の
構成は実施形態１と同様な構成とすることができる。
ｐ型電極６１との間に、コンタクト層としてｎ-−Ｉｎ
ＧａＡｓ第１拡散遅延層２４が残されている。その他の
構成は実施形態１と同様な構成とすることができる。
【００５０】この化合物半導体素子は、例えば以下のよ
うにして製造することができる。
うにして製造することができる。
【００５１】まず、図４（Ａ）〜図４（Ｆ）に示すよう
に、ｎ+−ＩｎＰ基板１２上に、ｎ−ＩｎＰバッファ層
１５、ｉ−ＩｎＧａＡｓ層１６、ｎ-−ＩｎＰ窓層１
７、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４およびｎ-−
ＩｎＰ第２拡散遅延層２５を形成して、不純物としてＺ
ｎの選択拡散を行うことにより受光領域３３およびガー
ドリング領域３４を形成し、レジスト５２にエッチング
用の開口部を形成する。ここまでの工程は、実施形態１
の図２（Ａ）〜（Ｆ）に示した工程と同様にして行うこ
とができる。
に、ｎ+−ＩｎＰ基板１２上に、ｎ−ＩｎＰバッファ層
１５、ｉ−ＩｎＧａＡｓ層１６、ｎ-−ＩｎＰ窓層１
７、ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４およびｎ-−
ＩｎＰ第２拡散遅延層２５を形成して、不純物としてＺ
ｎの選択拡散を行うことにより受光領域３３およびガー
ドリング領域３４を形成し、レジスト５２にエッチング
用の開口部を形成する。ここまでの工程は、実施形態１
の図２（Ａ）〜（Ｆ）に示した工程と同様にして行うこ
とができる。
【００５２】次に、図４（Ｇ）に示すように、受光領域
３３内のｎ-−ＩｎＰ第２拡散遅延層２５をフォトリソ
グラフィ工程および塩酸−水系エッチングにより選択除
去する。このエッチングにより、ｎ-−ＩｎＧａＡｓ第
１拡散遅延層２４をコンタクト層として制御成良く残す
ことができる。
３３内のｎ-−ＩｎＰ第２拡散遅延層２５をフォトリソ
グラフィ工程および塩酸−水系エッチングにより選択除
去する。このエッチングにより、ｎ-−ＩｎＧａＡｓ第
１拡散遅延層２４をコンタクト層として制御成良く残す
ことができる。
【００５３】続いて、図４（Ｈ）に示すように、レジス
ト５３をパターン形成して、受光領域３３内の電極接続
部を残し、それ以外の部分のｎ-−ＩｎＧａＡｓ第１拡
散遅延層２４を硫酸−過酸化水素水系の選択エッチング
により除去する。
ト５３をパターン形成して、受光領域３３内の電極接続
部を残し、それ以外の部分のｎ-−ＩｎＧａＡｓ第１拡
散遅延層２４を硫酸−過酸化水素水系の選択エッチング
により除去する。
【００５４】次に、図４（Ｉ）に示すように、レジスト
５３を除去して、ＩｎＰ窓層１７上にＳｉＮX膜または
ＳｉＯ2膜等の絶縁膜からなる反射防止膜４４を成膜す
る。そして受光領域３３内のコンタクト層上の反射防止
膜４４にエッチングにより開口部を設けてｐ型電極６１
を形成し、ｎ+−ＩｎＰ基板１２側にはｎ型電極６２を
形成する。その後、この試料を個々のＰＩＮ−ＰＤ素子
に分割することにより図３（Ａ）の上面図および図３
（Ｂ）の断面図で示されるＰＩＮ−ＰＤ素子が作製され
る。
５３を除去して、ＩｎＰ窓層１７上にＳｉＮX膜または
ＳｉＯ2膜等の絶縁膜からなる反射防止膜４４を成膜す
る。そして受光領域３３内のコンタクト層上の反射防止
膜４４にエッチングにより開口部を設けてｐ型電極６１
を形成し、ｎ+−ＩｎＰ基板１２側にはｎ型電極６２を
形成する。その後、この試料を個々のＰＩＮ−ＰＤ素子
に分割することにより図３（Ａ）の上面図および図３
（Ｂ）の断面図で示されるＰＩＮ−ＰＤ素子が作製され
る。
【００５５】このようにして作製される本実施形態２の
化合物半導体素子は、ｎ-−ＩｎＧａＡｓ第１拡散遅延
層２４をコンタクト層としてｐ型電極とのコンタクト抵
抗を低減することができた。また、Ｚｎの拡散工程中は
ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４がｎ-−ＩｎＰ第
２拡散遅延層２５で保護されているので、コンタクト層
の表面が付着物等で汚染されることはなく、コンタクト
抵抗を良好にすることができた。
化合物半導体素子は、ｎ-−ＩｎＧａＡｓ第１拡散遅延
層２４をコンタクト層としてｐ型電極とのコンタクト抵
抗を低減することができた。また、Ｚｎの拡散工程中は
ｎ-−ＩｎＧａＡｓ第１拡散遅延層２４がｎ-−ＩｎＰ第
２拡散遅延層２５で保護されているので、コンタクト層
の表面が付着物等で汚染されることはなく、コンタクト
抵抗を良好にすることができた。
【００５６】上記実施形態１および２の化合物半導体素
子において、ｎ-−ＩｎＰ第２拡散遅延層２５のｎ型キ
ャリア濃度を、化合物半導体層の表層部にあるｎ-−Ｉ
ｎＰ窓層１７よりも高くすれば、さらにＺｎの拡散遅延
効果を高くすることができる。また、第２拡散遅延層２
５はｎ+−ＩｎＰで形成してもよく、この場合において
も前記効果は同様に得られる。
子において、ｎ-−ＩｎＰ第２拡散遅延層２５のｎ型キ
ャリア濃度を、化合物半導体層の表層部にあるｎ-−Ｉ
ｎＰ窓層１７よりも高くすれば、さらにＺｎの拡散遅延
効果を高くすることができる。また、第２拡散遅延層２
５はｎ+−ＩｎＰで形成してもよく、この場合において
も前記効果は同様に得られる。
【００５７】なお、上記実施形態１および２において
は、第２導電型の不純物としてＺｎを用いた例について
説明したが、Ｃｄ、Ｍｇ、Ｂｅ等の不純物を用いた化合
物半導体素子にも本発明は適用可能である。
は、第２導電型の不純物としてＺｎを用いた例について
説明したが、Ｃｄ、Ｍｇ、Ｂｅ等の不純物を用いた化合
物半導体素子にも本発明は適用可能である。
【００５８】上記実施形態１および２においては、第１
導電型をｎ型、第２導電型をｐ型とした例について説明
したが、第１導電型をｐ型、第１導電型をｎ型とした化
合物半導体素子にも本発明は適用可能である。また、上
記実施形態１および２においては、第１拡散遅延層およ
び第２拡散遅延層の２層の拡散遅延層を形成したが、３
層以上の拡散遅延層を形成する場合についても本発明は
適用可能である。さらに、上記実施形態１および２にお
いては、薄い不純物拡散領域を受光領域、厚い不純物拡
散領域をガードリング領域とした化合物半導体受光素子
について説明したが、厚みの異なる不純物拡散領域を有
する化合物半導体素子、例えばＰＩＮ−ＰＤ／ＪＦＥＴ
一体化素子等の製造についても本発明は適用可能であ
る。
導電型をｎ型、第２導電型をｐ型とした例について説明
したが、第１導電型をｐ型、第１導電型をｎ型とした化
合物半導体素子にも本発明は適用可能である。また、上
記実施形態１および２においては、第１拡散遅延層およ
び第２拡散遅延層の２層の拡散遅延層を形成したが、３
層以上の拡散遅延層を形成する場合についても本発明は
適用可能である。さらに、上記実施形態１および２にお
いては、薄い不純物拡散領域を受光領域、厚い不純物拡
散領域をガードリング領域とした化合物半導体受光素子
について説明したが、厚みの異なる不純物拡散領域を有
する化合物半導体素子、例えばＰＩＮ−ＰＤ／ＪＦＥＴ
一体化素子等の製造についても本発明は適用可能であ
る。
【００５９】
【発明の効果】以上詳述したように、本発明による場合
には、第１拡散遅延層および第２拡散遅延層を介して不
純物を導入する領域には薄い不純物拡散領域が形成さ
れ、両拡散遅延層を介さずに不純物を導入する領域には
厚い不純物拡散領域が形成されるので、１回の不純物拡
散工程により厚みの異なる不純物拡散領域を形成するこ
とができるので製造工程を簡略化することができる。ま
た、２回の不純物拡散工程を必要とする従来技術のよう
にサイド拡散が生じることはなく、良好な素子特性を得
る事ができる。
には、第１拡散遅延層および第２拡散遅延層を介して不
純物を導入する領域には薄い不純物拡散領域が形成さ
れ、両拡散遅延層を介さずに不純物を導入する領域には
厚い不純物拡散領域が形成されるので、１回の不純物拡
散工程により厚みの異なる不純物拡散領域を形成するこ
とができるので製造工程を簡略化することができる。ま
た、２回の不純物拡散工程を必要とする従来技術のよう
にサイド拡散が生じることはなく、良好な素子特性を得
る事ができる。
【００６０】第１拡散遅延層と第２拡散遅延層とは、化
合物半導体層のエピタキシャル成長時に成膜することが
できるので、従来技術のように絶縁膜等からなる拡散遅
延層を別途成膜する必要がない。また、両拡散遅延層は
層厚の制御性が高く、不純物拡散プロファイルの制御が
容易である。さらに、第１拡散遅延層は、第２拡散遅延
層よりも第２導電型の不純物の拡散速度を遅くしてある
ので、単層の拡散遅延層よりも高い拡散遅延効果が得ら
れ、層厚を薄くしても拡散遅延効果が高いため、成膜工
程や除去工程の時間を短縮して製造コストの低廉化が可
能である。
合物半導体層のエピタキシャル成長時に成膜することが
できるので、従来技術のように絶縁膜等からなる拡散遅
延層を別途成膜する必要がない。また、両拡散遅延層は
層厚の制御性が高く、不純物拡散プロファイルの制御が
容易である。さらに、第１拡散遅延層は、第２拡散遅延
層よりも第２導電型の不純物の拡散速度を遅くしてある
ので、単層の拡散遅延層よりも高い拡散遅延効果が得ら
れ、層厚を薄くしても拡散遅延効果が高いため、成膜工
程や除去工程の時間を短縮して製造コストの低廉化が可
能である。
【００６１】Ｚｎ拡散工程中に表面がＩｎＰ層からなる
第２拡散遅延層および化合物半導体層の最上層で覆われ
ている場合、燐圧のみでＺｎ拡散プロファイルの制御を
容易に行うことができる。
第２拡散遅延層および化合物半導体層の最上層で覆われ
ている場合、燐圧のみでＺｎ拡散プロファイルの制御を
容易に行うことができる。
【００６２】化合物半導体層の最上層がＩｎＰ層、第１
拡散遅延層がＩｎＧａＡｓ層、第２拡散遅延層がＩｎＰ
層である場合、第１拡散遅延層および第２拡散遅延層を
選択エッチングにより除去することができるので、薄い
不純物拡散領域および厚い不純物拡散領域を制御性良く
形成することができる。
拡散遅延層がＩｎＧａＡｓ層、第２拡散遅延層がＩｎＰ
層である場合、第１拡散遅延層および第２拡散遅延層を
選択エッチングにより除去することができるので、薄い
不純物拡散領域および厚い不純物拡散領域を制御性良く
形成することができる。
【００６３】第２拡散遅延層の第１導電型キャリアの濃
度を化合物半導体層の表層部よりも高くすれば、さらに
拡散遅延効果を高くすることができる。
度を化合物半導体層の表層部よりも高くすれば、さらに
拡散遅延効果を高くすることができる。
【００６４】第１拡散遅延層を電極接続用のコンタクト
層として用いれば、コンタクト抵抗を低減して電気特性
を向上させることができる。この場合、拡散工程中、第
１拡散遅延層は第２拡散遅延層により保護されているの
で、表面が付着物等により汚染されず、良好なコンタク
ト抵抗が得られる。
層として用いれば、コンタクト抵抗を低減して電気特性
を向上させることができる。この場合、拡散工程中、第
１拡散遅延層は第２拡散遅延層により保護されているの
で、表面が付着物等により汚染されず、良好なコンタク
ト抵抗が得られる。
【００６５】本発明によれば、受光領域よりも深くまで
不純物が拡散された領域をガードリング領域とする化合
物半導体受光素子が得られるので、光電流信号に及ぼす
拡散電流成分の影響を減らして高速応答特性の受光素子
を提供することができる。
不純物が拡散された領域をガードリング領域とする化合
物半導体受光素子が得られるので、光電流信号に及ぼす
拡散電流成分の影響を減らして高速応答特性の受光素子
を提供することができる。
【図１】（Ａ）は実施形態１の化合物半導体素子の上面
図であり、（Ｂ）は図１（Ａ）のａ−ａ’線における断
面図である。
図であり、（Ｂ）は図１（Ａ）のａ−ａ’線における断
面図である。
【図２】実施形態１の化合物半導体素子の製造工程を示
す断面図である。
す断面図である。
【図３】（Ａ）は実施形態２の化合物半導体素子の上面
図であり、（Ｂ）は図３（Ａ）のｂ−ｂ’線における断
面図である。
図であり、（Ｂ）は図３（Ａ）のｂ−ｂ’線における断
面図である。
【図４】実施形態２の化合物半導体素子の製造工程を示
す断面図である。
す断面図である。
【図５】従来の化合物半導体素子の製造工程を示す断面
図である。
図である。
【図６】従来の化合物半導体素子の製造工程を示す断面
図である。
図である。
【符号の説明】 １２ ｎ+−ＩｎＰ基板 １５ ｎ−ＩｎＰバッファ層 １６ ＩｎＧａＡｓ層 １７ ＩｎＰ窓層 ２４ ｎ-−ＩｎＧａＡｓ第１拡散遅延層 ２５ ｎ-−ＩｎＰ第２拡散遅延層 ３１ 第１拡散領域 ３２ 第２拡散領域 ３３ 受光領域 ３４ ガードリング領域 ４２ 選択拡散マスク ４４ 反射防止膜 ５１、５２、５３ レジスト ６１ ｐ型電極 ６２ ｎ型電極
Claims (8)
- 【請求項１】 第１導電型の化合物半導体層、または第
１導電型の化合物半導体膜と真性化合物半導体膜とから
なる化合物半導体層を形成する工程と、 該化合物半導体層を覆って、化合物半導体からなる第１
拡散遅延層と、該第１拡散遅延層よりも第２導電型不純
物の拡散速度が速い化合物半導体からなる第２拡散遅延
層との少なくとも２層を積層形成する工程と、 該第１拡散遅延層および該第２拡散遅延層を選択的に除
去して、該化合物半導体層の一部を露出させる工程と、 第２導電型の不純物を該第２拡散遅延層側から導入し
て、該第１拡散遅延層および該第２拡散遅延層で覆われ
た化合物半導体層部分に薄い不純物拡散領域を形成する
と共に、露出した化合物半導体層部分に厚い不純物拡散
領域を形成する工程とを含む化合物半導体素子の製造方
法。 - 【請求項２】 前記化合物半導体層として、その最上層
がＩｎＰ層からなるものを形成すると共に前記第２拡散
遅延層としてＩｎＰ層を形成して表層全体がＩｎＰ層で
覆われた状態となし、前記第２導電型の不純物の導入を
行う請求項１に記載の化合物半導体素子の製造方法。 - 【請求項３】 前記化合物半導体層として、その最上層
がＩｎＰ層からなるものを形成すると共に、該ＩｎＰ層
の上に第１拡散遅延層としてのＩｎＧａＡｓ層と、第２
拡散遅延層としてのＩｎＰ層とを積層形成する請求項１
に記載の化合物半導体素子の製造方法。 - 【請求項４】 前記第２拡散遅延層を、前記化合物半導
体層の表層部よりも第１導電型キャリアの濃度を高くし
て形成する請求項１乃至３のいずれか１つに記載の化合
物半導体素子の製造方法。 - 【請求項５】 前記第２導電型の不純物の導入後、前記
第２拡散遅延層を除去して前記第１拡散遅延層を露出さ
せ、該第１拡散遅延層上に第２導電型の電極を形成する
請求項１乃至４のいずれか１つに記載の化合物半導体素
子の製造方法。 - 【請求項６】 前記第２導電型の不純物として、Ｚｎ、
Ｃｄ、ＭｇおよびＢｅのうちのいずれか１つを導入する
請求項１乃至５のいずれか１つに記載の化合物半導体素
子の製造方法。 - 【請求項７】 請求項１乃至６のいずれか１つに記載の
化合物半導体素子の製造方法により製造される化合物半
導体素子であって、 ＩｎＰ基板上にｎ型ＩｎＰバッファ層、ＩｎＧａＡｓ光
吸収層およびｎ型ＩｎＰ窓層が積層形成されてなる化合
物半導体層に、薄い不純物拡散領域および厚い不純物拡
散領域が形成されている化合物半導体素子。 - 【請求項８】 前記薄い不純物拡散領域が受光領域であ
り、前記厚い不純物拡散領域が該受光領域を取り囲むガ
ードリング領域である請求項７に記載の化合物半導体素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15412097A JPH114013A (ja) | 1997-06-11 | 1997-06-11 | 化合物半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15412097A JPH114013A (ja) | 1997-06-11 | 1997-06-11 | 化合物半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114013A true JPH114013A (ja) | 1999-01-06 |
Family
ID=15577368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15412097A Withdrawn JPH114013A (ja) | 1997-06-11 | 1997-06-11 | 化合物半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114013A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008251729A (ja) * | 2007-03-29 | 2008-10-16 | Eudyna Devices Inc | 受光素子の製造方法 |
| JP2009099907A (ja) * | 2007-10-19 | 2009-05-07 | Sumitomo Electric Ind Ltd | 受光素子アレイおよび撮像装置 |
| US7615463B2 (en) | 2001-10-11 | 2009-11-10 | Commissariat A L'energie Atomique | Method for making thin layers containing microcomponents |
-
1997
- 1997-06-11 JP JP15412097A patent/JPH114013A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615463B2 (en) | 2001-10-11 | 2009-11-10 | Commissariat A L'energie Atomique | Method for making thin layers containing microcomponents |
| JP2008251729A (ja) * | 2007-03-29 | 2008-10-16 | Eudyna Devices Inc | 受光素子の製造方法 |
| JP4520480B2 (ja) * | 2007-03-29 | 2010-08-04 | 住友電工デバイス・イノベーション株式会社 | 受光素子の製造方法 |
| JP2009099907A (ja) * | 2007-10-19 | 2009-05-07 | Sumitomo Electric Ind Ltd | 受光素子アレイおよび撮像装置 |
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