KR101740522B1 - 태양 전지와 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 제조 방법은 단결정 실리콘 기판 위에 n+ 도핑영역과 p+ 도핑영역을 갖는 반도체층을 형성하는 단계, 상기 반도체층 위에 비정질 실리콘층을 형성하는 단게, 상기 비정질 실리콘층 바로 위에 실리콘 카바이드층을 형성하는 단계, 상기 실리콘 카바이드층 위에 레이져를 조사해 상기 n+ 도핑영역과 상기 p+ 도핑영역을 선택적으로 드러내는 컨택홀을 형성하는 단계를 포함한다.

Description

태양 전지와 그 제조 방법{SOLAR CELL AND METHOD THEREFOR}
본 발명의 일 실시예는 레이져 컨택시 반도체층에 데미지를 줄인 태양전지와 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
태양 전지를 제조함에 있어서, 최근에 도핑 영역과 전극을 연결할 때 레이져를 이용해 절연막을 제거하는 레이져 컨택 방법이 많이 이용되고 있다.
그런데, 이러한 레이져 컨택(lasor contact)은 단결정 구조를 갖는 반도체 기판에는 치명적이어서, 반도체 기판 위에 다결정 실리콘으로 이뤄진 반도체층을 부가해 반도체 기판에 전달될 수 있는 데미지를 반도체층에서 흡수하도록 하고 있다.
그런데, 도핑 영역이 모두 후면에 존재하는 후면 접촉형 구조의 태양전지에서는 도핑 영역을 반도체층에 형성하고 있어 레이져 컨택시 도핑 영역에 레이져에 의해 야기된 재결합 영역(recombination site)이 생겨, 태양전지의 효율을 떨어트리는 문제가 있다.
본 발명은 이 같은 기술적 배경에서 창안된 것으로, 후면 접촉형 태양 전지에서 레이져 컨택시 데미지 영역을 줄이는 태양전지와 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 제조 방법은 단결정 실리콘 기판 위에 n+ 도핑영역과 p+ 도핑영역을 갖는 반도체층을 형성하는 단계, 상기 반도체층 위에 비정질 실리콘층을 형성하는 단게, 상기 비정질 실리콘층 바로 위에 실리콘 카바이드층을 형성하는 단계, 상기 실리콘 카바이드층 위에 레이져를 조사해 상기 n+ 도핑영역과 상기 p+ 도핑영역을 선택적으로 드러내는 컨택홀을 형성하는 단계를 포함한다.
상기 레이져는 355nm 레이져이고, 상기 비정질 실리콘층의 두께는 15~ 25(nm)이다. 상기 실리콘 카바이드층의 두께는 15~ 25(nm)이다.
본 발명의 일 실시예에 따른 제조 방법은 상기 반도체층을 형성하는 단계 이후에, 상기 반도체층 바로 위로 실리콘 산화물층을 형성하는 단계를 더 포함한다.
상기 실리콘 산화물층의 두께는 15~ 25(nm)이고, 상기 실리콘 산화물층의 굴절율은 약 1.5, 상기 비정질 실리콘층은 약 3.7, 실리콘 카바이드층은 약 1.7이다.
이 같은 제조 방법에 의해 제조된 태양 전지는 반도체 기판, 상기 반도체 기판 위에 형성되어 있고, n+ 도핑 영역과 p+ 도핑 영역을 갖는 반도체층, 상기 반도체층 위에 형성되어 있는 비정질 실리콘막, 상기 비정질 실리콘막 바로 위에 형성되어 있는 실리콘 카바이드막, 상기 비정질 실리콘막과 상기 실리콘 카바이드막을 오픈시켜 상기 n+ 도핑 영역과 p+ 도핑 영역을 각각 노출시키는 컨택홀, 상기 컨택홀을 통해 상기 n+ 도핑 영역과 p+ 도핑 영역에 각각 컨택하는 전극을 포함해 구성된다.
또한 본 발명의 다른 실시예에 따른 제조 방법은 반도체 기판의 후면에 형성된 반도체층 위로 도핑층을 형성하는 단계, 상기 도핑층에 포함된 p형 도펀트를 상기 반도체층에 선택적으로 확산시켜 p+ 도핑 영역을 형성하는 단계, 상기 반도체층 위로 상기 p+ 도핑 영역 사이를 노출하는 개구부가 형성된 마스크층을 형성하는 단계, 상기 개구부를 통해 노출된 상기 반도체층에 n형 도펀트를 상기 반도체층에 확산시켜 n+ 도핑 영역을 형성하는 단계, 상기 반도체층 위로 비정질 실리콘막과 실리콘 카바이드막을 순차적으로 형성하는 단계, 상기 실리콘 카바이드막에 레이져를 조사해서 p+ 도핑 영역과 n+ 도핑 영역을 노출시키는 컨택홀을 형성하는 단계, 상기 컨택홀을 통해 상기 p+ 도핑 영역과 n+ 도핑 영역에 각각 선택적으로 연결되는 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 제조 방법에 의하면, 후면쪽 패시베이션 스택을 구성할 때 비정질 실리콘층을 포함시켜 레이져를 조사해 도핑 영역에 레이져 조사로 인해 형성되는 재결합 영역을 줄여 셀 효율을 향상시킬 수 있다. 또한 비정질 실리콘층 위로는 실리콘 카바이드층을 형성해서 비정질 실리콘층이 에칭 공정 중 손상되는 것을 방지하는 한편, 패시베이션 스택의 층간 굴절률 차이를 커지도록 조정해 태양전지 안쪽으로 재반사가 잘 일어나도록 해 셀 효율을 향상시킨다.
도 1은 본 발명의 일 실시예에 따른 제조 방법의 플로우 챠트이다.
도 2는 도 1에 따른 발명의 일 실시예에 따른 제조 방법에 따른 일련의 과정을 보여주는 도면들이다.
도 3a는 355nm 레이져의 두께별 흡수율을 보여주는 그래프이다.
도 3b는 532nm 레이져의 두께별 흡수율을 보여주는 그래프이다.
도 4는 패시베이션 스택에 대한 BSR 측정 결과를 보여주는 그래프이다
도 5a 내지 도 5m은 본 발명의 일 실시예에 따라 후면 접촉형 태양전지를 제조하는 일련의 과정을 설명하는 도면들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 간단히 하거나 생략하였으며, 또한 두께, 넓이, 크기 등은 자의적으로 실제와 다르게 조정을 하였는 바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. 또한, 증착법, 스퍼터링법과 같이 잘 알려진 반도체 제조 방법들에 대해선 발명의 본질이 불명확해지지 않도록 자세한 설명은 생략하였다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 제조 방법의 플로우 챠트이고, 도 2a 내지 도 2d는 도 1의 각 단계의 제조 방법을 모식적으로 보여준다.
도 1의 S101 단계 및 이 단계를 모식적으로 보여주는 도 2a를 참조하면, 후면 접촉형 태양 전지를 제조하는 본 발명의 일 실시예에 따른 제조 방법은 단결정 실리콘 기판(1100) 위에 반도체층(1300)을 형성하는 것을 포함한다.
바람직한 형태에서, 기판(1100)은 결정이 한 방향으로만 성장된 단결정이고, n형 불순물을 포함하도록 구성돼, 라이프 타임(life time)이 전자보다 상대적으로 긴 정공이 다수 캐리어를 이뤄 pn 접합면에서 광전 변환이 보다 잘 일어날 수 있도록 한다.
이 단결정 실리콘 기판(1100)은 n형 또는 p형 도펀트가 낮은 도핑 농도로 도핑되어 있는데, 바람직한 한 형태에서 단결정 실리콘 기판(1100)은 n형 도펀트로 도핑되어 있다.
반도체층(1300)은 다결정 실리콘 또는 비정질 실리콘과 같은 반도체로 구성될 수 있고, 바람직한 한 형태에서 이 반도체층(1300)은 다결정 실리콘으로 구성된다.
이 반도체층(1300)은 단결정 실리콘 기판(1100) 위에 300nm ~ 400nm의 두께로 형성이 된다. 이 반도체층(1300)은 PECVD법 또는 LPCVD과 같은 CVD법을 이용해서 형성이 된다.
반도체층(1300)은 n형 도펀트가 주입된 n+ 도핑 영역(1300a)과 p형 도펀트가 주입된 p+ 도핑 영역(1300b)을 갖고, n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b) 사이로는 이들을 절연시키기 위한 베리어 영역(1300c)이 더 형성될 수 있다. 베리어 영역(1300c)은 도펀트가 도핑되지 않은 진성 반도체 영역이다.
그리고, 단결정 실리콘 기판(1100)과 반도체층(1300) 사이로는 실리콘 산화물, 예로 SiO2로 이뤄진 터널링층(1200)이 더 형성될 수 있다.
이 터널링층(1200)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(1200)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(1200)을 통과할 수 있도록 한다. 또한, 터널링층(1200)은 n+ 도핑 영역(1300a)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉽다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(22)의 두께는 5nm 이하, 더욱 바람직하게는 1nm ~ 3nm 이다.
이 실리콘 산화물층을 제조하는 방법은 다양한 방법이 고려될 수 있는데, 이처럼 얇은 두께의 실리콘 산화물층은 n형 도펀트로 도핑된 단결정 실리콘 기판(1300)의 표면을 액상의 산화제로 이뤄진 화학 솔루션(chemical solution)에 노출시켜 실리콘 산화물층을 형성하는 방법이 이용된다. 산화제로는 오존(O3)과 과산화 수소(H2O2)와 같은 것들이 이용된다.
다른 형태로, 열적 산화에 의해 터널링층(1200)을 형성하는 것 역시 가능하다. 이 열적 산화는 일정 온도 분위기의 로(furnace)에 단결정 실리콘 기판(1100)을 위치시키고, 반응 가스를 주입해 반도체 기판의 표면에서 화학 반응을 일으키는 형태로 이뤄진다. 반응 가스로는 질소(N2)와 산소(O2)가 이용될 수 있으며, 추가로 물 또는 염산의 액상 버블이 추가될 수도 있다. 이 열적 산화는 800℃ ~ 900℃의 온도에서 15분 ~ 25분동안 실시된다.
다음, 도 1의 S103 단계 및 이 단계를 모식적으로 보여주는 도 2b를 참조하면, 후면 접촉형 태양 전지를 제조하는 본 발명의 일 실시예에 따른 제조 방법은 패시베이션 스택(passivation stack)(1400)을 반도체층(1300) 바로 위에 형성하는 단계를 포함한다.
바람직한 한 형태에서, 패시베이션 스택(1400)은 실리콘 산화물층(1410), 비정질 실리콘층(1420), 실리콘 카바이드층(1430)을 포함한다.
실리콘 산화물층(1410)은 반도체층(1300) 바로 위에 전면적으로 형성이 되고, 비정질 실리콘층(1420)은 실리콘 산화물층(1410) 바로 위에 전면적으로 형성이 되고, 실리콘 카바이드층(1430)은 비정질 실리콘층(1420) 바로 위에 전면적으로 형성이 된다.
바람직한 한 형태에서, 실리콘 산화물층(1410)은 SiO2로 만들어지며, 15 ~ 25(nm)의 두께로 형성된다. 이 실리콘 산화물층(1410)은 일정 온도 분위기에서 로(furnace)에서 이뤄지는 열적 산화에 의해 형성될 수 있다.
비정질 실리콘층(1420)은 비정질 실리콘으로 이뤄져, 레이져에 대해 선택적으로 흡수를 하기 때문에 레이져 컨택시 조사된 레이져를 흡수해 반도체층(1330)의 n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)에 재결헙 영역(recombination site)이 형성되는 것을 줄이거나 방지할 수 있다. 이에 의해, 전극이 도핑 영역에 바로 컨택을 이뤄 태양전지의 효율을 높일 수 있다.
도 3a 및 도 3b는 두께(x축)에 따른 레이져의 흡수율(y축)을 보여주는 그래프이다.
먼저 도 3a는 355nm 레이져(또는, UV 레이져)의 두께별 흡수율을 보여주는 그래프이다.
355nm 레이져는 비정질 실리콘에서 선택적으로 ?j수가 돼 50nm 두께 근처까지 흡수율은 점진적으로 상승하며, 50nm 두께 이상에서는 비정질 실리콘에 완전히 흡수가 돼버린다.
따라서, 레이져 컨택시 355nm 레이져를 사용한다면, 비정질 실리콘층(1420)의 두께는 50nm 이하이여야 하며, 바람직한 한 형태에서 흡수율이 85 ~ 95(%)에 해당하는 15 ~ 25(nm)의 두께를 갖는다.
도 3b는 532nm 레이져(또는, 그린 레이져)의 두께별 흡수율을 보여주는 그래프이다.
532nm 레이져는 비정질 실리콘에서 선택적으로 흡수가 돼 400nm 두께 근처까지 흡수율은 점진적으로 상승하며, 400nm 두께 이상에서는 비정질 실리콘에 완전히 흡수가 돼버린다.
따라서, 레이져 컨택시 532nm 레이져를 사용한다면, 비정질 실리콘층(1420)의 두께는 400nm 이하이여야 한다.
그런데, 산업상 이용 가능성을 고려한다면 532nm 레이져는 비정질 실리콘층(1420)의 두께를 키우기 때문에 재료비, 공정 시간 등이 길어져 바람직하지 못하다. 이 보다는 355nm 레이져는 50nm 이하 두께를 갖는 비정질 실리콘층(1420)을 사용할 수 있으므로, 작업 시간과 재료비를 효율적으로 줄일 수 있어 바람직하다.
실리콘 카바이드층(1430)은 내화학적 성질이 뛰어나고, 굴절률을 쉽게 조절할 수 있는 장점이 있다. 실리콘 카바이드의 굴절률은 1.5 ~ 3.7인 값을 갖는데, 굴절률은 두께가 증가할수록 감소한다. 이처럼 실리콘 카바이드층(1430)은 굴절률을 쉽게 조절이 가능하기 때문에 BSR 설계에 매우 유리한 장점이 있다.
본 발명의 일 실시예에서는 비정질 실리콘의 굴절률이 약 3.7 ~ 4.0 이므로, 비정질 실리콘층(1420)과 실리콘 카바이드층(1430) 사이의 굴절률 차이가 크도록 실리콘 카바이드층(1430)의 두께는 15 ~ 25(nm)이고, 이때 굴절률은 약 1.7의 값을 갖는다. 한편, 명세서 전체에서 수치를 설명함에 있어 "약"이라는 단어를 사용하는데, 이는 수치를 측정하는 위치나 시간 또는 방법 등에 따라 조금씩 달라질 수가 있어, 이를 포함하기 위해 사용하는 것인지, 설명을 불명확하게 하고자 함은 아니다.
BSR은 기판(1100)을 투과해 패시베이션 스택(1400)을 향해 입사된 빛을 다시 기판(1100) 쪽으로 재반사시키는 정도를 나타내며, BSR이 높을수록 반도체 기판에 공급되는 빛이 많아지는 것이므로 셀 효율을 향상시킬 수가 있다.
도 4는 상술한 패시베이션 스택에 대한 BSR 측정 결과를 보여주는 그래프이다. 도 4에서, x축은 빛의 파장이고, y 축은 BSR을 나타낸다. 실선은 본 발명의 일 실시예에 따른 패시베이션 스택(이하, 실험예)의 BSR을 보여주며, 점선은 전통적인 방식의 패시베이션 스택, 예로 실리콘 질화물로 이뤄진 패시베이션 스택(이하, 비교예)의 BSR을 보여준다. 비교예에서 실리콘 질화물의 두께는 80(nm)이다.
후면 접촉형 태양전지에서 빛은 전면에서 공급돼 기판(1100)을 투과해 패시베이션 스택(1400)에 도달하므로, 파장 900nm 근접하고 그 이상의 빛만이 유효하다. 그런데. 두 결과를 비교해 보면, 실험예가 비교예보다 파장 650nm 이상에서는 실험예보다 약 1% 이상 BSR이 높게 나타내고 있다. BSR 1%는 전류 0.2 ~ 0.3(mA/cm2)의 증가를 의미하므로, 본 발명의 일 실시예에 따른 패시베이션 스택이 종래 기술과 비교해 매우 효과적임을 알 수 있다.
이처럼 본 발명의 일 실시예에서는 비정질 실리콘층(1420)을 배치해서 레이져 컨택시 n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)에 재결합 영역을 최소로 줄이거나 형성되지 않도록 하며, 또한 이 비정질 실리콘층(1420) 바로 위로는 굴절률 조절이 매우 용이한 실리콘 카바이드층(1430)을 배치해서 굴절률 매칭을 매우 쉽게 할 수 있도록 구성하고 있다.
한편, 실리콘 카바이드층(1430)은 실리콘 카바이드(SiC)로 이뤄져 내회학성이 뛰어나나 비정질 실리콘층(1420)은 내화학성이 좋지 못하다. 그러나, 본 발명의 일 실시예에서는 비정질 실리콘층(1420) 바로 위해 실리콘 카바이드층(1430)을 형성해서 에칭 공정에서 비정질 실리콘층(1420)이 손상되는 것을 방지할 수 있다. 예로, 비정질 실리콘층(1420)은 전극을 패터닝하는 과정에서 식각액에 노출될 수 있는데, 이때 실리콘 카바이드층1430)이 비정질 실리콘층(1420)을 보호할 수가 있다.
다음, 도 1의 S105 단계 및 이 단계를 모식적으로 보여주는 도 2c를 참조하면, 후면 접촉형 태양 전지를 제조하는 본 발명의 일 실시예에 따른 제조 방법은 패시베이션 스택(passivation stack)(1400)에 레이져를 조사해서 반도체층(1300)의 n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)을 드러내는 컨택홀(1400a, 1400b)을 각각 형성하는 단계를 포함한다.
패시베이션 스택에 레이져를 조사하면, 레이져 융발(lasor ablation)에 의해 패시베이션 스택(1400)이 제거가 되고, n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)의 표면이 드러나는데, 이 과정에서 n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)에 조사된 레이져의 열로 인해 그 표면이 용융되었다 재결정화되는 과정에서 재결합 영역(recombination site)이 만들어진다. 이 재결합 영역은 접촉 저항을 키우기 때문에 셀 효율을 떨어트린다.
한편, 이 단계에서 사용되는 레이져는 상술한 바처럼 532nm 레이져 또는 355nm 레이져 중 어느 하나가 사용되고, 조사된 레이져의 일부를 패시베이션 스택(1400)의 비정질 실리콘층(1420)이 흡수를 해 n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)에 레이져 조사로 인해 만들어지는 재결합 영역(recombination site)을 줄이거나 만들어지지 않도록 한다.
다음, 도 1의 S107 단계 및 이 단계를 모식적으로 보여주는 도 2d를 참조하면, 후면 접촉형 태양 전지를 제조하는 본 발명의 일 실시예에 따른 제조 방법은 컨택홀(1400a, 1400b)을 통해 드러난 n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)에 각각 컨택하는 제1 전극(1510)과 제2 전극(1530)을 각각 형성하는 단계를 포함한다. 바람직한 한 형태에서 제1 전극(1510)과 제2 전극(1530)은 도금법 또는 스퍼터링법 중 어느 하나의 방법에 의해 만들어진다.
이 제1 전극(1510)과 제2 전극(1530)은 재결합 영역이 없거나 최소한만 형성된 컨택홀(1400a, 1400b)을 통해 드러난 n+ 도핑 영역(1300a)과 p+ 도핑 영역(1300b)과 컨택을 이루고 있어 이전보다 셀 효율을 효과적으로 키울 수 있다.
이하, 상술한 제조 방법을 이용해서 후면 접촉형 태양전지를 제조하는 방법에 대해 설명한다. 도 5a 내지 도 5m은 상술한 제조 방법을 이용해서 후면 접촉형 태양전지를 제조하는 다양한 과정을 모식적으로 보여준다. 도 5a 내지 도 5m에서는 설명의 편의를 위해 태양전지의 후면이 위를 향하도록 도시하였다.
도 5a를 참조하면, 먼저 반도체 기판(10)의 양면, 즉 전면과 후면 각각에 대해 터널링층(201, 202)를 형성한다.
반도체 기판(10)은 실리콘이 결정 성장한 반도체로, 단결정 구조를 이루고 있으며, n형 도펀트를 포함하고 있다. n형 도펀트의 일 예로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소이다.
바람직한 한 형태에서, 이 터널링층(201, 202)은 실리콘 산화물(SiOx)을 포함하는 산화물층으로 만들어지고, 1nm ~ 3nm 사이의 두께를 갖는다. 이 터널링층(201, 202)은 pn 접합면에 해당하는 재결합 사이트(recombination site)를 줄이므로, 보다 효과적인 패시베이션(passivation)이 가능하도록 작용한다.
바람직한 한 형태에서, 이처럼 얇은 두께의 실리콘 산화물층은 반도체 기판(10)의 표면을 액상의 산화제로 이뤄진 화학 솔루션(chemical solution)에 노출시켜 실리콘 산화물층을 형성하는 것이 효율적이다. 산화제로는 오존(O3)과 과산화 수소(H2O2)와 같은 것들이 이용된다.
다음으로, 도 5b를 참조하면, 결정질이고 불순물이 도핑되지 않은 진성 반도체층(301, 302)이 터널링층(201, 202) 위에 각각 형성된다. 이 단계는 도 1의 S101 단계에 대응한다.
바람직하게 반도체층(301, 302)의 두께는 300nm ~ 400nm이다. 두께가 300nm보다 작으면, 이어지는 제1 도전형 영역 형성 단계(S104)에서 불순물이 제2 터너링층(202)까지 도핑되고, 두께가 400nm 크면 불순물이 두께 방향으로 제2 진성 반도체층(302) 전체에 도핑되지 않고 일부에만 도핑된다.
바람직한 한 형태에서, 이 진성 반도체층(301, 302)는 LPCVD법 또는 PECVD법으로 만들어진다.
다음으로, 도 5c를 참조하면. 반도체 기판(10)의 후면에 위치하는 제2 반도체층(302) 위로 불순물을 포함하고 있는 도핑층(314)이 형성된다. 이 도핑층(314)은 제2 반도체층(302) 위에 대해서만 위치하고, 제1 반도체층(301) 위로는 존재하지 않는다.
도핑층(314)에 포함된 도펀트는 반도체 기판(10)에 도핑된 불순물과 반대되는 도전형을 가진다. 반도체 기판(10)이 n형 도펀트로 도핑되어 있으므로, 도핑층(314)의 도펀트는 p형으로, 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소가 도펀트로 사용된다. 도핑층(314)에 포함된 도펀트는 이어지는 공정에서 제2 반도체층(302)에 주입돼, 제2 반도체층(302)은 제2 터널링층(202)을 사이에 두고 반도체 기판(10)과 pn 접합을 이룬다.
이 도핑층은 도펀트가 포함된 비정질 실리콘층이거나, PSG(Phosphor silicate glass) 중 하나로 구성된다.
이 도핑층 역시 PECVD법을 통해 제2 반도체층(302)위에 형성된다.
다음으로, 도 5d를 참조하면, 도핑층(314)에 포함된 불순물을 진성의 제2 반도체층(302)에 선택적으로 도핑해 p+ 도핑 영역(32)이 형성된다.
바람직한 한 형태에서, p+ 도핑 영역(32)은 도핑층(314)에 레이져를 조사해서 만든다. 레이져는 p+ 도핑 영역(32)에 대응하는 곳에 대해서만 선택적으로 조사된다. 레이져가 조사된 도핑층(314)에서는 도핑층(314)에 포함된 도펀트가 제2 반도체층(302)으로 열 확산해 p+ 도핑 영역(32)이 만들어지고, 레이져가 조사된 도핑층(314)은 제거된다.
이처럼 레이져를 이용해 p+ 도핑 영역(32)을 형성하게 되면, 도핑층(314)에 포함된 불순물을 제2 반도체층(302)에 선태적으로 주입하기 위해, 도핑층(314)을 마스킹하는 등의 공정을 생략할 수 있어 공정 수와 시간을 줄일 수 있다.
이에 따라, 반도체 기판(10)은 제2 터널링층(202)을 사이에 두고 p+ 도핑 영역(32)과 pn 접합을 형성하게 된다.
레이져를 이용해서 p+ 도핑 영역(32)을 형성하는 경우에, 도핑층(314)이 30nm ~ 50nm의 두께를 갖는 비정질 실리콘으로 구성되면, 상술한 바와 같은 이유로 p+ 도핑 영역(32)의 표면에 재결합 영역이 형성되는 것을 최소한으로 줄이거나 형성되는 것을 방지할 수 있다.
바람직한 한 형태에서, 이 단계에서 사용되는 레이져는 p+ 도핑 영역(32)을 한번에 스캔할 수 있게, 파장이 1064nm 이하인 레이져를 사용해서 빔 사이즈가 p+ 도핑 영역의 너비에 대응할 수 있는 것이 좋다.
다음으로, 도 5e를 참조하면, 제2 반도체층(302) 위에 잔존하는 도핑층(314a)을 제거한다. 이 과정에서, 반도체 기판(10) 전면에 순차적으로 형성돼 있는 제1 터널링층(201)과 그 위의 제1 반도체층(301) 일부가 선택적으로 제거된다.
바람직한 한 형태에서, 잔존하는 도핑층(314a)은 KOH : H2O2 = 2(L) : 0.8(L)인 식각액에 반도체 기판(10)을 10(min) ~ 20(min)간 딥핑(dipping)시켜 제거하는 습식 식각에 의해 제거된다.
딥핑(dipping)은 식각액이 담겨있는 수조에 반도체 기판(10)을 완전히 잠기도록 침체시켜 식각하는 방식이다. 이처럼 잔존하는 도핑층(314a)을 식각액에 딥핑시켜 제거하게 되면 반도체 기판(10)의 전면에 형성돼 있는 제1 반도체층(301) 일부를 동시에 제거할 수가 있다.
때문에, 이어지는 텍스쳐링 단계(S106)에서 반도체 기판(10)의 전면을 효과적으로 텍스쳐링할 수가 있다.
잔존하는 도핑층(314a)의 두께는 30nm ~ 50nm인 반면, 반도체 기판(10)의 전면에 형성돼 있는 제1 반도체층(301)의 두께는 300nm ~ 400nm이다. 따라서, 잔존하는 도핑층(314a)과 제1 반도체층(301)의 식각비가 다르더라도, 잔존하는 도핑층(314a)이 완전히 제거되는 동안, 제1 반도체층(301)은 완전히 제거되지 못하고 일부만 제거가 된다.
다음으로, 도 5f를 참조하면, 제2 반도체층(302)을 마스크층(315)으로 마스킹한 채 반도체 기판(10)을 식각액(KOH+)에 딥핑시켜 반도체 기판(10)의 전면에 형성돼 있는 제1 반도체층(301)과 그 아래에 존재하는 제1 터널링층(201)을 완전히 제거하고, 드러난 반도체 기판(10)의 전면 역시 식각해, 반도체 기판(10)의 전면을 텍스쳐링(texturing)한다.
마스크층(315)은 반도체 기판(10)의 전면이 텍스쳐링되는 동안 제2 반도체층(302)이 보호될 수 있도록 제2 반도체층(302) 위에 전면적으로 형성이 된다.
또한, 이 마스크층(315)은 이어지는 공정에서 언도핑 영역(33)에 n형 도펀트를 주입해 n+ 도핑 영역(34)을 형성할 때, p+ 도핑 영역(32)에 도펀트가 도핑되는 것을 방지한다.
이 마스크층(314)은 내화학성이 뛰어나 도펀트의 주입을 효과적으로 차단하는 실리콘 카바이드(SiC)로 만둘어지고, 두께는 100(nm) ~ 200(nm)이다.
실리콘 카바이드는 레이져에 의해 쉽게 제거가 되고, 이어지는 단계에서 산화물로 바껴 희석된 불산(dilute HF) 용액으로 쉽게 제거가 된다.
이 마스크층(315)은 제2 반도체층(302) 위에만 존재하고, 반도체 기판(10)의 전면 쪽 텍스쳐링 면에는 형성되지 않는다.
이 마스크층(315)은 PECVD법에 의해 만들어진다.
마스크층(314)이 형성된 반도체 기판(10)은 KOH : H2O2 = 2(L) : 0.6(L)인 식각액에 15(min) ~ 30(min)간 딥핑(dipping)해 제1 반도체층(301)과 그 아래에 존재하는 제1 터널링층(201)을 완전히 제거하고, 드러난 반도체 기판(10)의 전면 역시 식각해, 반도체 기판(10)의 전면을 텍스쳐링(texturing)한다.
도 5e에 예시된 단계에서 사용된 식각액과 비교해서, 이 과정에 사용되는 식각액은 보다 강한 염기성과 농도를 가져, 반도체 기판(10)의 표면이 효과적으로 텍스쳐링될 수 있다. 도 5f에서는 이러한 점을 나타내기 위해서 도 5e와 다르게 KOH+로 표시하였다.
다음으로, 도 5g를 참조하면, 이 단계에서는 언도핑 영역(33) 일부가 노출되도록 마스크층(315)에 개구부(315a)를 형성한다.
바람직한 한 형태에서, 개구부(315a)는 레이져를 마스크층(315)에 선택적으로 조사해 마스크층(315) 일부를 레이져 융발(laser ablation)시켜 형성한다.
바람직한 한 형태에서, 이 단계에서 사용되는 레이져는 한번의 스캔으로 n+ 도핑 영역의 너비에 대응하는 개구부(315a)가 만들어질 수 있도록 파장이 350 ~ 600nm 사이의 레이져가 사용된다.
레이져를 이용하여 개구부(315a)를 만들면, 원하는 곳에 보다 정확하게 개구부(315a)를 형성하는 것이 가능하고, 공정 시간 및 공정 수를 줄일 수 있다.
한편, 개구부(315a)의 폭(w1)은 언도핑 영역(32)의 폭(w2)보다 작다. 이처럼, 개구부(314a)의 폭(w1)이 언도핑 영역(32)의 폭(w2)보다 작으면, 언도핑 영역(32)의 일부, 즉 양쪽 가장자리는 노출되지 않고 마스크층(314)에 의해 가려지게 되므로, 이후 단계에서 도펀트를 언도핑 영역(33)에 도핑할 때 가려진 부분만큼 도핑이 일어나지 않아 진성의 반도체층으로 이뤄진 베리어 영역(33)으로 형성이 된다.
이 베리어 영역(33)은 p+ 도핑 영역(32)과 n+ 도핑 영역(34) 사이에 위치해서 서로 다른 도전성을 갖는 n+ 도핑 영역(32)과 p+ 도핑 영역(34)이 션트(shunt)되는 것을 방지한다.
다음으로, 도 5h를 참조하면, 이 단계에서는 반도체 기판(10)의 전면에 전면 전계 영역(130)과 후면 중 개구부(315a)를 통해 노출된 언도핑 영역(33)에 불순물을 주입해 n+ 도핑 영역(34)을 동시에 형성한다. 이 단계에서는 이처럼 전면 전계 영역(130)과 n+ 도핑 영역(34)을 동시에 형성해서 작업 수와 작업 시간을 줄인다.
이 단계에서는 POCl3 기체 분위기에서 n형 도펀트(P)를 열 확산시켜 n+ 도핑 영역(34)과 전면 전계 영역(130)을 동시에 형성한다.
n형 도펀트가 열 확산에 의하여 반도체 기판(10)의 후면 쪽에서 개구부(315a)를 통해 언도핑 영역(33)으로 확산해 n+ 도핑 영역(34)이 형성되고, p+ 도핑 영역(32)은 마스크층(315)에 의해 보호된다.
그리고 p형 도핑 영역(32)과 n형 도핑 영역(33) 사이의 언도핑 영역(33)은 도펀트를 도핑하는 동안 마스크층(315)에 의해 마스킹되어 있으므로, 도펀트가 주입되지 않아 진성의 반도체층으로 이뤄진 베리어 영역(33)으로 형성이 된다.
다음으로, 도 5i를 참조하면, 이 단계에서는 반도체 기판(10)의 전면 쪽에 패시베이션 스택이 형성된다.
반도체 기판(10)의 전면 쪽, 전면 전계 영역(130) 위로는 절연물질로 이뤄진 실리콘 산화막(24), 실리콘 질화막(25), 실리콘 카바이드막(26)이 순차적으로 만들어진다.
실리콘 카바이드는 두께에 따라 굴절률을 조절하기가 쉬어 패시베이션 스택에서 각 층의 굴절률을 쉽게 매칭할 수 있도록 한다.
실리콘 산화막(24)은 패시베이션 기능이 뛰어나므로 패시베이션 스택의 제1층을 이루며, 두께는 5 ~ 10(nm) 이다.
반도체 기판(10)의 전면과 후면에서 각각 패시베이션 스택의 제 1층을 이루는 이 실리콘 산화막(24, 40a)은 열적 산화와 같은 방법을 통해 동일한 공정에서 만들어질 수 있다. 이 경우에 후면 쪽은 실리콘 산화막(40a)이 다결정 실리콘으로 이뤄진 반도체층(302) 위에 형성이 되고, 전면쪽은 다결정 실리콘보다 결정 구조가 안정된 단결정으로 이뤄진 반도체 기판 위에 형성이 된다.
그런데 산화속도는 안정된 결합을 이루고 있는 단결정 실리콘이 다결정 실리콘보다 느리기 때문에, 전면쪽 실리콘 산화막(24)이 후면쪽 실리콘 산화막(40a)보다 얇게 형성이 되는데, 전면쪽 실리콘 산화막(24)의 두께가 5 ~ 10(nm)일 때, 후면쪽 실리콘 산화막(40a)의 두께는 15 ~ 25(nm)로 형성이 된다. 이 열적 산화는 800℃ ~ 900℃의 온도에서 15분 ~ 25분동안 실시된다.
바림작한 한 형태에서, 전면쪽 패시베이션 스택을 구성하는 실리콘 질화막(25)의 두께는 80(nm)이고, 실리콘 카바이드막(26)의 두께는 20(nm)이다.
그리고, 실리콘 질화막(25)과 실리콘 카바이드막(26)은 동일한 챔버 내에서 각 막이 형성되는 인-시츄(in-situ)가 가능한 PECVD법에 의해 만들어진다.
다음으로, 도 5j를 참조하면, 이 단계에서는 반도체 기판(10)의 후면 쪽에 패시베이션 스택(40)이 형성된다. 이 단계는 도 2의 S103 단계에 대응한다.
반도체 기판(10)의 후면 쪽, 반도체층(302) 위로는 절연물질로 이뤄진 실리콘 산화막(40a), 비정질 실리콘막(40b), 실리콘 카바이드막(40c)이 순차적으로 만들어진다.
실리콘 산화막(40a)은 패시베이션 기능이 뛰어나, 반도체층(302) 바로 위에 만들어지며, 실리콘 카바이드막(40c)은 내화학성이 뛰어나 이와 다르게 내화학성이 떨어지는 비정질 실리콘막(40b)을 에칭 과정에서 보호할 수 있도록 비정질 실리콘막(40b) 바로 위에 만들어진다.
그리고, 비정질 실리콘막(40b)은 이후 공정에서 레이져로 n+ 도핑 영역(34)과 p+ 도핑 영역(32)의 일부를 노출시키는 컨택홀(42a, 44a)을 만들 때, 조사된 레이져의 세기를 줄여 n+ 도핑 영역(34)과 p+ 도핑 영역(32) 각각에 재결합 영역이 만들어지는 것을 줄이거나, 또는 형성되지 않도록 한다.
비정질 실리콘막(40b)은 조사된 레이져의 세기를 줄이기 위해, 두께가 15 ~ 25(nm)으로 만들어진다. 그리고, 실리콘 산화막(40a)의 두께는 15 ~ 25(nm)이고, 실리콘 카바이드막(40c)의 두께는 15 ~ 25(nm)이다.
실리콘 카바이드의 굴절률은 1.5 ~ 3.7인 값을 가지며, 굴절률은 두께가 증가할수록 감소하고, 두께가 15 ~ 25(nm)일 때, 약 1.7의 값을 갖는다. 이처럼 실리콘 카바이드막(40c)은 두께에 따라 굴절률을 쉽게 조절이 가능하기 때문에 BSR 설계에 매우 유리한 장점이 있다.
한편, 이 실시예에 따르면 후면쪽 패시베이션 스택(40)은 실리콘 산화막(40a), 비정질 실리콘막(40b), 그리고 실리콘 카바이드막(40c)의 순서로 형성되고, 이때 각 층의 굴절률은 실리콘 산화막(40a)이 약 1.5, 비정질 실리콘막(40b)이 약 3.7, 그리고 실리콘 카바이드막(40c)은 두께가 15 ~ 25(nm)로 형성해 약 1.7의 값을 갖는다.
이처럼 이 실시예에서는 굴절률이 큰 비정질 실리콘막(40c)을 굴절률이 상대적으로 작은 실리콘 산화막(40a)과 실리콘 카바이드막(40c) 사이에 배치하고, 또한 실리콘 카바이드막(40c)을 패시베이션 스택의 맨 마지막에 배치해 비정질 실리콘막(40c)과 굴절률 편차가 크게 나도록 형성해 각 막의 경계에서 굴절률 변화가 크게 일어나도록 패시베이션 스택(40)을 구성한다. 이에, 반도체 기판(10)의 전면에서 후면으로 입사된 빛이 후면쪽 패시베이션 스택(40)에서 반도체 기판쪽으로 다시 재반사가 효과적으로 일어나 셀 효율을 향상시킬 수 있다.
실리콘 산화막(40a)은 열적 산화에 의해 만들어지며, 비정질 실리콘막(40b)과 실리콘 카바이드막(40c)은 각각 인-시츄가 가능한 PECVD 법으로 만들어진다.
다음으로, 도 5k를 참조하면, 이 단계에서는 후면쪽 패시베이션 스택(40)에 레이져를 선택적으로 조사해서 n+ 도핑 영역(34)과 p+ 도핑 영역(32)의 일부를 노출시키는 컨택홀(44a, 42a)이 만들어진다. 이 단계는 도 2의 S105 단계에 대응한다.
레이져는 UV 레이져를 사용해서 후면쪽 패시베이션의 두께가 커지지 않도록 하는 것이 바람직하다. 이 단계에서 만들어지는 컨택홀의 너비(44a, 42a)는 15 ~ 30um이다.
레이져 조사 장치에서 조사된 레이져는 패시베이션 스택(40)을 융발시켜 레이저가 조사된 부분만 선택적으로 패시베이션 스택(40)이 제거되는데, 이 과정에서 조사된 레이져는 패시베이션 스택(40)의 비정질 실리콘막(40b)에서 일부 흡수가 돼 레이져의 세기가 줄어든다. 때문에, 레이져 융발에 의해 n+ 도핑 영역(34)과 p+ 도핑 영역(32) 일부가 용융되었다 재결정화되는 과정에서 생기는 재결합 영역을 줄이거나 형성되지 않도록 할 수가 있다.
바람직한 한 형태에서, 레이져는 비정질 실리콘막(40b)의 두께가 두꺼워지지 않는 355nm 레이져가 이용된다. 355nm 레이져에 대해 비정질 실리콘은 두께가 35nm 근처일 때 약 100%의 흡수율을 나타내고, 20nm 근처에서는 약 90%의 흡수율을 나타낸다.
실험적으로, 355nm 레이져로 컨택홀(44a, 42a)를 형성하면, 흡수율이 85 ~ 95(%)일 때 가장 이상적으로 컨택홀(44a, 42a)을 형성할 수 있었고, 이때 비정질 실리콘의 두께는 15 ~ 25(nm)이다. 만일, 95(%) 이상의 흡수율을 나타내면 레이져의 세기가 약해 융발이 제대로 일어나지 않고, 흡수율이 85(%)보다 작으면 레이져의 세기가 너무 커서 재결합 영역이 너무 커지는 문제가 있다.
다음으로, 도 5l을 참조하면, 이 단게에서는 컨택홀(44a, 42a)을 채우며 패시베이션 스택(40) 위에 전체로 형성된 전극층(400)을 패터닝한다. 전극층(400)은 스퍼터링법을 이용해서 만들어진 금속층이다.
이 전극층(400)은 n+ 도핑 영역(34)과 p+ 도핑 영역(32)에 각각 컨택이 되도록 패터닝(patterning)이 된다. 바람직한 한 형태에서 전극층(400)은 에칭 공정에 의해 패터닝되는데, 에칭 공정에서 전극층(400)의 일부가 보호될 수 있도록 전극층(400) 위에는 마스크(MA)가 형성돼 있다. 마스크(MA)로 가려진 영역은 에칭 공정에서 제거되지 않고 남아 전극을 이룬다.
에칭 공정에서는 높은 염기성을 갖는 KOH 용액이 식각액으로 이용된다. 이 에칭 공정에서 실리콘 카바이드막(40c)은 내화학성이 좋기 때문에 그 아래에 형성돼 있는 비정질 실리콘막(40b)에 식각액에 의해 제거되는 것을 방지할 수 있다. 도 5m은 에칭 공정이 끝나고 완성된 태양전지의 모습을 보여준다.
이상 설명한 바처럼, 본 발명의 일 실시예에 따른 제조 방법에 의하면, 후면쪽 패시베이션 스택을 구성할 때 비정질 실리콘층을 포함시켜 레이져를 조사해 도핑 영역에 레이져 조사로 인해 형성되는 재결합 영역을 줄여 셀 효율을 향상시킬 수 있다. 또한 비정질 실리콘층 위로는 실리콘 카바이드층을 형성해서 비정질 실리콘층이 에칭 공정 중 손상되는 것을 방지하는 한편, 패시베이션 스택의 층간 굴절률 차이를 커지도록 조정해 태양전지 안쪽으로 재반사가 잘 일어나도록 해 셀 효율을 향상시킨다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 단결정 실리콘 기판 위에 n+ 도핑영역과 p+ 도핑영역을 갖는 반도체층을 형성하는 단계;
    상기 반도체층 위에 전체적으로 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 바로 위에 전체적으로 실리콘 카바이드층을 형성하는 단계; 그리고,
    상기 실리콘 카바이드층 위에 레이져를 조사해 상기 실리콘 카바이드층의 일부 영역을 제거해, 상기 n+ 도핑영역 및 상기 p+ 도핑영역 각각과 전기적으로 연결을 위한 컨택홀을 형성하는 단계;
    를 포함하는 후면 접촉형 태양전지의 제조 방법.
  2. 제1항에 있어서,
    상기 레이져는 355nm 레이져인 후면 접촉형 태양전지의 제조 방법.
  3. 제1항에 있어서,
    상기 비정질 실리콘층의 두께는 15~ 25(nm)인 후면 접촉형 태양전지의 제조 방법.
  4. 제3항에 있어서,
    상기 실리콘 카바이드층의 두께는 15~ 25(nm)인 후면 접촉형 태양전지의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체층을 형성하는 단계 이후에,
    상기 반도체층 바로 위로 실리콘 산화물층을 형성하는 단계,를 더 포함하는 후면 접촉형 태양전지의 제조 방법.
  6. 제5항에 있어서,
    상기 실리콘 산화물층의 두께는 15~ 25(nm)인 후면 접촉형 태양전지의 제조 방법.
  7. 제5항에 있어서,
    상기 실리콘 산화물층의 굴절율은 1.5, 상기 비정질 실리콘층은 3.7, 실리콘 카바이드층은 1.7인 후면 접촉형 태양전지의 제조 방법.
  8. 반도체 기판,
    상기 반도체 기판 위에 형성되어 있고, n+ 도핑 영역과 p+ 도핑 영역을 갖는 반도체층,
    상기 반도체층 위에 전체적으로 형성되어 있는 비정질 실리콘막;
    상기 비정질 실리콘막 바로 위에 전체적으로 형성되어 있는 실리콘 카바이드막;
    상기 비정질 실리콘막과 상기 실리콘 카바이드막의 일부가 제거되어 상기 n+ 도핑 영역 및 상기 p+ 도핑 영역 각각과 전기적 연결을 위해 형성된 컨택홀; 및,
    상기 컨택홀을 통해 상기 n+ 도핑 영역과 p+ 도핑 영역에 각각 전기적으로 연결되는 전극,
    을 포함하는 후면접촉형 태양 전지.
  9. 제8항에 있어서,
    상기 비정질 실리콘막의 두께는 15~ 25(nm)인 후면접촉형 태양 전지.
  10. 제9항에 있어서,
    상기 실리콘 카바이드막의 두께는 15~ 25(nm)인 후면 접촉형 태양전지.
  11. 제8항에 있어서,
    상기 반도체층과 상기 비정질 실리콘막 사이에 형성되어 있는 실리콘 산화물막을 더 포함하는 후면 접촉형 태양전지.
  12. 제11항에 있어서,
    상기 실리콘 산화물막의 두께는 15~ 25(nm)인 후면 접촉형 태양전지.
  13. 제11항에 있어서,
    상기 실리콘 산화물막의 굴절율은 1.5, 상기 비정질 실리콘막은 3.7, 실리콘 카바이드막은 1.7인 후면 접촉형 태양전지.
  14. 반도체 기판의 후면에 형성된 반도체층 위로 도핑층을 형성하는 단계;
    상기 도핑층에 포함된 p형 도펀트를 상기 반도체층에 선택적으로 확산시켜 p+ 도핑 영역을 형성하는 단계;
    상기 반도체층 위로 상기 p+ 도핑 영역 사이를 노출하는 개구부가 형성된 마스크층을 형성하는 단계;
    상기 개구부를 통해 노출된 상기 반도체층에 n형 도펀트를 상기 반도체층에 확산시켜 n+ 도핑 영역을 형성하는 단계;
    상기 반도체층 위로 전체적으로 비정질 실리콘막과 실리콘 카바이드막을 순차적으로 형성하는 단계;
    상기 실리콘 카바이드막에 레이져를 조사해서 상기 p+ 도핑 영역 및 상기 n+ 도핑 영역 각각과 전기적 연결을 위한 컨택홀을 형성하는 단계; 그리고,
    상기 컨택홀을 통해 상기 p+ 도핑 영역과 n+ 도핑 영역에 각각 선택적으로 연결되는 전극을 형성하는 단계
    를 포함하는 후면 접촉형 태양전지의 제조 방법.
  15. 제14항에 있어서,
    상기 컨택홀은 355nm 레이져를 조사해 형성되는 후면 접촉형 태양전지의 제조 방법.
  16. 제14항에 있어서,
    상기 비정질 실리콘막의 두께는 15~ 25(nm)인 후면 접촉형 태양전지의 제조 방법.
  17. 제16항에 있어서,
    상기 실리콘 카바이드막의 두께는 15~ 25(nm)인 후면 접촉형 태양전지의 제조 방법.
  18. 제14항에 있어서,
    상기 n+ 도핑 영역을 형성하는 단계 이후에,
    상기 반도체층 바로 위로 실리콘 산화물막을 형성하는 단계,를 더 포함하는 후면 접촉형 태양전지의 제조 방법.
  19. 제18항에 있어서,
    상기 실리콘 산화물막의 두께는 15~ 25(nm)인 후면 접촉형 태양전지의 제조 방법.
  20. 제18항에 있어서,
    상기 실리콘 산화물막의 굴절율은 1.5, 상기 비정질 실리콘막은 3.7, 실리콘 카바이드막은 1.7인 후면 접촉형 태양전지의 제조 방법.
  21. 제18항에 있어서,
    상기 반도체층은 비정질 실리콘층으로 이뤄지고, 상기 p+ 도핑 영역을 형성하는 단계에서 레이져를 상기 도핑층에 조사해 상기 p+ 도핑 영역이 형성되는 태양전지의 제조 방법.
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