KR20160064692A - 태양 전지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하는 전면 전계부; 반도체 기판의 후면에 위치하는 에미터부와 후면 전계부; 제1 전극; 및 제2 전극;을 포함하고, 전면 전계부는 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유한 다결정 실리콘 재질을 포함한다.
또한 본 발명의 일례에 따른 태양 전지 제조 방법은 챔버 내에서 반도체 기판의 전면에 도핑된 비정질 실리콘층을 증착하는 단계; 도핑된 비정질 실리콘층의 전면에 확산 방지막을 형성하는 단계; 반도체 기판의 후면에 에미터부 반도체층 및 후면 전계부 반도체층을 형성하는 단계; 반도체 기판을 열처리하여, 에미터부 반도체층과 후면 전계부 반도체층 각각을 에미터부와 후면 전계부로 형성함과 동시에 도핑된 비정질 실리콘층을 전면 전계부로 형성하는 열처리 단계; 확산 방지막을 제거하는 단계;를 포함하고, 도핑된 비정질 실리콘층 증착 단계에서 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 챔버에 함께 주입될 수 있다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하는 전면 전계부; 반도체 기판의 후면에 위치하는 에미터부와 후면 전계부; 제1 전극; 및 제2 전극;을 포함하고, 전면 전계부는 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유한 다결정 실리콘 재질을 포함한다.
또한 본 발명의 일례에 따른 태양 전지 제조 방법은 챔버 내에서 반도체 기판의 전면에 도핑된 비정질 실리콘층을 증착하는 단계; 도핑된 비정질 실리콘층의 전면에 확산 방지막을 형성하는 단계; 반도체 기판의 후면에 에미터부 반도체층 및 후면 전계부 반도체층을 형성하는 단계; 반도체 기판을 열처리하여, 에미터부 반도체층과 후면 전계부 반도체층 각각을 에미터부와 후면 전계부로 형성함과 동시에 도핑된 비정질 실리콘층을 전면 전계부로 형성하는 열처리 단계; 확산 방지막을 제거하는 단계;를 포함하고, 도핑된 비정질 실리콘층 증착 단계에서 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 챔버에 함께 주입될 수 있다.
Description
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명은 태양 전지 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 전면에 위치하며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 전면 전계부; 반도체 기판의 후면에 위치하며, 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부; 반도체 기판의 후면에 위치하며, 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부; 에미터부에 연결되는 제1 전극; 및 후면 전계부에 연결되는 제2 전극;을 포함하고, 전면 전계부는 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유한 다결정 실리콘 재질을 포함한다.
여기서, 전면 전계부의 결정화도는 60% ~ 100% 사이에서 결정될 수 있으며, 전면 전계부의 두께는 5nm ~ 20nm 사이일 수 있다.
아울러, 전면 전계부와 반도체 기판 사이에는 유전체 재질의 전면 터널층;을 더 포함할 수 있으며, 여기서, 전면 터널층의 유전체 재질은 SiOx 또는 SiCx 중 적어도 하나로 형성될 수 있다.
이때, 전면 전계부의 두께는 전면 터널층의 두께보다 두꺼울 수 있으며, 일례로, 전면 터널층의 두께는 0.5nm ~ 5nm 사이일 수 있다.
또한, 전면 전계부의 전면에는 유전체 재질의 반사 방지막을 더 포함할 수 잇다.
또한, 반도체 기판의 후면과 에미터부 및 후면 전계부의 전면 사이에는 유전체 재질의 후면 터널층;을 더 포함할 수 있다.
또한 본 발명의 일례에 따른 태양 전지 제조 방법은 챔버 내에서 제1 도전성 타입의 불순물을 함유하는 반도체 기판의 전면에 제1 도전성 타입의 불순물을 주입하면서 도핑된 비정질 실리콘층을 증착하는 도핑된 비정질 실리콘층 증착 단계; 도핑된 비정질 실리콘층의 전면에 유전체 재질의 확산 방지막을 형성하는 확산 방지막 형성 단계; 반도체 기판의 후면에 제1 도전성 타입의 불순물과 반대인 제2 도전성 타입을 갖는 에미터부 반도체층 및 반도체 기판보다 제1 도전성 타입의 불순물을 고농도로 함유한 후면 전계부 반도체층을 형성하는 후면 반도체층 형성 단계; 반도체 기판을 열처리하여 제1, 2 도전성 타입의 불순물을 활성화시켜, 에미터부 반도체층과 후면 전계부 반도체층 각각을 에미터부와 후면 전계부로 형성함과 동시에 도핑된 비정질 실리콘층을 전면 전계부로 형성하는 열처리 단계; 확산 방지막을 제거하는 단계;를 포함하고, 도핑된 비정질 실리콘층 증착 단계에서 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 챔버에 함께 주입될 수 있다.
여기의 열처리 단계에서 도핑된 비정질 실리콘층은 적어도 일부가 다결정 실리콘 재질로 결정화되면서 상변환될 수 있다. 이와 같은 열처리 단계에서 도핑된 비정질 실리콘층은 60~100% 사이로 결정화 될 수 있다.
이때, 열처리 단계의 온도는 800℃ ~ 925℃ 사이일 수 있다.
또한, 도핑된 비정질 실리콘층 증착 단계 이전에 반도체 기판의 전면에 유전체 재질의 전면 터널층을 형성하는 단계를 더 포함하고, 도핑된 비정질 실리콘층 증착 단계에서 도핑된 비정질 실리콘층은 전면 터널층의 전면에 증착될 수 있다.
아울러, 후면 반도체층 증착 단계 이전에 반도체 기판의 후면에 유전체 재질의 후면 터널층을 형성하는 단계를 더 포함하고, 에미터부 반도체층과 후면 전계부 반도체층은 후면 터널층의 후면 위에 증착될 수 있다.
아울러, 도핑된 비정질 실리콘층 증착 단계에서, 도핑된 비정질 실리콘층은 플라즈마 화학 기상 층착법(PECVD, Plamsa Enhanced Chemical Vapor Deposition)에 의해 증착될 수 있다.
본 발명에 따른 태양 전지는 전면 전계부가 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유한 다결정 실리콘 재질을 포함하여 형성되므로, 전면 전계부의 광흡수율을 최소화할 수 있다.
아울러, 본 발명에 따른 태양 전지 제조 방법은 한번의 열처리 단계로 전면 전계부와 후면 전계부 및 에미터부를 형성함으로써, 제조 방법을 보다 간소화할 수 있다.
도 1 내지 도 3b은 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 4는 도 1 내지 도 3b에서 설명한 전면 전계부의 광흡수율을 설명하기 위한 도이다.
도 5는 본 발명에 따른 전면 전계부의 외부 양자 효율을 설명하기 위한 도이다.
도 6은 본 발명의 일례에 따라 태양 전지를 제조하는 방법을 설명하기 위한 플로우 차트이다.
도 4는 도 1 내지 도 3b에서 설명한 전면 전계부의 광흡수율을 설명하기 위한 도이다.
도 5는 본 발명에 따른 전면 전계부의 외부 양자 효율을 설명하기 위한 도이다.
도 6은 본 발명의 일례에 따라 태양 전지를 제조하는 방법을 설명하기 위한 플로우 차트이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
아울러, 어떠한 두 개의 값이 동일하다는 것은 오차 범위 10% 이하에서 동일하다는 것을 의미한다.
도 1 내지 도 3은 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
구체적으로 도 1은 본 발명에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에서 도시한 태양 전지를 제2 방향으로 잘라 도시한 부분 단면도이고, 도 3은 본 발명의 일례에 따른 태양 전지의 후면에 배치되는 제1, 2 전극의 패턴을 설명하기 위한 도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 태양 전지는 반사 방지막(130), 전면 전계부(171), 전면 터널층(181), 반도체 기판(110), 후면 터널층(180), 에미터부(121), 후면 전계부(172), 진성 반도체층(150), 후면 보호막(190), 제1 전극(141) 및 제2 전극(142)을 포함할 수 있다.
여기서, 반사 방지막(130), 전면 터널층(181), 진성 반도체층(150), 후면 터널층(180) 및 패시베이층(190)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상되므로, 이하에서는 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입의 불순물을 함유하는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 제1 도전성 타입은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 제1 도전성 타입이 n형인 경우를 일례로 설명한다.
이러한 반도체 기판(110)의 전면에 복수의 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 에미터부(121) 역시 요철면을 가질 수 있다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
전면 전계부(171)는 반도체 기판(110)의 전면에 위치하며, 반도체 기판(110)보다 제1 도전성 타입의 불순물을 고농도로 함유하는 다결정 실리콘 재질을 포함하여 형성될 수 있다. 따라서, 일례로, 전면 전계부(171)는 반도체 기판(110)의 도전성 타입이 n형인 경우, n+ 영역으로 형성될 수 있다.
일례로, 전면 전계부(171)는 반도체 기판(110)의 전면에 도핑된 비정질 실리콘층을 증착한 후 열처리 단계에서 도핑된 비정질 실리콘층의 적어도 일부가 결정화되면서 다결정 실리콘층으로 상변화될 수 있다.
여기서, 도핑된 비정질 실리콘층은 에미터부(121) 및 후면 전계부(172)를 형성하기 위한 열처리 단계에서 함께 열처리 되어, 도핑된 비정질 실리콘층이 다결정 실리콘 재질로 결정화될 수 있다.
아울러, 이와 같은 전면 전계부(171)는 전면 전계부(171)의 광흡수율이 최소화되도록 하기 위하여, 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유하여 형성될 수 있다.
이와 같은 전면 전계부(171)의 제조 방법에 대해서는 도 6에서 보다 구체적으로 설명한다.
이와 같은 전면 전계부(171)는 반도체 기판(110)과 전면 전계부(171)와의 불순물 농도 차이로 인해 전위 장벽이 형성되어 반도체 기판(110) 전면 쪽으로의 전하(예, 정공) 이동을 방지하는 전계 효과를 가질 수 있다.
이로 인해, 전면 전계부(171)는 외부 장치로 출력되는 전하의 출력량을 증가시키고, 반도체 기판(110)의 전면에서 재결합이나 결함에 의해 손실되는 전하의 양을 감소시킬 수 있다.
이와 같은 전면 전계부의 두께(171)는 전술한 전계 효과를 충분히 확보하기 위하여 전면 터널층(181)의 두께보다 두껍게 형성될 수 있다.
전면 터널층(181)은 전면 전계부(171)와 반도체 기판(110) 사이에 위치하며, 유전체 재질로 형성될 수 있다. 일례로, 전면 터널층(181)은 SiOx 또는 SiCx 중 적어도 하나로 형성될 수 있다.
이와 같은 전면 터널층(181)은 반도체 기판(110)의 표면을 패시베이션 하는 기능을 수행하고, 반도체 기판(110)에 캐리어가 과하게 존재하는 경우, 반도체 기판(110)의 일부 캐리어가 전면 전계부(171) 방향으로 이동할 때, 캐리어의 이동이 보다 용이하도록 하는 터널링 기능을 수행할 수 있다.
아울러, 이와 같은 전면 터널층(181)은 전면 전계부(171)가 형성될 때, 전면 전계부(171)에 함유되는 제1 도전성 타입의 불순물이나 전면 전계부(171)의 광흡수율이 최소화하기 위한 질소(N), 탄소(C) 또는 산소(O)와 같은 불순물이 반도체 기판(110) 방향으로 확산되는 것을 방지할 수 있다.
따라서, 이와 같은 전면 전계부(171)는 n+-mc-SiNx, n+-mc-SiCx, 또는 n+-mc-SiOx 중 어느 하나로 형성된 층으로 형성될 수 있다.
이와 같은 전면 터널층(181)의 두께(T181)는 0.5nm ~ 5nm 사이일 수 있다.
여기서, 0.5nm 이상이 되도록 하는 것은 전면 터널층(181)의 패시베이션 기능을 최소한 확보하기 위함이고, 5nm 이하가 되도록 하는 것은 패시베이션 기능을 보다 강화하면서 전면 터널층(181)의 터널링 기능을 확보하기 위함이다. 이와 같은 전면 터널층(181)의 최적화 두께는 일례로, 0.5nm ~ 1.6nm 사이에서 결정될 수 있다. 이와 같은 범위 내에서 전술한 패시베이션 기능과 터널링 기능이 최적으로 발휘될 수 있다.
아울러, 전면 터널층(181)의 두께(T181)는 전술한 범위 내에서 후술할 후면 터널층(180)의 두께(T180)와 동일하게 하거나 더 크게 형성하는 것도 있다. 여기서, 전면 터널층(181)의 두께(181)를 후면 터널층(180)의 두께(T180)보다 더 크게 형성할 경우, 전면 터널층(181)의 터널링 효과가 다소 감소할 수 있으나, 패시베이션 기능을 보다 강화할 수 있다.
이와 같은 경우, 반도체 기판(110)의 전면에는 전극이 위치하지 않으므로, 터널링 효과 감소에 의한 영향보다는 패시베이션 기능 강화에 의한 효과가 더 클 수 있고, 이에 따라 태양 전지의 효율이 더 향상될 수 있다.
반사 방지막(130)은 전면 전계부(171)의 전면에 위에 유전체 재질로 형성되어 위치하며, 외부로부터 반도체 기판(110)의 전면으로 입사되는 빛의 반사를 최소화할 수 있다. 이와 같은 반사 방지막(130)의 유전체 재질은 일례로, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 도 1 및 도 2에 도시된 바와 같이, 단일막으로도 형성이 가능하나, 이와 다르게 복수의 막으로도 형성될 수 있다.
이와 같이, 반사 방지막(130)에 사용되는 실리콘 질화막(SiNx)이나 실리콘 산화막(SiOx)은 앞서 설명한 전면 전계부(171)에 적용되는 n+-mc-SiNx 또는 n+-mc-SiOx와는 전혀 다른 재질이다.
즉, 반사 방지막(130)의 SiNx나 SiOx와 전면 전계부(171)의 n+-mc-SiNx 또는 n+-mc-SiOx와 비교하면 다음과 같다.
반사 방지막(130)에 사용되는 SiNx나 SiOx에는 제1 도전성 타입의 불순물이 전혀 포함되지 않으며, Si 재질이 결정질도 아니고, 반사 방지막(130)의 SiNx나 SiOx의 결합 상태도 전면 전계부(171)의 n+-mc-SiNx 또는 n+-mc-SiOx의 결합 상태와 전혀 다를 수 있다.
보다 구체적으로, 반사 방지막(130)에 사용되는 SiNx나 SiOx에서는, Si이 결정을 형성하지 않는 상태에서 SiNx나 SiOx이 무작위로 배치되나, 전면 전계부(171)의 n+-mc-SiNx 또는 n+-mc-SiOx는 Si이 결정을 형성한 상태에서, Si 결정에 기여하지 않는 SiNx나 SiOx가 Si 결정 사이의 빈 공간 또는 Si 결정 내에 에 위치하는 구조를 가질 수 있다.
후면 터널층(180)은 반도체 기판(110)의 후면 전체에 직접 접촉하여 배치되며, 유전체 재질을 포함할 수 있다. 따라서, 후면 터널층(180)은 도 1 및 도 2에 도시된 바와 같이, 단결정 실리콘 재질로 형성되는 반도체 기판(110)의 후면에 직접 접촉되도록 형성될 수 있으며, 반도체 기판(110)에서 생성되는 캐리어를 통과시킬 수 있다.
이와 같은 후면 터널층(180)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
아울러, 후면 터널층(180)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하며, 이와 같은 후면 터널층(180)의 두께(T180)는 0.5nm ~ 2.5nm 사이에서 형성될 수 있다.
에미터부(121)는 후면 터널층(180)의 후면의 일부에 직접 접촉하여, 복수 개가 제1 방향(x)으로 길게 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있으며, 에미터부(121)는 후면 터널층(180)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다.
각 에미터부(121)는 반도체 기판(110)과 p-n접합을 형성하므로, 에미터부(121)는 p형의 도전성 타입을 가질 수 있다. 그러나, 본 발명의 일례와 달리, 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 복수의 에미터부(121)쪽으로 이동하고 분리된 정공은 복수의 후면 전계부(172)쪽으로 이동할 수 있다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.
이와 같은 에미터부(121)는 (1) 후면 터널층(180)의 후면에 진성 다결정 실리콘층을 증착시킨 이후, 진성 다결정 실리콘층 내에 제2 도전성 타입의 불순물을 주입시켜 형성되거나, (2) 후면 터널층(180)의 후면에 진성 비정질 실리콘층을 증착한 이후, 열처리하여 진성 비정질 실리콘층을 진성 다결정 실리콘층으로 재결정화하면서, 재결정화되는 진성 다결정 실리콘층 내에 제2 도전성 타입의 불순물을 주입시켜 형성될 수 있다.
후면 전계부(172)는 후면 터널층(180)의 후면 중에서 전술한 복수의 에미터부(121)가 위치하지 않는 영역에, 후면 터널층(180)의 후면에 직접 접촉하여, 위치할 수 있으며, 복수 개가 에미터부(121)와 동일한 제1 방향(x)으로 길게 위치하도록 형성될 수 있다.
이와 같은 후면 전계부(172)는 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 다결정 실리콘 재질로 형성될 수 있다. 따라서, 예를 들어, 기판이 n형 타입의 불순물로 도핑되는 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
이러한 후면 전계부(172)는 반도체 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 캐리어(예, 전자) 이동을 용이하게 할 수 있다.
따라서, 후면 전계부(172) 및 그 부근 또는 제1 및 제2 전극(142)(141, 142)에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킬 수 있다.
이와 같은 후면 전계부(172)도 전술한 에미터부(121) 형성 방법과 동일하게, (1) 후면 터널층(180)의 후면에 진성 다결정 실리콘층을 증착하고, 제2 도전성 타입의 불순물을 확산시켜 형성되거나, (2) 후면 터널층(180)의 후면에 진성 비정질 실리콘층을 증착하고, 다결정 실리콘층으로 재결정화하면서, 제2 도전성 타입의 불순물을 확산시켜 형성될 수 있다.
여기서, 에미터부(121) 및 후면 전계부(172)의 두께(T121, T172)는 100nm ~ 300nm 사이로 형성될 수 있으며, 도 1 및 도 2에서는 에미터부(121)와 후면 전계부(172)의 두께(T121, T172)가 서로 동일하게 형성된 경우를 일례로 도시하였으나, 이와 다르게 에미터부(121)와 후면 전계부(172)의 두께(T121, T172)가 서로 다르게 형성될 수도 있다.
진성 반도체층(150)은 금속 산화막(TMO)의 후면에 직접 접촉하여 형성되되, 후면 터널층(180)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성될 수 있고, 이와 같은 진성 반도체층(150)은 에미터부(121) 및 후면 전계부(172)와 다르게 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물이 도핑되지 않은 진성 다결정 실리콘층으로 형성될 수 있다.
따라서, 이와 같은 진성 반도체층(150)의 형성 방법은 제1, 2 도전성 타입의 불순물이 도핑되는 것을 제외하고, 앞선 에미터부(121)나 후면 전계부(172)의 형성 방법과 동일하게 형성될 수 있으며, 에미터부(121) 및 후면 전계부(172)가 형성될 때 함께 형성될 수 있다.
따라서, 진성 반도체층(150)은 후면 터널층(180)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 형성되되, 도 1 및 도 2에 도시된 바와 같이, 진성 반도체층(150)의 양측면 각각은 에미터부(121)의 측면 및 후면 전계부(172)의 측면에 직접 접촉되는 구조를 가질 수 있다.
후면 보호막(190)은 후면 전계부(172), 진성 반도체층(150) 및 에미터부(121)에 형성되는 다결정 실리콘 재질의 층의 후면에 형성된 뎅글링 본드(dangling bond)에 의한 결함을 제거하여, 반도체 기판(110)으로부터 생성된 캐리어가 뎅글링 본드(dangling bond)에 의해 재결합되어 소멸되는 것을 방지하는 역할을 할 수 있다.
이를 위하여, 후면 보호막(190)은 진성 반도체층(150)의 후면을 완전히 덮고, 에미터부(121)의 후면 중에서 제1 전극(141)이 접속된 부분을 제외한 나머지 부분을 덮고, 후면 전계부(172)의 후면 중에서 제2 전극(142)이 접속된 부분을 제외한 나머지 부분을 덮도록 형성될 수 있다.
이와 같은 후면 보호막(190)은 유전체층으로 형성될 수 있으며, 일례로, 수소화된 실리콘 질화막(SiNx:H), 수소화된 실리콘 산화막(SiOx:H), 수소화된 실리콘 질화산화막(SiNxOy:H), 수소화된 실리콘 산화질화막(SiOxNy:H), 수소화된 비정질실리콘막(a-Si:H) 중 적어도 어느 하나로 단층 또는 복수의 층으로 형성될 수 있다.
도 1 및 도 2에서는 후면 터널층(180)의 후면에 형성된 에미터부(121)와 후면 전계부(172)의 측면이 서로 이격되고, 후면 터널층(180)의 후면 중에서 에미터부(121)와 후면 전계부(172) 사이의 이격된 공간에 진성 반도체층(150)이 위치하는 경우를 일례로 설명하였으나, 이와 다르게 후면 터널층(180)이 생략되거나, 에미터부(121)와 후면 전계부(172)의 측면이 서로 맞닿을 수도 있다.
제1 전극(141)은 각각의 에미터부(121)에 접속되어, 해당 에미터부(121) 쪽으로 이동한 캐리어, 예를 들어 정공을 수집할 수 있다.
제2 전극(142)은 각각의 후면 전계부(172)에 접속되어, 해당 후면 전계부(172) 쪽으로 이동한 캐리어, 예를 들어, 전자를 수집할 수 있다.
이와 같은 제1, 2 전극(141, 142)의 패턴에 대해 보다 구체적으로 도 3을 참조하여 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 본 발명의 일례에 따른 태양 전지에서, 제1 전극(141)은 복수의 제1 핑거 전극(141F)과 제1 버스바(141B)를 구비하고, 제2 전극(142)은 복수의 제2 핑거 전극(142F)과 제2 버스바(142B)를 구비할 수 있다.
여기서, 복수의 제1 핑거 전극(141F)은 제1 방향(x)으로 길게 배치되며, 제1 버스바(141B)는 복수의 제1 핑거 전극(141F)의 길이 방향인 제1 방향(x)과 교차하는 제2 방향(y)으로 길게 배치되어 복수의 제1 핑거 전극(141F)의 끝단에 공통으로 연결될 수 있다.
여기서, 복수의 제2 핑거 전극(142F)은 제1 방향(x)으로 길게 배치되며, 제2 버스바(142B)는 복수의 제2 핑거 전극(142F)의 길이 방향인 제1 방향(x)과 교차하는 제2 방향(y)으로 길게 배치되어 복수의 제2 핑거 전극(142F)의 끝단에 공통으로 연결될 수 있다.
도 3a에서는 제1 전극(141)이 복수의 제1 핑거 전극(141F)과 제1 버스바(141B)를 구비하고, 제2 전극(142)이 복수의 제2 핑거 전극(142F)과 제2 버스바(142B)를 구비하는 경우를 일례로 설명하였지만, 도 3a에 도시된 제1 전극(141)과 제2 전극(142)에서 제1, 2 버스바(141B, 142B)는 생략될 수 있다.
따라서, 제1, 2 전극(141, 142)은 도 3b에 도시된 바와 같이, 제1 방향(x)으로 길게 배치되는 제1, 2 핑거 전극만 구비하여 형성되는 것도 가능하다.
아울러, 도 3b에서는 제1 방향(x)으로 길게 배치되는 제1, 2 전극(141, 142)의 양끝단의 위치가 서로 다른 경우를 일례로 도시하였지만, 양끝단의 위치가 동일한 제2 방향(y) 라인 상에 위치할 수 있다.
한편, 이와 같은 본 발명에 따른 태양 전지는 전술한 바와 같이, 전면 전계부(171)는 전면 전계부(171)의 광흡수율이 최소화하기 위하여, 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유한 다결정 실리콘 재질을 포함하여 형성될 수 있다.
도 1 및 도 2에서는 전면 전계부(171)가 하나의 층으로 형성된 경우를 일례로 도시하였으나, 이와 다르게 일례로, 전면 전계부(171)는 질소(N), 탄소(C) 또는 산소(O) 중 서로 다른 원소를 포함하는 복수의 층으로 형성될 수도 있다.
이와 같이, 본 발명에 다른 전면 전계부(171)는 다결정 실리콘 재질을 포함하여 형성됨으로써, 비정질 실리콘 재질과 비교하여 전면 전계부(171)의 광흡수를 낮출 수 있다.
보다 구체적으로, 비정질 실리콘 재질의 밴드갭 에너지는 1.7eV로 밴드갭 에너지가 1.1eV인 다결정 실리콘 재질보다 높지만, 재질 특성상 광흡수율은 비정질 실리콘 재질보다 다결정 실리콘 재질이 더 작게 나온다.
이에 대해 보다 구체적으로 설명하면, 비정질 실리콘 재질은 비록 밴드갭이 1.7eV로 다결정 실리콘 재질보다 높지만, 비정질 실리콘 재질은 재질 특성상 다이렉트 밴드갭(direct band gap)을 가지고, 다결정 실리콘 재질은 재질 특성상 인다이렉트 밴드갭(indirect band gap)을 가지고 있어, 예를 들어, 300nm ~ 800nm 사이의 파장 대역에서 비정질 실리콘 재질은 다결정 실리콘 재질보다 대략 100 배 정도 광흡수율이 더 높을 수 있다.
따라서, 전면 전계부(171)가 다결정 실리콘 재질을 포함하여 형성되는 경우, 전면 전계부(171)의 광흡수율을 보다 낮출 수 있어, 태양 전지의 효율이 보다 향상될 수 있다.
아울러, 이와 같이 다결정 실리콘 재질을 포함하는 전면 전계부(171)가 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유하는 경우, 원소의 특성상 질소(N), 탄소(C) 및 산소(O)는 다결정 실리콘 재질의 밴드 갭을 높이는 특성이 있다.
따라서, 전면 전계부(171)가 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유하는 경우, 전면 전계부(171)의 광흡수율을 더욱 낮출 수 있어, 태양 전지의 효율을 더욱 향상시킬 수 있다.
이와 같은 전면 전계부(171)의 결정화도는 60% ~ 100% 사이에서 결정될 수 있다. 일례로, 전면 전계부(171)의 결정화도는 전면 전계부(171) 중 전면 터널층(181) 쪽에 위치한 부분에서 반사 방지막(130) 쪽으로 이동할수록 결정화도가 높아지도록 형성될 수 있다. 여기서, 결정화도라함은 전면 전계부(171)의 전체 부피 중에서 결정화된 부분의 비율을 의미한다.
따라서, 전면 전계부(171)는 도핑된 비정질 실리콘 재질 중에서 결정화된 부분과 결정화되지 않은 부분이 있을 수 있으며, 결정화된 부분은 다결정 실리콘 재질을 포함하여 형성되고, 결정화되지 않은 부분은 비정질 실리콘 재질로 남아 있을 수 있다.
따라서, 일례로, 전면 전계부(171)의 수직 단면에서 반사 방지막(130) 쪽에 위치한 부분은 결정질 상태로 존재할 수 있으며, 전면 전계부(171)에서 전면 터널층(181) 쪽에 위치한 부분은 비정질 상태로 존재할 수 있다.
따라서, 전면 전계부(171) 중에서 결정화 되지 않은 부분은 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유한 비정질 실리콘 재질을 포함하여 형성될 수 있다.
여기서, 전면 전계부(171)의 결정화도가 60% 이상이 되도록 하는 것은 전면 전계부(171)의 최소한의 광투과율을 확보하기 위함이다. 즉, 전면 전계부(171)의 결정화도가 60%이상이 되도록 함으로써, 최소한의 다결정 실리콘 재질 부분을 확보하여 전면 전계부(171)의 광흡수율이 양호한 수준 이하로 낮아지도록 할 수 있다.
따라서, 전면 전계부(171)의 결정화도가 100%에 가깝게 형성될수록 전면 전계부(171)의 광흡수율은 더욱 낮아져 최소화될 수 있다.
이와 같은 전면 전계부(171)의 두께(T171)는 5nm ~ 20nm 사이일 수 있다.
여기서, 5nm 이상이 되도록 하는 것은 최소한의 전계 효과를 가지도록 하기 위함이고, 20nm 이하가 되도록 하는 것은 광흡수율을 고려한 것으로, 전면 전계부(171)의 두께(T171)가 두꺼워질수록 광흡수율이 증가할 수 있는데, 이와 같은 광흡수율이 최소화되도록 하기 위함이다.
도 4는 도 1 내지 도 3에서 설명한 전면 전계부의 광흡수율을 설명하기 위한 도이다.
구체적으로 도 4는 전면 전계부(171)가 질소(N), 탄소(C) 및 산소(O) 중 어느 하나를 함유한 다결정 실리콘 재질을 포함하여 형성되는 경우, 파장에 따른 광흡수율을 비교한 그래프이다.
도 4에서, (1)은 전면 전계부(171)가 수소(H)를 함유하여, n+-mc-Si:H로 형성된 경우의 광흡수율을 도시한 비교예이고, (2)는 전면 전계부(171)가 탄소(c)를 함유하여, n+-mc-SiCx로 형성된 경우의 광흡수율을 도시한 제1 실시예, (3)은 전면 전계부(171)가 질소(N)를 함유하여, n+-mc-SiNx로 형성된 경우의 광흡수율을 도시한 제2 실시예, (4)는 전면 전계부(171)가 산소(O)를 함유하여, n+-mc-SiOx로 형성된 경우의 광흡수율을 도시한 제3 실시예를 도시한 것이다.
도 4에 도시된 바와 같이, 파장이 큰 경우, 일례로, 파장이 600nm 이상인 경우 광흡수율에 큰 차이가 없으나, 파장이 600nm 이하에서 200nm로, 즉 단파장 대역으로 이동할수록 비교예(1)의 광흡수율이 제1, 2, 3 실시예(2, 3, 4)보다 현저히 증가하는 것을 알 수 있다.
이와 같이, 본 발명에 따른 전면 전계부(171)는 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유하는 다결정 실리콘 재질을 포함하여 형성되므로, 전면 전계부(171)의 광흡수율을 최소화할 수 있으며, 태양 전지의 효율을 향상시킬 수 있다.
도 5는 본 발명에 따른 전면 전계부(171)의 외부 양자 효율을 설명하기 위한 도이다.
도 5에서 (1)은 탄소(C)를 함유한 비정질 실리콘층(a-SiCx)을 결정화시킨 미세 결정 실리콘층(mc-SiCx)의 외부 양자 효율을 도시한 본 발명의 일례이고, (2)는 수소(H)를 함유한 비정질 실리콘층(a-Si:H)을 결정화시킨 미세 결정 실리콘층(mc-Si:H)의 외부 양자 효율을 도시한 비교예이다.
도 5에 도시된 외부 양자 효율은 높을수록 광응답도가 향상되며, 입사된 빛에 대한 전자 변환 효율이 향상될 수 있다.
따라서, 결론적으로 외부 양자 효율이 높을수록 태양 전지의 효율이 향상될 수 있다.
도 5에 도시된 바와 같이, 본 발명(1)은 비교예(2)와 비교하여, 대략 500nm ~ 600nm 이상의 파장 대역에서는 외부 양자 효율이 서로 대동 소이하지만, 대략 500nm ~ 600nm 이하에서는 본 발명(1)이 비교예(2)보다 더 나은 외부 양자 효율을 가지는 것을 알 수 있으며, 아울러, 대략 500nm ~ 600nm 이하에서 300nm의 단파장 대역 쪽으로 이동할수록 본 발명(1)과 비교예(2)의 외부 양자 효율 포인트 차이가 더욱 커지는 것을 알 수 있다.
이와 같이, 본 발명은 전면 전계부(171)가 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유하는 다결정 실리콘 재질을 포함하여 형성되도록 하여, 특히 중단파장 대역에서 태양 전지의 효율을 더욱 향상시킬 수 있다.
이하의 도 6에서는 본 발명에 따른 태양 전지를 제조하는 방법의 일례에 대해 설명한다.
도 6은 본 발명의 일례에 따라 태양 전지를 제조하는 방법을 설명하기 위한 플로우 차트이다.
도 6에 도시된 바와 같이, 본 발명의 일례에 따라 태양 전지를 제조하는 방법은 전면 터널층 형성 단계(S1), 도핑된 비정질 실리콘층 증착 단계(S2), 확산 방지막 형성 단계(S3), 후면 터널층 형성 단계(S4), 후면 반도체층 형성 단계(S5), 열처리 단계(S6), 확산 방지막 제거 단계(S7) 및 반사 방지막 형성 및 제1, 2 전극 형성 단계(S8)를 포함할 수 있다.
도 6에서는 전면 터널층 형성 단계(S1)와 후면 터널층 형성 단계(S4) 및 S8 단계에서 반사 방지막(130)을 형성하는 단계가 포함된 경우를 일례로 설명하였지만, 생략되는 것도 가능하다.
아울러, 도 6에서는 후면 반도체층 형성 단계(S5)가 확산 방지막 형성 단계(S3) 이후에 수행되는 경우를 일례로 도시하였지만, 이와 다르게 후면 반도체층 형성 단계(S5)가 전면 터널층 형성 단계(S1) 이전이나 도핑된 비정질 실리콘층 증착 단계(S2) 이전 또는 이후에 수행되는 것도 가능하다.
도 6에 기재된 바와 같이, 전면 터널층 형성 단계(S1)는 증착 단계 이전에 수행되며, 전면 터널층 형성 단계(S1)에서는 제1 도전성 타입의 불순물을 함유하는 반도체 기판(110)의 전면에 SiOx 또는 SiCx 중 적어도 하나의 유전체 재질이 증착되어 전면 터널층(181)이 형성될 수 있다.
일례로, 전면 터널층 형성 단계(S1)에서는 실리콘 옥사이드(SiOx)층이 반도체 기판(110)의 전면에 직접 thermal oxidation 방법으로 형성될 수 있다. 이와 같은 전면 터널층(181)은 thermal oxidation 방법 이외에도 다양한 방법으로 형성될 수도 있다.
이때, 전면 터널층(181)은 0.5nm ~ 5nm 사이로 형성될 수 있으며, 바람직하게는 0.5nm ~ 1.6nm 사이로 형성될 수 있다.
이와 같은 전면 터널층(181)은 후술할 도핑된 비정질 실리콘층에 함유되는 제1 도전성 타입의 불순물이나 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 반도체 기판(110) 방향으로 확산되는 것을 방지할 수 있다.
이후, 도핑된 비정질 실리콘층 증착 단계(S2)에서는 챔버 내에 전면에 제1 도전성 타입의 불순물을 주입하면서 반도체 기판(110)의 전면에 도핑된 비정질 실리콘층을 증착할 수 있다.
따라서, 전면 터널층(181)이 반도체 기판(110)의 전면에 증착된 경우, 도핑된 비정질 실리콘층은 전면 터널층(181)의 전면에 증착될 수 있다.
이와 같은 도핑된 비정질 실리콘층 증착 단계(S2)는 일례로, 플라즈마 화학 기상 층착법(PEVCD, Plamsa Enhanced Chemical Vapor Deposition)이 이용되어 수행될 수 있지만, 이와 다른 방법으로 수행되는 것도 가능하다.
아울러, 이와 같은 도핑된 비정질 실리콘층이 증착될 때, 챔버 내에는 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 함께 주입될 수 있다.
이에 따라, 전면 터널층(181)의 전면에는 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 함유된 도핑된 비정질 실리콘층이 단층 또는 복수의 층으로 형성될 수 있다.
이때, 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 함유된 도핑된 비정질 실리콘층은 5nm ~ 20nm 사이로 증착될 수 있다.
이와 같은 도핑된 비정질 실리콘층 증착 단계(S2)에서는 제1 도전성 타입의 불순물을 주입되면서 도핑된 비정질 실리콘층이 증착되므로, 추후, 후면 전계부(171)의 특성을 가지도록 하기 위한 추가적인 도핑 공정, 예를 들어, POCl3 확산 공정과 같은 도핑 공정이 추가적으로 필요하지 않아, 제조 공정이 보다 단순화될 수 있다.
이후, 확산 방지막 형성 단계(S3)에서는 도핑된 비정질 실리콘층의 전면에 유전체 재질의 확산 방지막이 형성될 수 있다. 이와 같은 확산 방지막은 예를 들어 SiOx층 또는 SiCx층으로 형성될 수 있다.
이와 같은 확산 방지막은 이후의 열처리 단계(S6)에서 도핑된 비정질 실리콘층의 제1 도전성 타입의 불순물이나 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 도핑된 비정질 실리콘층의 전면 밖으로 빠져나가는 것을 방지할 수 있다.
이후, 반도체 기판(110)의 반도체 기판(110)의 후면에 유전체 재질의 후면 터널층(180)을 형성하는 후면 터널층 형성 단계(S4)가 수행될 수 있다.
후면 터널층 형성 단계(S4)에서는 반도체 기판(110)의 후면에 SiOx 또는 SiCx 중 적어도 하나의 유전체 재질이 형성될 수 있다.
일례로, 후면 터널층 형성 단계(S4)에서는 실리콘 옥사이드(SiOx)층이 반도체 기판(110)의 전면에 직접 thermal oxidation 방법으로 형성될 수 있다. 이와 같은 전면 터널층(181)은 thermal oxidation 방법 이외에도 다양한 방법으로 형성될 수도 있다.
이후, 후면 반도체층 형성 단계(S5)가 수행될 수 있다. 이와 같은 후면 반도체층 형성 단계(S5)에서는 반도체 기판(110)의 후면에 제1 도전성 타입의 불순물과 반대인 제2 도전성 타입을 갖는 에미터부 반도체층과 반도체 기판(110)보다 제1 도전성 타입의 불순물을 고농도로 함유한 후면 전계부 반도체층을 형성할 수 있다.
따라서, 후면 터널층(180)이 형성된 경우, 후면 반도체층 형성 단계(S5)에서는 후면 터널층(180)의 후면 위에 에미터부 반도체층과 후면 전계부 반도체층이 형성될 수 있다.
여기서, 후면 전계부 반도체층과 에미터부 반도체층 각각은 제1, 2 도전성 타입의 불순물이 함유된 진성 다결정 실리콘층이나 진성 비정질 실리콘층으로 형성될 수 있는데, 여기서, 다결정 실리콘층은 후면 터널층(180)의 후면에 직접 진성 다결정 실리콘층을 증착시켜 형성되거나 후면 터널층(180)의 후면에 진성 비정질 실리콘층을 증착하여 형성될 수 있다.
여기서, 후면 반도체층에 제1, 2 도전성 타입의 불순물을 주입하기 위해서, 다결정 실리콘층을 증착하는 공정 중에 확산시키는 확산 방법이 이용하거나 도펀트층을 후면 반도체층 후면 위에 도포한 후, 레이저나 열처리 단계(S6)를 통해 각각의 반도체층으로 주입하는 방법이 이용될 수 있다. 후면 반도체층에 제1, 2 도전성 타입의 불순물을 주입하는 방법은 이외에도 다양한 방법이 이용될 수 있다.
이후, 전면 전계부(171), 에미터부(121) 및 후면 전계부(172)를 동시에 형성하는 열처리 단계(S6)가 수행될 수 있다.
이와 같은 열처리 단계(S6)에서는 반도체 기판(110)을 열처리하여 제1, 2 도전성 타입의 불순물을 활성화시켜, 에미터부 반도체층과 후면 전계부 반도체층 각각을 에미터부(121)와 후면 전계부(172)로 형성함과 동시에 반도체 기판(110)의 전면에 형성된 도핑된 비정질 실리콘층을 전면 전계부(171)로 형성할 수 있다.
보다 구체적으로 설명하면, 이와 같은 열처리 단계(S6)를 통해, 반도체 기판(110)의 전면에, 제1 도전성 타입의 불순물과 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유하는 도핑된 비정질 실리콘층은 적어도 일부가 다결정 실리콘 재질로 결정화되면서 상변환될 수 있고, 아울러, 제1 도전성 타입의 불순물이 활성화될 수 있다.
이에 따라, 반도체 기판(110)의 전면에 형성된 도핑된 비정질 실리콘층은 다결정 실리콘 재질을 포함하는 전면 전계부(171)로 형성될 수 있다.
아울러, 이와 같은 열처리 단계(S6)를 통해, 후면 반도체층에 주입된 제1, 2 도전성 타입의 불순물도 함께 활성화 될 수 있다.
일례로, 후면 전계부(172)와 에미터부(121)를 형성하기 위한 후면 반도체층이 다결정 실리콘층으로 증착된 경우, 열처리 단계(S6)에서는 제1, 2 도전성 타입의 불순물이 다결정 실리콘층의 각 부분으로 확산되면서 활성화될 수 있다.
또는 이와 다르게, 후면 반도체층이 진성 비정질 실리콘층으로 형성되고, 제1, 2 도전성 타입의 불순물 각각이 진성 비정질 실리콘층의 후면 위에 도포된 경우, 열처리 단계(S6)를 통해 진성 비정질 실리콘층은 진성 다결정 실리콘층으로 결정화되면서, 이와 함께, 제1, 2 도전성 타입의 불순물이 결정화되는 진성 다결정 실리콘층으로 확산되면서 활성화되어, 후면 전계부(172)와 에미터부(121)가 형성될 수 있다.
이와 같은 열처리 단계(S6)의 온도는 800℃ ~ 925℃ 사이일 수 있다.
이후, 확산 방지막 제거 단계(S7)가 수행될 수 있다. 이와 같은 확산 방지막 제거 단계(S7)에서는 도핑된 비정질 실리콘층 증착 단계(S2) 이후 확산 방지막 형성 단계(S3)에서 형성되었던 확산 방지막이 제거될 수 있다.
이와 같은 확산 방지막은 일례로, 수산화칼륨(KOH)과 산화제(H2O2)가 포함된 에칭액을 이용하여 제거될 수 있다.
이후, 반사 방지막 형성 및 제1, 2 전극 형성 단계(S8)가 수행되어, 확산 방지막이 제거되어 노출되는 전면 전계부(171)의 전면에 유전체 재질의 반사 방지막(130)을 형성하고, 에미터부(121)에 접속되는 제1 전극(141)과 후면 전계부(172)에 접속되는 제2 전극(142)을 형성할 수 있다.
이에 따라, 도 1 내지 도 3에서 설명한 바와 같은 태양 전지를 제조할 수 있다.
이와 같이, 본 발명에 따른 태양 전지 제조 방법의 일례는 한번의 열처리 단계(S6)를 통해, 전면 전계부(171), 후면 전계부(172) 및 에미터부(121)를 동시에 형성할 수 있어, 태양 전지 제조 공정을 보다 간소화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (16)
- 제1 도전성 타입의 불순물을 함유하는 반도체 기판;
상기 반도체 기판의 전면에 위치하며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 전면 전계부;
상기 반도체 기판의 후면에 위치하며, 상기 제1 도전성 타입과 반대인 제 2 도전성 타입을 갖는 에미터부;
상기 반도체 기판의 후면에 위치하며, 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유하는 후면 전계부;
상기 에미터부에 연결되는 제1 전극; 및
상기 후면 전계부에 연결되는 제2 전극;을 포함하고,
상기 전면 전계부는 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나를 함유한 다결정 실리콘 재질을 포함하는 태양 전지. - 제1 항에 있어서,
상기 전면 전계부의 결정화도는 60% ~ 100% 사이에서 결정되는 태양 전지. - 제1 항에 있어서,
상기 전면 전계부의 두께는 5nm ~ 20nm 사이인 태양 전지. - 제1 항에 있어서,
상기 전면 전계부와 상기 반도체 기판 사이에는 유전체 재질의 전면 터널층;을 더 포함하는 태양 전지. - 제4 항에 있어서,
상기 전면 터널층의 유전체 재질은 SiOx 또는 SiCx 중 적어도 하나로 형성되는 태양 전지. - 제4 항에 있어서,
상기 전면 전계부의 두께는 상기 전면 터널층의 두께보다 두꺼운 태양 전지. - 제4 항에 있어서,
상기 전면 터널층의 두께는 0.5nm ~ 5nm 사이인 태양 전지. - 제1 항에 있어서,
상기 전면 전계부의 전면에는 유전체 재질의 반사 방지막을 더 포함하는 태양 전지. - 제1 항에 있어서,
상기 반도체 기판의 후면과 상기 에미터부 및 상기 후면 전계부의 전면 사이에는 유전체 재질의 후면 터널층;을 더 포함하는 태양 전지. - 챔버 내에서 제1 도전성 타입의 불순물을 함유하는 반도체 기판의 전면에 상기 제1 도전성 타입의 불순물을 주입하면서 도핑된 비정질 실리콘층을 증착하는 도핑된 비정질 실리콘층 증착 단계;
상기 도핑된 비정질 실리콘층의 전면에 유전체 재질의 확산 방지막을 형성하는 확산 방지막 형성 단계;
상기 반도체 기판의 후면에 상기 제1 도전성 타입의 불순물과 반대인 제2 도전성 타입을 갖는 에미터부 반도체층 및 상기 반도체 기판보다 상기 제1 도전성 타입의 불순물을 고농도로 함유한 후면 전계부 반도체층을 형성하는 후면 반도체층 형성 단계;
상기 반도체 기판을 열처리하여 상기 제1, 2 도전성 타입의 불순물을 활성화시켜, 상기 에미터부 반도체층과 후면 전계부 반도체층 각각을 에미터부와 후면 전계부로 형성함과 동시에 상기 도핑된 비정질 실리콘층을 전면 전계부로 형성하는 열처리 단계;
상기 확산 방지막을 제거하는 단계;를 포함하고,
상기 도핑된 비정질 실리콘층 증착 단계에서 질소(N), 탄소(C) 또는 산소(O) 중 적어도 하나가 상기 챔버에 함께 주입되는 태양 전지 제조 방법. - 제10 항에 있어서,
상기 열처리 단계에서 상기 도핑된 비정질 실리콘층은 적어도 일부가 다결정 실리콘 재질로 결정화되면서 상변환하는 태양 전지 제조 방법. - 제11 항에 있어서,
상기 열처리 단계에서 상기 도핑된 비정질 실리콘층은 60~100% 사이로 결정화되는 태양 전지 제조 방법. - 제10 항에 있어서,
상기 열처리 단계의 온도는 800℃ ~ 925℃ 사이인 태양 전지 제조 방법. - 제10 항에 있어서,
상기 도핑된 비정질 실리콘층 증착 단계 이전에 상기 반도체 기판의 전면에 유전체 재질의 전면 터널층을 형성하는 단계를 더 포함하고,
상기 도핑된 비정질 실리콘층 증착 단계에서 상기 도핑된 비정질 실리콘층은 상기 전면 터널층의 전면에 증착되는 태양 전지 제조 방법. - 제10 항에 있어서,
상기 후면 반도체층 증착 단계 이전에 상기 반도체 기판의 후면에 유전체 재질의 후면 터널층을 형성하는 단계를 더 포함하고,
상기 에미터부 반도체층과 상기 후면 전계부 반도체층은 상기 후면 터널층의 후면 위에 증착되는 태양 전지 제조 방법. - 제10 항에 있어서,
상기 도핑된 비정질 실리콘층 증착 단계에서, 상기 도핑된 비정질 실리콘층은 플라즈마 화학 기상 층착법(PECVD, Plamsa Enhanced Chemical Vapor Deposition)에 의해 증착되는 태양 전지 제조 방법.
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