KR20180050171A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 전면이 텍스처링된 P형 반도체 기판; 상기 P형 반도체 기판의 후면에 위치하는 터널 산화막; 상기 터널 산화막의 후면에 위치하는 폴리실리콘막; 상기 폴리실리콘막의 내부에 위치하며, N형 불순물을 함유하는 에미터층; 상기 에미터층의 후면에 위치하는 하부 패시베이션막; 상기 하부 패시베이션막의 후면에 위치하며, 상기 하부 패시베이션막을 관통하여 상기 에미터층과 콘택되는 하부 전극; 상기 P형 반도체 기판의 전면에 위치하는 상부 패시베이션막; 상기 상부 패시베이션막과 상기 P형 반도체 기판 사이에 위치하며, P형 불순물을 함유하는 전면 표면 전계층; 및 상기 상부 패시베이션막 전면에 위치하며, 상기 상부 패시베이션막을 관통하여 상기 전면 표면 전계층과 콘택되는 상부 전극; 을 포함하는 태양 전지에 관한 것으로, 에미터를 반도체 기판의 후면부에 위치시키며 전면부에 표면 전계층을 형성함으로써 고농도 도핑에 따른 수광부의 전압 손실 또는 저농도 도핑에 따른 수광부의 전류 손실을 최소화할 수 있으며, 태양 전지의 개방 전압과 전류 특성 및 충진율을 향상시킬 수 있게 된다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND MANUFACTURING METHOD THEREOF}
본 발명은 태양 전지 및 태양 전지를 제조하는 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 반도체 소자를 이용하여 태양광 에너지를 직접 전기 에너지로 변화시키는 차세대 전지로서 각광받고 있다.
태양 전지란 광기전력 효과(Photovoltaic Effect)를 이용하여 빛 에너지를 전기 에너지로 변환시키는 장치로서, 그 구성 물질에 따라서 실리콘 태양 전지, 박막형 태양 전지, 염료감응형 태양 전지 및 유기고분자형 태양 전지 등으로 구분될 수 있으며, 이러한 태양 전지에서는, 입사되는 태양 광을 전기 에너지로 변환시키는 비율과 관계된 변환효율(Efficiency)을 높이는 것이 매우 중요하다.
본 발명은 고효율의 태양 전지 및 이를 제조하는 방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한, 본 발명의 특징적인 구성은 하기와 같다.
본 발명의 일 실시예에 따르면, 전면이 텍스처링된 P형 반도체 기판; 상기 P형 반도체 기판의 후면에 위치하는 터널 산화막; 상기 터널 산화막의 후면에 위치하는 폴리실리콘막; 상기 폴리실리콘막의 내부에 위치하며, N형 불순물을 함유하는 에미터층; 상기 에미터층의 후면에 위치하는 하부 패시베이션막; 상기 하부 패시베이션막의 후면에 위치하며, 상기 하부 패시베이션막을 관통하여 상기 에미터층과 콘택되는 하부 전극; 상기 P형 반도체 기판의 전면에 위치하는 상부 패시베이션막; 상기 상부 패시베이션막과 상기 P형 반도체 기판 사이에 위치하며, P형 불순물을 함유하는 전면 표면 전계층; 및 상기 상부 패시베이션막 전면에 위치하며, 상기 상부 패시베이션막을 관통하여 상기 전면 표면 전계층과 콘택되는 상부 전극; 을 포함하는 태양 전지가 제공된다.
또한, 본 발명의 일 실시예에 따르면, 전면이 텍스처링된 P형 반도체 기판의 전체 면에 터널 산화막을 형성하는 단계; 상기 P형 반도체 기판의 후면에 형성된 상기 터널 산화막의 후면에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막에 N형 불순물을 함유하는 에미터층을 형성하는 단계; 상기 P형 반도체 기판의 전면과 측면의 상기 터널 산화막을 제거하는 단계; 상기 P형 반도체 기판의 전면에 P형 불순물을 함유하는 전면 표면 전계층을 형성하는 단계; 상기 전면 표면 전계층 전면에 상부 패시베이션막을 형성하며, 상기 에미터층의 후면에 하부 패시베이션막을 형성하는 단계; 및 상기 상부 패시베이션막의 전면과 상기 하부 패시베이션막의 후면에 각각 전극 형성을 위한 금속 패턴을 형성한 후, 파이어링에 의해 상기 상부 패시베이션막을 관통하여 상기 전면 표면 전계층에 콘택되는 상부 전극과 상기 하부 패시베이션막을 관통하여 상기 에미터층에 콘택되는 하부 전극을 형성하는 단계; 를 포함하는 태양 전지 제조 방법이 제공된다.
본 발명에 따른 태양 전지는 에미터를 반도체 기판의 후면부에 위치시키며 전면부에 표면 전계층을 형성함으로써 고농도 도핑에 따른 수광부의 전압 손실 또는 저농도 도핑에 따른 수광부의 전류 손실을 최소화할 수 있으며, 태양 전지의 개방 전압과 전류 특성 및 충진율(FF: Fill Factor)을 향상시킬 수 있게 된다.
본 발명의 실시예의 설명에 이용되기 위하여 첨부된 아래 도면들은 본 발명의 실시예들 중 단지 일부일 뿐이며, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자(이하 "통상의 기술자")에게 있어서는 발명적 작업이 이루어짐 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 것이고,
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 태양 전지를 제조 하는 방법을 개략적으로 도시한 것이고,
도 3 내지 도 7은 본 발명의 다른 실시예들에 따른 태양 전지를 개략적으로 도시한 것이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 통상의 기술자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
또한, 본 발명의 상세한 설명 및 청구항들에 걸쳐, 포함하다'라는 단어 및 그것의 변형은 다른 기술적 특징들, 부가물들, 구성요소들 또는 단계들을 제외하는 것으로 의도된 것이 아니다. 통상의 기술자에게 본 발명의 다른 목적들, 장점들 및 특성들이 일부는 본 설명서로부터, 그리고 일부는 본 발명의 실시로부터 드러날 것이다. 아래의 예시 및 도면은 실례로서 제공되며, 본 발명을 한정하는 것으로 의도된 것이 아니다.
그리고, 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
더욱이 본 발명은 본 명세서에 표시된 실시예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
아울러, 이하에서, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 것으로, 태양 전지는 P형 반도체 기판(10), 터널 산화막(11), 폴리실리콘막(20), 에미터층(21), 하부 패시베이션막(50), 하부 전극(62), 상부 패시베이션막(40), 전면 표면 전계층(30) 및 상부 전극(61)을 포함할 수 있다.
P형 반도체 기판(10)은 붕소, 갈륨, 인듐 등과 같은 P형 불순물이 함유된 결정질 실리콘 기판일 수 있다. 일 예로, P형 반도체 기판(10)은 P형 불순물이 도핑된 모노실리콘 기판 또는 폴리실리콘 기판일 수 있다.
이때, P형 반도체 기판(10)의 전면은 텍스처링(texturing)된 표면을 가질 수 있으며, 이를 통해 전면으로 입사되는 태양광의 반사도를 최소화시킬 수 있게 된다.
그리고, 터널 산화막(11)은 P형 반도체 기판(10)의 후면에 위치할 수 있으며, P형 반도체 기판(10)에서 생성되는 캐리어를 통과시킬 수 있다. 이때, 터널 산화막(11)은 1nm 내지 2nm의 두께를 가질 수 있다.
또한, 폴리실리콘막(20)은 터널 산화막(11)의 후면에 위치할 수 있으며, 에미터층(21)은 폴리실리콘막(20)의 내부에 위치할 수 있으며, 인, 비소, 안티몬 등과 같은 N형 불순물을 함유할 수 있다. 이를 통해 P형 반도체 기판(10)과 에미터층(21)이 터널 산화막(11)을 사이에 두고 P-N 접합을 형성하게 된다.
이때, 폴리실리콘막(20)은 100nm 내지 200nm의 두께를 가질 수 있으며, 에미터층(21)은 함유된 N형 불순물에 대응하여 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가질 수 있다. 또한, 에미터층(21)은 N형 불순물을 고농도로 함유할 수 있다.
그리고, 하부 패시베이션막(50)이 에미터층(21)의 후면에 위치할 수 있으며, 하부 전극(62)이 하부 패시베이션막(50)의 후면에 위치하며, 하부 패시베이션막(50)을 관통하여 에미터층(21)과 콘택될 수 있다.
이때, 하부 패시베이션막(50)은 실리콘산화막, 실리콘질화막 및 알루미늄산화막 중 적어도 하나의 막을 포함하는 단일막 구조이거나, 2개 이상의 막을 포함하는 적층 구조일 수 있다. 일 예로, 하부 패시베이션막(50)은 에미터층(21)의 후면에 위치하는 실리콘질화막(51)과 실리콘질화막(51)의 후면에 위치하는 알루미늄산화막(52)의 적층 구조일 수 있다.
또한, 하부 전극(62)은 에미터층(21)으로부터 수집되는 캐리어, 일 예로 전자를 이송하기 위한 것으로, 은 또는 은과 알루미늄의 혼합물을 포함하는 도전성 금속일 수 있다. 또한, 하부 전극(62)은 적어도 하나 이상의 핑거 전극을 포함할 수 있으며, 적어도 하나 이상의 핑거 전극에 연결되는 적어도 하나 이상의 버스바를 포함할 수 있다.
그리고, 상부 패시베이션막(40)이 P형 반도체 기판(10)의 전면에 위치할 수 있다.
이때, 상부 패시베이션막(40)은 실리콘산화막, 실리콘질화막 및 알루미늄산화막 중 적어도 하나의 막을 포함하는 단일막 구조이거나, 2개 이상의 막을 포함하는 적층 구조일 수 있다. 일 예로, 상부 패시베이션막(40)은 P형 반도체 기판(10)의 전면에 위치하는 알루미늄산화막(41)과 알루미늄산화막(41)의 전면에 위치하는 실리콘질화막(42)의 적층 구조일 수 있다.
또한, 전면 표면 전계층(30)이 상부 패시베이션막(40)과 P형 반도체 기판(10) 사이에 위치할 수 있다, 이때, 전면 표면 전계층(30)은 P형 불순물을 함유할 수 있으며, 20 ohm/sq. 내지 30 ohm/sq.의 면저항을 가질 수 있다. 일 예로, 전면 표면 전계층(30)은 고농도 P형 불순물층을 포함하는 것으로, 상부 전극과 대응되는 위치, 즉, 상부 전극이 위치하게 될 영역의 하부에 위치하는 P형 반도체 기판(10)의 전면 하부 영역에만 위치할 수 있다. 즉, 전면 표면 전계층(30)은 P형 반도체 기판(10)의 전면 하부의 내측 영역에 선택적으로 형성된 것일 수 있다. 또한, 전면 표면 전계층(30)은 형성될 상부 전극에 대응하는 라인 형상이나 도트 형상일 수 있다. 따라서, 태양 전지의 전면부에서의 불순물 도핑을 최소화할 수 있으므로 태양 전지의 개방 전압을 상승시킬 수 있으며 콘택 저항 감소에 따라 충진율을 상승시킬 수 있으므로 태양 전지의 효율을 향상시킬 수 있다.
그리고, 상부 전극(61)이 상부 패시베이션막(40)의 전면에 위치하며, 상부 패시베이션막(40)을 관통하여 전면 표면 전계층(30)과 콘택될 수 있다.
이때, 상부 전극(61)은 전면 표면 전계층(30)으로부터 수집되는 캐리어, 일 예로 정공을 이송하기 위한 것으로, 은 또는 은과 알루미늄의 혼합물을 포함하는 도전성 금속일 수 있다. 또한, 상부 전극(61)은 적어도 하나 이상의 핑거 전극을 포함할 수 있으며, 적어도 하나 이상의 핑거 전극에 연결되는 적어도 하나 이상의 버스바를 포함할 수 있다.
따라서, 도 1의 본 발명의 일 실시예에 따른 태양 전지는, 후면부에 터널 구조의 에미터층을 위치시킴으로써 높은 개방 전압을 얻을 수 있으며, 전면부에 전면 표면 전계층을 형성하되 상부 전극이 형성되는 위치의 선택적 영역에만 고농도의 불순물 주입에 의한 선택적 전면 표면 전계층을 형성함으로써, 전면의 수광부 영역에는 반도체 기판 자체가 위치하여 불순물 도핑에 의한 수광부 손실을 없앨 수 있어 태양 전지의 전류값을 상승시킬 수 있다.
이와 같은 구조를 가지는 본 발명의 일 실시예에 따른 태양 전지를 제조하는 방법을 도 2a 내지 도 2g를 참조하여 설명하면 다음과 같다.
먼저, 도 2a를 참조하면, P형 반도체 기판(10)을 에칭을 통해 표면 결함을 제거한 후 전면을 텍스처링한다.
그리고, P형 반도체 기판(10)을 세정한 다음, P형 반도체 기판(10) 전체면, 즉 전체 표면에 터널 산화막(11)을 형성한다. 이때, 터널 산화막(11)은 P형 반도체 기판(10)을 산화하여 형성하는 것으로, 산소를 포함하는 가스 분위기에서 P형 반도체 기판(10)을 고온 열처리함으로써 P형 반도체 기판(10)의 표면에 터널 산화막(11)이 형성되도록 할 수 있다. 또한, 터널 산화막(11)은 1nm 내지 2nm의 두께를 가지도록 형성할 수 있다. 이와는 달리 CVD(chemical vapor deposition)에 의해 터널 산화막을 반도체 기판의 전체 표면에 증착할 수도 있다.
다음으로, 도 2b를 참조하면, P형 반도체 기판(10)의 후면, 즉, P형 반도체 기판(10)의 후면에 위치하는 터널 산화막(11)의 후면에 폴리실리콘막(20)을 증착한다.
이때, 폴리실리콘막(20)은 550℃ 내지 650℃의 온도에서 100nm 내지 200nm의 두께로 증착될 수 있다. 또한, 폴리실리콘막(20)은 LPCVD(Low pressure chemical Vapor Deposition)에 의해 증착하거나, PECVD(plasma Enhanced Chemical Vapor Deposition)에 의해 비정질 실리콘막을 형성한 후 결정화를 통해 형성될 수도 있다.
다음으로, 도 2c를 참조하면, 에미터층을 형성하기 위하여 폴리실리콘막(20)에 N형 불순물을 도핑한다.
일 예로, POCl3 공정을 통해 폴리실리콘막(20) 내부로 N형 불순물이 확산되도록 한다. 이때, 폴리실리콘막(20)이 형성되지 않은 P형 반도체 기판(10) 영역으로도 N형 불순물이 확산되지만, 터널 산화막(11)이 확산 방지막의 역할을 하여 N형 불순물이 P형 반도체 기판(10)으로 확산되는 것을 방지할 수 있다.
또 다른 예로, 폴리실리콘막(20)의 증착 공정에서 In-Situ 공정에 의해 N형 불순물이 도핑되도록 하거나, 이온 주입 공정에 의해 폴리실리콘막(20)에만 N형 불순물이 도핑되도록 할 수 있다. 또한, 폴리실리콘막(20)의 후면에 N형 불순물을 포함하는 박막이나 페이스트를 형성한 후 열처리를 통해 N형 불순물이 폴리실리콘막(20)으로 확산되도록 할 수도 있다.
다음으로, 도 2d를 참조하면, P형 반도체 기판(10)을 전면 에칭하여 드러난 터널 산화막을 제거함으로써 에미터층(21)을 형성한다. 이때, 에미터층(21)은 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지도록 폴리실리콘(20)에 N형 불순물을 도핑할 수 있다.
다음으로, 도 2e를 참조하면, P형 반도체 기판(10)의 전면에 전면 표면 전계층을 형성하되, 일 예로, P 형 반도체 기판(10) 전면의 로컬 영역에 대하여 P형 불순물을 도핑하여 전면 표면 전계층(30)을 형성한다. 이때, P형 불순물을 고농도로 도핑하여 전면 표면 전계층(30)을 형성할 수도 있다. 즉, 상부 전극이 상부에 형성될 영역인 형성될 상부 전극의 하부 영역에 대응되는 P형 반도체 기판의 전면 하부 영역에만 고농도 P형 불순물층이 형성되도록 할 수 있다. 이때, 전면 표면 전계층(30)은 20 ohm/sq. 내지 30 ohm/sq.의 면저항을 가지도록 형성할 수 있으며, P형 불순물의 도핑은 레이저 도핑, 이온 주입, 페이스트를 이용하는 방법 등에 의해 수행될 수 있다.
일 예로, P형 반도체 기판(10)의 전면의 전체 영역에 BSG, BPSG 또는 P형 불순물이 도핑된 수소화된 비정질 실리콘막을 형성하거나 P형 불순물이 도핑된 페이스트를 형성한 후, 레이저에 의해 고농도 P형 불순물이 P형 반도체 기판(10)의 국부적 전면에서 국부적 영역으로만 확산되도록 할 수 있다. 즉, 레이저의 이동에 따라 레이저가 가해지는 국부적 영역에서만 고농도 P형 불순물의 확산이 이루어질 수 있다. 이때, 레이저의 이동에 대응하여 형성되는 전면 표면 전계층(30)은 라인 형상으로 형성하거나 도트 형상으로 형성할 수 있다. 즉, 레이저를 라인 형상에 대응되게 연속하여 직선 방향으로 이동시켜 전면 표면 전계층이 라인 형상을 가지도록 하거나, 레이저를 직선 방향으로 이동시 레이저를 일정 간격으로 조사함으로써 전면 표면 전계층이 도트 형상을 가지도록 할 수 있다.
다른 예로, P형 반도체 기판(10)의 전면의 국부적 영역에만 BSG, BPSG 또는 P형 불순물이 도핑된 수소화된 비정질 실리콘막을 형성하거나 고농도 P형 불순물이 도핑된 페이스트를 형성한 후, 레이저 처리를 하거나 열처리를 통해 고농도 P형 불순물을 P형 반도체 기판(10)의 전면의 국부적 영역에서 내부 영역으로 확산되도록 할 수도 있다. 이때, P형 불순물이 도핑된 박막 또는 페이스트를 직선 형성 또는 도트 형상이 되도록 P형 반도체 기판(10)의 전면에 형성함으로써 형성되는 전면 표면 전계층이 라인 형상 또는 도트 형상이 되도록 할 수도 있다.
이에 더하여, 이온 주입 공정에 의해 P형 반도체 기판(10)의 전면의 국부적 영역으로만 고농도 P형 불순물이 도핑되도록 할 수도 있다.
다음으로, 도 2f를 참조하면, P형 반도체 기판(10)의 전면과 후면에 각각 상부 패시베이션막(40)과 하부 패시베이션막(50)을 형성한다.
이때, 상부 패시베이션막(40)과 하부 패시베이션막(50)은 각각 실리콘산화막, 실리콘질화막 및 알루미늄산화막 중 적어도 하나의 막을 포함하는 단일막 구조나, 2개 이상의 막을 포함하는 적층 구조로 형성할 수 있다.
일 예로, 상부 패시베이션막(40)은 P형 반도체 기판(10)의 전면에 위치하는 알루미늄산화막(41)과 알루미늄산화막(41)의 전면에 위치하는 실리콘질화막(42)의 적층 구조로 형성할 수 있으며, 하부 패시베이션막(50)은 에미터층(21)의 후면에 위치하는 실리콘질화막(51)과 실리콘질화막(51)의 후면에 위치하는 알루미늄산화막 또는 실리콘산화막으로 형성할 수 있다. 이때, 실리콘질화막은 75nm 내지 85nm의 두께를 가지도록 형성하며, 알루미늄산화막은 5nm 내지 10nm의 두께로 형성할 수 있다.
다음으로, 도 2g를 참조하면, P형 반도체 기판(10)의 전면과 후면에 각각 전극 형성을 위한 금속 패턴을 형성한 후, 파이어링에 의해 상부 패시베이션막(40)을 관통하여 전면 표면 전계층(30)에 콘택되는 상부 전극(61)과 하부 패시베이션막(50)을 관통하여 에미터층(21)에 콘택되는 하부 전극(62)을 형성할 수 있다. 이때, 전극 형성을 위한 금속은 도전성 금속으로 은 또는 은과 알루미늄의 혼합물을 포함할 수 있으며, 스크린 프린팅을 통해 형성할 수 있다. 그리고, 상부 전극(61)과 하부 전극(62)은 각각 적어도 하나 이상의 핑거 전극을 포함하도록 형성할 수 있다. 이때, 적어도 하나 이상의 핑거 전극에 연결되는 적어도 하나 이상의 버스바를 형성할 수도 있다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지를 개략적으로 도시한 것이다.
도 3을 참조하면, 태양 전지는 P형 반도체 기판(10), 터널 산화막(11), 폴리실리콘막(20), 에미터층(21), 하부 패시베이션막(50), 하부 전극(62), 상부 패시베이션막(40), 전면 표면 전계층(30) 및 상부 전극(61)을 포함할 수 있다.
도 3에서는 상기 도 1을 참조하여 설명한 태양 전지와 동일한 구성 부분에 대한 설명은 생략하고, 다른 구성 부분을 위주로 설명한다.
도 1의 실시예에서 에미터층을 폴리실리콘막 전체에 형성한 것과는 달리, 도 3의 실시예에서는 에미터층(21)을 폴리실리콘막(20)에 국부적으로 형성한 것이다.
즉, 도 3에서의 태양 전지는, 에미터층(21)을 하부 전극(62)의 상부 영역에 대응되는 폴리실리콘막(20)의 내부 영역에만 위치하도록 한 것이다. 즉, N형 불순물이 하부 전극(62)의 상부 영역에 대응되는 폴리실리콘막(20)의 내부 영역에만 도핑되도록 한 것이다. 이때, N형 불순물은 고농도로 도핑될 수 있으며, N형 불순물의 고농도 도핑에 의해 에미터층(21)이 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지도록 할 수 있다.
그리고, 폴리실리콘막(20)의 국부적 영역에만 에미터층(21)이 형성되도록 하기 위하여, 이온 주입 공정에 의해 폴리실리콘막(20)의 국부적 영역에만 N형 불순물이 도핑되도록 하거나, 폴리실리콘막(20)의 국부적 영역에만 N형 불순물이 함유된 박막 또는 페이스트를 형성한 후, 레이저 처리 또는 열처리에 의해 N형 불순물이 폴리실리콘막(20)의 국부적 영역으로만 도핑되도록 할 수 있다.
또한, 폴리실리콘막(20)의 후면 전체에 N형 불순물이 함유된 박막 또는 페이스트를 형성한 후, 국부적 영역만 레이저 처리를 하여 레이저 처리가 된 국부적 영역에만 N형 불순물이 도핑되도록 할 수도 있다.
따라서, 도 3의 본 발명의 일 실시예에 따른 태양 전지는, 후면부에 터널 구조의 에미터층을 위치시키되 하부 전극이 형성되는 위치의 선택적 영역에만 고농도의 불순물 도핑에 의해 에미터층을 형성함으로써 후면에서의 패시베이션 특성을 높여 높은 개방 전압을 얻을 수 있으며, 전면부에 전면 표면 전계층을 형성하되 상부 전극이 형성되는 위치의 선택적 영역에만 고농도의 불순물 주입에 의한 선택적 전면 표면 전계층을 형성함으로써 전면의 수광부 영역에는 반도체 기판 자체가 위치하여 불순물 도핑에 의한 수광부 손실을 없앨 수 있어 태양 전지의 전류값을 상승시킬 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 태양 전지를 개략적을 도시한 것이다.
도 4를 참조하면, 태양 전지는 P형 반도체 기판(10), 터널 산화막(11), 폴리실리콘막(20), 에미터층(21), 하부 패시베이션막(50), 하부 전극(62), 상부 패시베이션막(40), 전면 표면 전계층(30) 및 상부 전극(61)을 포함할 수 있다.
도 4에서는 상기 도 1을 참조하여 설명한 태양 전지와 동일한 구성 부분에 대한 설명은 생략하고, 다른 구성 부분을 위주로 설명한다.
도 1의 실시예는 에미터층을 폴리실리콘막 전체에 형성한 것이나, 도 4의 실시예에서는, 에미터층(21)을 폴리실리콘막(20)에 형성하되, 폴리실리콘막(20)의 전체 영역에 저농도 N형 불순물 영역(22)이 형성되도록 하며, 선택적 영역에 N형 불순물 영역인 에미터층(21)이 형성되도록 한 것이다. 이때, 에미터층(21) 형성을 위한 N형 불순물은 고농도로 도핑될 수 있다.
즉, 도 4에서의 태양 전지는, 폴리실리콘막의 전체 내부에 위치하는 저농도 N형 불순물층(22)과 하부 전극의 상부 영역에 대응되는 폴리실리콘막의 선택적 영역 내부에만 위치하는 고농도 N형 불순물층에 의한 에미터층(21)이 형성되도록 한 것이다.
이때, 저농도 N형 불순물층(22)은 120 ohm/sq. 내지 150 ohm/sq.의 면저항을 가지며, N형 불순물층(21)은 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지도록 형성할 수 있다.
그리고, 폴리실리콘막(20)에 N형 불순물의 저농도 영역과 선택적 고농도 영역을 형성하기 위하여, 폴리실리콘막(20)의 전체 면을 통해 저농도 N형 불순물을 도핑하여 저농도 N형 불순물층(22)을 형성한다. 그리고, 하부 전극에 대응되는 N형 불순물이 저농도로 도핑된 폴리실리콘막의 국부적 영역만 N형 불순물을 도핑, 일 예로 고농도로 도핑할 수 있다.
이때, 고농도 N형 불순물 영역을 형성하기 위하여, 이온 주입 공정에 의해 폴리실리콘막(20)의 국부적 영역에만 고농도 N형 불순물이 도핑되도록 하거나, 폴리실리콘막(20)의 국부적 영역에만 고농도 N형 불순물이 함유된 박막 또는 페이스트를 형성한 후, 레이저 처리 또는 열처리에 의해 고농도 N형 불순물이 폴리실리콘막(20)의 국부적 영역으로만 도핑되도록 할 수 있다.
또한, 폴리실리콘막(20)의 후면 전체에 N형 불순물이 함유된 박막 또는 페이스트를 형성한 후, 국부적 영역만 레이저 처리를 하여 레이저 처리가 된 국부적 영역에만 N형 불순물이 도핑되도록 할 수도 있다.
따라서, 도 4의 본 발명의 일 실시예에 따른 태양 전지는, 후면부에 터널 구조의 에미터층을 위치시키되 하부 전극이 형성되는 위치의 선택적 영역에만 고농도의 불순물이 도핑되도록 하며 다른 영역에는 저농도의 불순물이 도핑되도록 함으로써 높은 개방 전압을 얻을 수 있을 뿐만 아니라 하부 금속 전극과의 콘택 특성 향상에 의해 태양 전지의 충진율을 향상시킬 수 있으며, 전면부에 전면 표면 전계층을 형성하되 상부 전극이 형성되는 위치의 선택적 영역에만 고농도의 불순물 주입에 의한 선택적 전면 표면 전계층을 형성함으로써 전면의 수광부 영역에는 반도체 기판 자체가 위치하여 불순물 도핑에 의한 수광부 손실을 없앨 수 있어 태양 전지의 전류값을 상승시킬 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 개략적으로 도시한 것이다.
도 5를 참조하면, 태양 전지는 P형 반도체 기판(10), 터널 산화막(11), 폴리실리콘막(20), 에미터층(21), 하부 패시베이션막(50), 하부 전극(62), 상부 패시베이션막(40), 전면 표면 전계층(30) 및 상부 전극(61)을 포함할 수 있다.
도 5에서는 상기 도 1을 참조하여 설명한 태양 전지와 동일한 구성 부분에 대한 설명은 생략하고, 다른 구성 부분을 위주로 설명한다.
도 1의 실시예에서는 전면 표면 전계층을 P형 반도체 기판의 전면에 국부적으로 형성하였으나, 도 5의 실시예에서는 전면 표면 전계층(31)을 P형 반도체 기판(10)의 상면 전체에 형성한 것이다.
즉, 도 5에서의 태양 전지는, P형 반도체 기판(10)의 전면 전체에 P형 불순물이 도핑된 에피택셜층이 위치하도록 하여 전면 표면 전계층(31)을 형성한 것이다. 이때, P형 불순물을 함유하는 에피택셜층은 CVD 공정에 의해 형성할 수 있다. 또한, P형 불순물을 함유하는 에피택셜층은 10nm 내지 100nm의 두께를 가지도록 할 수 있으며, 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지도록 할 수 있다.
그리고, P형 반도체 기판(10) 상면에 고농도 P형 불순물 함유 에피택셜층을 이용하여 전면 표면 전계층(31)을 형성함으로써 태양 전지의 개방 전압과 전류값, 충진율을 향상시킬 수 있게 된다.
따라서, 도 5의 본 발명의 일 실시예에 따른 태양 전지는, 후면부에 터널 구조의 에미터층을 위치시킴으로써 높은 개방 전압을 얻을 수 있으며, 전면부에 전면 표면 전계층을 형성하되 반도체 기판의 전면 전체에 반도체 기판과 같은 물질인 P 형 에피택셜층을 형성하여 전면 표면 전계층을 형성함으로써 반도체 기판과의 이질성을 줄일 수 있을 뿐만 아니라 수광부 손실 감소는 물론 반도체 기판 내의 재결합율을 줄일 수 있어 태양 전지의 개방 전압값을 상승시킬 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 개략적으로 도시한 것이다.
도 6을 참조하면, 태양 전지는 P형 반도체 기판(10), 터널 산화막(11), 폴리실리콘막(20), 에미터층(21), 하부 패시베이션막(50), 하부 전극(62), 상부 패시베이션막(40), 전면 표면 전계층(30) 및 상부 전극(61)을 포함할 수 있다.
도 6은 도 3에서와 같이 에미터층(21)을 폴리실리콘막(10)의 국부적 영역에만 형성하며, 도 5에서와 같이 전면 표면 전계층(31)을 P형 반도체 기판(10)의 전면에 위치하는 P형 불순물 에피택셜층으로 형성한 것으로, 도 3과 도 5의 설명으로부터 이해 가능하므로 상세한 설명은 생략한다.
따라서, 도 6의 본 발명의 일 실시예에 따른 태양 전지는, 후면부에 터널 구조의 에미터층을 위치시키되 하부 전극이 형성되는 위치의 선택적 영역에만 고농도의 불순물 도핑에 의해 에미터층을 형성함으로써 후면에서의 패시베이션 특성을 높여 높은 개방 전압을 얻을 수 있으며, 전면부에 전면 표면 전계층을 형성하되 반도체 기판의 전면 전체에 반도체 기판과 같은 물질인 P 형 에피택셜층을 형성하여 전면 표면 전계층을 형성함으로써 반도체 기판과의 이질성을 줄일 수 있을 뿐만 아니라 수광부 손실 감소는 물론 반도체 기판 내의 재결합율을 줄일 수 있어 태양 전지의 개방 전압값을 상승시킬 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 개략적으로 도시한 것이다.
도 7을 참조하면, 태양 전지는 P형 반도체 기판(10), 터널 산화막(11), 폴리실리콘막(20), 에미터층(21), 하부 패시베이션막(50), 하부 전극(62), 상부 패시베이션막(40), 전면 표면 전계층(30) 및 상부 전극(61)을 포함할 수 있다.
도 7은 도 4에서와 같이 저농도 N형 불순물이 전체 영역에 도핑된 폴리실리콘막(10)의 국부적 영역에만 고농도 N형 불순물에 의한 에미터층(21)을 형성하며, 도 5에서와 같이 전면 표면 전계층(31)을 P형 반도체 기판(10)의 전면에 위치하는 P형 불순물 에피택셜층으로 형성한 것으로, 도 4와 도 5의 설명으로부터 이해 가능하므로 상세한 설명은 생략한다.
따라서, 도 7의 본 발명의 일 실시예에 따른 태양 전지는, 후면부에 터널 구조의 에미터층을 위치시키되 하부 전극이 형성되는 위치의 선택적 영역에만 고농도의 불순물이 도핑되도록 하며 다른 영역에는 저농도의 불순물이 도핑되도록 함으로써 높은 개방 전압을 얻을 수 있을 뿐만 아니라 하부 금속 전극과의 콘택 특성 향상에 의해 태양 전지의 충진율을 향상시킬 수 있으며, 전면부에 전면 표면 전계층을 형성하되 반도체 기판의 전면 전체에 반도체 기판과 같은 물질인 P 형 에피택셜층을 형성하여 전면 표면 전계층을 형성함으로써 반도체 기판과의 이질성을 줄일 수 있을 뿐만 아니라 수광부 손실 감소는 물론 반도체 기판 내의 재결합율을 줄일 수 있어 태양 전지의 개방 전압값을 상승시킬 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
10: P형 반도체 기판, 11: 터널 산화막,
20: 폴리실리콘막, 21: 에미터층,
22: 저농도 N형 불순물층, 30, 31: 전면 표면 전계층,
40: 상부 패시베이션막, 50: 하부 패시베이션막,
61: 상부 전극, 62: 하부 전극

Claims (20)

  1. 전면이 텍스처링된 P형 반도체 기판;
    상기 P형 반도체 기판의 후면에 위치하는 터널 산화막;
    상기 터널 산화막의 후면에 위치하는 폴리실리콘막;
    상기 폴리실리콘막의 내부에 위치하며, N형 불순물을 함유하는 에미터층;
    상기 에미터층의 후면에 위치하는 하부 패시베이션막;
    상기 하부 패시베이션막의 후면에 위치하며, 상기 하부 패시베이션막을 관통하여 상기 에미터층과 콘택되는 하부 전극;
    상기 P형 반도체 기판의 전면에 위치하는 상부 패시베이션막;
    상기 상부 패시베이션막과 상기 P형 반도체 기판 사이에 위치하며, P형 불순물을 함유하는 전면 표면 전계층; 및
    상기 상부 패시베이션막 전면에 위치하며, 상기 상부 패시베이션막을 관통하여 상기 전면 표면 전계층과 콘택되는 상부 전극;
    을 포함하는 것을 특징으로 하는 태양 전지.
  2. 제1항에 있어서,
    상기 에미터층은 상기 하부 전극의 상부 영역에 대응되는 상기 폴리실리콘막의 내부 영역에만 위치하는 것을 특징으로 하는 태양 전지.
  3. 제1항 또는 제2항에 있어서,
    상기 에미터층은 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지는 것을 특징으로 하는 태양 전지.
  4. 제2항에 있어서,
    상기 폴리실리콘막의 전체 내부에 위치하는 저농도 N형 불순물층;
    을 더 포함하는 것을 특징으로 하는 태양 전지.
  5. 제4항에 있어서,
    상기 저농도 N형 불순물층은 120 ohm/sq. 내지 150 ohm/sq.의 면저항을 가지며, 상기 N형 불순물층은 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지는 것을 특징으로 하는 태양 전지.
  6. 제1항에 있어서,
    상기 전면 표면 전계층은 상기 P형 반도체 기판의 전면에 위치하는 P형 에피택셜층을 포함하는 것을 특징으로 하는 태양 전지.
  7. 제1항에 있어서,
    상기 전면 표면 전계층은 상기 상부 전극의 하부 영역에 대응되는 상기 P형 반도체 기판의 상면 하부 영역에만 위치하는 고농도 P형 불순물층을 포함하는 것을 특징으로 하는 태양 전지.
  8. 제7항에 있어서,
    상기 전면 표면 전계층은 상기 상부 전극에 대응하는 라인 또는 도트 형상을 가지는 것을 특징으로 하는 태양 전지.
  9. 제1에 있어서,
    상기 전면 표면 전계층은 20 ohm/sq. 내지 30 ohm/sq.의 면저항을 가지는 것을 특징으로 하는 태양 전지.
  10. 전면이 텍스처링된 P형 반도체 기판의 전체 면에 터널 산화막을 형성하는 단계;
    상기 P형 반도체 기판의 후면에 형성된 상기 터널 산화막의 후면에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막에 N형 불순물을 함유하는 에미터층을 형성하는 단계;
    상기 P형 반도체 기판의 전면과 측면의 상기 터널 산화막을 제거하는 단계;
    상기 P형 반도체 기판의 전면에 P형 불순물을 함유하는 전면 표면 전계층을 형성하는 단계;
    상기 전면 표면 전계층 전면에 상부 패시베이션막을 형성하며, 상기 에미터층의 후면에 하부 패시베이션막을 형성하는 단계; 및
    상기 상부 패시베이션막의 전면과 상기 하부 패시베이션막의 후면에 각각 전극 형성을 위한 금속 패턴을 형성한 후, 파이어링에 의해 상기 상부 패시베이션막을 관통하여 상기 전면 표면 전계층에 콘택되는 상부 전극과 상기 하부 패시베이션막을 관통하여 상기 에미터층에 콘택되는 하부 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 태양 전지 제조 방법.
  11. 제10항에 있어서,
    상기 에미터층을 형성하는 단계는,
    상기 폴리실리콘막의 후면에 N형 불순물을 포함하는 페이스트를 형성한 후, 상기 페이스트에 포함된 N형 불순물을 상기 폴리실리콘막으로 확산시켜 상기 폴리실리콘막에 N형 불순물을 도핑하여 형성하는 것을 특징으로 하는 태양 전지 제조 방법.
  12. 제11항에 있어서,
    상기 에미터층을 형성하는 단계는,
    상기 하부 전극에 대응되는 상기 폴리실리콘막의 국부적 영역에 N형 불순물을 도핑하여 형성하는 것을 특징으로 하는 태양 전지 제조 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    상기 에미터층은 20 ohm/sq. 내지 30 ohm/sq.의 면저항을 가지도록 형성하는 것을 특징으로 하는 태양 전지 제조 방법.
  14. 제12항에 있어서,
    상기 에미터층을 형성하는 단계는,
    상기 폴리실리콘막의 전체 영역에 상기 N형 불순물을 저농도로 도핑한 후, 상기 하부 전극에 대응되는 상기 N형 불순물이 저농도로 도핑된 상기 폴리실리콘막의 국부적 영역에 상기 N형 불순물을 도핑하는 것을 특징으로 하는 태양 전지 제조 방법.
  15. 제14항에 있어서,
    상기 N형 불순물이 저농도로 도핑된 상기 폴리실리콘막의 영역은 120 ohm/sq. 내지 150 ohm/sq.의 면저항을 가지도록 하며, 상기 N형 불순물이 도핑된 상기 폴리실리콘막의 영역은 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지도록 하는 것을 특징으로 하는 태양 전지 제조 방법.
  16. 제10항에 있어서,
    상기 전면 표면 전계층을 형성하는 단계는,
    상기 P형 반도체 기판의 전면에 P형 불순물이 도핑된 에피택셜층을 형성하는 것을 특징으로 태양 전지 제조 방법.
  17. 제10항에 있어서,
    상기 전면 표면 전계층을 형성하는 단계는,
    상기 상부 전극에 대응되는 상기 P형 반도체 기판의 전면의 국부적 영역에 P형 불순물을 고농도로 도핑하는 것을 특징으로 하는 태양 전지 제조 방법.
  18. 제17항에 있어서,
    상기 전면 표면 전계층을 형성하는 단계는,
    상기 P형 반도체 기판의 전면에 BSG, BPSG 또는 P형 불순물이 도핑된 수소화된 비정질 실리콘막을 형성한 후, 레이저 조사 또는 열처리에 의한 도핑을 수행하는 것을 특징으로 하는 태양 전지 제조 방법.
  19. 제17항에 있어서,
    상기 전면 표면 전계층을 형성하는 단계는,
    상기 P형 반도체 기판의 전면에 P형 불순물이 도핑된 페이스트를 형성한 후, 레이저 조사 또는 열처리에 의한 도핑을 수행하는 것을 특징으로 하는 태양 전지 제조 방법.
  20. 제10항에 있어서,
    상기 전면 표면 전계층은 10 ohm/sq. 내지 20 ohm/sq.의 면저항을 가지도록 하는 것을 특징으로 하는 태양 전지 제조 방법.
KR1020160147014A 2016-11-04 2016-11-04 태양 전지 및 이의 제조 방법 KR102657230B1 (ko)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109713065A (zh) * 2018-12-28 2019-05-03 泰州中来光电科技有限公司 一种印刷金属电极的钝化太阳能电池及其制备方法
CN115440839A (zh) * 2022-09-23 2022-12-06 通威太阳能(眉山)有限公司 一种太阳电池及其制备方法
JP2023086063A (ja) * 2021-12-09 2023-06-21 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池及び光起電力モジュール
WO2023124299A1 (zh) * 2021-12-31 2023-07-06 通威太阳能(眉山)有限公司 太阳能电池板、电池片及电池片的生产工艺
WO2024066424A1 (zh) * 2022-09-29 2024-04-04 通威太阳能（成都）有限公司 太阳电池及其制备方法
CN118522791A (zh) * 2024-06-11 2024-08-20 隆基绿能科技股份有限公司 一种太阳能电池和光伏组件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110119587A (ko) * 2010-04-27 2011-11-02 한양대학교 산학협력단 에피택셜층을 포함하는 태양전지 및 그 제조 방법
JP2013516082A (ja) * 2010-01-18 2013-05-09 ヒュンダイ ヘビー インダストリーズ カンパニー リミテッド 裏面電極型の太陽電池の製造方法
KR20130068787A (ko) * 2011-12-16 2013-06-26 엘지전자 주식회사 태양 전지 및 그의 제조 방법
KR20150029203A (ko) * 2013-09-09 2015-03-18 엘지전자 주식회사 태양 전지
KR101626248B1 (ko) * 2015-01-09 2016-05-31 고려대학교 산학협력단 실리콘 태양전지 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013516082A (ja) * 2010-01-18 2013-05-09 ヒュンダイ ヘビー インダストリーズ カンパニー リミテッド 裏面電極型の太陽電池の製造方法
KR20110119587A (ko) * 2010-04-27 2011-11-02 한양대학교 산학협력단 에피택셜층을 포함하는 태양전지 및 그 제조 방법
KR20130068787A (ko) * 2011-12-16 2013-06-26 엘지전자 주식회사 태양 전지 및 그의 제조 방법
KR20150029203A (ko) * 2013-09-09 2015-03-18 엘지전자 주식회사 태양 전지
KR101626248B1 (ko) * 2015-01-09 2016-05-31 고려대학교 산학협력단 실리콘 태양전지 및 이의 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109713065A (zh) * 2018-12-28 2019-05-03 泰州中来光电科技有限公司 一种印刷金属电极的钝化太阳能电池及其制备方法
CN109713065B (zh) * 2018-12-28 2023-10-31 泰州中来光电科技有限公司 一种印刷金属电极的钝化太阳能电池及其制备方法
JP2023086063A (ja) * 2021-12-09 2023-06-21 ジョジアン ジンコ ソーラー カンパニー リミテッド 太陽電池及び光起電力モジュール
AU2022200624A1 (en) * 2021-12-09 2023-06-29 Jinko Solar Co., Ltd. Solar cell and photovoltaic module
US11735675B2 (en) 2021-12-09 2023-08-22 Zhejiang Jinko Solar Co., Ltd. Solar cell and photovoltaic module
AU2022200624B2 (en) * 2021-12-09 2024-01-18 Jinko Solar Co., Ltd. Solar cell and photovoltaic module
WO2023124299A1 (zh) * 2021-12-31 2023-07-06 通威太阳能(眉山)有限公司 太阳能电池板、电池片及电池片的生产工艺
CN115440839A (zh) * 2022-09-23 2022-12-06 通威太阳能(眉山)有限公司 一种太阳电池及其制备方法
WO2024060933A1 (zh) * 2022-09-23 2024-03-28 通威太阳能(眉山)有限公司 太阳电池及其制备方法
WO2024066424A1 (zh) * 2022-09-29 2024-04-04 通威太阳能（成都）有限公司 太阳电池及其制备方法
CN118522791A (zh) * 2024-06-11 2024-08-20 隆基绿能科技股份有限公司 一种太阳能电池和光伏组件

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