KR101889774B1 - 태양 전지 - Google Patents

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엘지전자 주식회사
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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 도전형 영역; 상기 반도체 기판의 다른 일면 쪽에 위치하는 제2 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 제1 도전형 영역은, 상기 반도체 기판의 상기 일면 위에 위치하는 터널링층을 사이에 두고 위치하는 복수의 부분을 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는, 도전형 영역의 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 높은 효율을 가지는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 도전형 영역; 상기 반도체 기판의 다른 일면 쪽에 위치하는 제2 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 제1 도전형 영역은, 상기 반도체 기판의 상기 일면 위에 위치하는 제1 터널링층을 사이에 두고 위치하는 복수의 부분을 포함한다.
상기 제1 도전형 영역은, 상기 반도체 기판의 일면에 가까운 상기 반도체 기판의 부분에 위치하거나 또는 상기 반도체 기판의 일면 위에 위치하는 제1 부분과, 상기 제1 터널링층과 상기 제1 전극 사이에 위치하는 제2 부분을 포함할 수 있다.
상기 제1 부분과 상기 제2 부분은 도전형 불순물의 도핑 농도가 서로 다를 수 있다.
상기 제1 부분의 도핑 농도보다 상기 제2 부분의 도핑 농도가 클 수 있다.
상기 제1 터널링층에 인접한 상기 제2 부분의 영역에서의 도핑 농도보다 상기 제1 전극에 인접한 상기 제2 부분에서의 도핑 농도가 더 높을 수 있다.
상기 제1 부분의 도핑 농도에 대한 상기 제2 부분의 도핑 농도 비율이 5배 내지 10배일 수 있다.
상기 제1 부분의 도핑 농도가 5 X 1018/cm3 내지 5 X 1019/cm3이고, 상기 제2 부분의 도핑 농도가 상기 제1 부분의 도핑 농도보다 큰 값을 가지면서 5 X 1019/cm3 내지 5 X 1020/cm3일 수 있다.
상기 제1 부분과 상기 제2 부분의 두께가 서로 다를 수 있다.
상기 제1 부분의 두께에 대한 상기 제2 부분의 두께 비율이 10배 내지 50배일 수 있다.
상기 제1 부분 및 상기 제2 부분보다 상기 제1 터널링층이 얇을 수 있다.
상기 제1 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 중 적어도 하나를 포함할 수 있다.
상기 제1 부분이 단결정, 비정질, 미세 결정 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다. 상기 제2 부분이 비정질, 미세 결정 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다.
상기 제1 부분이 상기 반도체 기판에 도전형 불순물이 도핑되어 형성되는 도핑 영역으로 구성되고, 상기 제2 부분이 상기 제1 터널링층 위에 위치하는 비정질, 미세 결정 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성될 수 있다.
상기 제1 부분의 도전형 불순물의 물질과 상기 제2 부분의 도전형 불순물의 물질이 서로 동일할 수 있다.
상기 제1 도전형 영역이 p형을 가질 수 있다.
상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함할 수 있다.
상기 제1 부분 및 상기 제2 부분이 각기 전체적으로 위치할 수 있다.
상기 제1 터널링층이 상기 반도체 기판 위에서 전체적으로 위치할 수 있다.
상기 제2 도전형 영역은, 상기 반도체 기판의 다른 일면에 위치하는 제2 터널링층을 사이에 두고 위치하는 복수의 부분을 포함할 수 있다.
상기 제2 도전형 영역은, 상기 반도체 기판의 다른 일면에 가까운 상기 반도체 기판의 부분에 위치하거나 또는 상기 반도체 기판의 다른 일면 위에 위치하는 제1 부분과, 상기 제2 터널링층과 상기 제2 전극 사이에 위치하는 제2 부분을 포함할 수 있다.
본 실시예에 따른 태양 전지에서는, 도전형 영역이 터널링층을 사이에 두고 위치하는 복수의 부분을 포함하여 반도체 기판 내에서의 재결합을 최소화하면서 전극과의 전기적 연결 특성을 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 3은 본 발명의 일 변형예에 따른 태양 전지의 단면도이다.
도 4는 본 발명의 다른 변형예에 따른 태양 전지의 단면도이다.
도 5는 본 발명의 또 다른 변형예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 변형예에 따른 태양 전지의 단면도이다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 터널링층(52, 54)과, 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 각기 연결되는 전극(42, 44)을 포함한다. 이하에서는 제1 도전형 영역을 에미터 영역(20)으로 칭하고, 제2 도전형 영역을 후면 전계 영역(30)으로 칭하나, 이는 단순히 구별을 위하여 사용한 것에 불과하고 본 발명이 이에 한정되는 것은 아니다. 이때, 도전형 영역(20, 30) 중 적어도 하나는 터널링층(52, 54)을 사이에 두고 위치하는 복수의 부분을 포함할 수 있다. 또한, 패시베이션막(22, 32), 반사 방지막(24, 34) 등이 더 형성될 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은, 제1 도전형 불순물을 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 그리고 반도체 기판(10)은 베이스 영역(110)에 불순물을 고농도로 도핑하여 형성되는 도핑 영역(본 실시예에서는 제1 부분(20a, 30a))을 구비할 수 있다. 본 실시예에서 도핑 영역(즉, 제1 부분(20a, 30a))은 도전형 영역(20, 30)의 일부를 구성하는 영역인데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
이때, 베이스 영역(110)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
이때, 베이스 영역(110)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 베이스 영역(110)과 pn 접합을 이루는 에미터 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(10)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(10)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(110) 및 후면 전계 영역(30)이 p형을 가지고 에미터 영역(20)이 n형을 가지는 것도 가능하다.
반도체 기판(10)의 전면 및 후면 중 적어도 하나는 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터 영역(20)에 의하여 형성된 pn 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
반도체 기판(10)의 전면 위에는 제1 터널링층(52)이 형성된다. 제1 터널링층(52)에 의하여 반도체 기판(10)의 전면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 제1 터널링층(52)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 터널링층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 제1 터널링층(52)은 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 전면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(52)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 1nm 내지 4nm)일 수 있다. 제1 터널링층(52)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제1 터널링층(52)의 두께가 0.5nm 미만이면 원하는 품질의 제1 터널링층(52)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 터널링층(52)의 두께가 1nm 내지 4nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(52)의 두께가 달라질 수 있다.
그리고 반도체 기판(10)의 전면 쪽에는 제2 도전형을 가지는 에미터 영역(20)이 위치한다. 앞서 설명한 바와 같이 에미터 영역(20)은 베이스 영역(110)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 역할을 한다. 또한, 제1 전극(42)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수도 있다.
에미터 영역(20)은 제1 터널링층(52)을 사이에 두고 위치하는 복수의 부분을 포함한다. 구체적으로, 본 실시예에서는 에미터 영역(20)이 제1 터널링층(52)을 사이에 두고 위치하는 제1 부분(20a) 및 제2 부분(20b)을 포함한다. 도면 및 설명에서는 에미터 영역(20)의 복수의 부분이 총 두 층으로 이루어진 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 세 층 이상의 복수의 부분을 포함할 수도 있다. 에미터 영역(20)을 좀더 상세하게 설명한다.
에미터 영역(20)의 제1 부분(20a)은 반도체 기판(10)의 전면 쪽에 인접한 반도체 기판(10)의 내부에 형성되거나, 반도체 기판(10) 전면 위에서 반도체 기판(10)에 인접하여 형성될 수 있다. 일 예로, 본 실시예에서 제1 부분(20a)이 반도체 기판(10)에서 제2 도전형 불순물이 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 이에 따라 제1 부분(20a)은 제2 도전형 불순물이 도핑된 단결정 반도체(일례로, 단결정 실리콘)으로 구성될 수 있다. 이때, 제2 도전형 불순물은 베이스 영역(110)과 반대되는 제2 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
에미터 영역(20)의 제2 부분(20b)은, 제1 부분(20a) 위에 위치한 제1 터널링층(52) 위에서 제1 터널링층(52)과 제1 전극(42) 사이에 위치한다. 제2 부분(20b)은 제2 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 제2 부분(20b)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질, 미세 결정, 다결정 반도체에 제2 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제2 도전형 불순물은 베이스 영역(110)과 반대되는 제2 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 그리고 제2 도전형 불순물은 제2 부분(20b)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 제2 부분(20b)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다.
제1 부분(20a)과 제2 부분(20b)은 반도체 기판(10)의 전면 쪽에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 100% 모두 형성된 것뿐만 아니라, 불가피하게 일부 부분에 제1 부분(20a) 또는 제2 부분(20b)이 미형성된 부분이 위치하는 것을 포함할 수 있다. 이와 같이 제1 부분(20a)과 제2 부분(20b)을 전체적으로 형성하는 것에 의하여 pn 접합의 면적을 최대화할 수 있고 별도의 패터닝 공정 등을 생략할 수 있다.
제1 부분(20a)은 제2 부분(20b) 내의 제2 도전형 불순물을 반도체 기판(10)의 내부로 확산시켜 형성되는 도핑 영역으로 구성될 수 있다. 이 경우에 제1 부분(20a) 내의 제2 도전형 불순물과 제2 부분(20b) 내의 제2 도전형 불순물이 서로 동일한 물질을 포함한다. 예를 들어, 제2 부분(20b)이 제2 도전형 불순물로 보론(B)을 포함할 경우에 제1 부분(20a)도 제2 도전형 불순물로 보론을 포함할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(20a)과 제2 부분(20b)을 서로 별개로 형성하는 등 다양한 공정이 가능하다.
제1 부분(20a)은 반도체 기판(10)의 내부에서 베이스 영역(110)과 pn 접합을 형성하는 부분이다. 제2 부분(20b)은 제1 터널링층(52) 위에서 제1 전극(42)과 연결되는 부분이다.
여기서, 에미터 영역(20)의 제1 부분(20a)과 제2 부분(20b)은 제2 도전형 불순물의 도핑 농도가 서로 다르다. 구체적으로는, 제1 부분(20a)의 도핑 농도보다 제2 부분(20b)의 도핑 농도보다 커서, 제1 부분(20a)이 저농도 도핑부를 형성하고 제2 부분(20b)이 고농도 도핑부를 형성한다. 이때, 제2 부분(20b) 내에서의 도핑 농도를 균일하게 할 수 있다. 또는, 제1 터널링층(52)에 인접한 영역보다 제1 전극(42)에 인접한 영역의 도핑 농도를 더 높게 할 수도 있다. 이때, 제2 부분(20b)을 형성할 때 공정 조건을 조절하는 것에 의하여 제1 터널링층(52)으로부터 멀어지면서 도핑 농도를 점진적으로 또는 단계적으로 증가시킬 수 있다. 이와 같이 제1 전극(42)에 인접한 부분에서의 도핑 농도를 높게 하면, 에미터 영역(20)과 제1 전극(42)과의 접촉 저항을 최소화할 수 있다.
반도체 기판(10)의 내부에 위치하는 제1 부분(20a)을 저농도로 형성하여 제1 부분(20a)에서 발생할 수 있는 재결합(특히, 오제 재결합(Auger recombination))을 최소화할 수 있다. 또한, 제1 전극(42)과 접촉하여 제1 전극(42)에 연결되는 제2 부분(20b)을 고농도로 하여 제1 전극(42)과의 접촉 저항을 최소화할 수 있다.
일 예로, 제1 부분(20a)의 도핑 농도에 대한 제2 부분(20b)의 도핑 농도 비율이 5배 내지 10배일 수 있다. 상기 농도 비율이 5배 미만이면, 제1 부분(20a)의 도핑 농도가 높아 재결합을 저감하는 효과가 충분하지 않을 수 있다. 상기 농도 비율이 10배를 초과하면, 제1 부분(20a)이 충분하게 형성되지 않아 pn 정션의 특성이 저하될 수 있다. 여기서, 제1 부분(20a)의 도핑 농도가 5 X 1018/cm3 내지 5 X 1019/cm3이고, 제2 부분(20b)의 도핑 농도가 제2 부분(20b)의 도핑 농도보다 큰 값을 가지면서 5 X 1019/cm3 내지 5 X 1020/cm3일 수 있다. 상술한 도핑 농도에서 제1 부분(20a)이 pn 정션을 형성하면서도 재결합을 최소화할 수 있고, 제2 부분(20b)이 제1 전극(42)과 우수한 전기적 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(20a, 20b)의 도핑 농도 등은 달라질 수 있다.
그리고 에미터 영역(20)의 제1 부분(20a)과 제2 부분(20b)은 서로 다른 두께를 가질 수 있다. 좀더 상세하게는, 제1 부분(20a)보다 제2 부분(20b)이 두껍고, 제1 및 제2 부분(20a, 20b)가 제1 터널링층(52)보다 두꺼울 수 있다. 제1 부분(20a)의 두께를 상대적으로 얇게 하여 반도체 기판(10)에서 발생할 수 있는 재결합을 최소화할 수 있다. 그리고 제2 부분(20b)을 상대적으로 두껍게 형성하여 제1 전극(42)과의 접촉 특성을 우수하게 유지할 수 있다. 그리고 제1 터널링층(52)의 두께를 가장 작게 하여 제1 부분(20a)과 제2 부분(20b) 사이에서의 다수 캐리어의 흐름을 방해하지 않도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(20a)을 제2 부분(20b)보다 두껍게 형성할 수도 있음은 물론이다.
일 예로, 제1 부분(20a)의 두께에 대한 제2 부분(20b)의 두께 비율이 0.5 내지 100배일 수 있고, 좀더 정확하게는, 상기 두께 비율이 1 내지 100배일 수 있다. 제1 부분(20a)에 의하여 발생될 수 있는 재결합 및 반도체 기판(10)의 손상 등을 최소화하고 제2 부분(20b)의 전기적 특성 등을 고려하면, 상기 두께 비율이 10배 내지 50배일 수 있다. 여기서, 제1 부분(20a)의 두께가 5nm 내지 100nm일 수 있고, 제2 부분(20b)의 두께가 50nm 내지 500nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(20a, 20b)의 두께 등은 달라질 수 있다.
상술한 바와 같이, 저농도 도핑부인 제1 부분(20a)은 베이스 영역(110)과 pn 접합을 형성한다. 이에 의하여 본 실시예와 달리 에미터층을 제1 터널링층(52) 위에만 형성하여 제1 터널링층(52)과 에미터층 사이에 pn 접합을 형성하는 경우의 문제를 방지할 수 있다. 즉, 에미터층을 제1 터널링층(52) 위에만 형성하면, pn 접합을 구성하는 제1 터널링층(52)과 에미터층 사이에 물리적인 경계면(interface)이 형성되어 에미터층의 특성이 경계면의 특성에 민감하게 반응하게 된다. 이에 의하여 에미터층의 품질의 안정성을 확보하는 데 어려움이 있다. 반면, 본 실시예에서는 에미터 영역(20)의 제1 부분(20a)을 반도체 기판(10)의 내부에 위치시키거나 반도체 기판(10)과 접촉하여 pn 접합을 형성하므로 pn 접합의 안정성을 확보할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다.
제1 부분(20a)과 제2 부분(20b) 사이에 위치한 제1 터널링층(52)은 소수 캐리어가 제1 부분(20a)으로부터 제2 부분(20b)으로 주입되는 것을 차단하여 고농도인 제2 부분(20b) 사이에서의 재결합을 억제할 수 있다. 그리고 고농도 도핑부인 제2 부분(20b)에 제1 전극(42)을 연결하여 에미터 영역(20)과 제1 전극(42)의 접촉 저항을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다.
에미터 영역(20)의 제2 부분(20b)의 위에는 패시베이션막(22)과 반사 방지막(24)이 차례로 위치할 수 있다. 패시베이션막(22)은 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.
이러한 패시베이션막(22) 및 반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(22) 또는 반사 방지막(24)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 물질을 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 에미터 영역(20)이 p형을 가지면 패시베이션막(22)는 음전하를 가지는 알루미늄 산화물을 가질 수 있다. 반사 방지막(24)으로는 반사 방지 효과가 우수한 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 도면에서는 패시베이션막(22) 및 반사 방지막(24)을 별개로 구비하는 것을 예시하였으나, 하나의 막 또는 층으로 패시베이션막(22) 및 반사 방지막(24)의 기능을 함께 구현하는 것도 가능하다.
한편, 반도체 기판(10)의 후면 위에는 제2 터널링층(54)이 형성된다. 제2 터널링층(54)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 제2 터널링층(54)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제2 터널링층(54)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 제2 터널링층(54)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 제2 터널링층(54)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 1nm 내지 4nm)일 수 있다. 제2 터널링층(54)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제2 터널링층(54)의 두께가 0.5nm 미만이면 원하는 품질의 제2 터널링층(54)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제2 터널링층(54)의 두께가 1nm 내지 4nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(52)의 두께가 달라질 수 있다.
그리고 반도체 기판(10)의 후면 쪽에는 제2 도전형을 가지는 후면 전계 영역(30)이 위치한다. 후면 전계 영역(30)은 후면 전계 구조를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다. 또한, 제2 전극(44)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수도 있다.
본 실시예에서 후면 전계 영역(30)은 제2 터널링층(54)을 사이에 두고 위치하는 복수의 부분을 포함한다. 구체적으로, 본 실시예에서는 후면 전계 영역(30)이 제2 터널링층(54)을 사이에 두고 위치하는 제1 부분(30a) 및 제2 부분(30b)을 포함한다. 도면 및 설명에서는 후면 전계 영역(30)의 복수의 부분이 총 두 층으로 이루어진 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 세 층 이상의 복수의 부분을 포함할 수도 있다. 후면 전계 영역(30)을 좀더 상세하게 설명한다.
후면 전계 영역(30)의 제1 부분(30a)은 반도체 기판(10)의 후면 쪽에 인접한 반도체 기판(10)의 내부에 형성되거나, 반도체 기판(10) 후면 위에서 반도체 기판(10)에 인접하여 형성될 수 있다. 일 예로, 본 실시예에서 제1 부분(30a)은, 반도체 기판(10)에서 제1 도전형 불순물이 베이스 영역(100)보다 높은 농도로 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 이에 따라 제1 부분(30a)은 제1 도전형 불순물이 도핑된 단결정 반도체(일례로, 단결정 실리콘)로 구성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 동일한 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 그리고 제1 도전형 불순물은 제2 부분(30b)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 제2 부분(30b)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다.
후면 전계 영역(30)의 제2 부분(30b)은, 제1 부분(30a) 위에 위치한 제2 터널링층(54) 위에서 제2 터널링층(54)과 제2 전극(44) 사이에 위치한다. 제2 부분(30b)은 제1 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 제2 부분(30b)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질, 미세 결정, 다결정 반도체에 제1 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제1 도전형 불순물은 베이스 영역(110)과 동일한 제1 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 그리고 제1 도전형 불순물은 제2 부분(30b)을 구성하는 반도체층의 증착과 동시에 증착될 수 있으며, 제2 부분(30b)을 구성하는 반도체층의 증착 후에 도핑될 수도 있다.
제1 부분(30a)과 제2 부분(30b)은 반도체 기판(10)의 후면 쪽에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 100% 모두 형성된 것뿐만 아니라, 불가피하게 일부 부분에 제1 부분(30a) 또는 제2 부분(30b)이 미형성된 부분이 위치하는 것을 포함할 수 있다. 이와 같이 제1 부분(30a)과 제2 부분(30b)을 전체적으로 형성하는 것에 의하여 후면 전계 구조의 면적을 최대화할 수 있고 별도의 패터닝 공정 등을 생략할 수 있다.
제1 부분(30a)은 제2 부분(30b) 내의 제1 도전형 불순물을 반도체 기판(10)의 내부로 확산시켜 형성되는 도핑 영역으로 구성될 수 있다. 이 경우에 제1 부분(30a) 내의 제1 도전형 불순물과 제2 부분(30b) 내의 제1 도전형 불순물이 서로 동일한 물질을 포함한다. 예를 들어, 제2 부분(30b)이 제1 도전형 불순물로 인(P)를 포함할 경우에 제1 부분(30a)도 제1 도전형 불순물로 인을 포함할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(30a)과 제2 부분(30b)을 서로 별개로 형성하는 등 다양한 공정이 가능하다.
제1 부분(30a)은 반도체 기판(10)의 내부에서 베이스 영역(110)과 후면 전계 구조를 형성하는 부분이다. 제2 부분(30b)은 제2 터널링층(54) 위에서 제2 전극(44)과 연결되는 부분이다.
여기서, 후면 전계 영역(30)의 제1 부분(30a)과 제2 부분(30b)은 제1 도전형 불순물의 도핑 농도가 서로 다르다. 구체적으로는, 제1 부분(30a)의 도핑 농도보다 제2 부분(30b)의 도핑 농도보다 커서, 제1 부분(30a)이 저농도 도핑부를 형성하고 제2 부분(30b)이 고농도 도핑부를 형성한다. 이때, 제2 부분(30b) 내에서의 도핑 농도를 균일하게 할 수 있다. 또는, 제2 터널링층(54)에 인접한 영역보다 제2 전극(44)에 인접한 영역의 도핑 농도를 더 높게 할 수도 있다. 이때, 제2 부분(30b)을 형성할 때 공정 조건을 조절하는 것에 의하여 제2 터널링층(54)으로부터 멀어지면서 도핑 농도를 점진적으로 또는 단계적으로 증가시킬 수 있다. 이와 같이 제2 전극(44)에 인접한 부분에서의 도핑 농도를 높게 하면, 후면 전계 영역(30)과 제2 전극(44)과의 접촉 저항을 최소화할 수 있다.
반도체 기판(10)의 내부에 위치하는 제1 부분(30a)을 저농도로 형성하여 제1 부분(30a)에서 발생할 수 있는 재결합을 최소화할 수 있다. 또한, 제2 전극(44)과 접촉하여 제2 전극(44)에 연결되는 제2 부분(30b)을 고농도로 하여 제2 전극(44)과의 접촉 저항을 최소화할 수 있다.
일 예로, 제1 부분(30a)의 도핑 농도에 대한 제2 부분(30b)의 도핑 농도 비율이 5배 내지 10배일 수 있다. 상기 농도 비율이 5배 미만이면, 제1 부분(30a)의 도핑 농도가 높아 재결합을 저감하는 효과가 충분하지 않을 수 있다. 상기 농도 비율이 10배를 초과하면, 제1 부분(30a)이 충분하게 형성되지 않아 후면 전계 구조의 효과가 충분하지 않을 수 있다. 여기서, 제1 부분(30a)의 도핑 농도가 5 X 1018/cm3 내지 5 X 1019/cm3이고, 제2 부분(30b)의 도핑 농도가 제2 부분(30b)의 도핑 농도보다 큰 값을 가지면서 5 X 1019/cm3 내지 5 X 1020/cm3일 수 있다. 상술한 도핑 농도에서 제1 부분(30a)이 우수한 특성의 후면 전계 구조를 형성할 수 있고, 제2 부분(30b)이 제2 전극(44)과 우수한 전기적 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(30a, 30b)의 도핑 농도 등은 달라질 수 있다.
그리고 후면 전계 영역(30)의 제1 부분(30a)과 제2 부분(30b)은 서로 다른 두께를 가질 수 있다. 좀더 상세하게는, 제1 부분(30a)보다 제2 부분(30b)이 두껍고, 제1 및 제2 부분(30a, 30b)가 제2 터널링층(54)보다 두꺼울 수 있다. 제1 부분(30a)의 두께를 상대적으로 얇게 하여 반도체 기판(10)에서 발생할 수 있는 재결합을 최소화할 수 있다. 그리고 제2 부분(30b)을 상대적으로 두껍게 형성하여 제2 전극(44)과의 접촉 특성을 우수하게 유지할 수 있다. 그리고 제2 터널링층(54)의 두께를 가장 작게 하여 제1 부분(20a)과 제2 부분(20b) 사이에서의 다수 캐리어의 흐름을 방해하지 않도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(30a)을 제2 부분(30b)보다 두껍게 형성할 수도 있음은 물론이다.
일 예로, 제1 부분(30a)의 두께에 대한 제2 부분(30b)의 두께 비율이 0.5 내지 100배일 수 있고, 좀더 정확하게는, 상기 두께 비율이 1 내지 100배일 수 있다. 제1 부분(30a)에 의하여 발생될 수 있는 재결합 및 반도체 기판(10)의 손상 등을 최소화하고 제2 부분(30b)의 전기적 특성 등을 고려하면, 상기 두께 비율이 10배 내지 50배일 수 있다. 여기서, 제1 부분(30a)의 두께가 5nm 내지 100nm일 수 있고, 제2 부분(30b)의 두께가 50nm 내지 500nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(30a, 30b)의 두께 등은 달라질 수 있다.
상술한 바와 같이, 저농도 도핑부인 제1 부분(30a)은 베이스 영역(110)과 후면 전계 구조를 형성한다. 이에 의하여 후면 전계 구조를 반도체 기판(10)의 내부 또는 반도체 기판(10)과 접촉하여 형성하므로 후면 전계 구조의 안정성을 확보할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다.
제1 부분(30a)과 제2 부분(30b) 사이에 위치한 제2 터널링층(54)은 소수 캐리어가 제1 부분(30a)으로부터 제2 부분(30b)으로 주입되는 것을 차단하여 고농도인 제2 부분(30b) 사이에서의 재결합을 억제할 수 있다. 그리고 고농도 도핑부인 제2 부분(30b)에 제2 전극(44)을 연결하여 후면 전계 영역(30)과 제2 전극(44)의 접촉 저항을 최소화할 수 있다. 이에 의하여 태양 전지(100)의 충밀도를 향상하여 태양 전지(100)의 효율을 향상할 수 있다.
후면 전계 영역(30)의 제2 부분(30b)의 위에는 패시베이션막(32)과 반사 방지막(34)이 차례로 위치할 수 있다. 패시베이션막(32)은 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(34)은 반도체 기판(10)의 후면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다. 이와 같이 패시베이션막(32) 및 반사 방지막(34)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.
이러한 패시베이션막(32) 및 반사 방지막(34)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32) 또는 반사 방지막(34)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 물질을 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 후면 전계 영역(30)이 n형을 가지면 패시베이션막(32)는 양전하를 가지는 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 반사 방지막(34)으로는 반사 방지 효과가 우수한 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32) 및 반사 방지막(34)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 도면에서는 패시베이션막(32) 및 반사 방지막(34)을 별개로 구비하는 것을 예시하였으나, 하나의 막 또는 층으로 패시베이션막(32) 및 반사 방지막(34)의 기능을 함께 구현하는 것도 가능하다.
제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)를 관통하여 에미터 영역(20)에 연결되고, 제2 전극(44)은 패시베이션막(32) 및 반사 방지막(34)를 관통하여 후면 전계 영역(30)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 도전형 영역(20, 30)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 참조하여, 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. 도 2는 본 발명의 실시예에 따른 태양 전지(100)의 평면도이다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다.
단면 상으로 볼 때, 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)이 모두 패시베이션막(22, 32) 및 반사 방지막(24, 34)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(42a, 44a)이 패시베이션막(22, 32) 및 반사 방지막(24, 34)을 관통하고 버스바 전극(42b, 44b)은 패시베이션막(22, 32) 및 반사 방지막(24, 34) 상에 형성될 수 있다.
도면 및 상술한 설명에서는 제1 및 제2 전극(42, 44)이 동일한 형상을 가지는 것을 예시로 하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 서로 다른 형상을 가질 수 있고, 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)의 폭, 피치 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다. 도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같은 태양 전지(100)는 도전형 영역(20, 30)이 반도체 기판(10)의 전면 및 후면에 각기 위치하고 제1 및 제2 전극(42, 44)이 반도체 기판(10)의 전면 및 후면에서 패턴을 가지면서 위치한다. 이에 의하여 반도체 기판(10)의 전면으로 입사하는 광뿐만 아니라 반도체 기판(10)의 후면에서 입사하는 광(재반사에 의하여 입사하는 광 포함)을 이용할 수 있는 양면 수광형(bi-facial) 구조를 가질 수 있다. 이에 의하여 이용할 수 있는 광량을 최대화하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 태양 전지(100)가 적용될 수 있다.
이때, 본 실시예에서는 도전형 영역(20, 30)이 터널링층(52, 54)을 사이에 두고 위치하는 제1 부분(20a, 30a) 및 제2 부분(20b, 30b)을 포함하여 반도체 기판(10) 내에서의 재결합을 최소화하면서 제1 및 제2 전극(42, 44)과의 전기적 연결 특성을 향상할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
도 1의 도면에서는 에미터 영역(20)이 제1 및 제2 부분(20a, 20b)을 포함하고, 후면 전계 영역(30)이 제1 및 제2 부분(30a, 30b)을 포함하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 변형예로, 도 3 및 도 4에 도시한 바와 같이, 에미터 영역(20)이 제1 및 제2 부분(20a, 20b)을 포함하고, 후면 전계 영역(30)은 하나의 부분으로 형성될 수 있다. 이때, 도 3에 도시한 바와 같이 후면 전계 영역(30)이 반도체 기판(10) 내에 위치한 도핑 영역으로 구성될 수 있다. 또는, 도 4에 도시한 바와 같이, 후면 전계 영역(30)이 반도체 기판(10)의 후면에 형성된 제2 터널링층(54) 위에 형성된 별도의 반도체층으로 구성될 수 있다. 또 다른 변형예로, 도 5 및 도 6에 도시한 바와 같이, 후면 전계 영역(30)이 제1 및 제2 부분(30a, 30b)을 포함하고, 에미터 영역(20)은 하나의 부분으로 형성될 수 있다. 이때, 도 5에 도시한 바와 같이 에미터 영역(20)이 반도체 기판(10) 내에 위치한 도핑 영역으로 구성될 수 있다. 또는, 도 6에 도시한 바와 같이, 에미터 영역(20)이 반도체 기판(10)의 후면에 형성된 제2 터널링층(54) 위에 형성된 별도의 반도체층으로 구성될 수 있다. 그리고 에미터 영역(20) 또는 후면 전계 영역(30)이 도핑 영역으로 구성될 때, 도핑 농도가 서로 다른 부분을 포함하는 선택적 구조(selective structure) 또는 전극(42, 44)과 인접한 부분에서 국부적으로 형성되는 국부적 구조(local structure) 등의 다양한 구조를 가질 수 있다.
이하, 도 7a 내지 도 7e를 참조하여 도 1 및 도 2에 도시한 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 7a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
이어서, 도 7b에 도시한 바와 같이, 반도체 기판(10)의 전면에 제1 터널링층(52) 및 에미터 영역(20)의 제2 부분(20b)을 형성하고, 반도체 기판(10)의 후면에 제2 터널링층(54) 및 후면 전계 영역(30)의 제2 부분(30b)을 형성한다.
여기서, 제1 및 제2 터널링층(52, 54)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 터널링층(52, 54)이 형성될 수 있다.
그리고 도전형 영역(20, 30)의 제2 부분(20b, 30b)은 비정질, 미세 결정, 또는 다결정 반도체로 구성될 수 있다. 이때, 제2 부분(20b, 30b)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다.
그리고 제1 또는 제2 도전형 불순물은 제2 부분(20b, 30b)을 형성하는 반도체층을 형성할 때 포함될 수 있으며, 제2 부분(20b. 30b)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제2 부분(20b, 30b)이 형성될 수 있다.
제1 터널링층(52), 제2 터널링층(54), 제2 부분(20b, 30b)의 형성 순서 등을 다양하게 변형될 수 있다.
이어서, 도 7c에 도시한 바와 같이, 열처리에 의하여 제2 부분(20b) 내의 제2 도전형 불순물을 반도체 기판(10)에 확산시켜 에미터 영역(20)의 제1 부분(20a)을 형성하고, 제2 부분(30b) 내의 제1 도전형 불순물을 반도체 기판(10)에 후면 전계 영역(30)의 제1 부분(30a)을 형성한다. 이와 같이 본 실시예에서는 제2 부분(20b, 30b)를 도핑 소스(doping source)로 기능하도록 하여 제1 부분(20a, 30a)을 이온 주입법과 같은 별도의 도핑 방법을 사용하지 않고 열처리에 의한 확산에 의하여 형성할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다.
이어서, 도 7d에 도시한 바와 같이, 에미터 영역(20)의 제2 부분(20b) 위에 패시베이션막(22) 및 반사 방지막(24)을 형성하고 후면 전계 영역(30)의 제2 부분(30b) 위에 패시베이션막(32) 및 반사 방지막(34)을 형성한다. 패시베이션막(22, 32) 및 반사 방지막(24, 34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(22, 32) 및 반사 방지막(24, 34)의 형성 순서 등은 다양하게 변형될 수 있다.
이어서, 도 7e에 도시한 바와 같이 도전형 영역(20, 30)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이 경우에는, 일례로, 패시베이션막(22, 32) 및 반사 방지막(24, 34)에 개구부를 형성하고, 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다.
다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 패시베이션막(22, 32) 및 반사 방지막(24, 34) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부가 형성되므로, 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면 본 실시예에서는 제2 부분(20b, 30b) 내의 제1 또는 제2 도전형 불순물의 확산에 의하여 이온 주입법과 같은 별도의 도핑 방법을 사용하지 않고 제1 부분(20a, 30a)을 형성할 수 있다. 이에 의하여 단순한 제조 공정에 의하여 우수한 효율을 가지는 태양 전지(100)를 생산할 수 있다.
상술한 실시예에서는 제1 및 제2 터널링층(52, 54), 도전형 영역(20, 30)을 형성한 다음, 패시베이션막(22, 32) 및 반사 방지막(24, 34)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 터널링층(52, 54), 도전형 영역(20, 30), 패시베이션막(22, 32) 및 반사 방지막(24, 34), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다.
그리고 상술한 실시예에서는 에미터 영역(20)의 제2 부분(20b) 내의 제2 도전형 불순물을 확산하여 제1 부분(20a)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 부분(20a)을 별도의 공정(이온 주입법, 열 확산법, 레이저 도핑법 등)에 의하여 형성하는 것도 가능하다.
이하, 본 발명의 다른 실시예들에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 8을 참조하면, 본 실시예에서는 에미터 영역(20)이 제1 터널링층(52)을 사이에 두고 위치하는 제1 부분(20a) 및 제2 부분(20b)을 포함하고, 후면 전계 영역(30)이 제2 터널링층(54)을 사이에 두고 위치하는 제1 부분(30a) 및 제2 부분(30b)을 포함한다.
본 실시예에서는 도전형 영역(20, 30)의 제1 부분(20a, 30a)이 반도체 기판(10) 위에 형성된 비정질, 미세 결정, 또는 다결정 반도체층(일 예로, 실리콘층) 등에 도전형 불순물이 도핑되어 형성될 수 있다. 이때, 도전형 불순물은 제1 부분(20a, 30a)을 구성하는 반도체층을 형성할 때 함께 포함될 수 있으며, 제1 부분(20a, 30a)을 구성하는 반도체층을 형성한 후에 도핑될 수도 있다.
이와 같이 제1 및 제2 부분(20a, 30a)을 반도체 기판(10) 위에 형성하면 반도체 기판(10)이 베이스 영역(110)만으로 구성될 수 있다. 그러면 반도체 기판(10)에 도핑 영역을 형성할 때 발생될 수 있는 반도체 기판(10)의 손상 또는 재결합 증가 등의 문제를 원천적으로 방지할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 에미터 영역(20) 및 후면 전계 영역(30) 중 어느 하나의 제1 부분(20a, 30a)만이 반도체 기판(10) 위에 형성되는 것도 가능하다. 또는, 에미터 영역(20) 및 후면 전계 영역(30) 중 어느 하나가 제1 부분(20a, 30a) 및 제2 부분(20b, 30b)을 포함하는 것도 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 에미터 영역
20a: 제1 부분
20b: 제2 부분
30: 후면 전계 영역
30a: 제1 부분
30b: 제2 부분
52: 제1 터널링층
54: 제2 터널링층

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 형성되는 제1 터널링층;
    상기 반도체 기판과 다른 도전형을 가지거나 상기 반도체 기판보다 높은 도핑 농도를 가지며, 상기 제1 터널링층의 제1 면 위에 위치하는 제1 부분과 상기 제1 면에 반대되는 상기 제1 터널링층의 제2 면 위에 위치하는 제2 부분을 포함하는 제1 도전형 영역;
    상기 반도체 기판의 다른 일면 쪽에 위치하는 제2 도전형 영역; 및
    상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극
    을 포함하고,
    상기 제1 부분은 상기 제1 터널링층에 인접한 상기 반도체 기판의 부분에 위치하거나 상기 반도체 기판과 상기 제1 터널링층 사이에 위치하고,
    상기 제2 부분은 상기 반도체 기판과 이격하여 상기 제1 터널링층과 상기 제1 전극 사이에 위치하며,
    상기 제1 부분과 상기 제2 부분은 상기 제1 터널링층을 사이에 두고 서로 이격되는 태양 전지.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분은 도전형 불순물의 도핑 농도가 서로 다른 태양 전지.
  4. 제3항에 있어서,
    상기 제1 부분의 도핑 농도보다 상기 제2 부분의 도핑 농도가 큰 태양 전지.
  5. 제4항에 있어서,
    상기 제1 터널링층에 인접한 상기 제2 부분의 영역에서의 도핑 농도보다 상기 제1 전극에 인접한 상기 제2 부분에서의 도핑 농도가 더 높은 태양 전지.
  6. 제1항에 있어서,
    상기 제1 부분의 도핑 농도에 대한 상기 제2 부분의 도핑 농도 비율이 5배 내지 10배인 태양 전지.
  7. 제1항에 있어서,
    상기 제1 부분의 도핑 농도가 5 X 1018/cm3 내지 5 X 1019/cm3이고,
    상기 제2 부분의 도핑 농도가 상기 제1 부분의 도핑 농도보다 큰 값을 가지면서 5 X 1019/cm3 내지 5 X 1020/cm3인 태양 전지.
  8. 제1항에 있어서,
    상기 제1 부분과 상기 제2 부분의 두께가 서로 다른 태양 전지.
  9. 제8항에 있어서,
    상기 제1 부분의 두께에 대한 상기 제2 부분의 두께 비율이 10배 내지 50배인 태양 전지.
  10. 제1항에 있어서,
    상기 제1 부분 및 상기 제2 부분보다 상기 제1 터널링층이 얇은 태양 전지.
  11. 제1항에 있어서,
    상기 제1 터널링층이 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 중 적어도 하나를 포함하는 태양 전지.
  12. 제1항에 있어서,
    상기 제1 부분이 단결정, 비정질, 미세 결정 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성되고,
    상기 제2 부분이 비정질, 미세 결정 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성되는 태양 전지.
  13. 제1항에 있어서,
    상기 제1 부분이 상기 반도체 기판에 도전형 불순물이 도핑되어 형성되는 도핑 영역으로 구성되고,
    상기 제2 부분이 상기 제1 터널링층 위에 위치하는 비정질, 미세 결정 및 다결정 반도체 중 어느 하나에 도전형 불순물이 도핑되어 형성되는 태양 전지.
  14. 제1항에 있어서,
    상기 제1 부분의 도전형 불순물의 물질과 상기 제2 부분의 도전형 불순물의 물질이 서로 동일한 태양 전지.
  15. 제1항에 있어서,
    상기 제1 도전형 영역이 p형을 가지는 태양 전지.
  16. 제15항에 있어서,
    상기 제1 도전형 영역이 도전형 불순물로 보론(B)을 포함하는 태양 전지.
  17. 제1항에 있어서,
    상기 제1 부분 및 상기 제2 부분이 각기 전체적으로 위치하는 태양 전지.
  18. 제1항에 있어서,
    상기 제1 터널링층이 상기 반도체 기판 위에서 전체적으로 위치하는 태양 전지.
  19. 제1항에 있어서,
    상기 제2 도전형 영역은, 상기 반도체 기판의 다른 일면에 위치하는 제2 터널링층을 사이에 두고 위치하는 복수의 부분을 포함하는 태양 전지.
  20. 제19항에 있어서,
    상기 제2 도전형 영역은, 상기 반도체 기판의 다른 일면에 가까운 상기 반도체 기판의 부분에 위치하거나 또는 상기 반도체 기판의 다른 일면 위에 위치하는 제1 부분과, 상기 제2 터널링층과 상기 제2 전극 사이에 위치하는 제2 부분을 포함하는 태양 전지.
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AMND Amendment
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2016101004061; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20160708

Effective date: 20180515

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant