KR102132741B1 - 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역; 상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및 상기 베이스 영역에 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 전극은 터널링층을 사이에 두고 상기 베이스 영역에 연결된다.
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 높은 효율을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역; 상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및 상기 베이스 영역에 전기적으로 연결되는 제2 전극을 포함하고, 상기 제2 전극은 터널링층을 사이에 두고 상기 베이스 영역에 연결된다.
상기 터널링층의 두께가 0.5nm 내지 3nm일 수 있다.
상기 터널링층의 두께가 1nm 내지 2nm일 수 있다.
상기 터널링층이 산화물, 질화물 또는 진성 반도체층으로 구성될 수 있다.
상기 터널링층이 알루미늄 산화물을 포함할 수 있다.
상기 에미터 영역이 상기 반도체 기판의 전면에 형성되고, 상기 반도체 기판의 후면에 형성되는 후면 전계 영역을 더 포함하고, 상기 제2 전극은 상기 터널링층을 사이에 두고 상기 후면 전계 영역 위에 위치할 수 있다.
상기 제2 전극이 상기 반도체 기판의 후면 쪽에 위치하고, 상기 반도체 기판의 후면 위에 형성되며 개구부를 포함하는 패시베이션막을 포함할 수 있다. 상기 터널링층이 적어도 상기 개구부 내부에 형성되고, 상기 제2 전극이 적어도 상기 개구부 내에서 상기 터널링층 위에 형성될 수 있다.
상기 터널링층이 상기 개구부의 내부 및 상기 패시베이션막 위에 전체적으로 형성될 수 있다.
상기 터널링층의 두께가 상기 패시베이션막의 두께보다 작을 수 있다.
상기 패시베이션막 위에 형성되는 캡핑막을 더 포함할 수 있다.
상기 터널링층이 상기 개구부의 내부 및 상기 캡핑막 위에 형성될 수 있다.
상기 터널링층의 두께가 상기 캡핑막의 두께보다 작을 수 있다.
상기 제2 전극은, 복수의 핑거 전극과, 상기 복수의 핑거 전극을 연결하는 버스바 전극을 포함하는 제1 전극부를 포함할 수 있다.
상기 개구부가, 상기 복수의 핑거 전극과 대응하게 형성된 제1 개구 부분과, 상기 버스바 전극과 대응하게 형성된 제2 개구 부분을 포함할 수 있다. 상기 터널링층이 적어도 상기 제1 개구 부분 및 상기 제2 개구 부분 내부에 형성될 수 있다.
상기 제2 전극은, 상기 제1 전극부와 연결되면서 상기 패시베이션막 위에 전체적으로 형성되는 제2 전극부를 포함할 수 있다.
상기 터널링층이 상기 반도체 기판 및 상기 제2 전극에 직접 접촉하여 형성될 수 있다.
상기 제1 전극이 또 다른 터널링층을 사이에 두고 상기 에미터 영역 위에 위치할 수 있다.
본 발명의 다른 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역 및 상기 베이스 영역과 동일한 도전형을 가지는 후면 전계 영역을 포함하는 도전형 영역; 상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및 상기 후면 전계 영역에 전기적으로 연결되는 제2 전극을 포함하고, 상기 제1 전극 및 상기 제2 전극 중 적어도 하나는, 터널링층을 사이에 두고 상기 도전형 영역에 연결된다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 베이스 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 반도체 기판에 베이스 영역과 반대되는 도전형을 가지는 에미터 영역을 형성하는 단계; 상기 에미터 영역이 위치하지 않은 상기 베이스 영역의 부분 위에 터널링층을 형성하는 단계; 상기 에미터 영역 위에 상기 에미터 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및 상기 터널링층 위에 상기 베이스 영역에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다.
상기 에미터 영역을 형성하는 단계와 상기 터널링층을 형성하는 단계 사이에, 상기 에미터 영역이 위치하지 않은 상기 베이스 영역의 부분 위에 패시베이션막을 형성하는 단계; 및 상기 패시베이션막을 에칭 페이스트에 의하여 부분적으로 제거하여 개구부를 형성하는 단계를 더 포함할 수 있다. 상기 터널링층을 형성하는 단계에서는 적어도 상기 개구부의 내부 영역에 상기 터널링층을 형성할 수 있다. 상기 제1 전극을 형성하는 단계 또는 상기 제2 전극을 형성하는 단계에서는, 도금 또는 증착을 사용할 수 있다.
본 실시예에 따른 태양 전지에서는, 반도체 기판의 후면에 위치하는 전극이 터널링층에 의하여 패시베이션된 상태로 베이스 영역 또는 후면 전계 영역에 전기적으로 연결된다. 이에 따라 후면 패시베이션 특성 저하를 방지할 수 있으며, 이에 의하여 장파장에서의 태양 전지의 효율을 향상하여 태양 전지의 효율을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 3은 본 발명의 변형예에 따른 태양 전지의 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 3은 본 발명의 변형예에 따른 태양 전지의 단면도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 도전형 영역(20, 30)과, 베이스 영역(10) 및/또는 도전형 영역(20, 30)에 각기 연결되는 전극(42, 44)을 포함한다. 이하에서는 제1 도전형 영역을 에미터 영역(20)으로 칭하고, 제2 도전형 영역을 후면 전계 영역(30)으로 칭하나, 이는 단순히 구별을 위하여 사용한 것에 불과하고 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 에미터 영역(20)에 전기적으로 연결되고, 제2 전극(44)은 베이스 영역(10) 또는 후면 전계 영역(30)에 전기적으로 연결된다. 이때, 제2 전극(44)은 터널링층(36)을 사이에 두고 베이스 영역(10) 또는 후면 전계 영역(30)에 연결된다. 또한, 패시베이션막(22, 32), 반사 방지막(24), 캡핑막(34) 등이 더 형성될 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은, 도전형 영역(20, 30)이 형성되는 영역과 도전형 영역(20, 30)이 형성되지 않는 부분인 베이스 영역(10)을 포함한다. 베이스 영역(10)은, 일례로 제1 도전형 불순물을 포함하는 실리콘(일 예로, 실리콘 웨이퍼)을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 p형 또는 n형일 수 있다.
베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다. 베이스 영역(10)은 상술한 물질 외의 다양한 물질을 사용할 수 있다.
이때, 베이스 영역(10)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 에미터 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 후면 전계 영역(30)이 p형을 가지고 에미터 영역(20)이 n형을 가지는 것도 가능하다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다.
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제2 도전형을 가지는 에미터 영역(20)이 형성될 수 있다. 에미터 영역(20)이 n형일 때에는 인, 비소, 비스무스, 안티몬 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있고, p형일 때에는 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다.
도면에서는 에미터 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 에미터 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 에미터 영역(20) 중에서 제1 전극(42)과 인접한 부분에서 높은 도핑 농도 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도 및 높은 저항을 가질 수 있다. 에미터 영역(20)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다.
그리고 본 실시예에서는 반도체 기판(110)의 전면 쪽에 제2 도전형 불순물을 도핑하여 형성된 도핑 영역이 에미터 영역(20)을 구성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 에미터 영역(20)이 반도체 기판(110)의 전면 위에 별도의 층으로 구성되는 등 다양한 변형이 가능하다.
반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 에미터 영역(20)에 접촉하여 형성된다.
패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다.
패시베이션막(22)은 에미터 영역(20)에 접촉하여 형성되어 에미터 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(22)은, 에미터 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 에미터 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(104)를 통하여(즉, 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 에미터 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다.
반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제1 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계 영역(30)이 형성된다.
도면에서는 후면 전계 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 후면 전계 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 후면 전계 영역(30) 중에서 제2 전극(44)과 인접한 부분에서 높은 도핑 농도 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도 및 높은 저항을 가질 수 있다. 또 다른 실시예로, 후면 전계 영역(30)이 국부적 구조(local structure)를 가질 수 있다. 국부적 구조에 대해서는 도 5에 다시 상세하게 설명한다. 후면 전계 영역(30)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다.
그리고 본 실시예에서는 반도체 기판(110)의 후면 쪽에 제1 도전형 불순물을 도핑하여 형성된 도핑 영역이 후면 전계 영역(30)을 구성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 후면 전계 영역(30)이 반도체 기판(110)의 후면 위에 별도의 층으로 구성되는 등 다양한 변형이 가능하다.
반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 후면 전계 영역(30) 위에 패시베이션막(32) 및 캡핑막(34)이 차례로 형성되고, 제2 전극(44)이 패시베이션막(32) 및 반사 방지막(34)을 관통하여 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 연결된다.
패시베이션막(32) 및 캡핑막(34)은 제2 전극(44)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다.
패시베이션막(32)은 후면 전계 영역(30)에 접촉하여 형성되어 후면 전계 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 캡핑막(34)은 패시베이션막(32)이 오염되거나 원하지 않는 물질이 패시베이션막(32)으로 확산하는 것을 방지하는 역할을 한다. 예를 들어, 캡핑막(34)은 제2 전극(44)의 형성 공정 등에서 제2 전극(44)을 형성하기 위한 물질 등이 패시베이션막(32)으로 확산하는 것을 방지할 수 있다.
패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(32)은, 후면 전계 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 후면 전계 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
캡핑막(34)은 다양한 물질로 형성될 수 있다. 일례로, 캡핑막(34)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 캡핑막(34)은 알루미늄 산화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32) 및 캡핑막(34)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 캡핑막(34)을 구비하지 않는 것도 가능하다. 또는, 패시베이션막(32) 및 캡핑막(34) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제2 전극(44)은 패시베이션막(32) 및 캡핑막(34)에 형성된 개구부(102)를 통하여 후면 전계 영역(30)에 전기적으로 연결된다. 좀더 구체적으로, 제2 전극(44)과 후면 전계 영역(30) 사이에 터널링층(36)이 위치하여, 제2 전극(44)이 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 연결된다. 제2 전극(44)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.
제2 전극(44)의 형상, 그리고 터널링층(36)을 통한 후면 전계 영역(30)과 제2 전극(44)의 연결 구조를 도 1과 함께 도 2를 함께 참조하여 설명한다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다. 도 2에서는 반도체 기판(110)에 형성된 제1 및 제2 전극(42, 44)을 위주로 도시하였다. 도 2의 확대원에는 제2 전극(44)이 형성된 반도체 기판(110)의 후면 쪽을 도시하였다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다.
도면 및 상술한 설명에서는 제1 및 제2 전극(42, 44)이 동일한 형상을 가지는 것을 예시로 하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 서로 다른 형상을 가질 수 있고, 제1 및 제2 전극(42, 44)에서 핑거 전극(42a, 44a) 및 버스바 전극(42b, 44b)의 폭, 피치 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다. 도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다.
단면 상으로 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 또는, 제1 전극(42)의 핑거 전극(42a)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)은 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다.
그리고, 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은, 도 1 및 도 2의 확대원에 도시한 바와 같이, 개구부(102) 위에 형성된 터널링층(36) 위에 형성될 수 있다.
좀더 구체적으로, 패시베이션막(32) 및 캡핑막(34)에는 후면 전계 영역(30)과 제2 전극(44)의 전기적 연결을 위한 개구부(102)가 형성된다. 개구부(102)는 제2 전극(44)의 핑거 전극(44a) 및/또는 버스바 전극(44b)의 형상에 대응하는 평면 형상을 가지도록 형성될 수 있다. 도면에서는 일 예로, 개구부(102)가, 제2 전극(44)의 핑거 전극(44a)에 대응하는 제1 개구 부분(102a)과, 버스바 전극(44b)에 대응하는 제2 개구 부분(102b)를 구비하는 것을 예시하였다. 이러한 제1 및 제2 개구 부분(102a, 102b)을 모두 덮도록 터널링층(36)이 형성되고, 터널링층(36) 위에 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)이 위치하게 된다. 이러한 경우에는 핑거 전극(44a)과 버스바 전극(44b)이 모두 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 전기적으로 연결되게 된다. 본 실시예에서는 제2 전극(44) 전체가 터널링층(36)을 사이에 둔 상태로 후면 전계 영역(30)에 전기적으로 연결되므로 제2 전극(44)이 후면 전계 영역(30)에 직접 접촉할 경우 발생할 수 있는 패시베이션 특성 저하를 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 개구부(102)가 제2 전극(44)의 핑거 전극(44a)에 대응하는 제1 개구 부분(102a)만을 구비하는 경우에는, 핑거 전극(44a)은 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 전기적으로 연결되고, 버스바 전극(44b)은 패시베이션막(32) 및 캡핑막(34) 위에 위치하게 된다. 이와 같이 개구부(102)가 핑거 전극(44a) 및 버스바 전극(44b) 중 어느 하나에 대응하도록 형성될 수도 있으며, 그 외에도 다양한 변형이 가능함은 물론이다.
터널링층(36)은 적어도 개구부(102)의 내부에 형성된다. 좀더 구체적으로, 적어도 개구부(102)의 바닥면을 덮으면서 형성될 수 있다. 이에 의하여 개구부(102)에 의하여 노출된 반도체 기판(110)의 표면(좀더 구체적으로 후면)을 덮으면서 형성되어 반도체 기판(110)의 표면을 패시베이션할 수 있다. 이때, 터널링층(36)이 개구부(102)의 내부 측면에도 형성될 수 있다. 이에 의하면 개구부(102)의 내부에 터널링층(36)을 안정적으로 형성할 수 있다.
일 예로, 본 실시예에서는 터널링층(36)이 개구부(102)를 포함하여 반도체 기판(110)의 후면에 전체적으로 형성되는 것을 예시하였다. 그러면, 터널링층(36)을 별도로 패터닝하는 공정을 수행하지 않아도 되므로 터널링층(36)의 제조 공정을 단순화할 수 있다. 이와 같이 터널링층(36)을 후면에 전체적으로 형성하면 터널링층(36)이 구부(102)의 바닥면 및 개구부(102)의 내부 측면(즉, 개구부(102)가 형성된 부분에 위치한 패시베이션막(32) 및 캡핑막(34)의 측면)과, 패시베이션막(32) 및 캡핑막(34) 위에 형성된다. 이때, 본 실시예에서는 반도체 기판(110) 위에 패시베이션막(32) 및 캡핑막(34)을 형성하였기 때문에 터널링층(36)이 캡핑막(34) 위에 형성될 수 있다. 그러나 반도체 기판(110) 위에 형성되는 막의 적층 구조가 달라지면 터널링층(36)이 위치하게 되는 막의 종류도 달라지게 된다. 예를 들어, 캡핑막(34)을 구비하지 않고 패시베이션막(32)만을 포함하면 터널링층(36)이 패시베이션막(32) 위에 형성된다.
그러나 본 발명이 이에 한정되는 것은 아니며, 각 개구부(102)에 대응하도록 터널링층(36)을 부분적으로 형성하는 것도 가능하다.
터널링층(36)은 반도체 기판(110)의 계면 특성을 향상하면서 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 터널링층(36)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 진성 반도체 등을 포함할 수 있다. 예를 들어, 터널링층(36)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 알루미늄 산화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(36)의 두께는 패시베이션막(32) 및 캡핑막(34)의 두께보다 작을 수 있다. 패시베이션막(32)은 캐리어를 터널링하지 않아도 되고 패시베이션의 역할만을 수행하면 되므로 충분한 패시베이션을 위하여 터널링층(36)보다 큰 두께를 가질 수 있다. 그리고 캡핑막(34)은 패시베이션막(32)으로 불순물 등이 확산하는 것을 방지하기 위한 것이므로 큰 두께를 가질 수 있다.
일례로, 터널링층(36)의 두께가 3nm 이하일 수 있고, 0.5nm 내지 3nm(일례로, 1nm 내지 2nm)일 수 있다. 터널링층(36)의 두께가 3nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(36)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(36)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(36)의 두께가 1nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(36)의 두께가 다양하게 변화될 수 있다.
그리고 패시베이션막(32) 및 캡핑막(34)은 각기 4nm 내지 10nm의 두께를 가질 수 있다. 상기 두께가 4nm 미만이면 패시베이션막(32) 및 캡핑막(34)의 역할을 충분하게 수행하기 어려울 수 있고, 10mm를 초과하면 태양 전지(100)의 두께를 증가시킬 수 있으며 재료 비용, 공정 시간 등이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(32) 및 캡핑막(34)의 두께가 다양하게 변화될 수 있다.
일 예로, 터널링층(36)을 알루미늄 산화물로 형성하면, 원자층 증착법(atomic layer deposition, ALD)에 의하여 얇은 두께의 터널링층(36)을 쉽고 안정적으로 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(36)의 위에 제2 전극(44)이 형성된다. 제2 전극(44)은 핑거 전극(44a)과 버스바 전극(44b)을 포함할 수 있다.
상술한 구조의 태양 전지(100)에서는 제2 전극(44)이 터널링층(36)에 의하여 패시베이션된 상태로 후면 전계 영역(30)에 전기적으로 연결된다. 제2 전극(44)이 후면 전계 영역(30) 또는 반도체 기판(110)에 직접 접촉하여 전기적으로 연결되면, 해당 부분에서 후면 패시베이션 특성이 저하될 수 있다. 후면 패시베이션 특성은 태양 전지(100)의 장파장에서의 특성과 관련되므로, 후면 패시베이션 특성이 저하되면 장파장에서의 효율이 저하되어 태양 전지(100)의 효율이 저하될 수 있다. 이에 본 실시예에서는 후면 전계 영역(30)과 제2 전극(44) 사이에 터널링층(36)을 위치시켜 후면 전계 영역(30)과 제2 전극(44)이 연결되는 부분에서의 패시베이션 특성을 향상하였다. 이에 의하여 태양 전지(100)의 장파장 특성을 향상할 수 있고, 결과적으로 태양 전지(100)의 효율을 향상할 수 있다.
본 실시예에서는 반도체 기판(110)의 전면에 위치하는 제1 전극(42)뿐만 아니라 후면에 위치하는 제2 전극(44)도 일정한 패턴을 가지면서 형성될 수 있다. 이에 의하면 반사 등에 의하여 태양 전지(100)의 후면으로 입사되는 광을 이용하여 광전 변환을 수행할 수 있으므로, 태양 전지(100)에서 사용되는 광량을 최대화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 효과적으로 형성할 수 있다.
상술한 도면 및 설명에서는 후면 전계 영역(30)이 별도로 형성되어 제2 전극(44)이 터널링층(36)을 사이에 두고 후면 전계 영역(30)에 전기적으로 연결되는 것에 의하여 베이스 영역(10)에 연결되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(30)이 형성되지 않고, 제2 전극(44)이 터널링층(36)을 사이에 두고 반도체 기판(110)의 베이스 영역(10)에 전기적으로 연결될 수도 있다. 그 외의 다양한 변형이 가능하다.
또한, 상술한 실시예에서는 개구부(102, 104)가 형성된 부분에서 텍스쳐링에 의한 요철이 그대로 유지되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도 3에 도시한 바와 같이, 개구부(102, 104) 형성 시 반도체 기판(110)의 표면이 에칭되어 텍스쳐링에 의한 요철에 제거될 수 있다. 즉, 제1 및 제2 전극(42, 44)과의 전기적 연결을 위한 개구부(102, 104)가 형성된 부분에서 반도체 기판(110)에 요철이 형성되지 않거나, 다른 부분보다 작은 요철이 형성될 수 있다. 그리고 개구부(102, 104)가 위치하는 반도체 기판(110)의 면은 함몰된 형상을 가져 다른 부분보다 표면의 위치가 반도체 기판(110)의 내부 쪽에 위치할 수 있다. 이와 같이 개구부(102, 104)가 형성된 부분에서 텍스쳐링에 의한 요철을 제거하면, 제1 및 제2 전극(42, 44)이 위치하는 면을 평탄화하여 제1 및 제2 전극(42, 44)에 의한 반사가 쉽게 일어나도록 할 수 있다. 제1 및 제2 전극(42, 44)은 불투명 물질 등으로 구성되어 광의 입사가 이루어지기 어려운 영역이므로, 이 영역에서 반사를 유도하여 광의 사용량을 최대화할 수 있다.
상술한 태양 전지(100)의 제조 방법을 도 4a 내지 도 4g를 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다.
이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
이어서, 도 4b에 도시한 바와 같이, 반도체 기판(110)의 전면에 에미터 영역(20)을 형성하고, 반도체 기판(110)의 후면에 후면 전계 영역(30)을 형성한다. 에미터 영역(20) 및 후면 전계 영역(30)은 이온 주입법, 열확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 불순물을 주입하여 형성될 수 있다. 다른 예로, 반도체 기판(110) 위에 불순물을 가지는 불순물층을 형성하는 것에 의하여 에미터 영역(20) 및 후면 전계 영역(30)을 형성할 수 있다. 또한, 후면 전계 영역(30)은 제2 전극(44)을 형성한 다음 제2 전극(44) 내에 포함된 원소(예를 들어, 알루미늄)을 반도체 기판(10)의 후면으로 확산시켜 형성될 수도 있다. 그 외의 다양한 방법에 의하여 에미터 영역(20) 및 후면 전계 영역(30)을 형성할 수 있다.
이어서, 도 4c에 도시한 바와 같이, 에미터 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)을 형성하고 후면 전계 영역(30) 패시베이션막(32) 및 캡핑막(34)을 형성한다. 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)의 형성 순서 등은 다양하게 변형될 수 있다.
이어서, 도 4d 및 도 4e에 도시한 바와 같이, 반도체 기판(10)의 후면에 형성된 패시베이션막(32) 및 캡핑막(34)에 개구부(102)를 형성한다. 예를 들어, 도 4d에 도시한 바와 같이, 패시베이션막(32) 및 캡핑막(34) 위에 에칭 페이스트(106)를 위치시킨 다음, 열처리에 의하여 도 4e에 도시한 바와 같이 개구부(103)를 형성한 다음 에칭 페이스트(106)를 제거할 수 있다. 일 예로, 핑거 전극(도 2의 참조부호 44a, 이하 동일)에 대응하는 제1 개구 부분(도 2의 참조부호 102a, 이하 동일)와, 버스바 전극(도 2의 참조부호 44b, 이하 동일)에 대응하는 제2 개구 부분(도 2의 참조부호 102b, 이하 동일)를 포함하는 개구부(102)를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제2 개구 부분(102b)를 형성하지 않고 제1 개구 부분(102a)만을 형성할 수도 있다.
좀더 구체적으로, 에칭 페이스트(160)는 패시베이션막(32) 및 캡핑막(34)에 개구부(102)를 형성하기 위한 것인 바, 도 4d에 도시한 바와 같이, 에칭 페이스트(160)를 개구부(102)에 대응하는 패턴을 가지도록 형성한다. 이때, 본 실시예에서는 다양한 방법에 의하여 패턴을 가지는 상태로 에칭 페이스트(160)을 형성한다. 일례로, 에칭 페이스트(160)는 인쇄법 등에 의하여 형성될 수 있다.
에칭 페이스트(160)로는 인쇄법에 의하여 형성된 다음 이후 공정에서 쉽게 제거될 수 있는 다양한 물질이 사용될 수 있다. 이때, 에칭 페이스트(160)는 인산(H3P04), 불산(HF) 등의 산성 물질로 구성되는 에천트(etchant)를 구비할 수 있다. 그리고 알려진 다양한 바인더, 첨가제 등을 더 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 에칭 페이스트(160)로 다양한 물질을 사용할 수 있다.
그리고 도 4e에 도시한 바와 같이, 열처리를 하여 에칭 페이스트(160)가 형성된 부분의 패시베이션막(32) 및 캡핑막(34)을 식각한다. 즉, 핫 플레이트, 오븐 등을 이용하여 300? 이하(일례로, 100~300?, 좀더 상세하게는 150~300?)의 온도에서 열처리하면, 에칭 페이스트(160)가 형성된 부분의 패시베이션막(32) 및 캡핑막(34)이 식각되도록 할 수 있다. 온도가 300?를 초과하면 공정 비용이 증가하고 과에칭 등이 발생할 수 있고, 100? 미만이면 식각이 잘 일어나지 않을 수 있다. 그 후에 에칭 페이스트(160)를 제거하면, 에칭 페이스트(160)가 위치하였던 부분에 개구부(102)를 가지는 패시베이션막(32) 및 캡핑막(34)이 형성된다. 에칭 페이스트(160)는 다양한 방법에 의하여 제거될 수 있는데, 일례로 물 등에 의하여 세정되어 제거될 수 있다. 에칭 페이스트(160)를 좀더 효과적으로 제거하기 위해서 초음파 등을 함께 이용할 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 알려진 다양한 방법에 의하여 에칭 페이스트(160)가 제거될 수 있다.
여기서, 에칭 페이스트(106)의 물질, 또는 열처리 조건 등에 의하여 반도체 기판(110)의 후면에 위치한 텍스쳐링에 의한 요철을 그대로 유지될 수도 있고, 텍스쳐링이 제거되거나 그 표면 거칠기가 줄어들 수도 있다. 에칭 페이스트(106)에 의하여 반도체 기판(110)의 텍스쳐링에 의한 요철이 제거되거나 그 표면 거칠기가 줄어들면, 제2 전극(44)이 형성된 부분의 표면 거칠기는 다른 부분의 표면 거칠기보다 작아질 수 있다.
상술한 바와 같이 에칭 페이스트(106)를 사용하여 패시베이션막(32) 및 캡핑막(34)에 개구부(102)를 형성하면, 패턴을 가지는 개구부(102)를 단순한 공정에 의하여 쉽게 형성할 수 있다.
이어서, 도 4f에 도시한 바와 같이, 적어도 개구부(102)에 의하여 노출된 반도체 기판(110)의 표면에 터널링층(36)을 형성한다. 여기서, 터널링층(36)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 일 예로, 터널링층(36)이 원자층 증착법에 의하여 형성된 알루미늄 산화물을 포함하면 얇은 두께의 터널링층(36)을 쉽고 높은 신뢰성을 가지도록 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(36)을 형성할 수 있다.
본 실시예에서는 터널링층(36)이 반도체 기판(110)의 후면에 전체적으로 형성되는 것을 예시하였다. 그러면, 터널링층(36)의 형성 시 마스크를 사용하지 않으며 패터닝 공정을 제거할 수 있어, 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(36)의 형상 등은 다양하게 변형이 가능하다.
이어서, 도 4g에 도시한 바와 같이, 도전형 영역(20, 30)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 개구부(104)를 형성한 다음 개구부(104) 내에 도전성 물질(일 예로, 금속 물질)을 도금 또는 증착하는 것에 의하여 형성될 수 있다. 도면에 도시하지는 않았지만, 반도체 기판(10)의 전면에 위치한 패시베이션막(22) 및 반사 방지막(24)에 형성되는 개구부(104)는 도 4d 및 도 4e에 도시한 공정에서 개구부(102)와 함께 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 개구부(102, 104)를 서로 다른 공정에서 형성할 수도 있음은 물론이다.
다른 실시예로, 제1 전극 형성용 페이스트를 패시베이션막(22) 및 반사 방지막(24) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 전극(42)을 형성하는 것도 가능하다. 이 경우에는 제1 전극(42)을 형성할 때 개구부(104)가 형성되므로, 별도로 개구부(104)를 형성하는 공정을 추가하지 않아도 된다.
그리고 제2 전극(44)은 개구부(102) 내에 형성된 터널링층(36) 위에 도전성 물질(일 예로, 금속 물질)을 도금 또는 증착하는 것에 의하여 형성될 수 있다. 제2 전극(44)을 도금 또는 증착으로 형성하여 개구부(102) 내에 위치하는 터널링층(36)의 손상 없이 제2 전극(44)을 안정적으로 형성할 수 있다. 예를 들어, 터널링층(36) 위에 도금 등을 위한 시드층(도시하지 않음)을 형성한 다음 광 야기 도금(light-induced plating, LIP)에 의하여 도금층을 형성하는 것에 의하여 제2 전극(44)을 형성할 수 있다. 그러면, 짧은 도금 시간에도 충분한 두께를 가지는 제2 전극(44)을 형성할 수 있다.
상술한 실시예에서는 도전형 영역(20, 30)을 형성한 다음, 패시베이션막(22, 32), 반사 방지막(24) 및 캡핑막(34)을 형성하고, 그 후에 터널링층(36)을 형성한 다음, 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 도전형 영역(20, 30), 패시베이션막(22, 32), 반사 방지막(24), 캡핑막(34), 터널링층(36), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다.
이와 같이 본 실시예에 따른 태양 전지(100)의 제조 방법에 의하면 후면 패시베이션 특성이 우수한 태양 전지(100)를 간단한 공정에 의하여 제조할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5를 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 후면 전계 영역(30)이 제2 전극(44)이 형성된 부분에 대응하여 국부적으로 형성되는 제1 부분(30a)으로 구성되는 국부적 구조를 가진다. 이에 따라 후면 전계층(30)의 형성 시 반도체 기판(110)이 손상되거나 후면 전계층(30)에 의하여 패시베이션 특성 등이 저하되는 등의 문제를 방지할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 6을 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 후면 전계 영역(30)에 연결되는 제2 전극(44)이 패시베이션 막(32) 상에 전체적으로 형성되고 패시베이션 막(32)에 형성된 개구부를 통하여 후면 전계 영역(30)(또는 반도체 기판(110))에 전기적으로 연결된다. 즉, 본 실시예에서는 제2 전극(44)은, 패시베이션 막(32)을 관통하여 후면 전계 영역(30)에 연결되는 제1 전극부(440)와, 제1 전극부(440)와 연결되면서 패시베이션 막(32) 상에 전체적으로 형성된 제2 전극부(442)를 포함할 수 있다. 이때, 제1 전극부(440)는 도 2에 도시한 핑거 전극(44a)와 버스바 전극(44b)을 포함하는 평면 형상을 가져 캐리어를 효과적으로 수집할 수 있다. 제1 전극부(440)가 형성된 부분은 터널링층(36)에 의하여 패시베이션되어 있으므로 제1 전극부(440)가 넓은 면적을 가지면서 형성되어도 태양 전지(100) 효율에 영향을 미치지 않기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극부(440)가 후면 전계 영역(30)에 점 컨택(point contact)될 수 있다. 그 외에도 다양한 컨택 방법, 구조, 형상 등에 의하여 제1 전극부(440)와 후면 전계 영역(30)이 연결될 수 있다.
본 실시예에 의하면 제2 전극(44)이 터널링층(36) 위에 전체적으로 형성되는 제2 전극부(442)를 포함하여 반도체 기판(110)을 통과한 광을 반사시켜 재이용할 수 있도록 한다. 그리고 제1 전극부(440)에 의하여 광전 변환 작용에 의하여 형성된 캐리어를 효과적으로 수집할 수 있도록 한다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7을 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 제1 전극(42)이 터널링층(38)을 사이에 두고 에미터 영역(20)에 연결된다. 즉, 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)를 형성하고, 개구부(102)를 덮도록 터널링층(38)이 형성되고, 개구부(102)에 대응하여 제1 전극(42)이 형성될 수 있다. 이때, 터널링층(38)은 패시베이션막(22) 및 반사 방지막(24)를 덮도록 전체적으로 형성될 수 있다. 터널링층(38)의 두께, 물질 등은 제2 전극(44)과 후면 전계 영역(30) 사이에 위치한 터널링층(36)의 두께, 물질 등과 동일 또는 극히 유사하므로 상세한 설명을 생략한다.
이와 같이 제1 전극(42)이 터널링층(38)을 사이에 두고 에미터 영역(20)에 연결되면 제1 전극(42)이 형성된 부분에서의 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 도면에서는 제1 및 제2 전극(42, 44)에 대응하여 터널링층(36, 38)이 각기 형성된 것을 예시하였으나, 제1 및 제2 전극(42, 44) 중 하나의 전극에 대응하여 터널링층(36, 38)이 형성되면 본 발명의 범위에 속한다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 에미터 영역
30: 후면 전계 영역
22, 32: 패시베이션 막
24: 반사 방지막
34: 캡핑막
36, 38: 터널링층
42: 제1 전극
44: 제2 전극
110: 반도체 기판
10: 베이스 영역
20: 에미터 영역
30: 후면 전계 영역
22, 32: 패시베이션 막
24: 반사 방지막
34: 캡핑막
36, 38: 터널링층
42: 제1 전극
44: 제2 전극
Claims (20)
- 베이스 영역을 포함하는 반도체 기판;
상기 반도체 기판의 전면에 형성되며 상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역;
상기 반도체 기판의 후면에 형성되며 상기 베이스 영역과 동일한 도전형을 가지는 후면 전계 영역;
상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및
상기 후면 전계 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제2 전극은, 터널링층을 사이에 두고 상기 후면 전계 영역에 연결되는 태양 전지. - 제1항에 있어서,
상기 터널링층의 두께가 0.5nm 내지 3nm인 태양 전지. - 제2항에 있어서,
상기 터널링층의 두께가 1nm 내지 2nm인 태양 전지. - 제1항에 있어서,
상기 터널링층이 산화물, 질화물 또는 진성 반도체층으로 구성되는 태양 전지. - 제1항에 있어서,
상기 터널링층이 알루미늄 산화물을 포함하는 태양 전지. - 삭제
- 제1항에 있어서,
상기 제2 전극이 상기 반도체 기판의 후면 쪽에 위치하고,
상기 후면 전계 영역 위에 형성되며 개구부를 포함하는 패시베이션막을 포함하고,
상기 터널링층이 적어도 상기 개구부 내부에 형성되고,
상기 제2 전극이 적어도 상기 개구부 내에서 상기 터널링층 위에 형성되는 태양 전지. - 제7항에 있어서,
상기 터널링층이 상기 개구부의 내부 및 상기 패시베이션막 위에 전체적으로 형성되는 태양 전지. - 제7항에 있어서,
상기 터널링층의 두께가 상기 패시베이션막의 두께보다 작은 태양 전지. - 제7항에 있어서,
상기 패시베이션막 위에 형성되는 캡핑막을 더 포함하는 태양 전지. - 제10항에 있어서,
상기 터널링층이 상기 개구부의 내부 및 상기 캡핑막 위에 형성되는 태양 전지. - 제10항에 있어서,
상기 터널링층의 두께가 상기 캡핑막의 두께보다 작은 태양 전지. - 제7항에 있어서,
상기 제2 전극은, 복수의 핑거 전극과, 상기 복수의 핑거 전극을 연결하는 버스바 전극을 포함하는 제1 전극부를 포함하는 태양 전지. - 제13항에 있어서,
상기 개구부가, 상기 복수의 핑거 전극과 대응하게 형성된 제1 개구 부분과, 상기 버스바 전극과 대응하게 형성된 제2 개구 부분을 포함하며,
상기 터널링층이 적어도 상기 제1 개구 부분 및 상기 제2 개구 부분 내부에 형성되는 태양 전지. - 제13항에 있어서,
상기 제2 전극은, 상기 제1 전극부와 연결되면서 상기 패시베이션막 위에 전체적으로 형성되는 제2 전극부를 포함하는 태양 전지. - 제1항에 있어서,
상기 터널링층이 상기 반도체 기판 및 상기 제2 전극에 직접 접촉하여 형성되는 태양 전지. - 제1항에 있어서,
상기 제1 전극이 또 다른 터널링층을 사이에 두고 상기 에미터 영역 위에 위치하는 태양 전지. - 베이스 영역을 포함하는 반도체 기판;
상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역 및 상기 베이스 영역과 동일한 도전형을 가지는 후면 전계 영역을 포함하는 도전형 영역;
상기 에미터 영역에 전기적으로 연결되는 제1 전극; 및
상기 후면 전계 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제1 전극 및 상기 제2 전극 중 적어도 하나는, 터널링층을 사이에 두고 상기 도전형 영역에 연결되는 태양 전지. - 베이스 영역을 포함하는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 전면에 상기 베이스 영역과 반대되는 도전형을 가지는 에미터 영역을 형성하고 상기 반도체 기판의 후면에 상기 베이스 영역과 동일한 도전형을 가지는 후면 전계 영역을 형성하는, 도전형 영역 형성 단계;
상기 후면 전계 영역 위에 터널링층을 형성하는 단계;
상기 에미터 영역 위에 상기 에미터 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및
상기 터널링층 위에 상기 후면 전계 영역에 전기적으로 연결되는 제2 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제19항에 있어서,
상기 도전형 영역 형성 단계와 상기 터널링층을 형성하는 단계 사이에, 상기 후면 전계 영역 위에 패시베이션막을 형성하는 단계; 및 상기 패시베이션막을 에칭 페이스트에 의하여 부분적으로 제거하여 개구부를 형성하는 단계를 더 포함하고,
상기 터널링층을 형성하는 단계에서는 적어도 상기 개구부의 내부 영역에 상기 터널링층을 형성하며,
상기 제1 전극을 형성하는 단계 또는 상기 제2 전극을 형성하는 단계에서는, 도금 또는 증착을 사용하는 태양 전지의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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