KR102317141B1 - 태양 전지 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 전면 위에 부분적으로 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판의 후면 위에 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 최대화하고 제조 비용을 최소화하는 것이 요구된다.
본 발명은 높은 효율을 가지는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 전면 위에 부분적으로 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판의 후면 위에 위치하고 상기 반도체 기판과 다른 결정 구조를 가지며 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다.
본 실시예에서는 반도체 기판의 전면 위에 제1 도전형 영역을 반도체 기판과 별개로 부분적으로 형성하여, 광의 입사를 방해하지 않으면서 반도체 기판에 결함이 발생하거나 패시베이션 특성이 저하되는 것을 방지하여 태양 전지의 효율을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 전면(前面) 위에 부분적으로 위치하는 제1 도전형 영역(20)과, 반도체 기판(110)의 후면 위에 위치하는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 이때, 반도체 기판(110)의 전면과 제1 도전형 영역(20) 사이에 위치하는 제1 터널링층(21)과, 반도체 기판(110)의 후면과 제2 도전형 영역(30) 사이에 위치하는 제2 터널링층(31)을 더 포함할 수 있다. 그리고 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
본 실시예에서 반도체 기판(110)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑된 베이스 영역(10)으로만 이루어질 수 있다. 즉, 종래의 태양 전지에서는 반도체 기판(110)과 다른 도전형을 가지는 도핑 영역 또는 반도체 기판(110)과 동일한 도전형을 가지되 도핑 농도가 높은 도핑 영역 등이 반도체 기판(110)에 형성되는 반면, 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다. 이때, 반도체 기판(110)의 베이스 영역(10)이, 제1 도전형 도펀트를 제1 도전형 영역(20)보다 낮은 도핑 농도로 포함하거나, 또는 제2 도전형 도펀트를 제2 도전형 영역(30)보다 낮은 도핑 농도로 포함할 수 있다.
베이스 영역(10)의 도펀트는 n형 또는 p형을 나타낼 수 있는 도펀트이면 족하다. 즉, 베이스 영역(10)의 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 베이스 영역(10)의 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
이와 같이 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)으로만 이루어지고 별도의 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(110)에서 가장 낮은 도핑 농도에 대한 가장 높은 도핑 농도 차이가 10% 이하일 수 있다. 이때, 10% 이하는 별도의 도펀트 영역을 형성하기 위한 도핑이 이루어지지 않은 정도를 규정하기 위하여 일례로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(110)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(110)에 도핑 영역을 형성하는 것에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 본 실시예에서는 요철이 반도체 기판(110)의 전면에만 형성되고 반도체 기판(110)의 후면에는 형성되지 않아, 반도체 기판(110)의 전면의 표면 거칠기가 반도체 기판(110)의 표면 거칠기보다 클 수 있다. 일 예로, 반도체 기판(110)의 후면은 경면 연마에 의하여 형성된 편평한 면일 수 있다.
텍스쳐링에 의해 반도체 기판(110)의 전면에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면은 반도체 기판(110)의 전면보다 작은 표면 거칠기를 가져 반사율을 향상할 수 있다. 그러면, 반도체 기판(110)의 전면으로 입사되어 반도체 기판(110)의 후면에 도달한 광을 반도체 기판(110)의 전면 쪽으로 반사하여 재사용할 수 있다. 그리고 반도체 기판(110)의 후면이 상대적으로 작은 표면 거칠기를 가져 우수한 패시베이션 특성을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않을 수 있고, 반도체 기판(110)의 전면 및 후면 각각에 텍스쳐링에 의한 요철이 형성될 수 있다.
반도체 기판(110)의 전면 위에는 제1 터널링층(21)이 형성될 수 있다. 제1 터널링층(21)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 터널링층(21)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 터널링층(21)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 터널링층(21)을 통과할 수 있다. 또한, 제1 터널링층(21)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제1 터널링층(21)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 터널링층(21)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 제1 터널링층(21)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이때, 제1 터널링층(21)은 반도체 기판(110)의 전면에서 부분적으로 형성될 수 있다. 일 예로, 제1 터널링층(21)은 제1 도전형 영역(20)에 대응하는 형상을 가질 수 있다.
좀더 구체적으로는, 제1 도전형 영역(20)과 실질적으로 동일한 면적 및 동일한 형상을 가지면서 제1 도전형 영역(20)과 중복되는 부분에서만 형성될 수 있다. 그리고 본 실시예에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하는 부분에서 반도체 기판(110)의 전면은 텍스쳐링에 의한 요철이 형성되지 않은 편평한 면을 가질 수 있다. 즉, 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분에 요철이 구비되지 않아 상대적으로 작은 표면 거칠기를 가지고, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분에 요철이 구비되어 상대적으로 큰 표면 거칠기를 가진다. 그리고 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분의 반도체 기판(110)의 전면은, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분의 반도체 기판(110)의 전면과 동일하거나 이보다 돌출된 면으로 구성될 수 있다. 예를 들어, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분과 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분 사이에 반도체 기판(110)의 전면에 단차(S)가 형성될 수 있다. 또는, 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않은 부분에 오목부가 형성되고 이 오목부의 바닥면에 텍스쳐링에 의한 요철이 형성될 수 있다. 이는 부분적으로 형성되는 제1 터널링층(21) 및 제1 도전형 영역(20)을 전체적으로 형성한 후에, 제1 터널링층(21) 및 제1 도전형 영역(20)의 일부 부분을 패터닝에 의하여 제거할 때 텍스쳐링에 의한 요철이 형성되었기 때문이다. 이에 대해서는 추후에 설명할 태양 전지(100)의 제조 방법 좀더 상세하게 설명한다.
이와 같이 제1 터널링층(21)이 요철을 구비하지 않는 반도체 기판(110)의 전면 위에 위치하면, 편평한 면 위에 얇은 두께를 가지는 제1 터널링층(21)이 형성되므로 제1 터널링층(21)이 균일한 두께를 가지면서 안정적으로 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)의 전면에서 제1 터널링층(21)이 형성되는 부분에 텍스쳐링에 의한 요철이 구비될 수도 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분에 요철이 구비되어, 반도체 기판(110)의 전면이 오목부 또는 단차 없이 연속적으로 텍스쳐링에 의한 요철을 가지는 것도 가능하다. 이는 제1 터널링층(21) 및 제1 도전형 영역(20)을 형성 및 패터닝하기 전에 전체적으로 텍스쳐링에 의한 요철을 형성한 후에, 제1 터널링층(21) 및 제1 도전형 영역(20)을 형성 및 패터닝하는 것에 의하여 형성될 수 있다. 이에 의하면 반도체 기판(110)의 양면에 텍스쳐링에 의한 요철을 쉽게 형성할 수 있어, 도 4에 도시한 바와 같은 양면 수광형 구조의 태양 전지(100)를 쉽게 형성할 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(21)의 두께(T1)가 제1 패시베이션막(22), 반사 방지막(24), 제2 패시베이션막(32), 제1 또는 제2 도전형 영역(20, 30)의 두께보다 작을 수 있다. 일 예로, 제1 터널링층(21)의 두께(T1)가 2nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.2nm)일 수 있다. 제1 터널링층(21)의 두께(T1)가 2nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 제1 터널링층(21)의 두께(T1)가 0.1nm 미만이면 원하는 품질의 제1 터널링층(21)을 형성하기에 어려움이 있을 수 있다. 충분한 터널링 효과를 위해서는 제1 터널링층(21)의 두께(T1)가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(21)의 두께(T1)가 다양한 값을 가질 수 있다.
제1 터널링층(21) 위에 반도체 기판(110)과 다른 결정 구조를 가지며 제1 도전형을 가지는 제1 도전형 영역(20)이 형성된다. 이때, 제1 도전형 영역(20)이 소정의 패턴을 가지면서 반도체 기판(110)의 전면 위에 부분적으로 위치한다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110) 위(좀더 명확하게는, 제1 터널링층(21) 위)에서 반도체 기판(110)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 그리고 제1 도전형 영역(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(10)과 동일한 도전형을 가질 수 있다. 제1 도전형 도펀트가 베이스 영역(10)과 동일한 도전형을 가지면 제1 도전형 영역(20)이 전면 전계(front surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 전면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 전면 전계 영역을 구성한다. 이와 같이 제1 도전형 영역(20)이 전면 전계 영역을 구성하면 부분적으로 형성되어도 충분히 원하는 역할을 수행할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 도펀트가 베이스 영역(10)과 반대되는 도전형을 가질 수 있다. 그러면, 제1 도전형 영역(20)이 베이스 영역(10)과 제1 터널링층(21)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 이때에는, 제1 도전형 영역(20)의 면적을 최적화하여 쉐이딩 손실(shading loss)를 최소화하면서 에미터 영역으로서의 역할을 충분히 수행할 수 있다.
제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
본 실시예에서 제1 도전형 영역(20)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 그리고 제1 도전형 영역(20)이 낮은 비저항을 가져 일종의 전극과 같이 기능할 수 있다. 이에 의하여 광전 변환에 의하여 생성된 캐리어가 제1 도전형 영역(20)을 통하여 제1 전극(42)으로 효과적으로 전달될 수 있다.
제1 도전형 영역(20)의 두께가 100nm 내지 1000nm일 수 있다. 제1 도전형 영역(20)의 두께가 100nm 미만이면, 제1 도전형 영역(20)의 저항이 높을 수 있고 제1 도전형 영역(20)의 역할을 충분히 수행하기 어려울 수 있다. 제1 도전형 영역(20)의 두께가 1000nm를 초과하면, 공정 시간이 증가하고 태양 전지(100)의 두께가 커질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
일 예로, 제1 도전형 영역(20)의 비저항이 제1 전극(42)의 비저항의 15배 내지 500배일 수 있다. 이와 같이 낮은 비저항을 가져 제1 도전형 영역(20)이 전극의 일부처럼 기능할 수 있다. 이러한 비저항을 위하여 제1 도전형 영역(20) 내의 제1 도전형 도펀트의 도핑 농도가 1 X 1019 개/cm3 내지 5 X 1021 개/cm3 일 수 있다. 반면, 동일한 도펑 농도로 반도체 기판(110)에 제1 도전형 도펀트를 도핑하여 반도체 기판(110)의 내부에 도핑 영역을 형성하면, 제1 전극의 비저항에 대한 도핑 영역의 비저항의 비율이 본 실시예보다 높은 값을 가질 수 있다.
또는, 일 예로, 제1 도전형 영역(20)의 비저항이 0.5 내지 3 mohm*cm 일 수 있다. 이 때, 제1 전극(42)의 비저항이 0.001 내지 0.2 mohm*cm 일 수 있다. 이러한 범위 내에서 캐리어의 이동이 원활하게 이루어질 수 있다. 반면, 동일한 도핑 농도로 반도체 기판(110)에 제1 도전형 도펀트를 도핑하여 반도체 기판(110)의 내부에 도핑 영역을 형성하면, 도핑 영역의 비저항이 상대적으로 높은 값(일 예로, 4 내지 6 mohm*cm)을 가질 수 있다.
그러나 본 발명이 제1 도전형 영역(20)의 비저항, 도핑 농도 등에 한정되는 것은 아니다.
그런데, 반도체 기판(110)과 별개로 형성된 제1 도전형 영역(20)은 반도체 기판(110)과 다른 특성을 가져 상대적으로 많은 양의 광이 입사되는 반도체 기판(110)의 전면에서 광학적 손실을 증가시킬 수 있다. 이를 고려하여 본 실시예에서는 반도체 기판(110)의 전면에 위치하며 반도체 기판(110)과 다른 결정 구조를 가지는 제1 도전형 영역(20)을 부분적으로 형성하여 광학적 손실을 최소화할 수 있다. 제1 터널링층(21) 및 제1 도전형 영역(20)의 구체적인 평면 형상은 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
일 예로, 반도체 기판(110)의 면적에 대한 제1 도전형 영역(20)의 면적 비율이 3% 내지 20%일 수 있다. 상기 비율이 3% 미만이면, 제1 도전형 영역(20)의 면적이 적어 제1 도전형 영역(20)의 저항이 높아지거나 제1 도전형 영역(20)의 역할을 충분하게 수행하기 어려울 수 있다. 상기 비율이 20%를 초과하면, 제1 도전형 영역(20)의 면적이 커져서 광 손실이 증가될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(110)의 전면 위에 제1 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성된다. 본 실시예에서 제1 패시베이션막(22) 및 반사 방지막(24)은 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하는 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다.
제1 패시베이션막(22)은 반도체 기판(110)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
제1 패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 제1 패시베이션막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제1 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 제1 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 제1 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제1 전극(42)은 제1 도전형 영역(20) 위에 위치(일 예로, 접촉)하여 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다.
반도체 기판(110)의 후면 위에는 제2 터널링층(31)이 형성될 수 있다. 이때, 제2 터널링층(31)은 반도체 기판(110)의 후면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 제2 터널링층(31)을 쉽게 형성할 수 있다. 본 실시예에서 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 형성되지 않은 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 후면에 전체적으로 텍스쳐링에 의한 요철이 구비될 수도 있다.
제1 터널링층(21)의 역할, 물질, 두께 등이 제2 터널링층(31)의 역할, 물질, 두께 등에 각기 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다.
제2 터널링층(31) 위에 반도체 기판(110)과 다른 결정 구조를 가지며 제2 도전형을 가지는 제2 도전형 영역(30)이 형성된다. 이때, 제2 도전형 영역(30)이 반도체 기판(110)의 후면 위에 전체적으로 위치한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 제2 도전형 영역(30)을 간단한 공정에 의하여 형성할 수 있다.
이와 같이 본 실시예에서는 제1 터널링층(21) 및 제1 도전형 영역(20)이 부분적으로 형성되고, 제2 터널링층(31) 및 제2 도전형 영역(30)이 전체적으로 형성된다. 이에 따라 제1 터널링층(21)의 면적보다 제2 터널링층(31)의 면적이 넓게 형성되고, 제1 도전형 영역(20)의 면적보다 제2 도전형 영역(30)의 면적이 넓게 형성될 수 있다. 예를 들어, 제2 터널링층(31)에 대한 제1 터널링층(21)의 면적 비율이 5% 내지 20%일 수 있고, 제2 도전형 영역(30)에 대한 제1 도전형 영역(20)의 면적 비율이 5% 내지 20%일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110) 위(좀더 명확하게는, 제2 터널링층(31) 위)에서 반도체 기판(110)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 그리고 제2 도전형 영역(30)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(10)과 반대되는 도전형을 가질 수 있다. 제2 도전형 도펀트가 베이스 영역(10)과 반대되는 도전형을 가지면 제2 도전형 영역(30)이 베이스 영역(10)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그러면, 에미터 영역인 제2 도전형 영역(30)을 반도체 기판(110)의 후면에서 전체적으로 형성할 수 있어 에미터 영역을 충분한 면적으로 확보할 수 있다. 제2 도전형 영역(30)은 상대적으로 광의 입사가 적은 반도체 기판(110)의 후면에 위치하므로 넓은 면적을 가지더라도 쉐이딩 손실에 의한 문제가 크게 나타나지 않는다.
그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 도펀트가 베이스 영역(10)과 동일한 도전형을 가질 수 있다. 그러면, 제2 도전형 영역(30)이 후면 전계 영역을 구성할 수 있다.
제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
본 실시예에서 제2 도전형 영역(30)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 그리고 제2 도전형 영역(30)이 낮은 비저항을 가져 일종의 전극과 같이 기능할 수 있다. 이에 의하여 광전 변환에 의하여 생성된 캐리어가 제2 도전형 영역(30)을 통하여 제2 전극(44)으로 효과적으로 전달될 수 있다.
제1 도전형 영역(20)의 두께, 비저항, 제1 도전형 도펀트의 도핑 농도 등은 제2 도전형 영역(30)의 두께, 비저항, 제2 도전형 도펀트의 도핑 농도 등에 각기 그대로 적용될 수 있으므로, 이에 대한 설명을 생략한다.
반도체 기판(110)의 후면 위에 제2 패시베이션막(32)이 형성된다. 본 실시예에서 제2 패시베이션막(32)은 제2 전극(44)이 제2 도전형 영역(30)에 연결되는 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다.
제2 패시베이션막(32)은 반도체 기판(110)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.
제2 패시베이션막(32)은 다양한 물질로 형성될 수 있다. 일례로, 제2 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 제2 패시베이션막(32)은, 제2 도전형 영역(30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(30)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션막(32)이 다양한 물질을 포함할 수 있음은 물론이다.
본 실시예에서 제2 전극(44)은 제2 패시베이션막(32) 위에 위치하며 제2 패시베이션막(32)에 부분적으로 형성된 개구부(32a)를 통하여 제2 도전형 영역(30)에 연결(일 예로, 접촉)한다. 일 예로, 제2 전극(44)은, 제2 패시베이션막(32) 위에 전체적으로 형성되는 제1 전극부(441)과, 제1 전극부(441)으로부터 부분적으로 연장되어 제2 도전형 영역(30)에 연결되는 제2 전극부(442)을 포함할 수 있다. 제2 전극(44)의 제2 전극부(442)는 다양한 형상을 가질 수 있다. 일 예로, 제2 전극(44)의 제2 전극부(442)은 매트릭스 형상을 가지도록 일정 간격을 두고 복수 개 구비된 아일랜드 형상을 가질 수 있다. 그러면, 2 전극(44)의 제2 전극부(442)가 제2 도전형 영역(30)에 점 컨택(point contact)된다. 이와 같은 구조를 가지면, 제2 패시베이션막(32)의 면적을 충분하게 확보하면서도 제2 전극(44)과 제2 도전형 영역(30)이 균일하게 연결되어 우수한 전기적 특성을 가질 수 있다.
이와 같이 제2 전극(44)이 제1 전극부(441)과 제2 전극부(442)을 포함하면, 제1 전극부(441)에서 광을 반사시켜 재사용하고, 제2 전극부(442)에 의하여 제2 도전형 영역(30)에 안정적으로 연결되면서도 제1 전극부(441)과 반도체 기판(110)의 후면 사이에 위치한 제2 패시베이션막(32)에 의하여 패시베이션 특성을 향상할 수 있다.
그러나 제2 패시베이션막(32) 및 제2 전극(44)의 형상은 다양한 형상을 가질 수 있다. 예를 들어, 제2 전극(44)이 제1 전극부(441)과 제2 전극부(442)을 포함하되, 제2 전극부(442)이 복수 개의 라인 형상으로 구성되거나 제1 전극(42)과 동일 또는 유사한 형상을 가질 수 있다. 또는, 제2 전극(44)이 소정의 패턴을 가지면서 부분적으로 형성될 수 있는데, 이에 대해서는 추후에 도 4를 참조하여 좀더 상세하게 설명한다. 그 외의 다양한 변형이 가능하다.
이러한 제2 전극(44)은 다양한 물질(일 예로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제2 전극(44)이 금속을 포함하면, 반도체 기판(110)의 후면 쪽에 도달한 광을 효과적으로 반사할 수 있다.
이하에서는 도 1 및 도 2를 참조하여, 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)의 형상을 상세하게 설명한다. 도 2는 도 1에 도시한 태양 전지의 전면 평면도이다. 도 2에서는 반도체 기판(110)과 제1 전극(42)을 위주로 하여 도시하였으며, 도 2의 확대원에는 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)를 도시하였다.
도 2를 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 복수의 핑거 전극(42a)과 교차하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)을 구비하지 않거나, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다. 일 예로, 제1 도전형 영역(20)의 면적 비율을 고려하면 제1 전극(42)의 평면 면적이 반도체 기판(110)의 면적의 4% 내지 15%일 수 있다. 제1 전극(42)의 평면 면적이 4% 미만이면, 전류 수집 효율이 저하될 수 있다. 제1 전극(42)의 평면 면적이 15%를 초과하면, 쉐이딩 손실이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 제1 도전형 영역(20)은 복수의 핑거 전극(42a)에 각기 대응하는 복수의 제1 부분(201)을 포함할 수 있다. 각각의 제1 부분(201)은 핑거 전극(42a)보다 큰 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어질 수 있다. 그러면, 제1 부분(201) 위에 핑거 전극(42a)이 안정적으로 형성될 수 있고, 핑거 전극(42a)의 전체가 제1 부분(201) 위에 위치할 수 있다.
이때, 상부 확대원에 도시한 바와 같이, 제1 도전형 영역(20)이 복수의 핑거 전극(42a)에 대응하는 제1 부분(201)만을 구비하고, 버스바 전극(42b)에 대응하는 부분에서는 형성되지 않을 수 있다. 제1 터널링층(도 1의 참조부호 21)은 제1 도전형 영역(20)에 대응하여 형성될 수 있다. 즉, 제1 터널링층(21) 각각이 복수의 핑거 전극(42a)보다 긴 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어지고, 버스바 전극(42b)에 대응하는 부분에는 형성되지 않을 수 있다. 이에 의하여 제1 터널링층(21), 및 제1 도전형 영역(20) 각각이 핑거 전극(42a)이 위치하는 부분에서 형성되면서 버스바 전극(42b)을 사이에 두고 이격되는 형상을 가질 수 있다. 이때, 제1 터널링층(21) 및 제1 부분(201)이 위치하는 부분에서는 반도체 기판(110)의 전면에 요철이 존재하지 않을 수 있다.
이때, 버스바 전극(42b)은 제1 패시베이션막(22) 및 반사 방지막(24) 위에 위치하면서 제1 패시베이션막(22) 및 반사 방지막(24)이 형성되지 않은 제1 도전형 영역(20) 위에 형성된 핑거 전극(42a)에 연결될 수 있다. 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)는 제1 부분(201) 위에서 제1 핑거 전극(42a)에 대응하도록 형성될 수 있다.
또는, 가운데 확대원에 도시한 바와 같이, 제1 도전형 영역(20)이 복수의 핑거 전극(42a)에 대응하는 제1 부분(201)과 버스바 전극(42b)에 대응하는 부분에서 제1 부분(201)에서 연장되는 연장부(202)를 포함할 수 있다. 연장부(202)는 버스바 전극(42b)의 양측에 위치한 두 개의 제1 부분(201)은 연결하는 형상을 가질 수 있다. 제1 터널링층(21)는 제1 도전형 영역(20)에 대응하도록 형성될 수 있다. 즉, 제1 터널링층(21)는 복수의 핑거 전극(42a)보다 큰 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어지고 버스바 전극(42b)의 아래에도 부분적으로 형성될 수 있다. 이에 의하여 제1 도전형 영역(20) 및 제1 터널링층(21) 각각이 반도체 기판(110)의 일측으로부터 타측까지 연속적으로 연결되는 연결되는 스트라이프 형상을 가질 수 있다. 제1 터널링층(21) 및 제1 부분(201)이 위치하는 부분에서는 반도체 기판(110)의 전면에 요철이 존재하지 않을 수 있다.
이때, 버스바 전극(42b)은, 제1 패시베이션막(22) 및 반사 방지막(24) 위에 위치하는 부분과 제1 패시베이션막(22) 및 반사 방지막(24)이 형성되지 않은 제1 도전형 영역(20)의 연장부(202) 위에 형성된 부분이 번갈아서 위치할 수 있다. 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)는 제1 부분(201) 및 제2 부분(202) 위에서 제1 핑거 전극(42a)과 제1 핑거 전극(42a) 사이를 연결하도록 형성될 수 있다.
또는, 아래 확대원에 도시한 바와 같이, 제1 도전형 영역(20)이 복수의 핑거 전극(42a)에 대응하는 제1 부분(201)과 버스바 전극(42b)에 대응하는 제2 부분(203)을 포함할 수 있다. 제2 부분(203)은 버스바 전극(42b)보다 큰 폭을 가지면서 버스바 전극(42b)의 길이 방향으로 길게 이어질 수 있다. 제1 터널링층(21)은 제1 도전형 영역(20)에 대응하도록 형성될 수 있다. 즉, 제1 터널링층(21)은 복수의 핑거 전극(42a)보다 큰 폭을 가지면서 핑거 전극(42a)의 길이 방향으로 길게 이어지고 버스바 전극(42b)의 길이 방향을 따라 길게 이어질 수 있다. 이에 의하여 제1 도전형 영역(20) 및 제1 터널링층(21) 각각이 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 각기 대응하는 형상을 가질 수 있다. 제1 터널링층(21) 및 제1 부분(201)이 위치하는 부분에서는 반도체 기판(110)의 전면에 요철이 존재하지 않을 수 있다.
이때, 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)는 제1 및 제2 부분(201, 202) 위에서 핑거 전극(42a) 및 버스바 전극(42b)에 대응하도록 형성될 수 있다.
본 실시예에 따르면 제1 전극(42)이 복수의 핑거 전극(42a)을 구비하여 전류 수집 효율을 향상할 수 있다. 그리고 제1 도전형 영역(20)이 적어도 제1 전극(42)의 핑거 전극(42a)에 전체적으로 대응하도록 하여 전류 수집 효율을 향상할 수 있다. 그리고 제1 전극(42)이 패턴을 가지면서 형성되어 제1 전극(42) 이외의 영역으로는 광이 잘 입사될 수 있도록 한다.
이에 따라 본 실시예에서는 반도체 기판(110)의 전면 위에 제1 도전형 영역(20)을 반도체 기판(110)과 별개로 부분적으로 형성하여, 광의 입사를 방해하지 않으면서 반도체 기판(110)에 결함이 발생하거나 패시베이션 특성이 저하되는 것을 방지하여 태양 전지(100)의 효율을 향상할 수 있다.
이하에서는 도 3a 내지 도 3h을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분만을 구비한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제1 또는 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(110)을 준비한다. 이때, 반도체 기판(110)의 전면 및 후면은 각기 경면 연마되어 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(110)의 전면에 제1 터널링층(21)을 형성하고 반도체 기판(110)의 후면에 제2 터널링층(22)을 형성한다. 이때, 제1 및 제2 터널링층(21, 31)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있고, 제1 및 제2 터널링층(21, 31)은 동일 공정에서 동시에 형성될 수 있다.
여기서, 제1 및 제2 터널링층(21, 31)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 특히, 터널링층(21, 31)은 화학 기상 증착법에 의하여 형성된 비정질 구조를 가지는 비정질 실리콘 산화물층일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(21, 31)이 형성될 수 있다.
이어서, 도 3c 내지 도 3e에 도시한 바와 같이, 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면에 제1 도전형 영역(20)을 형성하고 반도체 기판(110)의 후면에 제2 도전형 영역(30)을 형성한다. 이때, 제1 및 제2 도전형 영역(20, 30)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있다.
먼저, 도 3c에 도시한 바와 같이, 반도체 기판(110)의 전면에서 제1 터널링층(21) 위에 제1 반도체층(120)을 형성하고 반도체 기판(110)의 후면에서 제2 터널링층(31) 위에 제2 반도체층(130)을 형성한다. 이때, 제1 및 제2 반도체층(120, 130)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있고, 제1 및 제2 반도체층(120, 130)은 동일 공정에서 동시에 형성될 수 있다.
제1 및 제2 반도체층(120, 130)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 제1 및 제2 반도체층(120, 130)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 반도체층(120, 130)이 형성될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 반도체 기판(110)의 후면에 제2 도전형 도펀트를 포함하는 도펀트층(132)을 형성한다. 이때, 도펀트층(134) 위에 제2 도전형 도펀트가 외부로 확산하는 것을 방지하는 캡핑막(134)을 추가적으로 형성할 수도 있다.
도펀트층(132)은 제2 도전형 도펀트를 포함하는 다양한 물질을 포함하는 층일 수 있다. 일 예로, 도펀트층(132)은 제2 도전형 도펀트를 포함하는 유리 실리케이트(glass silicate)를 포함할 수 있다. 예를 들어, 도펀트층(132)에 의하여 형성되는 제2 도전형 영역(30)이 p형인 경우에는 도펀트층(132)이 p형을 나타낼 수 있는 3족 원소(일 예로, 보론)을 포함하는 유리 실리케이트일 수 있다. 일 예로, 도펀트층(132)이 보론 유리 실리케이트(boron glass silicate, BSG)일 수 있다. 다른 예로, 도펀트층(132)에 의하여 형성되는 제2 도전형 영역(30)이 n형인 경우에는 도펀트층(132)이 인 유리 실리케이트(phosphorous glass silicate, PSG)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 도펀트층(132)으로는 그 외의 다양한 물질이 사용될 수 있다.
도펀트층(132)은 증착에 의하여 형성될 수 있다. 도펀트층(132)은 상온보다 높은 온도에서 산소의 공급원인 산소 기체, 실리콘의 공급원인 실리콘 포함 기체(예를 들어, 실란 기체), 캐리어 기체인 질소 기체, 그리고 제1 도전형 도펀트의 공급원인 도펀트 포함 기체(예를 들어, 보론 포함 기체, 일 예로, 디보란(B2H6) 기체)를 포함하는 원료 기체를 이용하여 형성될 수 있다.
그리고 도펀트층(132) 위에 언도프트 유리 실리케이트(undoped glass silicate, USC)로 이루어진 캡핑막(134)을 형성하여 도펀트(132)가 외부로 확산되는 것을 방지할 수 있다. 이에 따라 제2 도전형 영역(30)을 형성하기 위한 도핑 공정의 효율을 향상할 수 있다. 캡핑막(134)이 언도프트 유리 실리케이트를 포함하며 도펀트층(132)의 형성 공정을 수행하는 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 캡핑막(1342)이 형성될 수 있다. 이에 의하여 간단한 공정에 의하여 캡핑막(134)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 캡핑막(134)이 그 외의 다양한 물질을 포함할 수 있다. 이어서, 도 3e에 도시한 바와 같이, 제1 도전형 도펀트를 포함하는 원료 기체의 분위기에서 열처리를 수행한다. 일 예로, 제1 도전형 도펀트가 n형을 가지는 경우에는 원료 기체가 인을 포함하는 염화포스포릴(POCl3)를 포함할 수 있다. 다른 예로, 제2 도전형 도펀트가 p형을 가지는 경우에는 원료 기체가 보론을 포함하는 삼브롬화붕소(BBr3)일 수 있다.
열처리에 의하여 원료 기체 내에 포함된 제1 도전형 도펀트가 반도체 기판(110)의 전면에 위치한 제1 반도체층(120)의 내부로 확산되어 제1 도전형 영역(20)이 형성된다. 그리고 반도체 기판(110)의 후면에 위치한 도펀트층(132)에 포함된 제2 도전형 불순물이 제2 반도체층(130)의 내부로 확산되어 제2 도전형 영역(30)을 형성한다. 이에 의하여 반도체 기판(110)의 전면에 전체적으로 형성되는 제1 도전형 영역(20)과 반도체 기판(110)의 후면에 전체적으로 형성되는 제2 도전형 영역(30)을 형성할 수 있다.
제1 및 제2 도전형 영역(20, 30)이 형성된 후에 도펀트층(132) 및 캡핑막(134)을 제거한다. 도펀트층(132) 및 캡핑막(134)을 제거하는 방법으로는 알려진 다양한 방법이 적용될 수 있는데, 일 예로, 희석된 불산을 이용할 수 있다.
본 실시예에서는 제1 도전형 도펀트를 포함하는 도펀트층(132) 및 캡핑막(134)을 제1 도전형 영역(20) 위에 형성하고, 그 후에 제2 도전형 도펀트를 포함하는 기체 분위기에서 열처리를 하여 제2 도전형 영역(30)을 열 확산법으로 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 도펀트를 포함하는 도펀트층 및 캡핑막을 제2 도전형 영역(30) 위에 형성하고, 제1 도전형 도펀트를 포함하는 기체 분위기에서 열처리 하여 제1 도전형 영역(20)을 열 확산법에 의하여 형성할 수 있다. 그 외의 다양한 변형이 가능하다.
또한, 상술한 방법과 다른 방법으로 제1 및 제2 도전형 영역(20, 30)을 형성할 수 있다. 예를 들어, 제1 및/또는 제2 도전형 영역(20, 30)을 이온 주입법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 이온 주입법 등을 사용한 경우에, 제1 및 제2 반도체층(120, 130)을 구성하는 도펀트의 활성화를 위하여 활성화 열처리를 수행할 수 있다. 이때, 도펀트가 제1 및 제2 반도체층(120), 130)에 포함되면 반도체 기판(110)에 포함되는 것에 비하여 활성화 열처리 온도를 낮출 수 있다. 일 예로, 도펀트로 보론이 사용되는 경우 제1 및 제2 반도체층(120, 130) 중 하나에 포함되면 800도 내지 950℃의 온도에서 활성화 열처리될 수 있다. 그러면, 제1 및 제2 반도체층(120, 130)의 다른 하나에 포함되는 다른 도펀트로 인을 사용하는 경우의 활성화 열처리 온도인 800도 내지 1000℃와 유사하여, 제1 및 제2 반도체층(120, 130)을 동시 활성화(co-activation) 열처리 할 수 있다. 이에 의하여 공정을 단순화할 수 있다. 반면, 보론을 반도체 기판(110)에 도핑하여 도핑 영역을 형성하고자 할 경우에는 900 내지 1200℃의 온도에서 활성화 열처리를 수행하여야 하므로, 다른 도펀트인 인과의 활성화 열처리 온도 차이가 커져 동시 활성화하기 어렵다. 이어서, 도 3f에 도시한 바와 같이, 제1 터널링층(21) 및 제1 도전형 영역(20)을 원하는 형상으로 패터닝하여 제1 터널링층(21) 및 제1 도전형 영역(20)이 반도체 기판(110) 위에 부분적으로 위치하게 한다. 제1 터널링층(21) 및 제1 도전형 영역(20)을 원하는 형상으로 패터닝으로는 알려진 다양한 방법이 사용될 수 있다. 예를 들어, 마스크를 사용하여 식각되어야 할 부분을 노출한 다음 식각 용액을 이용하여 제1 터널링층(21) 및 제1 도전형 영역(20)을 패터닝할 수 있다.
이때, 반도체 기판(110)에 텍스쳐링에 의한 요철을 형성할 수 있는 식각 방법을 사용하거나 추가적인 공정에 의하여 텍스쳐링에 의한 요철을 형성하여 제1 터널링층(21) 및 제1 도전형 영역(20) 이외의 부분에서 반도체 기판(110)의 전면에 텍스쳐링에 의한 요철을 형성할 수 있다. 예를 들어, 마스크를 사용하여 텍스쳐링되어야 할 부분을 노출한 다음 알칼리 용액(예를 들어, 수산화칼륨(KOH))를 이용하여 반도체 기판(110)을 텍스쳐링할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 건식 텍스쳐링, 반응성 이온 식각(RIE) 등에 의하여 텍스쳐링에 의한 요철을 형성할 수도 있다. 일 예로, 제1 도전형 영역(20) 위에 산화물로 구성된 마스크층을 사용하면, 산화물로 구성된 마스크층과 반도체 물질로 구성된 제1 도전형 영역(20)이 서로 다른 식각 선택비를 가진다. 이에 따라 반응성 이온 식각을 적용하면, 쉽게 마스크층이 형성되지 않은 부분의 제1 도전형 영역(20)의 제거할 수 있다. 그리고, 산화물로 구성된 마스크층과 반도체 물질로 구성된 반도체 기판(110)이 서로 다른 식각 선택비를 가지므로 마스크층이 형성되지 않은 부분의 반도체 기판(110)에 텍스쳐링에 의한 요철을 형성할 수 있다. 이에 의하여 간단한 공정에 의하여 제1 도전형 영역(20)을 패터닝하고 텍스쳐링에 의한 요철을 형성할 수 있다.
이때, 반응성 이온 식각에서 사용되는 가스의 종류 및 양을 조절하여 산화물로 구성된 마스크층을 식각하지 않으면서 제1 도전형 영역(20)을 쉽게 식각하고 반도체 기판(110)에 텍스쳐링에 의한 요철을 형성할 수 있다. 일 예로, 할로겐 원소를 포함하는 기체를 사용할 수 있다. 일 예로, 불소 포함 기체(예를 들어, CF4, SF6 등), 염소 포함 기체(예를 들어, Cl2 등), 산소 포함 기체 등을 함께 사용할 수 있다. 일 예로, 염소 포함 기체 : 불소 포함 기체의 비율이 1:0.3 내지 1:0.01일 수 있고, 산소 기체 : (불소 포함 기체 및 염소 포함 기체의 합)의 비율이 1:0.1 내지 1:1일 수 있다. 이러한 범위에서 산화물과 반도체 물질의 식각 선택비를 크게 하여 원하는 부분만 식각 및 텍스쳐링할 수 있다. 이와 같이 제1 터널링층(21) 및 제1 도전형 영역(20)을 구비한 상태에서 그 외 영역을 식각하는 것에 의하여 텍스쳐링을 형성하므로, 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치한 부분에서의 반도체 기판(110)의 전면이 다른 부분에서의 반도체 기판(110)의 전면과 같거나 이보다 돌출된 위치에 위치할 수 있다. 그러면, 반도체 기판(110)과 분리된 공간에 위치하여 불필요한 전기적 연결 등의 문제가 방지될 수 있다.
제1 도전형 영역(20)의 형성 방법의 다른 실시예로, 마스크를 이용하여 이온 주입에 의하여 제1 반도체층(120)을 부분적으로 도핑하여 제1 전극(42)에 대응하는 부분에만 제1 도전형 영역(20)을 형성할 수 있다. 그 후에 식각 용액을 이용한 습식 식각에 의하여 제1 도전형 영역(20)이 형성되지 않은 부분(즉, 도핑되지 않은 부분)의 제1 반도체층(120)을 제거한다. 이온 주입에 의하여 불순물이 도핑된 제1 도전형 영역(20)에는 산화층, 비정질 반도체 동이 형성되므로 도핑이 되지 않은 제1 반도체층(120)의 부분보다 염기성 식각 용액에 의하여 높은 식각 선택비를 가진다. 따라서, 수산화칼륨(KOH), 수산화나트륨(NaOH), 테트라메틸암모늄 하이드록시(tetramethylammonium hydroxy, TMAH) 등의 염기성 식각 용액을 사용하면, 식각 선택비에 의하여 도핑된 제1 도전형 영역(20)이 마스크의 역할을 하여 도핑되지 않은 제1 반도체층(120)의 부분만이 식각될 수 있다. 이에 의하면 제조 공정을 단순화할 수 있다. 이때, 제2 도전형 영역(30)은 이온 주입, 레이저 도핑, 열 산화법 등의 다양한 방법에 의하여 형성될 수 있다. 특히, 제2 도전형 영역(30)이 이온 주입에 의하여 형성되면 단면 도핑을 쉽게 할 수 있어 제조 공정을 단순화할 수 있다. 제1 및 제2 도전형 영역(20, 30)의 제조 방법에는 그 외의 다양한 방법이 적용될 수 있다.
이어서, 도 3g에 도시한 바와 같이, 반도체 기판(110)의 전면 쪽에 제1 패시베이션막(22)및 반사 방지막(24)을 차례로 형성하고, 제2 도전형 영역(30) 위에 제2 패시베이션막(32)을 형성한다. 즉, 반도체 기판(110)의 전면 위 및 제1 도전형 영역(20)의 위에 제1 패시베이션막(22)및 반사 방지막(24)을 전체적으로 형성하고, 반도체 기판(110)의 후면 위에 제2 도전형 영역(30)을 덮도록 전체적으로 제2 패시베이션막(32)을 형성한다. 패시베이션막(24), 반사 방지막(24) 및 제2 패시베이션막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 제1 패시베이션막(22) 및 반사 방지막(24), 그리고 제2 패시베이션막(32)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 3h에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일례로, 제1 패시베이션막(22) 및 반사 방지막(24)에 개구부(22a, 24a)를 형성하고, 제2 패시베이션막(32)의 일부를 제거하여 제2 개구부(32a)를 형성한다. 도금법, 증착법 등의 다양한 방법으로, 제1 패시베이션막(22) 및 반사 방지막(24)의 개구부(22a, 24a)를 채우도록 제1 전극(42)을 형성하고, 제2 패시베이션막(32)의 제2 개구부(32a)를 채우도록 제2 전극(44)을 형성할 수 있다.
다른 실시예로, 제1 전극 형성용 페이스트를 제1 패시베이션막(22) 및 반사 방지막(24)에 패턴을 가지는 상태로 스크린 인쇄 등으로 도포하고, 제2 전극 형성용 페이스트를 제2 패시베이션막(32)에 전체적으료 도포할 수 있다. 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 원하는 형상의 제1 및 제2 전극(42, 44)을 형성할 수 있다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(22a, 24a)(32a)가 형성되므로, 별도로 개구부(22a, 24a)(32a)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면, 개방 전압을 향상하면서도 광학적 손실을 최소화할 수 있는 태양 전지(100)를 간단한 방법에 의하여 제조할 수 있다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 4를 참조하면, 본 실시예에서는 반도체 기판(110)의 전면에서 제1 터널링층(21) 및 제1 도전형 영역(20)이 위치하지 않는 부분에 대응하여 도핑 영역(20a)이 위치할 수 있다. 도핑 영역(20a)은 반도체 기판(110)의 전면 쪽에 제1 도전형 영역(20)과 동일한 도전형의 도펀트(예를 들어, 제1 도전형 도펀트)를 주입하여 반도체 기판(110)의 내부에 형성된 영역일 수 있다. 이에 따라 도핑 영역(20a)은 반도체 기판(110)과 동일한 결정 구조를 가지되, 베이스 영역(10)과 동일한 도전형을 가지면서 도핑 농도가 서로 다른 영역이거나 베이스 영역(10)과 다른 도전형을 가질 수 있다.
제1 도전형 영역(20)이 베이스 영역(10)과 동일한 도전형을 가지는 경우에는 도핑 영역(20a)의 도핑 농도가 베이스 영역(10)보다 크고 제1 도전형 영역(20)의 도핑 농도보다 작을 수 있다. 제1 도전형 영역(20)이 베이스 영역(10)과 다른 도전형을 가지는 경우에는 도핑 영역(20a)이 제1 도전형 영역(20)의 도핑 농도보다 작은 도핑 농도를 가지고, 베이스 영역(10)과 다른 도전형을 가질 수 있다.
이와 같은 도핑 영역(20a)은 전면에서 일정한 전계를 형성하여 반도체 기판(110)의 전면에서 재결합이 발생하는 것을 방지할 수 있다. 그리고 제1 도전형 영역(20)으로 이동하여야 하는 캐리어(즉, 제1 도전형 영역(20)이 n형인 경우에는 전자, 제2 도전형 영역(20)이 p형인 경우에는 정공)가 이동할 때 수평 방향으로의 저항을 낮춰 이동 속도를 향상할 수 있다.
그리고 본 실시예에서는 제2 터널링층(31), 제2 도전형 영역(30) 및 제2 전극(44)이 패턴을 가지면서 부분적으로 형성될 수 있다. 제1 터널링층(21), 제1 도전형 영역(20), 제1 전극(42), 그리고 반도체 기판(110)의 텍스쳐링 구조 등에 대한 설명이 그대로 제2 터널링층(31), 제2 도전형 영역(30), 제2 전극(44), 그리고 반도체 기판(110)의 후면의 텍스쳐링 구조 등에 그대로 적용될 수 있다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다. 도 5에서는 도 2의 확대원에 대응하는 부분을 도시하였다. 아래의 도면과 설명에서는 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)을 기준으로 설명하였으나, 도면 및 아래의 설명은 제2 터널링층(31), 제2 도전형 영역(30) 및 제2 전극(44)에도 적용될 수 있다. 또한, 제1 터널링층(21), 제1 도전형 영역(20) 및 제1 전극(42)은 도 2의 확대원들 및 도 5 및 도 6에 도시한 것 중 어느 하나가 적용되고, 제2 터널링층(31), 제2 도전형 영역(30) 및 제2 전극(44)은 도 2의 확대원들 및 도 5 및 도 6에 도시한 것 중 어느 하나가 적용된 모든 조합이 본 발명의 범위에 속한다.
도 5를 참조하면, 본 실시예에서는 제1 도전형 영역(20)이 각 핑거 전극(42a)에 복수 개 대응되는 제1 아일랜드부(204)를 구비할 수 있다. 이에 의하면 제1 도전형 영역(20)의 면적을 더욱 줄여 광학적 손실을 더욱 줄일 수 있다. 제1 패시베이션막(도 1의 참조부호 22) 및 반사 방지막(도 1의 참조부호 24)의 개구부(도 1의 참조부호 22a, 24a)는 제1 도전형 영역(20)의 제1 아일랜드부(204)에 대응하여 형성될 수 있다. 그러면, 제1 아일랜드부(204)를 제외한 부분에 대응하는 핑거 전극(42a) 및 버스바 전극(42b)은 제1 패시베시베이션막(22) 및 반사 방지막(22) 위에 위치하고, 제1 아일랜드부(204)에서 핑거 전극(42a)의 일부가 개구부(22a, 24a)를 통하여 제1 도전형 영역(20)에 연결될 수 있다.
도면에서는 제1 아일랜드부(204)의 폭 또는 직경이 핑거 전극(42a)의 폭과 동일한 것을 예시하였다. 공정 오차, 얼라인 마진 등을 고려하면 제1 아일랜드부(204)의 폭 또는 직경이 핑거 전극(42a)의 폭 또는 직경보다 클 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 아일랜드부(204)의 폭 또는 직경이 핑거 전극(42a)의 폭 또는 직경보다 작을 수도 있다. 그 외의 다양한 변형이 가능하다.
이와 같이 제1 도전형 영역(20)이 제1 아일랜드부(204)를 가지면 제1 도전형 영역(204)의 면적을 최소화하면서도 전체적으로 균일하게 전면 전계 또는 에미터 영역의 역할을 할 수 있다.
도면에서는 제1 아일랜드부(20)가 핑거 전극(42a)의 길이 방향을 따라 일 열로 배치된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 도전형 영역(20)의 배치 등은 다양한 변형이 가능하다. 그리고 도면에서는 제1 도전형 영역(20)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(20)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.
도 6를 참조하면, 본 실시예에서는 제1 도전형 영역(20)이 각 핑거 전극(42a)에 복수 개 대응되는 제1 아일랜드부(204)와, 버스바 전극(42b)에 대응하는 제2 아일랜드부(206)를 구비할 수 있다. 이에 의하면 제1 도전형 영역(20)의 면적을 줄여 광학적 손실을 줄이는 것과 함께 제1 도전형 영역(20)을 좀더 조밀하게 하여 제1 도전형 영역(20)에 의한 효과를 최대화할 수 있다. 제1 패시베이션막(도 1의 참조부호 22) 및 반사 방지막(도 1의 참조부호 24)의 개구부(도 1의 참조부호 22a, 24a)는 제1 도전형 영역(20)의 제1 및 제2 아일랜드부(204, 206)에 각기 대응하여 형성될 수 있다. 그러면, 제1 및 제2 아일랜드부(204, 206)을 제외한 부분에 대응하는 핑거 전극(42a) 및 버스바 전극(42b)은 제1 패시베시베이션막(22) 및 반사 방지막(22) 위에 위치하고, 제1 및 제2 아일랜드부(204, 206)에서 핑거 전극(42a) 및 버스바 전극(42b)의 일부가 개구부(22a, 24a)를 통하여 제1 도전형 영역(20)에 연결될 수 있다.
도면에서는 제1 아일랜드부(204)가 핑거 전극(42a)의 길이 방향을 따라 일 열로 배치되고 제1 아일랜드부(204)와 동일한 직경 또는 폭의 제2 아일랜드부(206)가 버스바 전극(42b)의 길이 방향을 따라 두 개의 열로 배치된 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 아일랜드부(204, 206)의 폭 또는 직경, 개수, 배치 등은 다양한 변형이 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
30: 제2 도전형 영역
21: 제1 터널링층
31: 제2 터널링층
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 단결정 실리콘 기판;
    상기 단결정 실리콘 기판의 전면 위에 부분적으로 위치한, 전면 터널링층,
    상기 전면 터널링층 상에만 선택적으로 위치하는 다결정 실리콘 결정구조를 가지며 제1 도전형을 가지는 제1 도전형 영역;
    상기 단결정 실리콘 기판의 후면에 전체적으로 위치한 후면 터널링층;
    상기 후면 터널링층 상에 위치하고 다결정 실리콘 결정구조를 가지며 제2 도전형을 가지는 제2 도전형 영역;
    상기 제1 도전형 영역에 연결되는 제1 전극; 및
    상기 제2 도전형 영역에 연결되는 제2 전극
    상기 단결정 실리콘 기판은 상기 전면 터널링층 및 상기 제1 도전형 영역이 형성된 영역의 두께가 다른 영역의 두께보다 두꺼운 것을 특징으로 하는 태양 전지.
  2. 제1항에 있어서,
    상기 단결정 실리콘 기판의 면적에 대한 상기 제1 도전형 영역의 면적 비율이 5% 내지 20%인 태양 전지.
  3. 제1항에 있어서,
    상기 제1 전극이 서로 평행한 복수의 핑거 전극을 포함하고,
    상기 제1 도전형 영역이, 상기 복수의 핑거 전극에 각기 대응하는 복수의 제1 부분을 포함하는 태양 전지.
  4. 제3항에 있어서,
    상기 제1 부분이 상기 핑거 전극보다 큰 폭을 가지면서 상기 핑거 전극의 길이 방향으로 길게 이어지는 태양 전지.
  5. 제3항에 있어서,
    상기 제1 전극이 서로 평행한 복수의 핑거 전극을 포함하고,
    상기 제1 부분이 상기 각 핑거 전극에 복수 개 대응되는 아일랜드 부분을 가지는 태양 전지.
  6. 제1항에 있어서,
    상기 단결정 실리콘 기판의 전면에서 상기 제1 도전형 영역 이외에 대응하는 부분 텍스쳐링에 의한 요철이 형성되고,
    상기 단결정 실리콘 기판의 전면에서 상기 제1 도전형 영역이 위치한 부분의 표면 거칠기가 상기 단결정 실리콘 기판의 전면에서 상기 제1 도전형 영역 이외의 부분의 표면 거칠기보다 작은 태양 전지.
  7. 제1항에 있어서,
    상기 제1 도전형 영역이 위치한 부분의 상기 단결정 실리콘 기판의 전면이 상기 도전형 영역 이외의 부분의 상기 단결정 실리콘 기판의 전면보다 돌출되어 위치하는 태양 전지.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    상기 제2 도전형 영역이 상기 단결정 실리콘 기판의 후면에 전체적으로 형성되는 태양 전지.
  11. 제1항에 있어서,
    상기 후면 터널링층 및 상기 제2 도전형 영역이 상기 단결정 실리콘 기판의 후면에 부분적으로 형성되는 태양 전지.
  12. 제1항에 있어서,
    상기 제1 도전형 영역이 상기 단결정 실리콘 기판의 도전형과 동일하고,
    상기 제2 도전형 영역이 상기 단결정 실리콘 기판의 도전형과 반대되는 태양 전지.
  13. 제1항에 있어서,
    상기 제1 도전형 영역의 두께가 100nm 내지 1000nm인 태양 전지.
  14. 삭제
  15. 삭제
  16. 제1항에 있어서,
    상기 제1 전극의 비저항 : 상기 제1 도전형 영역의 비저항 비율 또는 상기 제2 전극의 비저항 : 상기 제2 도전형 영역의 비저항 비율이 1:10 내지 1:1000인 태양 전지.
  17. 제1항에 있어서,
    상기 단결정 실리콘 기판이 하나의 도전형을 가지는 베이스 영역만으로 이루어지는 태양 전지.
  18. 제1항에 있어서,
    상기 단결정 실리콘 기판의 전면 쪽에 상기 제1 도전형 영역이 위치하는 부분 이외에 상기 단결정 실리콘 기판의 전면 쪽 내부에 형성되는 도핑 영역을 포함하는 태양 전지.
  19. 제18항에 있어서,
    상기 도핑 영역이 상기 제1 도전형 영역과 동일한 도전형을 가지는 태양 전지.
  20. 제19항에 있어서,
    상기 도핑 영역의 도핑 농도가 상기 제1 도전형 영역의 도핑 농도보다 작은 태양 전지.
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CN109841693A (zh) * 2019-02-25 2019-06-04 泰州隆基乐叶光伏科技有限公司 一种钝化接触结构及太阳能电池
DE102021200627A1 (de) * 2021-01-25 2022-08-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Verfahren zur Herstellung einer Solarzelle
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CN116722055A (zh) * 2022-06-27 2023-09-08 浙江晶科能源有限公司 一种太阳能电池及光伏组件

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101699743B1 (ko) * 2013-04-03 2017-02-13 엘지전자 주식회사 태양 전지
KR20140135881A (ko) * 2013-05-16 2014-11-27 엘지전자 주식회사 태양 전지 및 이의 제조 방법
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