KR101569417B1 - 태양 전지 - Google Patents

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김기수
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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 터널링층; 상기 터널링층 위에 위치하며 제1 도전형을 가지는 제1 도전형 영역; 상기 터널링층 위에 위치하며 제2 도전형을 가지는 제2 도전형 영역; 및 상기 제1 및 제2 도전형 영역에 각기 연결되는 제1 및 제2 전극을 포함한다. 상기 터널링층은, 상기 제1 및 제2 도전형 영역의 적어도 일부에 대응하도록 위치하며 제1 두께를 가지는 제1 부분과, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 경계 부분에 적어도 일부가 위치하며 상기 제1 두께보다 큰 제2 두께를 가지는 제2 부분을 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 터널링 구조를 이용한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. . 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율을 향상할 수 있는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 터널링층; 상기 터널링층 위에 위치하며 제1 도전형을 가지는 제1 도전형 영역; 상기 터널링층 위에 위치하며 제2 도전형을 가지는 제2 도전형 영역; 및 상기 제1 및 제2 도전형 영역에 각기 연결되는 제1 및 제2 전극을 포함한다. 상기 터널링층은, 상기 제1 및 제2 도전형 영역의 적어도 일부에 대응하도록 위치하며 제1 두께를 가지는 제1 부분과, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 경계 부분에 적어도 일부가 위치하며 상기 제1 두께보다 큰 제2 두께를 가지는 제2 부분을 포함한다.
본 발명의 실시예에 따른 태양 전지는, 캐리어의 터널링이 요구되는 부분에서의 터널링 확률을 높에 유지하면서도 캐리어의 터널링이 필요하지 않은 부분에서는 불필요한 터널링에 의한 재결합을 방지할 수 있다. 이에 의하여 태양 전지의 특성을 향상하고 효율을 최대화할 수 있다.
도 1는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4a 내지 도 4b는 본 발명의 변형예에 따른 태양 전지의 제조 방법에서 터널링층을 형성하는 공정을 도시한 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 6는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 8은 도 7에 도시한 태양 전지의 부분 후면 평면도이다.
도 9은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10) 위에 위치하는 터널링층(20)과, 터널링층(20) 위에 위치하며 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함한다. 여기서, 도전형 영역(32, 34)은, 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지는 제2 도전형 영역(34)을 포함한다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에는 배리어 영역(36)이 위치할 수 있다. 그리고 전극(42, 44)은 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연층(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 베이스 영역(110)이 단결정 실리콘으로 구성되면, 태양 전지(100)가 단결정 실리콘 태양 전지를 구성하게 된다. 이와 같이 단결정 반도체를 가지는 태양 전지(100)는 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하므로 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다.
본 실시예에 따른 터닐링층(20)은 서로 다른 두께를 가지는 제1 부분(201)과 제2 부분(202)을 가질 수 있다. 이러한 터널링층(20)에 대해서는 도전형 영역(32, 34), 그리고 배리어 영역(36)을 설명한 후에 좀더 상세하게 설명한다.
터널링층(20) 위에는 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 본 실시예에서 도전형 영역(32, 24)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. 또는, 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. 이에 대해서는 추후에 도 7 및 도 8을 참조하여 좀더 상세하게 설명한다. 또한, 배리어 영역(36)이 반드시 구비되어야 하는 것은 아니며, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 전체적으로 접촉하여 형성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
도전형 영역(32, 34) 및 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(404)를 구비한다. 이에 의하여 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 절연층(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 절연층(40)이 위치할 수 있다. 절연층(40)은 터널링층(20)(좀더 정확하게는, 터널링층(20)의 제1 부분(201) 및 제2 부분(202))보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)의 두께가 제1 부분(201)보다 크고 제2 부분(202)보다 작을 수도 있다. 그 외의 다양한 변형이 가능하다.
절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(도 1의 참조부호 402, 404, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다.
다시 터널링층(20)에 대하여 설명하면, 본 실시예에서 터널링층(20)은 도전형 영역(32, 34)의 적어도 일부에 대응하여 위치하며 제1 두께(T1)를 가지는 제1 부분(201)과, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 경계 부분에 위치하며 제1 두께(T1)보다 큰 제2 두께(T2)를 가지는 제2 부분(202)을 포함한다. 이에 따라 제1 부분(201)과 제2 부분(202) 사이에 일종의 단차(P)가 형성된다. 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 경계 부분에 전체적으로 배리어 영역(36)이 위치하고, 제2 부분(202)이 배리어 영역(36)에 대응하여 위치한다.
배리어 영역(36)은 제1 및 제2 도전형 영역(32, 34) 사이에서 이들의 션트를 방지하는 역할을 한다. 그러나 반도체 기판(10)의 캐리어, 특히, 다수 캐리어(예를 들어, 반도체 기판(10)가 n형인 경우에 전자)가 터널링층(20)을 통하여 배리어 영역(36)으로 터널링되는 경우에는, 제1 도전형 영역(32)과 배리어 영역(36)의 경계면에서 터널링된 캐리어와 반도체 기판(10)과 반대되는 도전형을 가지는 제1 도전형 영역(32)의 캐리어, 특히, 다수 캐리어(예를 들어, 제1 도전형 영역(32)이 p형인 경우 정공)이 재결합될 수 있다. 그러면, 태양 전지(100)의 개방 전압을 저하시켜 효율을 저하시킬 수 있다.
본 실시예에서는 캐리어의 터널링이 필요하지 않은 배리어 영역(36)의 적어도 일부에 대응하는 터널링층(20)이 상대적으로 두꺼운 제2 두께(T2)를 가진다. 터널링층(20)의 두께가 증가되면 터널링층(20)을 통한 터널링 확률이 크게 저하되므로, 배리어 영역(36)의 적어도 일부에 대응하여 상대적으로 두꺼운 제2 두께(T2)를 가지는 제2 부분(202)을 위치시키는 것에 의하여 배리어 영역(36)으로 캐리어가 터널링되는 것을 크게 방지할 수 있다.
즉, 캐리어의 터널링이 요구되는 제1 및 제2 도전형 영역(32, 34)의 적어도 일부에 대응하는 부분에는 상대적으로 얇은 제1 부분(201)을 위치시키고 터널링 확률을 향상할 수 있다. 캐리어의 터널링이 필요하지 않은 배리어 영역(36)의 적어도 일부에 대응하는 부분에는 상대적으로 두꺼운 제2 부분(202)을 위치시켜 불필요한 터널링에 의한 재결합을 방지할 수 있다. 이에 의하여 태양 전지(100)의 특성을 향상하고 효율을 최대화할 수 있다.
제1 부분(201)의 제1 두께(T1)는 캐리어의 터널링이 충분하게 이루어지도록 하는 두께일 수 있다. 제2 부분(202)의 제2 두께(T2)는 제1 두께(T1)보다 두꺼워서 제1 부분(201)보다 터널링 확률을 낮출 수 있는 두께면 충분하다.
이때, 제1 부분(201)의 제1 두께(T1)는 제1 및 제2 도전형 영역(32, 34)의 두께보다 작을 수 있다. 제1 부분(201)은 캐리어의 터널링이 충분하게 이루어질 수 있도록 얇게 형성되고, 제1 및 제2 도전형 영역(32, 34)은 광전 변환이 충분하게 이루어질 수 있도록 일정한 두께를 가지기 때문이다.
그리고 제2 부분(202)의 제2 두께(T2)가 제1 및 제2 도전형 영역(32, 34)의 두께(T2)보다 작을 수 있다. 터널링은 아주 얇은 두께에서만 원활하게 이루어지므로 제2 부분(202)의 두께를 일정 수준 이상으로만 유지하면 되고, 제2 부분(202)의 두께를 지나치게 크게 하여도 터널링을 감소 및 방지하는 효과가 증가하지 않기 때문이다. 그리고 제2 부분(202)의 제2 두께(T2)가 제1 및 제2 도전형 영역(32, 34)보다 커지면, 이러한 구조의 터널링층(20)을 형성하는 것도 어려울 수 있고 이러한 구조의 터널링층(20) 위에 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)을 형성하는 것도 어려울 수 있다. 일 예로, 제1 및/또는 제2 도전형 영역(34)의 두께 : 제2 부분(202)의 제2 두께(T2)의 비율(T1:T2)이 1:0.005 내지 1:0.5일 수 있다. 상기 비율(T1:T2)이 1:0.005 미만이면 제2 부분(202)에 의한 효과가 충분하지 않을 수 있고, 1:0.5를 초과하면 터널링층(20)의 안정성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(202)이 제1 및/또는 제2 도전형 영역(34)보다 두꺼운 것도 가능하며, 상기 비율(T1:T2)도 다양한 값을 가질 수 있다.
또한, 제1 부분(201)의 제1 두께(T1)는 패시베이션막(24) 및/또는 절연층(40)의 두께보다 작을 수 있다. 제1 부분(201)은 캐리어의 터널링이 충분하게 이루어질 수 있도록 얇게 형성되고, 패시베이션막(24) 및/또는 절연층(40)은 패시베이션 특성, 절연 특성 등을 위하여 일정한 두께를 가지기 때문이다.
그리고 제2 부분(202)의 제2 두께(T2)가 패시베이션막(24) 및/또는 절연층(40)의 두께보다 작을 수 있다. 터널링은 아주 얇은 두께에서만 원활하게 이루어지므로 제2 부분(202)의 두께를 일정 수준 이상으로만 유지하면 되고, 제2 부분(202)의 두께를 지나치게 크게 하여도 터널링을 감소 및 방지하는 효과가 증가하지 않기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(202)이 패시베이션막(24) 및/또는 절연층(40)보다 두꺼운 것도 가능하며 그 외의 다양한 변형이 가능하다.
일 예로, 제1 두께(T1)가 0.5 내지 2nm이고, 제2 두께(T2)가 2nm 내지 100nm일 수 있다. 제1 두께(T1)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있고, 제1 두께(T1)가 2nm를 초과하면 터널링이 원할하게 일어나지 않을 수 있다. 좀더 효과적인 터널링을 위하여 제1 두께(T1)가 0.5nm 내지 1.5nm일 수 있다. 그리고 제2 두께(T2)가 2nm 미만이면 터널링을 방지 및 감소하는 효과가 충분하지 않을 수 있고, 제2 두께(T2)가 100nm를 초과하면 이러한 구조의 터널링층(20)을 형성하는 것이 어려울 수 있고 이러한 터널링층(20) 위에 도전형 영역(32, 34) 및 배리어 영역(36)을 형성하는 것이 어려울 수 있다. 터널링층(20), 도전형 영역(32, 34), 그리고 배리어 영역(36)의 형성을 쉽게 할 수 있도록 제2 두께(T2)를 2nm 내지 10nm로 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 두께(T1, T2)는 다양한 값을 가질 수 있다.
본 실시예에서 제1 부분(201)과 제2 부분(202)은 서로 동일한 공정에서 형성되어 일체화된 구조를 가지는 단일층으로 구성되어 동일한 물질을 포함할 수 있다. 또는, 제1 부분(201)과 제2 부분(202)이 서로 다른 공정에서 형성되어 서로 동일한 물질을 가지거나 서로 다른 물질을 가질 수도 있다. 이는 터널링층(20)의 제조 공정에 따라 달라질 수 있는데, 이에 대해서는 추후에 도 3a 내지 도 3i, 그리고 도 4a 및 도 4b를 참조하여 좀더 상세하게 설명한다.
터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 다. 예를 들어, 제1 부분(201) 및 제2 부분(202)이 각기 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물 중 적어도 하나를 포함하여, 서로 동일하거나 서로 다른 물질을 포함할 수 있다. 제1 및/또는 제2 부분(202)이 실리콘 산화물을 포함하면 계면 트랩 밀도(interface trap density, Dit)를 줄일 수 있고, 실리콘 질화물, 알루미늄 산화물 등을 포함하면 고정 전하에 의하여 형성되는 전계 효과를 활용할 수 있다.
특히, 제1 부분(201)이 실리콘 산화물을 포함할 수 있다. 이는 제2 부분(202)을 별도의 증착 등에 의하여 형성한 후에, 열적 산화(thermal oxide)에 의하여 반도체 기판(10)과 외부 산소가 화학적으로 반응하여 자연적으로 형성된 실리콘 산화물층을 제1 부분(201)으로 사용할 수 있기 때문이다. 그러면, 단순한 공정에 의하여 제1 부분(201)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(201, 202)이 각기 다양한 물질로 이루어질 수 있다.
상술한 바와 같은 터널링층(20)의 구조에 의하여, 제2 부분(202)에 인접한 배리어 영역(36)의 제1 면(S21)과 제1 부분(201)에 인접한 제1 및 제2 도전형 영역(32, 34)의 제1 면(S11) 사이에 단차(P)가 존재한다. 좀더 구체적으로는, 배리어 영역(36)의 제1 면(S21)보다 제1 및 제2 도전형 영역(32, 34)의 제1 면(S11)이 반도체 기판(10)을 향하여 돌출된 위치에 위치할 수 있다. 이는 터널링층(20)이 제1 및 제2 부분(201, 202)을 구비하기 때문이다.
그리고 본 실시예에서 배리어 영역(36)의 제1 면(S21)에 반대되는 배리어 영역(36)의 제2 면(S22)과 제1 및 제2 도전형 영역(32, 34)의 제1 면(S11)에 반대되는 제1 및 제2 도전형 영역(32, 34)의 제2 면(S12)이 연속적으로 형성될 수 있다. 이는 터널링층(20)을 덮는 반도체층(도 3e의 참조부호 30, 이하 동일)을 형성한 후에 도핑에 의하여 제1 및 제2 도전형 영역(32, 34)을 형성하고 도핑되지 않은 배리어 영역(36)으로 사용하기 때문이다. 이때, 배리어 영역(36)의 제2 면(S22)과 제1 및 제2 도전형 영역(32, 34)의 제2 면(S12)이 동일 평면 상에서 하나의 편평한 면을 구성하도록 형성될 수 있다. 이는 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)을 구성하는 반도체층(30)이 터널링층(20)보다 충분히 두껍게 형성되어 터널링층(20)과 인접하지 않은 배리어 영역(36)의 제2 면(S22)과 제1 및 제2 도전형 영역(32, 34)의 제2 면(S12)이 터널링층(20)의 단차(P)와 상관 없이 편평한 면으로 이루어질 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 터널링층(20)의 단차(P)에 의하여 배리어 영역(36)의 제2 면(S22)과 제1 및 제2 도전형 영역(32, 34)의 제2 면(S12) 사이에 단차 또는 굴곡이 형성될 수도 있다. 이러한 예에 대해서는 추후에 도 9를 참조하여 상세하게 설명한다.
그리고 본 실시예에서는 배리어 영역(36)의 측면(SS1)이 제2 부분(202)의 측면(SS2)이 동일 평면 상에 위치한다. 즉, 제2 부분(202)이 배리어 영역(36)과 동일한 형상, 동일한 폭 등을 가져 제2 부분(202)과 배리어 영역(36)이 서로 일치하는 위치에 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 부분(202)과 배리어 영역(36)의 측면이 서로 어긋나도록 위치할 수도 있다. 이에 대해서는 추후에 도 5 및 도 6을 참조하여 좀더 상세하게 설명한다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
이때, 터널링층(20)이 서로 다른 두께를 가지는 제1 부분(201)과 제2 부분(202)을 포함하여 캐리어의 터널링이 요구되는 부분에서의 터널링 확률을 높에 유지하면서도 캐리어의 터널링이 필요하지 않은 부분에서는 불필요한 터널링에 의한 재결합을 방지할 수 있다. 이에 의하여 태양 전지(100)의 특성을 향상하고 효율을 최대화할 수 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 3a 내지 도 3i를 참조하여 상세하게 설명한다. 도 3a 내지 도 3i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
일 예로, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다.
이어서, 도 3b 내지 도 3d에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(도 3d의 참조부호 20, 이하 동일)을 형성한다. 이를 좀더 구체적으로 설명한다.
먼저, 도 3b에 도시한 바와 같이, 터널링층(20)의 제2 부분(도 3c의 참조부호 202, 이하 동일)에 대응하는 제2 두께(도 1의 참조부호 T2, 이하 동일)를 가지는 터널링 형성층(202a)를 반도체 기판(10)의 후면에 전체적으로 형성한다. 터널링 형성층(202a)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링 형성층(202a)이 형성될 수 있다.
이어서, 도 3c에 도시한 바와 같이, 터널링 형성층(202a)을 패터닝하여 제2 부분(202)을 구성할 부분만을 남기고, 그 외의 부분은 전체적으로 제거한다. 이에 의하여 제2 두께(T2)를 가지는 제2 부분(202)만이 반도체 기판(10)의 후면에 위치하게 된다. 패터닝 방법으로는 알려진 다양한 방법, 예를 들어, 식각 페이스트, 포토 리소그라피를 이용한 식각, 레이저 등의 방법이 적용될 수 있다. 그리고 본 실시예에서는 터널링 형성층(202a)을 전체적으로 형성한 후에 이를 패터닝하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 마스크 또는 마스크층 등을 이용하여 제2 부분(202)에 해당하는 부분에만 터널링 형성층(202a)을 형성하여 이를 그대로 제2 부분(202)으로 이용할 수도 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 3d에 도시한 바와 같이, 제2 부분(202)이 형성되지 않은 부분에 제1 부분(201)을 형성한다. 일 예로, 반도체 기판(10)을 일정한 온도로 열처리하면 열적 산화에 의하여 반도체 기판(10)의 반도체 물질(예를 들어, 실리콘)과 외부의 산소가 화학적으로 반응하여 반도체 기판(10)의 표면(즉, 제2 부분(201)이 형성되지 않은 반도체 기판(10)의 후면)에 실리콘 산화물층이 형성될 수 있는데, 이러한 실리콘 산화물층이 제1 부분(201)을 구성할 수 있다. 이와 같이 열적 산화에 의하여 제1 부분(201)을 형성하면, 마스크, 패터닝 등을 사용하지 않는 단순한 공정에 의하여 제2 부분(202)이 위치하지 않는 부분에 전체적으로 얇은 두께를 가지는 제1 부분(201)을 형성할 수 있다.
이 경우에는 제1 부분(201)과 제2 부분(202)이 서로 다른 공정에 의하여 형성되므로, 제1 부분(201)과 제2 부분(202)이 서로 동일한 물질을 가질 수도 있고 서로 다른 물질을 가질 수도 있다.
제1 및 제2 부분(201, 202)을 가지는 터널링층(20)은 상술한 방법 이외의 다양한 방법에 의하여 형성될 수 있다. 변형예로, 도 4a에 도시한 바와 같이 제2 두께(T2)를 가지는 터널링 형성층(202a)을 반도체 기판(10)의 후면에 전체적으로 형성한다. 그 후에, 도 4b에 도시한 바와 같이 제1 부분(201)에 해당하는 부분을 제1 두께(도 1의 참조부호 T1, 이하 동일)를 가질 때가지 식각하여 제1 두께(T1)를 가지는 제1 부분(201)을 형성할 수 있다. 이는 마스크 또는 마스크층을 이용하여 제2 부분(202)에 해당하는 부분이 식각되지 않도록 하면서, 제1 부분(201)에 해당하는 부분의 식각 속도(etching rate)를 조절하는 것에 의하여 구현될 수 있다. 이에 따라 단순한 공정에 의하여 제1 및 제2 부분(201, 202)을 구비하는 터널링층(20)을 형성할 수도 있다. 이 경우에는 제1 및 제2 부분(201, 202)이 동일한 터널링 형성층(202a)으로 구성되므로 제1 및 제2 부분(201, 202)이 서로 동일한 물질을 포함하며 일체의 구조를 가지는 단일층을 구성할 수 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 3e 및 도 3f에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 3e에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.
이어서, 도 3f에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니며 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 그리고 배리어 영역(36)을 형성하지 않는 등과 같은 다양한 변형이 가능하다.
이어서, 도 3g에 도시한 바와 같이, 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 전면 전계 영역(130)은 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수 있다. 또한, 전면 전계 영역(130)이 별도로 형성되지 않는 것도 가능하다.
이어서, 도 3h에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(24) 및 반사 방지막(26)을 차례로 형성하고, 반도체 기판(10)의 후면에 절연층(40)을 형성한다. 즉, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 절연층(40)을 형성한다. 패시베이션막(24), 반사 방지막(26) 및 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 절연층(40)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 3i에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일례로, 절연층(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 제1 및 제2 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. 다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면 제1 및 제2 부분(201, 202)을 구비하는 터널링층(20)을 단순한 공정에 의하여 제조하여 태양 전지(100)의 효율 및 생산성을 함께 향상할 수 있다.
이하, 도 5 내지 도 9를 참조하여 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5를 참조하면, 본 실시예에서는 제2 부분(202)의 측면(SS2)이 배리어 영역(36)의 측면(SS1)과 서로 어긋나게 위치할 수 있다. 이때, 제2 부분(202)의 양쪽 측면(SS2)이 모두 배리어 영역(36)의 양쪽 측면(SS1)에 어긋날 수 있다. 또는, 제2 부분(202)의 양쪽 측면(SS2) 중 어느 하나의 측면(SS2)이 배리어 영역(36)의 하나의 측면(SS1)과 일치하고, 제2 부분(202)의 다른 측면(SS2)이 배리어 영역(36)의 다른 측면(SS2)와 어긋날 수도 있다.
배리어 영역(36)과 제2 부분(202)의 폭을 서로 다르게 형성하여 이들의 측면(SS1, SS2)이 서로 어긋날 수도 있고, 배리어 영역(36)과 제2 부분(202)의 폭을 서로 같게 한 경우에도 의도적으로 또는 공정 오차 등에 의하여 이들의 측면(SS1, SS2)이 서로 어긋날 수도 있다.
본 실시예에서는 제2 부분(202)이 제1 도전형 영역(32)에 걸쳐서 형성되는 것을 예시하였다. 좀더 상세하게는, 제2 부분(202)의 일부가 상기 반도체 기판(10)과 배리어 영역(36) 사이에 위치하고, 제2 부분(202)의 일부가 반도체 기판(10)과 제1 도전형 영역(32) 사이에 위치할 수 있다.
이때, 도 5에 도시한 바와 같이, 반도체 기판(10)과 배리어 영역(36) 사이에서 제2 부분(202)이 반도체 기판(10)과 배리어 영역(36) 사이에 부분적으로 위치할 수 있다. 이때, 제2 부분(202)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 경계 부분을 구성하는 배리어 영역(36)에서 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 가상의 중심선(CL)을 포함하도록 위치할 수 있다. 즉, 반도체 기판(10)과 배리어 영역(36) 사이에 위치한 제2 부분(202)의 폭(W4)이 배리어 영역(36)의 폭(W3)이 50% 이상일 수 있다. 이에 의하여 제1 도전형 영역(32)에 인접한 배리어 영역(36) 쪽으로의 캐리어의 터널링을 방지할 수 있다. 도면에 도시된 것과 달리, 제2 부분(202)은 반도체 기판(10)과 배리어 영역(36) 사이에서 반도체 기판(10)과 배리어 영역(36) 사이에 전체적으로 위치할 수도 있다.
이와 같이 제2 부분(202)이 제1 도전형 영역(32) 쪽에만 걸쳐져서 형성되면(즉, 제2 부분(202)이 제1 도전형 영역(32) 쪽으로 치우쳐서 형성되면), 반도체 기판(10)의 다수 캐리어가 배리어 영역(36)으로 터널링되어 제1 도전형 영역(32)의 다수 캐리어와 결합하여 발생할 수 있는 재결합을 효과적으로 방지할 수 있다. 반도체 기판(10)의 다수 캐리어가 배리어 영역(36)으로 터널링되어 제2 도전형 영역(34) 쪽으로 이동하여도 태양 전지(100)의 특성이 저하되지는 않으므로, 제2 부분(202)이 제2 도전형 영역(34)까지 걸쳐서 형성되지 않아도 된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라서는 제2 부분(202)이 제1 도전형 영역(32)이 아닌 제2 도전형 영역(34)에 걸쳐서 형성되는 것도 가능하다.
또 다른 실시예로, 도 6에 도시한 바와 같이, 제2 부분(202)이 제1 및 제2 도전형 영역(32, 34)에 모두 걸쳐서 형성될 수 있다. 그러면, 제2 부분(202)은 반도체 기판(10)과 배리어 영역(36) 사이에 형성되는 부분과, 제1 도전형 영역(32)과 반도체 기판(10) 사이에 부분적으로 위치하는 부분과, 제2 도전형 영역(34)과 반도체 기판(10) 사이에 부분적으로 위치하는 부분을 포함할 수 있다.
이와 같이 제2 부분(202)의 폭(W6)을 배리어 영역(36)의 폭(W5)보다 크게 하면, 공정 오차 등이 발생하여도 배리어 영역(36)에 대응하는 부분에 전체적으로 제2 부분(202)이 위치하도록 하여 배리어 영역(36)으로의 터널링을 효과적으로 방지할 수 있다.
여기서, 배리어 영역(36)의 폭(T5) : 제2 부분(202)의 폭(T6)의 비율(W5:W6)이 1:1.1 내지 1:2.5일 수 있다. 상기 비율(W5:W6)이 1:1.1 미만이면 공정 오차 등이 발생할 경우에 제2 부분(202)이 배리어 영역(36) 전체에 대응하기 어려울 수 있고, 상기 비율(W5:W6)이 1:2.5를 초과하면 제2 부분(202)의 폭(W6)이 지나치게 커져 제1 및 제2 도전형 영역(32, 34)으로의 터널링을 방해할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 비율(W5:W6)이 다양한 값을 가질 수 있다.
본 실시예에서 제2 부분(202)의 가상의 중심선과 배리어 영역(36)의 중심선이 서로 일치하여 제2 부분(202)이 배리어 영역(36)에 대하여 대칭적으로 위치할 수 있다. 그러면, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(202)의 부분과 제2 도전형 영역(34) 쪽에 위치한 제2 부분(202)의 부분의 폭이 동일할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 부분(202)이 제1 도전형 영역(32) 쪽으로 치우쳐서 형성되어, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(202)의 부분의 폭이 제2 도전형 영역(34) 쪽에 위치한 제2 부분(202)의 부분의 폭보다 클 수 있다. 이에 의하면 제1 도전형 영역(32)고 배리어 영역(36) 사이에서 발생할 수 있는 재결합을 좀더 효과적으로 방지할 수 있다. 또는, 제2 부분(202)이 제2 도전형 영역(34) 쪽으로 치우쳐서 형성되어, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(202)의 부분의 폭이 제2 도전형 영역(34) 쪽에 위치한 제2 부분(202)의 부분의 폭보다 작을 수 있다. 그 외의 다양한 변형이 가능하다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이고, 도 8은 도 7에 도시한 태양 전지의 부분 후면 평면도이다.
도 7 및 도 8을 참조하면, 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 경계 부분에서 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하여 위치하는 부분이 적어도 일부 존재한다. 즉, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 경계 부분은 배리어 영역(36)이 존재하는 제1 경계부(B1)과, 배리어 영역(36)이 존재하지 않고 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하여 위치하는 제2 경계부(또는 접촉 경계부)(B2)을 구비한다.
이와 같이 배리어 영역(36)이 존재하지 않고 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 제2 경계부(B2)이 존재하게 되면, 제2 경계부(B2)이 전류가 빠르게 흘러나갈 수 있는 통로를 제공하여 열이 국부적인 부분에서 집중되어 문제가 되는 것을 방지할 수 있다. 이에 의하여 태양 전지(100)에서 발생할 수 있는 열에 의한 문제를 최소화할 수 있다. 그러나, 제2 경계부(B2)의 비율이 너무 크면 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서의 션트에 의한 문제가 커질 수 있으므로, 이러한 부분의 비율이 50% 미만(일 예로, 10% 이하)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 이러한 부분의 비율 등은 다양하게 변화될 수 있다.
제1 경계부(B1)과 제2 부분(202)의 위치 관계는 상술한 실시예들에서 설명한 바와 같으므로 이에 대한 상세한 설명을 생략한다. 제2 경계부(B2)에서는 제1 도전형 영역(32)과 제2 도전형 영역(34)의 접촉면(CS)이 제2 부분(202) 위에 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
도 9은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 9를 참조하면, 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(36)이 위치하는 반도체층이 터널링층(20)의 굴곡에 따라 굴곡을 가지도록 형성될 수 있다.
좀더 구체적으로는, 제2 부분(202) 위에 위치하는 배리어 영역(36)의 제1 면(S21)보다 제1 부분(201) 위에 위치하는 제1 및 제2 도전형 영역(32, 34)의 제1 면(S11)이 반도체 기판(10)을 향하여 돌출된 위치에 위치할 수 있다. 그리고 제1 면(S21)과 반대되는 배리어 영역(36)에서 제2 면(S22)과 제1 면(S11)에 반대되는 제1 및 제2 도전형 영역(32, 34)의 제2 면(S12)이 단차를 가질 수 있다. 이에 따라 제2 부분(202) 위에 위치하는 배리어 영역(36)의 제2 면(S22)보다 제1 부분(201) 위에 위치하는 제1 및 제2 도전형 영역(32, 34)의 제2 면(S12)이 반도체 기판(10)을 향하여 돌출된 위치에 위치할 수 있다.
도 9에서는 제2 부분(202)과 배리어 영역(36)이 도 1에 도시한 바와 같은 배치를 가지는 것을 예시하여 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
201: 제1 부분
202: 제2 부분
32: 제1 도전형 영역
34: 제2 도전형 영역
40: 절연층
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 위치하는 터널링층;
    상기 터널링층 위에 위치하며 제1 도전형을 가지는 제1 도전형 영역;
    상기 터널링층 위에 위치하며 제2 도전형을 가지는 제2 도전형 영역; 및
    상기 제1 및 제2 도전형 영역에 각기 연결되는 제1 및 제2 전극
    을 포함하고,
    상기 터널링층은, 상기 제1 및 제2 도전형 영역의 적어도 일부에 대응하도록 위치하며 제1 두께를 가지는 제1 부분과, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 경계 부분에 적어도 일부가 위치하며 상기 제1 두께보다 큰 제2 두께를 가지는 제2 부분을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 터널링층 위에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 상기 경계 부분의 적어도 일부에 위치하는 배리어 영역을 포함하고,
    상기 제2 부분이 상기 배리어 영역의 적어도 일부에 대응하여 위치하는 태양 전지.
  3. 제2항에 있어서,
    상기 제2 부분 위에 위치하는 상기 배리어 영역의 제1 면과 상기 제1 부분 위에 위치하는 상기 제1 및 제2 도전형 영역의 제1 면 사이에 단차가 존재하는 태양 전지.
  4. 제3항에 있어서,
    상기 배리어 영역의 제1 면보다 상기 제1 및 제2 도전형 영역의 제1 면이 상기 반도체 기판을 향하여 돌출된 위치에 위치하는 태양 전지.
  5. 제4항에 있어서,
    상기 배리어 영역의 제1 면에 반대되는 상기 배리어 영역의 제2 면과 상기 제1 및 제2 도전형 영역의 제1 면에 반대되는 상기 제1 및 제2 도전형 영역의 제2 면이 동일 평면 상에 위치하거나 단차를 가지는 태양 전지.
  6. 제2항에 있어서,
    상기 배리어 영역의 측면과 상기 제2 부분의 측면이 동일 평면 상에 위치하는 태양 전지.
  7. 제2항에 있어서,
    상기 배리어 영역의 측면과 상기 제2 부분의 측면이 서로 어긋난 위치에 위치하는 태양 전지.
  8. 제7항에 있어서,
    상기 제2 부분의 일부가 상기 제1 및 제2 도전형 영역 중 적어도 하나에 걸쳐서 형성되는 태양 전지.
  9. 제8항에 있어서,
    상기 반도체 기판이 상기 제2 도전형을 가지는 베이스 영역을 포함하고,
    상기 제2 부분이 상기 제1 도전형 영역 쪽으로 치우쳐서 형성되어, 상기 제2 부분이 상기 반도체 기판과 상기 배리어 영역 사이에 위치하는 부분과, 상기 반도체 기판과 상기 제1 도전형 영역 사이에 위치하는 부분을 포함하는 태양 전지.
  10. 제8항에 있어서,
    상기 제1 및 제2 도전형 영역 중 적어도 하나에 걸쳐서 형성되는 상기 제2 부분의 일부의 폭이 상기 배리어 영역의 폭의 50% 이상인 태양 전지.
  11. 제9항에 있어서,
    상기 제1 도전형이 p형을 가지고,
    상기 제2 도전형이 n형을 가지는 태양 전지.
  12. 제8항에 있어서,
    상기 제2 부분은, 상기 반도체 기판과 상기 배리어 영역 사이에 위치하는 부분과, 상기 반도체 기판과 상기 제1 도전형 영역 사이에 위치하는 부분과, 상기 반도체 기판과 상기 제2 도전형 영역 사이에 위치하는 부분을 포함하는 태양 전지.
  13. 제12항에 있어서,
    상기 배리어 영역의 폭 : 상기 제2 부분의 폭의 비율이 1:1.1 내지 1:2.5인 태양 전지.
  14. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 상기 경계 부분은, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 서로 접촉하는 접촉 경계부를 적어도 부분적으로 포함하는 태양 전지.
  15. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역의 접촉면이 상기 제2 부분 위에 위치하는 태양 전지.
  16. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 상기 경계 부분은, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 배리어 영역이 위치하는 제1 경계부와, 상기 제1 도전형 영역과 상기 제2 도전형 영역이 접촉하는 제2 경계부를 포함하는 태양 전지.
  17. 제1항에 있어서,
    상기 제1 부분 및 상기 제2 부분이 서로 동일한 물질을 가지거나, 서로 다른 물질을 가지는 태양 전지.
  18. 제1항에 있어서,
    상기 제1 부분이 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물 중 적어도 하나를 포함하고,
    상기 제2 부분이 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물 중 적어도 하나를 포함하는 태양 전지.
  19. 제1항에 있어서,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역 위에 위치하는 절연층; 및
    상기 반도체 기판의 다른 일면에 위치하는 패시베이션막
    을 더 포함하고,
    상기 제2 두께는 상기 제1 및 제2 도전형 영역, 상기 절연층 및 상기 패시베이션막의 두께보다 작은 태양 전지.
  20. 제1항에 있어서,
    상기 제1 두께가 0.5 내지 5nm이고,
    상기 제2 두께가 2nm 내지 100nm인 태양 전지.
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