KR20150109745A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체층 위에 위치하는 터널링층; 상기 터널링층 위에서 동일 평면 상에 위치하고, 상기 반도체 기판과 다른 결정 구조를 가지며, 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역; 상기 도전형 영역에 연결되며, 반도체 물질과 금속을 포함하는 컨택부; 및 상기 컨택부에 연결되는 전극을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체층 위에 위치하는 터널링층; 상기 터널링층 위에서 동일 평면 상에 위치하고, 상기 반도체 기판과 다른 결정 구조를 가지며, 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역; 상기 도전형 영역에 연결되며, 반도체 물질과 금속을 포함하는 컨택부; 및 상기 컨택부에 연결되는 전극을 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 위에서 동일 평면 상에 위치하고, 상기 반도체 기판과 다른 결정 구조를 가지며, 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계; 상기 도전형 영역에 연결되며, 반도체 물질과 금속을 포함하는 컨택부를 형성하는 단계; 및 상기 컨택부에 연결되는 전극을 형성하는 단계를 포함한다.
본 실시예에 따른 태양 전지는, 전극이 금속과 반도체 물질을 포함하는 컨택부를 사이에 두고 도전형 영역에 연결된다. 이에 의하여 도전형 영역과 전극의 접촉 저항 등의 특성을 향상할 수 있으며, 컨택부를 자기 정렬에 의하여 형성하여 도전형 영역과 전극을 쉽게 연결할 수 있다. 또한, 진성 반도체층 또는 컨택부가 도전형 영역을 보호하고 도전형 영역을 패시베이션할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다.
본 실시예에 따른 태양 전지의 제조 방법은, 우수한 효율을 가지는 태양 전지를 간단한 공정에 의하여 형성할 수 있다. 또한, 절연층에 개구부를 형성할 때, 그리고 전극을 형성할 때 진성 반도체층에 의하여 도전형 영역을 보호할 수 있다.
도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10) 위에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되며 반도체 물질과 금속을 포함하는 컨택부(392, 394)와, 컨택부(392, 394)에 연결되는 전극(42, 44)을 포함할 수 있다. 태양 전지(100)는 도전형 영역(32, 34) 위에 컨택부(392)와 동일 평면 상에 위치하는 진성 반도체층(38)을 더 포함할 수 있다. 컨택부(392, 394)의 반도체 물질은 도전형 영역(32, 34) 또는 진성 반도체층(38)의 반도체 물질과 동일할 수 있다.
여기서, 도전형 영역(32, 34)은 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 컨택부(392, 394)는 제1 도전형 영역(32)에 연결되는 제1 컨택부(392)와 제2 도전형 영역(34)에 연결되는 제2 컨택부(394)를 포함할 수 있고, 전극(42, 44)은 제1 컨택부(392)를 통하여 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 컨택부(394)를 통하여 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 태양 전지(100)는 터널링층(20), 패시베이션막(24), 반사 방지막(26), 절연층(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 베이스 영역(110)이 단결정 실리콘으로 구성되면, 태양 전지(100)가 단결정 실리콘 태양 전지를 구성하게 된다. 이와 같이 단결정 반도체를 가지는 태양 전지(100)는 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하므로 전기적 특성이 우수하다.
제2 도전형 도펀트는 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에서 반도체 기판(10)과 도전형 영역(32, 34) 사이에 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 광전 변환에 의하여 생성된 캐리어가 터널링 효과에 의하여 원활하게 전달되도록 한다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면의 계면 특성을 전체적으로 향상할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 절연층(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T1)가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께(T1)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T1)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.5nm 내지 5nm, 좀더 구체적으로는 1nm 내지 4nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 도전형 영역(32, 34)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)이 동일 평면 상에서 형성되며 실질적으로 동일한 두께를 가지며 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. 또는, 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. 또한, 배리어 영역(36)이 반드시 구비되어야 하는 것은 아니며, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 전체적으로 접촉하여 형성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
그리고 도전형 영역(32, 34) 위에 컨택부(392, 394)가 위치하고, 컨택부(392, 394) 위에 컨택부(392, 394)를 통하여 도전형 영역(32, 34)에 연결되는 전극(42, 44)이 위치할 수 있다. 본 실시예에서는 컨택부(392, 394)의 적어도 일부와 동일 평면 상에 위치하는 진성 반도체층(38)을 더 포함할 수 있다. 그리고 진성 반도체층(38) 및 컨택부(392, 394)가 구성하는 층 위에 절연층(40)이 위치할 수 있다. 절연층(40)에는 컨택부(392, 394) 및 전극(42, 44)에 대응하는 위치에 개구부(402, 404)를 구비할 수 있다.
앞서 설명한 바와 같이, 도전형 영역(32, 34)은 터널링층(20) 위에서 동일 평면 상에 위치하는 제1 도전형 영역(32)과 제2 도전형 영역(34)을 포함할 수 있다. 이에 따라 컨택부(392, 394)는 제1 도전형 영역(32)에 연결(일 예로, 접촉)하는 제1 컨택부(392)와 제2 도전형 영역(34)에 연결(일 예로, 접촉)하는 제2 컨택부(394)를 포함할 수 있다. 전극(42, 44)은, 제1 컨택부(392)를 통하여 제1 도전형 영역(32)에 연결되는 제1 전극(42)과, 제2 컨택부(394)를 통하여 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 절연층(40)의 개구부(402, 404)는, 제1 컨택부(392) 및 제1 전극(42)에 대응하는 위치에 형성되는 제1 개구부(402)와, 제2 컨택부(394) 및 제2 전극(44)에 대응하는 위치에 형성되는 제2 개구부(404)를 포함할 수 있다.
제1 도전형 영역(32)과 제1 전극(42) 사이에 위치하는 제1 컨택부(392)는 절연층(40)의 제1 개구부(402)에 대응하는 위치에 형성될 수 있다. 이와 유사하게, 제2 도전형 영역(34)과 제1 전극(44) 사이에 위치하는 제2 컨택부(394)는 절연층(40)의 제2 개구부(404)에 대응하는 위치에 형성될 수 있다. 이는 절연층(40)을 마스크로 하여 절연층(40)의 제1 및 제2 개구부(402, 404)에 대응하는 진성 반도체층(38)의 일부 영역에 금속을 확산시켜 제1 및 제2 컨택부(392, 394)를 형성하였기 때문이다. 제1 및 제2 컨택부(392, 394)의 평면 형상은 도 2 등을 참조하여 추후에 상세하게 설명하고, 이들을 형성하는 방법은 제조 방법에서 상세하게 설명한다.
이와 같이 제1 및 제2 컨택부(392, 394)는 진성 반도체층(38)의 일부 영역에서 진성 반도체층(38)의 두께 방향으로 금속을 확산시켜 형성된다. 이에 따라 제1 및 제2 컨택부(392, 394)는 제1 및 제2 도전형 영역(32, 34)에 연결될 수 있도록 적어도 진성 반도체층(38)을 관통하여 형성될 수 있다. 제1 및 제2 컨택부(392, 394)가 진성 반도체층(38)만을 관통하여 형성되는 경우에는 제1 및 제2 컨택부(392, 394)의 전체가 진성 반도체층(38)과 동일 평면 상에 위치하게 되고, 제1 및 제2 컨택부(392, 394)가 도전형 영역(32, 34)에 인접하여 위치하게 된다. 그리고 제1 및 제2 컨택부(392, 394)는 진성 반도체층(38)을 구성하는 반도체 물질(일 예로, 실리콘)과 금속을 함께 포함하게 된다.
이때, 제1 및 제2 컨택부(392, 394)를 형성하기 위한 금속이 진성 반도체층(38) 뿐만 아니라 제1 및 제2 도전형 영역(32, 34)까지 확산되면, 제1 및 제2 컨택부(392, 394)가 제1 및 제2 도전형 영역(32, 34)의 내부까지 돌출되어 형성될 수 있다. 그러면, 제1 및 제2 컨택부(392, 394)의 일부는 진성 반도체층(38)과 동일 평면 상에 위치하게 되고, 다른 일부는 제1 및 제2 도전형 영역(32, 34)의 내부까지 돌출되어 위치할 수 있다. 그러면, 제1 및 제2 컨택부(392, 394)는 진성 반도체층(38) 및/또는 제1 및 제2 도전형 영역(32, 34)을 구성하는 반도체 물질(일 예로, 실리콘)과 금속을 함께 포함하게 된다.
이와 같이 제1 및 제2 컨택부(392, 394)의 두께는 진성 반도체층(38)과 같거나 이보다 클 수 있다. 이에 의하여 컨택부(392, 394)가 안정적으로 도전형 영역(32, 34)과 전극(42, 44)을 연결할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 진성 반도체층(38)을 별도로 형성하지 않고, 도전형 영역(32, 34)의 일부 영역에 금속을 확산시켜서 제1 및 제2 컨택부(392, 394)를 형성할 수도 있다. 이 경우에는 제1 및 제2 컨택부(392, 394)가 제1 및 제2 도전형 영역(32, 34) 내부로 돌출되어 형성되고, 도전형 영역(32, 34)의 반도체 물질(일 예로, 실리콘)과 금속을 함께 포함하게 된다.
이와 같이 확산에 의하여 형성되는 제1 및 제2 컨택부(392, 394)는 각기 진성 반도체층(38)(또는 도전형 영역(32, 34))에서 반도체 기판(10)과 멀리 떨어져 있는 면(도면의 하면)으로부터 반도체 기판(10)의 내부를 향하여 돌출되는 형상으로 형성될 수 있다. 일 예로, 반도체 기판(10)의 내부를 향하여 볼록하게 돌출되어 면적이 점진적으로 줄어드는 라운드진 단면 형상을 가질 수 있다. 이는 일정한 확산 거리를 가지면서 제1 및 제2 컨택부(392, 394)가 형성되었기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 컨택부(392, 394)의 형상이 다른 형상을 가질 수도 있다.
제1 및 제2 컨택부(392, 394)의 반도체 물질과 금속이 화학적으로 결합하여 화합물(예를 들어, 금속 실리사이드)을 구성할 수 있다. 이때, 제1 및 제2 컨택부(392, 394)를 형성하기 위하여 확산되는 금속으로는 다양한 금속이 사용될 수 있는데, 일 예로, 니켈, 텅스텐, 코발트, 알루미늄, 티타늄, 탄탈륨 등을 사용할 수 있다. 이에 따라 제1 및 제2 컨택부(392, 394)가 니켈 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 알루미늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있다. 이러한 금속 실리사이드는 우수한 전기적 특성을 가져 도전형 영역(32, 34)과 전극(42, 44) 사이의 접촉 저항을 최소화할 수 있다. 그리고 금속 실리사이드 형성 시 사용되는 금속의 양보다 실리콘의 양이 더 크므로 금속 실리사이드 형성 시 부피 팽창이 발생하므로 컨택부(392, 394)가 쉽게 도전형 영역(32, 34)에 연결될 수 있다. 예를 들어, 금속이 티타늄인 경우에 금속 : 실리콘의 사용량의 부피비는 1:2.27, 금속이 코발트인 경우에 금속 : 실리콘의 사용량의 부피비는 1:1.82, 금속이 니켈인 경우에 금속 : 실리콘의 사용량의 부피비는 1:1.83, 금속이 탄탈륨인 경우에 금속 : 실리콘의 사용량의 부피비는 1:2.21배이다. 이와 같이 금속 실리사이드 형성 시 금속 : 실리콘의 사용량의 부피비가 1:1.5 이상(일 예로, 1:2 내지 1:3)이므로 컨택부(392, 394)가 쉽게 도전형 영역(32, 34)에 연결될 수 있다.
특히, 컨택부(392, 394)가 니켈 실리사이드를 포함하게 되면, 도전형 영역(32, 34)을 구성하는 실리콘과의 접촉 저항이 매우 작고 낮은 열 응력을 가져 열적 안정성이 우수하며 접촉력이 우수할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 컨택부(392, 394)가 반도체 물질이 뭉쳐서 형성되는 부분과 금속이 뭉쳐서 형성되는 부분이 따로 위치하는 것도 가능하다. 예를 들어, 제1 및 제2 컨택부(392, 394)에서 반도체 물질의 함량이 더 많은 경우에는 반도체 물질이 매트릭스를 형성하고 금속이 반도체 물질의 매트릭스 내에 뭉쳐서 형성될 수도 있고, 금속의 함량이 더 많은 경우에는 금속이 매트릭스를 형성하고 반도체 물질이 금속의 매트릭스 내에서 뭉쳐서 형성될 수도 있다. 또는, 제1 및 제2 컨택부(392, 394)가 금속간 화합물로 구성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
진성 반도체층(38)은 적어도 제1 및 제2 컨택부(392, 394)의 일부와 동일 평면 상에 위치하며 제1 및 제2 컨택부(392, 394)가 형성되지 않은 부분을 전체적으로 채우면서 형성될 수 있다. 이에 의하여 진성 반도체층(38)의 측면이 제1 및 제2 컨택부(392, 394)의 측면과 인접 또는 접촉할 수 있다. 이는 앞서 설명한 바와 같이 진성 반도체층(38)의 일부 영역에 금속을 확산시켜 제1 및 제2 컨택부(392, 394)을 형성하였기 때문이다.
진성 반도체층(38)은 제1 및 제2 컨택부(392, 394)를 구성하는 반도체 물질을 제공하는 역할을 할 수 있으며, 제1 및 제2 컨택부(392, 394)를 형성한 이후에는 제1 및 제2 컨택부(392, 394)가 위치하지 않은 부분에서 잔류하여 제1 및 제2 컨택부(392, 394)가 불필요하게 전기적으로 단락되는 것을 방지할 수 있다.
이를 위하여 진성 반도체층(38)은 n형 또는 p형과 같은 도전형을 가지지 않는 진성(intrinsic)을 가질 수 있고, 제1 및 제2 컨택부(392, 394)를 구성하는 반도체 물질을 포함할 수 있다. 이와 같이, 진성 반도체층(38)은 진성 반도체 물질을 포함할 수 있다.
일 예로, 진성 반도체층(38)은 도전형 영역(32, 34)과 동일한 결정 구조를 가지며 동일한 물질을 가지는 반도체(예를 들어, 미세 결정 반도체, 다결정 반도체, 도는 비정질 반도체, 특히, 미세 결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘)를 포함할 수 있다. 이와 같이 진성 반도체층(38)이 도전형 영역(32, 34)을 구성하는 반도체와 동일한 결정 구조 및 동일한 물질을 가지면, 이종 물질을 사용할 때 발생할 수 있는 문제를 최소화할 수 있다. 또한, 진성 반도체층(38)이 실리콘을 포함하면 금속과의 화학 반응을 통하여 우수한 특성을 가지는 금속 실리사이드 화합물로 구성되는 제1 및 제2 컨택부(392, 394)를 형성할 수 있어 제1 및 제2 전극(42, 44)과의 연결 특성을 좀더 향상할 수 있다. 그리고 진성 반도체층(38)은 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 및 도전형 영역(32, 34) 위)에서 반도체 기판(10)과 별개로 형성되므로, 도전형 영역(32, 34)과 반도체 기판(10)과 다른 결정 구조를 가져야 쉽게 형성될 수 있다.
또한, 진성 반도체층(38)은 제조 공정 중에 절연층(40)에 개구부(402, 404)를 형성할 때 발생할 수 있는 도전형 영역(32, 34)의 손상을 방지하는 역할을 한다. 즉, 개구부(402, 404)를 형성하기 전에 절연층(40)과 도전형 영역(32, 34) 사이에 진성 반도체층(38)이 위치하게 되면, 진성 반도체층(38)이 도전형 영역(32, 34)을 보호하여 도전형 영역(32, 34)의 손상을 방지할 수 있다. 이와 달리 진성 반도체층(38)이 존재하지 않으면, 식각 등에 의하여 절연층(40)을 관통하도록 절연층(40)의 일부분을 제거하여 개구부(402, 404)를 형성할 때, 식각 공정에 의하여 절연층(40)의 아래에 위치하는 도전형 영역(32, 34)의 일부가 제거 또는 손상되어 도전형 영역(32, 34)의 특성이 저하될 수 있다. 이와 같이 도전형 영역(32, 34)에 손상이 발생하면 태양 전지(100)의 특성 및 효율이 저하된다. 이에 따라 본 실시예에서는 도전형 영역(32, 34)과 절연층(40) 사이에 진성 반도체층(38)을 위치시켜 절연층(40)을 제거하는 물질, 물체 등에 의하여 도전형 영역(32, 34)이 손상되는 것을 방지할 수 있다.
이에 따라 개구부(402, 404)의 형성 시 발생할 수 있는 식각 흔적이 진성 반도체층(38)의 일면(좀더 정확하게는, 최종 태양 전지(100) 구조에서는 제1 및 제2 컨택부(392, 394)에서 전극(42, 44)과 접촉되는 면)에 형성될 수 있다. 식각 흔적은 다양한 식각 방법에 의하여 형성되어 다양한 형상, 특성 등을 가지는 흔적을 의미한다. 이러한 식각 흔적은 다양한 방법에 의하여 식각 흔적으로 판단될 수 있다.
일 예로, 본 실시예에서 개구부(402, 404)는 레이저 식각(laser ablation)에 의하여 형성될 수 있는데, 이에 따라 진성 반도체층(38)(또는 컨택부(392, 394))에 레이저 식각 흔적이 위치할 수 있다. 레이저 식각 시에 진성 반도체층(38)이 제거되지 않는 조건에서 공정을 수행하게 되지만, 공정 오차 등에 의하여 진성 반도체층(38)의 일면에 레이저 식각 흔적이 위치하고 컨택부(392, 394)를 형성하고 난 후에는 컨택부(392, 394)에 레이저 식각 흔적이 위치할 수 있다. 레이저 식각 시에 절연층(40)의 일부를 녹여서 개구부(402, 404)를 형성하므로, 레이저 식각 흔적은 녹았다가 다시 응고된 흔적일 수도 있고, 진성 반도체층(38)(최종 구조에서는 컨택부(392, 394))의 상면쪽 일부가 터졌다가 응고된 흔적일 수도 있다. 또는, 도면에 도시한 바와 같이, 레이저 식각 시 진성 반도체층(38)(최종 구조에서는 컨택부(392, 394))의 표면쪽 일부가 제거되어 진성 반도체층(38)(최종 구조에서는 컨택부(392, 394))에 도전형 영역(32, 34) 쪽으로 움푹 패인 오목부(R)가 형성될 수 있는데, 이러한 오목부(R)를 레이저 식각 흔적으로 볼 수도 있다. 오목부(R)는 진성 반도체층(38)의 두께의 10% 내지 20%의 높이를 가지면서 형성될 수 있다. 즉, 최종 구조에서 오목부(R)가 형성된 컨택부(392, 394)의 두께가 오목부(R)가 형성되지 않은 진성 반도체층(38)의 다른 부분의 두께보다 10% 내지 20% 작은 두께를 가져 80% 내지 90%의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 오목부(R)의 높이 등은 다양하게 달라질 수 있다. 그 외에도 다양한 방법에 의하여 레이저 식각이 이루어졌다고 볼 수 있는 다양한 무늬, 특성 등을 레이저 식각 흔적으로 볼 수 있다.
본 실시예에서 오목부(R)는 레이저 식각 흔적으로 형성된 것을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 개구부(402, 404)에 대응하여 별도의 공정으로 오목부(R)를 추가로 형성하는 것도 가능하다. 그러면, 개구부(402, 404)에 대응하여 전극(42, 44)과 연결되는 부분에서 진성 반도체층(38) 또는 컨택부(392, 394)의 두께를 줄일 수 있다. 이에 의하여 컨택부(392, 394)를 형성하기 위한 공정을 단순화할 수 있고 컨택부(392, 394)에 의한 컨택 특성을 향상할 수 있다. 이 경우에는 개구부(402, 404)가 형성된 부분에서 컨택부(392, 394)의 두께가 원하는 두께를 가지도록 오목부(R)의 높이를 조절할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 진성 반도체층(38)은 개구부(402, 404)를 형성한 후에 수행되는 다양한 공정에서 도전형 영역(32, 34)이 손상되는 것을 방지할 수 있다. 예를 들어, 개구부(402, 404) 내에 스퍼터 등의 방법으로 전극(42, 44)을 형성하게 되면, 개구부(402, 404)에 의하여 노출된 표면이 플라스마에 노출된다. 이때, 본 실시예와 달리 진성 반도체층(38) 또는 컨택부(392, 394)를 구비하지 않으면 도전형 영역(32, 34)이 플라스마에 직접 노출되어 표면 손상이 발생될 수 있다. 반면에, 본 실시예와 같이 진성 반도체층(38) 또는 컨택부(392, 394)를 구비하면 컨택부(392, 394)에 의하여 도전형 영역(32, 34)이 플라스마에 노출되거나, 플라스마가 발생하는 것을 방지할 수 있다. 또한, 진성 반도체층(38) 또는 컨택부(392, 394)는 도전형 영역(32, 34)의 표면을 패시베이션하는 역할을 하여 패시베이션 특성을 향상할 수도 있다.
이와 같은 진성 반도체층(38) 및 이를 확산하여 형성된 컨택부(392, 394)는 도전형 영역(32, 34), 그리고 배리어 영역(36) 위에 전체적으로 형성된다. 이에 따라 진성 반도체층(38) 및 이를 확산하여 형성된 컨택부(392, 394)를 구성하는 반도체층을 패터닝하는 등의 공정 등을 추가하지 않아도 되므로 공정을 단순화할 수 있고, 도전형 영역(32, 34)을 패시베이션 효과 등을 향상할 수 있다.
본 실시예에서 진성 반도체층(38)의 두께(T3)는 도전형 영역(32, 34)의 두께(T2)보다 작을 수 있다. 이에 의하면 광전 변환에 실질적으로 작용하는 도전형 영역(32, 34)의 두께(T2)를 충분하게 확보할 수 있다. 그리고 진성 반도체층(38)의 두께(T3)가 상대적으로 두껍게 형성되면, 컨택부(392, 394)의 형성을 위하여 금속 또는 반도체 물질이 멀리 확산하여야 하므로, 컨택부(392, 394)가 도전형 영역(32, 34)에 연결되지 않거나 컨택부(392, 394)의 형성을 위한 공정 시간이 길어질 수 있다.
일 예로, 도전형 영역(32, 34)의 두께(일 예로, 컨택부(392, 394)가 형성되지 않은 부분에서 도전형 영역(32, 34)의 두께)(T2)가 100nm 내지 500nm이고, 진성 반도체층(38)의 두께(T3)가 1nm 내지 100nm일 수 있다. 도전형 영역(32, 34)의 두께(T2)가 100nm 미만이면 광전 변환에 충분하게 기여하지 못할 수 있고, 500nm를 초과하면 공정 시간이 길어지고 태양 전지(100)의 박형화에 한계가 있다. 진성 반도체층(38)의 두께(T3)가 1nm 미만이면 도전형 영역(32, 34)을 안정적으로 보호하기 어려울 수 있고, 100nm를 초과하면 진성 반도체층(38) 및 컨택부(392, 394)를 형성하기 위한 공정 시간이 증가하여 생산성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도전형 영역(32, 34) 및 진성 반도체층(38)의 두께 등은 다양하게 변형될 수 있다.
그리고 도전형 영역(32, 34)의 두께(T2)에 대한 도전형 영역(32, 34) 내부로 컨택부(392, 394)가 돌출되는 부분의 두께(즉, 도전형 영역(32, 34)의 표면(도면의 하부 표면)으로부터 도전형 영역(32, 34) 내부에 위치한 컨택부(392, 394)의 단부까지의 거리)(T4)의 비율(T4/T2)가 0 내지 0.8일 수 있다. 즉, 컨택부(392, 394)가 최소한 도전형 영역(32, 34)의 표면에 접하여 형성될 수 있다. 그리고 상기 비율(T4/T2)가 0.8을 초과하면, 컨택부(392, 394)의 형성 시 공정 오차 등에 의하여 컨택부(392, 394)가 도전형 영역(32, 34)을 관통하는 등의 문제가 발생할 수 있다. 안정적인 연결 등을 고려하면, 상기 비율(T4/T2)가 0.1 내지 0.5일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 상기 비율(T4/T2)가 다양하게 변형될 수 있다.
이와 같이 본 실시예에서 컨택부(392, 394)는 단결정 구조를 가지는 반도체 기판(10)에 이격하여 위치하며, 미세 결정 반도체, 다결정 반도체, 또는 비정질 반도체를 가지는 진성 반도체층(38)에 연결(일 예로, 접촉)하여 형성한다. 그러면, 상대적으로 결정 구조의 규칙도가 낮은 진성 반도체층(38) 및/또는 도전형 영역(32, 34)에 금속을 확산시켜 컨택부(392, 394)를 형성할 수 있다. 이와 같이 규칙도가 높은 반도체 기판(10)에 금속을 확산시키는 것에 비하여 규칙도가 낮은 진성 반도체층(38) 및/또는 도전형 영역(32, 34)에 금속을 확산시키면, 금속의 확산 속도가 커서 쉽게 컨택부(392, 394)를 형성할 수 있다. 또한, 본 실시예에서 진성 반도체층(38) 및/또는 도전형 영역(32, 34)에 금속을 확산시켜 컨택부(392, 394)를 형성하여도 진성 반도체층(38) 및/또는 도전형 영역(32, 34)의 특성이 저하되지 않는다. 반면, 반도체 기판(10)에 금속을 확산시켜 컨택부(392, 394)를 형성하게 되면, 컨택부(392, 394)가 매우 높은 규칙도를 가지는 반도체 기판(10)의 규칙도 및 특성을 크게 저하시키는 영역이 되어, 컨택부(392, 394)에서 표면 재결합이 많이 발생할 수 있다.
이와 같이 본 실시예에서는 컨택부(392, 394)를 단결정 구조인 반도체 기판(10)이 아닌 미세 결정, 다결정 또는 비정질 구조의 진성 반도체층(38) 및/또는 도전형 영역(32, 34)에 형성하는 것에 의하여, 컨택부(392, 394)의 형성 공정, 태양 전지(100)의 특성 등을 향상할 수 있다.
도전형 영역(32, 34)과 배리어 영역(36), 및/또는 진성 반도체층(38) 위에 형성되는 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 그리고 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 할 전극(즉, 제1 도전형 영역(32)의 경우에는 제1 전극(42), 제2 도전형 영역(34)의 경우에는 제2 전극(42))과 연결될 수 있도록 개구부(402, 404)를 구비한다.
제1 및 제2 개구부(402, 404)의 형성 시에 절연층(40)은 제거되고 진성 반도체층(38)은 제거되지 않고 잔존하여야 한다. 이를 위하여 다양한 방법을 사용할 수 있는데, 일 예로, 제1 및 제2 개구부(402, 404)의 형성 시 레이저 식각을 이용하는 경우에는 진성 반도체층(38)과 절연층(40)의 밴드갭을 서로 다르게 할 수 있다. 즉, 진성 반도체층(38)의 밴드갭이 도전형 영역(32, 34) 및 절연층(40)의 밴드갭보다 크고, 레이저 식각에 사용되는 레이저의 밴드갭이 절연층(40)의 밴드갭과 진성 반도체층(38)의 밴드갭 사이의 값을 가질 수 있다. 레이저의 밴드갭은 레이저의 파장과 관련되므로 레이저 파장으로부터 환산된 값을 사용할 수 있다. 그러면, 레이저의 밴드갭보다 작은 밴드갭을 가지는 절연층(40)은 레이저에 의하여 녹아서 제거되고, 레이저의 밴드갭보다 큰 밴드갭을 가지는 진성 반도체층(38)은 레이저를 투과시키고 그대로 잔존하게 된다. 이에 따라 레이저 식각 시 절연층(40)에 제1 및 제2 개구부(402, 404)가 형성되고, 진성 반도체층(38)은 그대로 잔존하거나 레이저 식각 흔적만이 형성될 수 있다.
예를 들어, 진성 반도체층(38)의 밴드갭은 3 eV 이상일 수 있고, 절연층(40)의 밴드갭은 3 eV 보다 작을 수 있다. 좀더 구체적으로, 진성 반도체층(38)의 밴드갭은 5 eV 이상(예를 들어, 5 eV 내지 10 eV)이고, 절연층(40)의 밴드갭은 0.5 eV 이상, 3 eV 미만일 수 있다. 이는 레이저 식각 시 사용되는 레이저의 파장을 고려한 것인데, 레이저의 파장이 달라지면 상술한 값도 달라질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
밴드갭을 조절하는 방법으로는 다양한 방법이 사용될 수 있는데, 본 실시예에서는 물질에 따라 밴드갭이 다른 것을 고려하여 진성 반도체층(38) 및 절연층(40)의 물질을 서로 다르게 할 수 있다. 예를 들어, 진성 반도체층(38)은 밴드갭이 상대적으로 높은 비정질 반도체(예를 들어, 비정질 실리콘) 등을 포함할 수 있다. 비정질 실리콘 또한 3 eV 이상의 밴드갭을 가져 레이저 식각에 의하여 식각되지 않고 잔존할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 진성 반도체층(38)은 다결정 반도체, 미세 결정 반도체를 구비할 수 있다. 이와 같이 밴드갭이 도전형 영역(32, 34)과 유사한 물질을 사용한다고 하더라도 레이저가 도전형 영역(32, 34)에 도달하지 않도록 하여 도전형 영역(32, 34)을 보호할 수 있기 때문이다.
절연층(40)은 밴드갭이 상대적으로 작은 질화물, 탄화물(예를 들어, 실리콘 질화물 또는 실리콘 탄화물 등)을 사용할 수 있다. 이러한 실리콘 질화물 또는 실리콘 탄화물은 조성에 따라 다소 차이는 있으나 대체로 3 eV 미만(예를 들어, 0.5 eV 내지 3eV)의 밴드갭을 가진다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 절연층(40)은 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
그러나 본 발명이 이에 한정되는 것은 아니며, 진성 반도체층(38)이 절연층(40)과 같거나 이보다 작은 밴드갭을 가질 수도 있다. 이러한 경우에는 절연층(40)을 습식 식각, 건식 식각 등의 방법에 의하여 형성할 수 있다.
절연층(40)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)의 두께 등은 다양하게 변형될 수 있다.
앞서 설명한 바와 같이, 절연층(40)을 마스크로 하여 개구부(402, 404)를 통하여 금속을 확산하여 컨택부(392, 394)를 형성하므로, 개구부(402, 404)와 컨택부(392, 394)가 서로 대응하는 위치에 형성되고, 절연층(40)이 진성 반도체층(38)과 서로 대응하는 위치에 형성된다. 이에 따라 개구부(402, 404)가 형성된 부분에 컨택부(392, 394)가 형성되므로, 컨택부(392, 394)가 개구부(402, 404)가 위치한 부분에 자연스럽게 형성되어 자기-정렬(self-align) 되도록 한다. 이에 따라 얼라인을 위한 별도의 공정, 조건 등이 요구되지 않으며 간단한 방법에 의하여 컨택부(392, 394)를 원하는 위치에 형성할 수 있다. 이에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 컨택부(392)에 연결(일 예로, 접촉)되어 제1 컨택부(392)를 통하여 제1 도전형 영역(32)에 전기적으로 연결되는 제1 전극(42)과, 제2 컨택부(394)에 연결(일 예로, 접촉)되어 제2 컨택부(394)를 통하여 제2 도전형 영역(34)에 전기적으로 연결되는 제2 전극(44)을 포함한다.
이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속을 포함할 수 있다. 제1 및 제2 전극(42, 44)에 포함되는 금속과 컨택부(392, 394)에 포함되는 금속은 서로 동일한 물질일 수도 있고, 서로 다른 물질일 수도 있다. 예를 들어, 컨택부(392, 394)를 형성하기 위한 금속막을 그대로 남겨 제1 및 제2 전극(42, 44)의 전부 또는 일부를 구성하도록 하면, 컨택부(392, 394)에 포함되는 금속과 제1 및 제2 전극(42, 44)에 포함되는 금속이 동일할 수 있다. 또는, 컨택부(392, 394)를 형성하기 위한 금속막을 제거한 후에 다시 제1 및 제2 전극(42, 44)을 형성할 수 있다. 그러면, 컨택부(392, 394)에 포함되는 금속과 제1 및 제2 전극(42, 44)에 포함되는 금속이 다를 수 있다. 이와 같이 컨택부(392, 394)와 제1 및 제2 전극(42, 44)이 서로 다른 금속으로 구성되면, 컨택부(392, 394)에 요구되는 특성과 제1 및 제2 전극(42, 44)에 요구되는 특성에 부합되는 금속을 별개로 사용하여 태양 전지(100)의 특성을 향상할 수 있다. 예를 들어, 컨택부(392, 394)로는 니켈을 포함하고, 제1 및 제2 전극(42, 44)은 구리, 은, 금, 주석 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 이에 대해서는 추후에 도 2 등을 참조하여 좀더 상세하게 설명한다.
이와 같이 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34)이 반도체 기판(10)의 동일한 일면(일 예로, 후면)에 함께 형성되어, 그 위에 진성 반도체층(38) 및 제1 및 제2 컨택부(392, 394)가 반도체 기판(10)의 후면에 위치하고, 그 위에 절연층(40) 및 제1 및 제2 전극(42, 44)이 반도체 기판(10)의 후면에 위치한 것을 예시하였다. 본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(32) 및 제2 도전형 영역(34) 중 어느 하나가 반도체 기판(10)의 일면(전면 또는 후면)에 위치하고, 다른 하나가 반도체 기판(10)의 타면(후면 또는 전면)에 위치할 수 있다. 이 경우에는 제1 도전형 영역(32) 위에 진성 반도체층(38) 및 제1 컨택부(392)이 위치하고 그 위에 절연층(40) 및 제1 전극(42)이 위치할 수 있고, 및/또는 제2 도전형 영역(34) 위에 또 다른 진성 반도체층(38) 및 제2 컨택부(394)가 위치하고 그 위에 절연층(40) 및 제2 전극(44)이 형성될 수 있다. 따라서, 본 명세서에서 도전형 영역(32, 34), 전극(42, 44), 및 절연층(40)에 대한 설명은, 제1 도전형 영역(32)과 이 위에 형성되는 진성 반도체층(38), 제1 컨택부(392), 제1 전극(42), 절연층(40)에 대한 설명일 수도 있고, 제2 도전형 영역(34)과 이 위에 위치하는 진성 반도체층(38), 제2 컨택부(394), 제2 전극(42) 및 절연층(40)에 대한 설명일 수도 있다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 제1 및 제2 컨택부(392, 394), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(402, 404) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성되어, 스트라이프 형상을 가질 수 있다.
이때, 제1 컨택부(392)는 제1 개구부(402)에 대응하여 제1 도전형 영역(32)과 제1 전극(42) 사이에 위치할 수 있다. 제1 컨택부(392)는 제1 개구부(402)와 동일 또는 유사한 형상을 가지면서 제1 개구부(402)의 전체에 대응할 수 있도록 제1 개구부(402)와 같거나 이보다 큰 면적을 가질 수 있다. 이는 확산에 의하여 제1 컨택부(392)가 제1 개구부(402)보다 넓게 형성될 수 있기 때문이다. 예를 들어, 도 2에 도시한 바와 같이, 제1 개구부(402)가 스트라이프 형상을 가지면 제1 컨택부(392)가 제1 개구부(402)와 같거나 그보다 큰 폭을 가지는 스트라이프 형상을 가지면서 형성될 수 있다. 이와 유사하게, 제2 컨택부(394)는 제2 개구부(404)에 대응하여 제2 도전형 영역(34)과 제2 전극(44) 사이에 위치할 수 있다. 제2 컨택부(394)는 제2 개구부(404)와 동일 또는 유사한 형상을 가지면서 제2 개구부(404)의 전체에 대응할 수 있도록 제2 개구부(404)와 같거나 이보다 큰 면적을 가질 수 있다. 예를 들어, 도 2에 도시한 바와 같이, 제2 개구부(404)가 스트라이프 형상을 가지면 제2 컨택부(394)가 제2 개구부(404)와 같거나 그보다 큰 폭을 가지는 스트라이프 형상을 가지면서 형성될 수 있다.
이에 의하면 제1 및 제2 컨택부(392, 394)를 통한 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 개구부(402, 404)는 각기 도전형 영역(32, 34), 컨택부(392, 394), 그리고 전극(42, 44)의 연결을 위한 다양한 형상을 가질 수 있다. 다른 예로, 제1 및/또는 제2 개구부(402, 404)가 각기 도전형 영역(32, 34)을 부분적으로 노출하는 복수 개의 개구 부분(402a, 404a)을 구비할 수도 있다. 예를 들어, 도 3에 도시한 바와 같이, 도전형 영역(32, 34)이 각기 스트라이프 형상을 가지는 경우에 제1 및/또는 제2 개구부(402, 404)가 각 도전형 영역(32,34)에 대응하며 서로 이격되는 복수 개의 개구 부분(402a, 404a)을 가질 수 있다. 이러한 복수 개의 개구 부분(402a, 404a)은 원형, 타원형, 다각형, 불규칙한 형상 등의 다양한 형상을 가질 수 있다. 그 외에도 제1 및/또는 제2 개구부(402, 404)는 다양한 형상을 가질 수 있다.
이와 같이 제1 개구부(402)가 복수 개의 개구 부분(402a)을 포함하는 경우에는 제1 컨택부(392)가 복수 개의 개구 부분(402a)에 각기 대응하는 부분을 가지도록 형성될 수 있다. 제2 개구부(404)가 복수 개의 개구 부분(404a)을 포함하는 경우에는 제2 컨택부(394)가 복수 개의 개구 부분(404a)에 각기 대응하는 부분을 가지도록 형성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 및 제2 개구부(402, 404)의 형상과 제1 및 제2 컨택부(392, 394)의 형상이 동일 또는 유사하여야 하는 것은 아니다. 예를 들어, 제1 개구부(402)의 복수 개의 개구 부분(402a)이 조밀하게 형성된 경우에는 확산에 의하여 복수 개의 개구 부분(402)에 대응하는 제1 컨택부(392)가 서로 연결되어 단일의 제1 컨택부(392)가 형성될 수도 있다. 이는 제1 컨택부(394)가 제1 개구부(402)를 통하여 확산을 통하여 제1 컨택부(392)를 형성하였기 때문이다.
다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 컨택부(392, 394)를 통하여 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
상술한 구조의 태양 전지(100)는, 전극(42, 44)이 금속과 반도체 물질을 포함하는 컨택부(392, 394)를 사이에 두고 도전형 영역(32, 34)에 연결된다. 이에 의하여 도전형 영역(32, 34)과 전극(42, 44)의 접촉 저항 등의 특성을 향상할 수 있으며, 컨택부(392, 394)를 자기 정렬에 의하여 형성하여 도전형 영역(32, 34)과 전극(42, 44)을 쉽게 연결할 수 있다. 또한, 진성 반도체층(38) 또는 컨택부(392, 394)가 도전형 영역(32, 34)을 보호하고 도전형 영역(32, 34)을 패시베이션할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 4a 내지 도 4k를 참조하여 상세하게 설명한다. 도 4a 내지 도 4k는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
일 예로, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다.
이어서, 도 4b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 4c 및 도 4d에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 4c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.
이어서, 도 4d에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니며 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 그리고 배리어 영역(36)을 형성하지 않는 등과 같은 다양한 변형이 가능하다.
이어서, 도 4e에 도시한 바와 같이, 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 전면 전계 영역(130)은 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수 있다. 그러나 별도로 전면 전계 영역(130)을 형성하지 않는 것도 가능하며 그 외의 다양한 변형이 가능하다.
이어서, 도 4f에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(24) 및 반사 방지막(26)을 차례로 형성하고, 반도체 기판(10)의 후면에 진성 반도체층(38) 및 절연층(40)을 차례로 형성한다. 즉, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 진성 반도체층(38) 및 절연층(40)을 형성한다. 패시베이션막(24), 반사 방지막(26), 진성 반도체층(38) 및 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 진성 반도체층(38) 및 절연층(40)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 4g에 도시한 바와 같이, 절연층(40)에 제1 및 제2 개구부(402, 404)를 형성한다. 제1 및 제2 개구부(402, 404)를 형성하는 방법으로는 다양한 방법이 적용될 수 있다.
일 예로, 본 실시예에서는 레이저(200)를 이용한 레이저 식각에 의하여 제1 및 제2 개구부(402, 404)를 형성할 수 있다. 레이저 식각을 이용하면, 제1 및 제2 개구부(402, 404)의 폭을 얇게 구현할 수 있고 다양한 패턴의 제1 및 제2 개구부(402, 404)를 쉽게 형성할 수 있다. 또한, 레이저의 종류, 파장 등에 따라 진성 반도체층(38)을 잔존시키면서 절연층(40)만을 선택적으로 제거할 수 있다.
레이저 식각에서는 절연층(40)을 녹일 수 있고 진성 반도체층(38)은 녹일 수 없는 레이저(200)를 사용하여 진성 반도체층(38)를 잔존시키면서 절연층(40)의 해당 부분을 제거하여 제1 및 제2 개구부(402, 404)를 형성한다. 이때, 레이저(200)는 특정 파장을 가져 진성 반도체층(38)보다 밴드갭보다 작은 밴드갭을 가지고 절연층(40)의 밴드갭보다 큰 밴드갭을 가질 수 있다. 즉 레이저(200)의 파장은 밴드갭과 직접 관련되므로 레이저의 파장을 밴드갭으로 환산한 값이 진성 반도체층(38)보다 밴드갭보다 작은 밴드갭을 가지고 절연층(40)의 밴드갭보다 큰 밴드갭을 가지면 된다. 예를 들어, 레이저(200)의 밴드갭은 1.24 eV·um의 값을 레이저(200)의 파장(um)로 나눈 값으로 계산될 수 있다. 그러나 이는 레이저(200)의 종류, 특성 등에 달라질 수 있으므로 본 발명이 이에 한정되는 것은 아니다.
이와 같이 본 실시예에서는 진성 반도체층(38) 및 절연층(40)의 밴드갭을 조절하는 것에 의하여 절연층(40)에만 제1 및 제2 개구부(402, 404)를 형성할 수 있다. 이에 따라 진성 반도체층(38)을 잔존시키고 절연층(40)만을 선택적으로 식각하는 공정이 쉽게 수행될 수 있다.
일 예로, 레이저 식각에서 레이저(200)는 1064nm 이하의 파장을 가질 수 있다. 1064 nm를 초과하는 수준의 레이저(200)를 생성하기 어렵기 때문이다. 예를 들어, 레이저(200)는 쉽게 생성할 수 있으며 절연층(40)을 쉽게 식각할 수 있도록 300nm 내지 600nm의 파장을 가질 수 있다. 일 예로, 레이저(200)는 자외선 레이저일 수 있다. 그리고 레이저(200)는 피코초(ps) 내지 나노초(ns)의 레이저 펄스 폭(laser pulse width)를 가져 레이저 식각이 잘 일어나도록 할 수 있다. 특히, 레이저(200)가 피코초(ps)(즉, 1ps 내지 999ps)의 레이저 펄스 폭을 가져 레이저 식각이 잘 되도록 할 수 있다. 그리고 레이저(200)는 싱글 샷(single shot) 또는 버스트 샷(burst shot)의 레이저 샷 모드(laser shot mode)를 가질 수 있다. 버스트 샷은 하나의 레이저를 복수 샷으로 나누어 조사하는 것으로서, 버스트 샷을 이용하면 진성 반도체층(38) 및 도전형 영역(32, 34)의 손상을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 레이저를 사용할 수 있다.
또는, 식각 용액, 식각 페이스트, 건식 식각 등을 이용하여 제1 및 제2 개구부(402, 404)를 형성하는 것도 가능하다.
이어서, 도 4h에 도시한 바와 같이, 적어도 제1 및 제2 개구부(402, 404) 내를 채우도록 금속막(39)을 형성한다. 일 예로, 본 실시예에서는 반도체 기판(10)의 후면을 전체적으로 덮도록, 즉, 절연층(40), 그리고 제1 및 제2 개구부(402, 404)를 덮도록 금속막(39)을 형성한다. 그러면 별도의 마스크, 마스크층 등을 사용하거나, 또는 별도의 패터닝 공정 등을 수행하지 않아도 되므로 공정을 단순화할 수 있다.
금속막(39)은 컨택부(도 4g의 참조부호 392, 394)에 포함되어야 할 금속을 포함하는 막으로서, 예를 들어, 니켈, 텅스텐, 코발트, 알루미늄, 티타늄, 탄탈륨, 또는 이들의 합금 등을 포함하는 막일 수 있다. 패시베이션막(24), 반사 방지막(26), 진성 반도체층(38) 및 절연층(40)은 진공 증착법, 화학 기상 증착법, 스퍼터링, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
금속막(39)의 두께는 도전형 영역(32, 34) 및 진성 반도체층(38)의 두께와 같거나 그보다 각기 작을 수 있다. 앞서 설명한 바와 같이, 컨택부(도 4i의 참조부호 392, 394, 이하 동일) 형성 시 소모되는 금속의 양보다 반도체 물질(실리콘)의 양이 더 많기 때문에, 금속막(39)의 두께를 상대적으로 작게 할 수 있기 때문이다. 일 예로, 금속막(39)의 두께 : 진성 반도체층(38)의 두께 비율이 1:1 내지 1:2.5일 수 있다. 이는 컨택부(392, 394) 형성 시 소모되는 금속, 실리콘 양 등을 고려한 것이다. 그리고 금속막(39)의 두께는 1nm 내지 50nm일 수 있다. 금속막(39)의 두께가 1nm 미만이면 컨택부(392, 394)가 충분하게 형성되기 어려울 수 있고, 50nm를 초과하면 불필요하게 금속막(39)을 두껍게 형성하여 재료 비용, 공정 시간 등이 증가될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 금속막(39)의 두께가 다양한 값을 가질 수 있다.
이어서, 도 4i에 도시한 바와 같이, 열처리에 의하여 진성 반도체층(38) 및/또는 도전형 영역(32, 34)의 반도체 물질과 금속막(39)의 금속을 확산시켜 컨택부(392, 394)를 형성한다. 일 예로, 컨택부(392, 394)는 금속 실리사이드를 포함할 수 있다.
이때, 진성 반도체층(38) 및/또는 도전형 영역(32, 34)의 반도체 물질이 금속막(39) 쪽으로 확산하여 컨택부(392, 394)를 형성할 수도 있고, 금속막(39)의 금속이 진성 반도체층(38) 및/또는 도전형 영역(32, 34)으로 확산하여 컨택부(392, 394)를 형성할 수도 있다. 또는, 진성 반도체층(38) 및/또는 도전형 영역(32, 34)의 반도체 물질이 금속막(39) 쪽으로 확산하고 금속막(39)의 금속이 진성 반도체층(38) 및/또는 도전형 영역(32, 34)으로 확산하여 컨택부(392, 394)를 형성할 수도 있다.
본 실시예에서는 절연층(40)의 개구부(402, 404)에 대응하는 위치에서 진성 반도체층(38) 및/또는 도전형 영역(32, 34)이 연결되어 있으므로, 이 부분에서만 금속 및/또는 반도체 물질이 확산하여 컨택부(392, 394)가 형성된다. 이에 따라 별도의 마스크 등을 사용하지 않고도 전극(도 4k의 참조부호 42, 44, 이하 동일)가 위치하게 될 개구부(402, 404)가 형성되는 부분에서 컨택부(392, 394)가 자연스럽게 형성될 수 있다.
열처리는 250℃ 내지 500℃의 온도에서 1분 내지 1시간 동안 수행될 수 있다. 열처리 온도가 250℃ 미만이거나 및/또는 열처리 공정 시간이 1분 미만이면 컨택부(392, 394)가 충분하게 형성되지 못하여 컨택부(392, 394)에 의한 접촉 저항 감소 효과가 충분하지 않을 수 있다. 열처리 온도가 500℃를 초과하거나 및/또는 열처리 시간이 1시간을 초과하면, 열적 스트레스가 증가하여 반도체 기판(10) 등에 부담을 줄 수 있고 절연층(40)의 특성이 저하될 수 있고, 공정 시간이 증가하여 생산성이 저하될 수 있다.
이어서, 도 4j에 도시한 바와 같이, 금속막(39)을 제거한다. 이때, 금속막(39)은 제거되고 컨택부(392, 394)는 제거되지 않는 식각 용액 등을 이용한 습식 식각에 의하여 금속막(39)을 제거할 수 있다. 식각 용액으로는 질산, 염산, 불산 및 인산 중 둘 이상을 포함하는 용액을 사용할 수 있다. 이와 같이 습식 식각에 의하면 공정을 단순화하여 생산성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 금속막(39)을 제거하지 않고 패터닝하여 제1 및 제2 전극(42, 44)의 일부 또는 전부를 구성하도록 할 수도 있다.
이어서, 도 4k에 도시한 바와 같이, 제1 및 제2 개구부(402, 404) 내를 채우도록 제1 및 제2 전극(42, 44)을 형성한다.
본 실시예에서는 제1 및 제2 개구부(402, 404)를 형성할 때, 그리고 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)에 의하여 노출된 부분에 진성 반도체층(38)이 위치하므로, 도전형 영역(32, 34)이 외부로 노출되지 않는다. 따라서, 제1 및 제2 전극(42, 44)을 형성하는 공정에서 도전형 영역(32, 34)이 손상되는 것을 방지할 수 있다. 이에 의하여 우수한 특성 및 효율을 가지는 태양 전지(100)를 제조할 수 있다.
상술한 실시예에서는 터널링층(20), 도전형 영역(32, 34), 배리어 영역(35)을 형성한 다음, 전면 전계층(130)을 형성하고, 패시베이션막(24), 반사 방지막(26), 진성 반도체층(38) 및 절연층(40)을 형성한 다음, 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 패시베이션막(24), 반사 방지막(26), 진성 반도체층(38) 및 절연층(40)의 형성 순서는 다양하게 변형될 수 있다. 또한 진성 반도체층(38)이 반드시 구비되어야 하는 것은 아니며, 제1 및 제2 도전형 영역(32, 34)의 반도체 물질에 금속을 확산시켜 제1 및 제2 도전형 영역(32, 34)의 일부가 컨택부(392, 394)를 구성하도록 할 수도 있다. 그 외의 다양한 방법을 적용할 수 있다.
이하, 본 발명의 다른 실시예들에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 이하의 설명 및 도면에서는 제1 전극(42)을 예시로 하여 설명하였으나, 아래의 설명은 제2 전극(44)에도 적용될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 5를 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 제2 도전형 영역(34)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비되고, 제1 도전형 영역(32)은 제2 도전형 영역(34) 및 이를 둘러싸는 배리어 영역(36)을 제외한 부분에 전체적으로 형성될 수 있다
그러면, 제1 도전형 영역(32)으로 기능하는 제1 도전형 영역(32)이 최대한 넓은 면적을 가지면서 형성되어 광전 변환 효율을 향상할 수 있다. 그리고 제2 도전형 영역(34)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제2 도전형 영역(34)이 위치하도록 할 수 있다. 그러면 제2 도전형 영역(34)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 영역(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 제2 도전형 영역(34)의 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
도면에서는 제2 도전형 영역(34)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(34)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
절연층(40)에 형성된 제1 및 제2 개구부(402, 404)는 제1 도전형 영역(32) 및 제2 도전형 영역(34) 각각의 형상을 고려하여 서로 다른 형상을 가질 수 있다. 즉, 제1 개구부(402)는 제1 도전형 영역(32) 위에서 길게 이어지면서 형성될 수 있고, 제2 개구부(404)는 복수 개가 제2 도전형 영역(34)에 대응하여 서로 이격되어 형성될 수 있다. 제1 전극(42)은 제1 도전형 영역(32) 위에만 위치하고, 제2 전극(44)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 위에 함께 위치하는 것을 고려한 것이다. 즉, 절연층(40)에서 제2 도전형 영역(34) 위에 위치한 부분에 대응하여 제2 개구부(404)가 형성되고, 제2 개구부(404)에 의하여 제2 전극(44)과 제2 도전형 영역(34)이 연결된다. 그리고 제1 도전형 영역(32) 위에 해당하는 절연층(40)의 부분에는 제2 개구부(404)가 형성되지 않아 제2 전극(44)과 제1 도전형 영역(32)이 서로 절연된 상태를 유지할 수 있도록 한다. 제1 전극(42)은 제1 도전형 영역(32) 위에만 형성되므로 제1 개구부(402)가 제1 전극(42)과 동일 또는 유사한 형상을 가질 수 있고, 이에 의하여 제1 전극(42)이 제1 도전형 영역(32) 상에 전체적으로 컨택될 수 있도록 한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. 예를 들어, 제1 개구부(402)가 제2 개구부(404)와 유사한 형상을 가지는 복수 개의 컨택홀로 구성될 수 있다.
이 경우에 제1 및 제2 컨택홀(392, 394)는 제1 및 제2 개구부(402, 404)에 대응하는 위치에서 이와 동일 또는 유사한 형상을 가지면서 형성될 수 있다. 제1 및 제2 개구부(402, 404)의 형상에 대해서 이미 상세하게 설명하였으므로, 제1 및 제2 컨택홀(392, 394)의 형상에 대한 설명을 생략한다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
32, 34: 도전형 영역
392, 394: 컨택부
38: 진성 반도체층
40: 절연층
402, 404: 개구부
42, 44: 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체층 위에 위치하는 터널링층;
    상기 터널링층 위에서 동일 평면 상에 위치하고, 상기 반도체 기판과 다른 결정 구조를 가지며, 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역;
    상기 도전형 영역에 연결되며, 반도체 물질과 금속을 포함하는 컨택부; 및
    상기 컨택부에 연결되는 전극
    을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 컨택부가 상기 도전형 영역에 접하거나 상기 도전형 영역 내부로 돌출되는 태양 전지.
  3. 제2항에 있어서,
    상기 컨택부가 상기 반도체 기판과 이격하여 위치하는 태양 전지.
  4. 제1항에 있어서,
    상기 도전형 영역이 미세 결정, 다결정 또는 비정질 구조를 가지고,
    상기 컨택부가 상기 도전형 영역에 직접 접촉하는 태양 전지.
  5. 제1항에 있어서,
    상기 도전형 영역 위에 진성 반도체층을 더 포함하고,
    상기 컨택부가 상기 진성 반도체층을 관통하여 상기 도전형 영역에 연결되는 태양 전지.
  6. 제5항에 있어서,
    상기 진성 반도체층 위에 위치하며 개구부를 구비하는 절연층을 더 포함하고,
    상기 개구부와 상기 컨택부가 서로 대응하는 위치에 형성되고,
    상기 절연층과 상기 진성 반도체층이 서로 대응하는 위치에 형성되는 태양 전지.
  7. 제5항에 있어서,
    상기 진성 반도체층이 진성을 가지는 미세 결정 반도체, 다결정 반도체, 또는 비정질 반도체를 포함하는 태양 전지.
  8. 제5항에 있어서,
    상기 진성 반도체층의 두께가 상기 도전형 영역의 두께보다 작은 태양 전지.
  9. 제5항에 있어서,
    상기 진성 반도체층의 두께가 1nm 내지 100nm인 태양 전지.
  10. 제5항에 있어서,
    상기 컨택부의 두께가 상기 진성 반도체층과 같거나 그보다 큰 태양 전지.
  11. 제4항 있어서,
    상기 도전형 영역 또는 상기 진성 반도체층이 실리콘을 포함하고,
    상기 컨택부가 금속 실리사이드를 포함하는 태양 전지.
  12. 제11항에 있어서,
    상기 컨택부가 니켈 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 알루미늄 실리사이드, 티타늄 실리사이드 및 탄탈륨 실리사이드 중 적어도 하나를 포함하는 태양 전지.
  13. 제1항에 있어서,
    상기 컨택부 내에 포함된 상기 금속은 상기 전극과 다른 물질을 포함하는 태양 전지.
  14. 제1항에 있어서,
    상기 컨택부가 상기 제1 도전형 영역에 연결되는 제1 컨택부 및 상기 제2 도전형 영역에 연결되는 제2 컨택부를 포함하며,
    상기 전극이 상기 제1 컨택부를 통하여 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 컨택부를 통하여 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하며,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 진성을 가지는 배리어 영역이 위치하는 태양 전지.
  15. 반도체 기판 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에서 동일 평면 상에 위치하고, 상기 반도체 기판과 다른 결정 구조를 가지며, 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계;
    상기 도전형 영역에 연결되며, 반도체 물질과 금속을 포함하는 컨택부를 형성하는 단계; 및
    상기 컨택부에 연결되는 전극을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 도전형 영역을 형성하는 단계와 상기 컨택부를 형성하는 단계 사이에, 상기 도전형 영역 위에 절연층을 형성하는 단계; 상기 절연층에 개구부를 형성하는 단계; 및 상기 절연층의 상기 개구부를 채우는 금속막을 형성하는 단계를 더 함하고,
    상기 컨택부를 형성하는 단계에서는, 열처리에 의하여 상기 금속막의 금속을 확산시켜 상기 컨택부를 형성하는 태양 전지의 제조 방법.
  17. 제16항에 있어서,
    상기 도전형 영역을 형성하는 단계와 상기 절연층을 형성하는 단계 사이에, 상기 도전형 영역 위에 진성 반도체층을 형성하는 단계를 더 포함하고,
    상기 컨택부를 형성하는 단계에서는, 열처리에 의하여 상기 도전형 영역 또는 상기 진성 반도체층의 반도체 물질과 상기 금속막의 상기 금속을 확산시켜 상기 컨택부를 형성하고,
    상기 컨택부가 상기 진성 반도체층을 관통하여 상기 도전형 영역에 접하거나 상기 도전형 영역 내부로 돌출되는 태양 전지의 제조 방법.
  18. 제17항 있어서,
    상기 도전형 영역 또는 상기 진성 반도체층이 상기 반도체 물질로 실리콘을 포함하고,
    상기 컨택부가 금속 실리사이드를 포함하는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 컨택부가 니켈 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 알루미늄 실리사이드, 티타늄 실리사이드 및 탄탈륨 실리사이드 중 적어도 하나를 포함하는 태양 전지의 제조 방법.
  20. 제16항 있어서,
    상기 컨택부를 형성하는 단계에서의 열처리 온도가 250℃ 내지 500℃인 태양 전지의 제조 방법.
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