KR102132739B1 - 태양 전지 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역; 상기 제1 및 제2 도전형 영역에 각기 연결되는 제1 및 제2 전극; 및 상기 반도체 기판의 타면 쪽에 위치하는 전계 영역을 포함한다. 상기 전계 영역은 상기 반도체 기판의 타면 쪽에 부분적으로 위치하는 제1 영역을 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 후면 전극 구조의 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율을 향상할 수 있는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역; 상기 제1 및 제2 도전형 영역에 각기 연결되는 제1 및 제2 전극; 및 상기 반도체 기판의 타면 쪽에 위치하는 전계 영역을 포함한다. 상기 전계 영역은 상기 반도체 기판의 타면 쪽에 부분적으로 위치하는 제1 영역을 포함한다.
상기 제1 영역은 내부에 개구부를 가지면서 서로 일체로 연결되는 형상을 가질 수 있다.
상기 제1 영역을 구성하는 부분 사이의 간격이 상기 반도체 기판의 두께보다 작을 수 있다.
상기 제1 영역을 구성하는 부분 사이의 간격이 40um 내지 180um일 수 있다.
상기 반도체 기판의 전체 면적에 대한 상기 제1 영역의 면적 비율이 0.1 내지 0.5일 수 있다.
상기 반도체 기판의 전체 면적에 대한 상기 제1 영역의 면적 비율이 0.3 내지 0.4일 수 있다.
상기 전계 영역은 상기 베이스 영역과 동일한 도전형을 가지며 상기 베이스 영역보다 높은 도핑 농도를 가질 수 있다.
상기 전계 영역이 상기 반도체 영역의 일부를 구성하는 도핑 영역으로 구성될 수 있다.
상기 제1 영역은, 제1 부분과, 상기 제1 부분과 교차하는 제2 부분을 포함할 수 있다.
상기 제1 부분이 복수 개 구비되고, 상기 제2 부분이 복수 개 구비되며, 상기 제1 부분 사이의 간격 또는 상기 제2 부분 사이의 간격이 상기 반도체 기판의 두께보다 작을 수 있다.
상기 제1 부분이 복수 개 구비되고, 상기 제2 부분이 복수 개 구비되며, 상기 제1 부분 사이의 간격 또는 상기 제2 부분 사이의 간격이 40um 내지 180um일 수 있다.
상기 제1 부분이 복수 개 구비되고, 상기 제2 부분이 복수 개 구비되어, 상기 제1 영역이 매트릭스 형상을 가질 수 있다.
상기 반도체 기판의 타면 쪽에 상기 베이스 영역과 상기 제1 영역이 위치할 수 있다.
상기 반도체 기판의 타면 쪽에서 상기 베이스 영역이 서로 이격되는 복수의 아일랜드 부분으로 구성될 수 있다.
상기 전계 영역은, 상기 반도체 기판의 타면 쪽에서 상기 제1 영역을 제외한 부분의 적어도 일부에 형성되며 상기 제1 영역과 다른 도핑 농도를 가지는 제2 영역을 포함할 수 있다.
상기 반도체 기판의 타면 쪽에서 상기 제2 영역이 서로 이격되는 복수의 아일랜드 부분으로 구성될 수 있다.
상기 제2 영역의 도핑 농도가 상기 제1 영역의 도핑 농도보다 작고 상기 베이스 영역의 도핑 농도보다 클 수 있다.
상기 반도체 기판의 타면 위에서 상기 전계 영역과 접촉 형성되는 패시베이션막 또는 반사 방지막을 더 포함할 수 있다.
상기 패시베이션막 또는 상기 반사 방지막이 상기 반도체 기판의 타면 위에서 전체적으로 형성될 수 있다.
상기 반도체 기판의 일면 위에 형성되는 터널링층을 더 포함하고, 상기 제1 및 제2 도전형 영역이 상기 터널링층 위에 형성되는 반도체층으로 구성될 수 있다.
본 실시예에서는 반도체 기판의 전면에 위치하는 전면 전계 영역이 부분적으로 형성되는 제1 영역을 포함하여, 수평 저항 성분을 저감하여 충밀도를 향상하는 한편 패시베이션 특성을 향상하여 재결합을 최소화할 수 있다. 이에 의하여 태양 전지의 효율을 최대화할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 후면 부분 평면도이다.
도 3은 도 1에 도시한 태양 전지의 반도체 기판의 전면을 도시한 부분 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5a 내지 도 5c는 도 4에 도시한 태양 전지의 전면 전계 영역을 형성하는 공정을 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7은 도 6에 도시한 태양 전지의 반도체 기판의 전면을 도시한 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다. 도 2는 도 1에 도시한 태양 전지의 후면 부분 평면도이고, 도 3은 도 1에 도시한 태양 전지의 반도체 기판의 전면을 도시한 부분 평면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 반도체 기판(10)의 후면) 쪽에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)과, 반도체 기판(10)의 타면(일 예로, 반도체 기판(10)의 전면)에 위치하는 전계 영역(이하, 전면 전계 영역)(130)을 포함한다. 본 실시예에서 전면 전계 영역(130)은 반도체 기판(10)의 타면 쪽에 부분적으로 형성되는 제1 영역(132)을 포함한다. 그리고 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연층(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 본 실시예의 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질(단결정 또는 다결정) 실리콘을 포함할 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 실리콘 기판(일 예로, 단결정 실리콘 웨이퍼)으로 구성될 수 있다. 그리고 제2 도전형 도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있고, p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)에 대해서는 추후에 좀더 상세하게 설명한다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 광전 변환에 의하여 생성된 캐리어가 터널링 효과에 의하여 원활하게 전달되도록 한다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 절연층(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T1)가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께(T1)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T1)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 도전형 영역(32, 34)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)이 동일 평면 상에서 형성되며 실질적으로 동일한 두께를 가지며 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. 또는, 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. 또한, 배리어 영역(36)이 반드시 구비되어야 하는 것은 아니며, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 전체적으로 접촉하여 형성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
본 실시예에서는 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10)의 후면 위에 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 터널링층(20)이 구비되지 않고 도전형 영역(32, 34)이 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역으로 구성되는 것도 가능하다. 즉, 도전형 영역(32, 34)이 반도체 기판(10)의 일부를 구성하는 단결정 반도체 구조의 도핑 영역으로 구성될 수도 있다. 그 외의 다양한 방법에 의하여 도전형 영역(32, 34)이 형성될 수 있다.
제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 패시베이션하는 효과를 가질 수도 있다. 절연층(40)은 제1 도전형 영역(32)을 노출하는 제1 개구부(402)와, 제2 도전형 영역(34)을 노출하는 제2 개구부(404)를 구비한다.
이러한 절연층(40)은 터널링층(20)과 같거나 그보다 두꺼운 두께로 형성될 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 도면에서는 제1 및 제2 개구부(402, 404) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 면적에 형성되는 것을 예시하였다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1을 참조하면, 반도체 기판(10)의 다른 일면(즉, 반도체 기판(10)의 전면) 쪽에 전면 전계 영역(130)이 위치한다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지고 베이스 영역(110)보다 높은 도핑 농도를 가진다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체층을 포함하여 반도체 기판(10)을 구성하게 된다. 일 예로, 전면 전계 영역은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서는 전면 전계 영역(130)이 부분적으로 형성되는 제1 영역(132)으로 구성되어, 반도체 기판(10)의 전면에서 부분적으로 형성된다. 도 1과 함께 도 3을 참조하여 전면 전계 영역(130)의 구조, 형상 등을 좀더 상세하게 설명한다.
도 3을 참조하면, 본 실시예에 따른 전면 전계 영역(130)은 반도체 기판(10)의 전면 쪽에서 부분적으로 형성되는 제1 영역(132)으로 이루어진다. 이러한 제1 영역(132)은 베이스 영역과 동일한 도전형(제2 도전형)을 가지며 베이스 영역보다 높은 도핑 농도를 가진다.
전면 전계 영역(130)은 캐리어 흐름의 장벽으로 작용하여 일종의 전면 전계(front surface filed, FSF)를 구성한다. 이에 의하여 반도체 기판(10)의 전면에서 캐리어가 재결합하는 것을 방지하고자 한다. 그리고 광전 변환에 의하여 생성된 캐리어 중에 전면 전계 영역(130)의 다수 캐리어에 해당하는 캐리어(예를 들어, 전면 전계 영역(130)이 p형일 경우 정공)는 상대적으로 높은 도핑 농도 및 낮은 저항을 가지는 전면 전계 영역(130)을 통하여 이동하게 된다. 따라서 전면 전계 영역(130)을 형성하면 캐리어의 수평 저항(lateral resistance) 성분을 저감시킬 수 있다. 그러나 전면 전계 영역(130)이 캐리어의 재결합을 방지하기 위한 것임에도 불구하고, 상대적으로 높은 도핑 농도를 가지는 전면 전계 영역(130) 위에 산화물, 질화물 등으로 구성되는 패시베이션막(24) 및/또는 반사 방지막(26) 등을 형성하면 높은 도핑 농도에 의한 결함이 많아 패시베이션막(24) 및/또는 반사 방지막(26)을 형성하더라도 패시베이션 특성이 좋지 않을 수 있다. 이에 따라 반도체 기판(10)의 전면에서의 재결합을 오히려 증가시킬 수 있다.
본 실시예에서는 전면 전계 영역(130)이 제1 영역(132)으로 구성되어 전면 전계 영역(130)이 반도체 기판(10)의 전면에서 부분적으로 형성되므로, 캐리어가 제1 영역(132)을 통하여 이동하는 것에 의하여 수평 저항 성분을 줄이는데 기여하면서도, 제1 영역(132)이 형성되지 않은 부분에서는 패시베이션막(24) 및/또는 반사 방지막(26)의 패시베이션 특성을 향상하도록 하여 재결합을 방지할 수 있다. 이때, 반도체 기판(10)의 평면에서의 가로 또는 세로의 길이가 일반적으로 반도체 기판(10)의 두께보다 매우 크므로, 캐리어가 반도체 기판(10)의 수평 방향으로 이동할 때 받는 수평 저항이 더 큰 의미를 가질 수 있다. 따라서 반도체 기판(10)의 수평 저항을 작게 한 영역에서 캐리어를 이동하도록 하여 캐리어의 이동 시 저항에 의하여 태양 전지(100)의 효율이 저하되는 것을 방지할 수 있다. 이와 같이 본 실시에에 따른 전면 전계 영역(130)은, 수평 저항 성분을 저감하는 것과 함께, 재결합을 방지하여 개방 전압(Voc) 특성을 향상할 수 있다.
이와 같이 제1 영역(132)으로 이루어지는 전면 전계 영역(130)이 부분적으로 형성되면, 반도체 기판(10)의 전면 쪽에서는 전면 전계 영역(130)과 베이스 영역(110)이 함께 위치하게 된다.
이때, 캐리어의 이동 경로를 최소화할 수 있도록 제1 영역(132)은 내부에 아일랜드 형상의 개구부를 가지면서 서로 일체로 연결되는 형상을 가질 수 있다. 그러면, 반도체 기판(10)의 전면 쪽에서 베이스 영역(110)이 제1 영역(132) 내부의 개구부를 채우면서 형성되므로, 베이스 영역(110)이 서로 이격되는 복수의 아일랜드 부분(110a)을 포함할 수 있다. 이와 같이 제1 영역(132)이 일체로 연결되면 반도체 기판(10)에서 형성된 캐리어가 쉽게 반도체 기판(10)의 원하는 수평 방향으로 쉽게 이동할 수 있다. 반면, 제1 영역(132)이 서로 분리된 복수 개의 부분을 포함하게 되면, 제1 영역(132)의 분리된 부분 사이에서는 캐리어가 흐를 수 없으므로 수평 저항 성분을 저감하는 데 어려움이 있을 수 있다.
이러한 제1 영역(132)은 다양한 평면 형상을 가질 수 있다. 일 예로, 제1 영역(132)은, 일정한 제1 선폭(W3)을 가지는 제1 부분(132a)과, 제1 부분(132a)과 동일 또는 유사한 제2 선폭(W4)을 가지면서 제1 부분(132a)과 교차하는 제2 부분(132b)을 포함할 수 있다. 이에 의하여 제1 및 제2 부분(132a, 132b)으로 구성되는 제1 영역(132)의 면적을 줄이면서도 제1 및 제2 부분(132a, 132b)이 반도체 기판(10)의 전면 쪽에 촘촘하게 위치할 수 있도록 할 수 있다.
이때, 제1 부분(132a)이 평행하게 배치되는 복수 개로 구성되고, 제2 부분(132b)이 서로 평행하게 배치되는 복수 개로 구성되어, 제1 영역(132)이 매트릭스 형상을 가질 수 있다. 그러면, 복수 개의 제1 부분(132a)과 복수 개의 제2 부분(132b)에 의하여 복수 개의 개구부를 가지면서 일체로 연결되는 제1 영역(132)을 형성하여 캐리어의 이동 거리를 최소화할 수 있고, 개구부에 형성된 아일랜드 부분(110a)과 제1 영역(132)을 구성하는 제1 및 제2 부분(132a, 132b)의 위치 관계를 규칙적으로 배열하여 제1 영역(132)에 도달할 때까지의 캐리어의 평균 이동 거리를 최소화할 수 있다. 이와 같은 구조를 가지면 반도체 기판(10)의 전면 쪽에서 베이스 영역(110)을 구성하는 복수 개의 아일랜드 부분(110a)이 사각형을 가지면서 복수 개의 행과 복수 개의 열을 이루면서 배치될 수 있다. 이에 의하여 이에 접촉하여 형성되는 패시베이션막(24) 및/또는 반사 방지막(26)과의 형성 면적을 최대화하고 접촉 밀도를 촘촘하고 규칙적으로 형성하여 패시베이션 특성을 좀더 향상할 수 있다. 도면에서는 아일랜드 부분(110a)이 사각형의 형상을 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며, 그 외의 다양한 형상을 가질 수 있다.
여기서, 반도체 기판(10)의 전면 쪽에서 제1 영역(132)은 베이스 영역(110)의 아일랜드 부분(110a)의 전체 면적과 같거나 이보다 작은 면적을 가질 수 있다. 베이스 영역(110)의 아일랜드 부분(110a)의 면적을 제1 영역(132)과 같거나 크게 하여 패시베이션 특성 향상의 효과를 최대화하고, 제1 영역(132)은 얇은 선폭(W3, W4)으로 촘촘하게 형성하는 것에 의하여 수평 저항을 줄일 수 있다.
일 예로, 반도체 기판(10)의 전체 면적에 대한 제1 영역(132)의 면적 비율이 0.1 내지 0.5일 수 있다. 상술한 비율이 0.1 미만이면, 캐리어가 제1 영역(132)까지 도달하기 위하여 이동하여야 하는 거리가 커질 수 있고 이에 따라 수평 저항을 저감하는 효과가 저하될 수 있다. 상술한 비율이 0.5를 초과하면, 반도체 기판(10)의 전면 쪽에서 제1 영역(132)의 면적이 커져서 패시베이션 특성이 저하될 수 있다. 수평 저항 감소 및 패시베이션 특성 향상을 좀더 고려하면, 반도체 기판(10)의 전체 면적에 대한 제1 영역(132)의 면적 비율이 0.3 내지 0.4일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 영역(132)의 면적 비율은 다양한 값을 가질 수 있다.
그리고 제1 영역(132)을 구성하는 부분(일 예로, 제1 부분(132a) 또는 제2 부분(132b))들 사이의 간격(즉, 이웃한 두 개의 제1 부분(132a)에서 서로 인접한 가장자리 사이의 거리, 또는 이웃한 두 개의 제2 부분(132b)에서 서로 인접한 가장자리 사이의 거리)는 반도체 기판(10)의 두께(T2)보다 작을 수 있다. 상술한 간격이 반도체 기판(10)의 두께보다 커지면 광전 변환에 의한 캐리어가 제1 영역(132) 쪽으로 이동하지 않고 반도체 기판(10)의 두께 방향으로 먼저 이동할 수 있다. 그러면, 전면 전계 영역(130)이 위치하지 않은 반도체 기판(10)의 내부 또는 후면 쪽에서 캐리어가 수평 방향으로 이동하게 되므로 캐리어의 이동 거리가 증가할 수 있다. 일 예로, 상술한 간격이 40um 내지 180um일 수 있다. 상술한 간격이 40um 미만이면 제조 공정 상의 부담이 커질 수 있고 전면 전계 영역(130)의 면적이 원하는 크기보다 커질 수 있다. 상술한 간격이 180um를 초과하면 반도체 기판(10)의 두께와의 차이가 크지 않아 반도체 기판(10)의 두께 방향으로의 캐리어 이동이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
또한, 일 예로, 제1 영역(132)을 구성하는 부분(일 예로, 제1 부분(132a) 또는 제2 부분(132b))의 선폭(W3, W4)이 40um 내지 180um일 수 있다. 상술한 선폭(W3, W4)이 40um 미만이면 제조 공정 상의 부담이 커질 수 있다. 상술한 선폭(W3, W4)이 180um를 초과하면 제1 영역(132) 또는 전면 전계 영역(130)의 면적이 커져서 패시베이션막(24) 및/또는 반사 방지막(26)의 패시베이션 특성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 영역(132)을 구성하는 부분의 폭이 다양한 값을 가질 수 있다.
이와 같은 제1 영역(132)으로 이루어진 전면 전계 영역(130)은 다양한 방법에 의하여 형성될 수 있다. 예를 들어, 마스크를 이용한 열 확산법, 이온 주입법, BSG, PSG 등, 잉크젯, 인쇄 등에 의한 불순물층의 형성 후 열처리 등의 방법에 의하여 상술한 바와 같은 패턴을 가지는 상태로 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 전면 전계 영역(130)을 형성할 수 있다.
반도체 기판(10)의 전면 위에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 전면 전계 영역(130) 위에 패시베이션막(24)만 형성될 수도 있고, 전면 전계 영역(130) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 전면 전계 영역(130) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 전면 전계 영역(130) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)의 전면 쪽에 형성된 전면 전계 영역(130)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
이때, 본 실시예에서는 반도체 기판(10)의 전면에 위치하는 전면 전계 영역(130)이 부분적으로 형성되는 제1 영역(132)으로 이루어지도록 하여, 제1 영역(132)이 위치한 부분에서 수평 저항 성분을 저감하는 한편, 제1 영역(132)이 위치하지 않은 부분에서는 제1 영역(132)에 접촉 형성되는 패시베이션막(24) 또는 반사 방지막(26)의 패시베이션 특성을 향상하여 재결합을 최소화할 수 있다. 이에 의하여 수평 저항 성분 저감에 따른 충밀도 향상 및 재결합 저감에 따른 개방 전압 특성 향상을 함께 구현할 수 있어 태양 전지(100)의 효율을 최대화할 수 있다.
이하, 본 발명의 다른 실시예들에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 도 5a 내지 도 5c는 도 4에 도시한 태양 전지의 전면 전계 영역을 형성하는 공정을 도시한 단면도들이다.
도 4를 참조하면, 본 실시예에 따른 태양 전지(102)에서는, 전면 전계 영역(130)이 제1 영역(132)으로 이루어지고, 제1 영역(132)이 위치한 부분이 제1 영역(132)이 위치하지 않은 부분보다 외부를 향하여 돌출된 형상을 가진다. 즉, 베이스 영역(110)의 상부에 제1 영역(132)이 위치한 부분이 돌출되는 형상을 가지면서 배치된다. 제1 영역(132)과 베이스 영역(110)의 표면 구조를 다르게 하거나 제1 영역(132)과 베이스 영역(110) 사이의 단차를 이용하여 광을 분산시키는 등과 같은 효과를 구형할 수 있다.
이와 같은 구조의 태양 전지의 전면 전계 영역을 형성하는 공정을 도 5a 내지 도 5c를 참조하여 설명한다. 이미 설명한 내용에 대해서는 상세한 설명을 생략한다.
먼저, 도 5a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다.
이어서, 도 5b에 도시한 바와 같이, 제2 도전형 도펀트를 높은 농도로 도핑하여 반도체 기판(10)의 전면에 전체적으로 전면 전계 형성층(130a)을 형성한다. 전면 전계 형성층(130a)을 전체적으로 형성하는 방법으로는 다양한 방법(예를 들어, 레이저 도핑법, 실리케이트 막을 이용한 방법, 열 확산법, 이온 주입법)을 사용할 수 있다.
이때, 반도체 기판(10)의 후면에 제2 도전형 도펀트가 불필요하게 도핑되는 것을 방지할 수 있도록 반도체 기판(10)의 후면에는 보호층(도시하지 않음)을 형성할 수 있고, 도핑 이후에 보호층을 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 5c에 도시한 바와 같이, 제1 영역(132)이 형성될 부분을 막고 제1 영역(132)이 형성되지 않은 부분을 개구하는 개구부(302)를 구비하는 마스크(300)를 위치한 상태에서 반도체 기판(10)의 전면을 식각하여 제1 영역(132)에 해당하지 않는 부분의 전면 전계 형성층(130a)을 제거한다. 이때, 식각 방법으로는 다양한 방법이 사용될 수 있는데, 일 예로, 건식 식각(예를 들어, 플라스마 식각) 등을 이용할 수 있다. 이에 의하여 제1 영역(132)에 해당하지 않는 부분이 식각되고, 제1 영역(132)에 해당하는 부분이 외부로 돌출된 상태로 남게 된다. 이에 의하여 상술한 구조의 태양 전지(100)를 쉽게 제조할 수 있다.
도면에서는 식각된 부분에 텍스쳐링에 의한 요철이 제거되어 제1 영역(132)을 제외한 부분에서는 반도체 기판(10)의 전면이 제1 영역(132)의 표면보다 낮은 표면 거칠기를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다른 표면 구조 또는 거칠기를 가질 수 있다. 예를 들어, 제1 영역(132)이 형성되지 않은 부분에서도 텍스쳐링에 의한 요철이 잔존할 수 있으며, 이 또한 본 발명의 범위에 속한다.
상술한 실시예에서는 제1 영역(132)으로 이루어진 전면 전계 영역(130)이 반도체 기판(10)을 구성하는 도핑 영역으로 구성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 영역(132)이 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층을 패터닝하여 형성되는 것도 가능하다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이고, 도 7은 도 6에 도시한 태양 전지의 반도체 기판의 전면을 도시한 평면도이다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 태양 전지(104)에서는, 전면 전계 영역(130)이, 제1 영역(132)과, 제1 영역(132)을 제외한 부분에 형성되며 베이스 영역(110) 및 제1 영역(132)과 다른 도핑 농도를 가지는 제2 영역(134)을 포함한다. 제2 영역(134)은 베이스 영역(110)보다 큰 도핑 농도 및 작은 저항을 가지고 제1 영역(132)보다 작은 도핑 농도 및 큰 저항을 가질 수 있다. 이와 같은 도핑 농도와 저항을 가지는 제2 영역(134)을 형성하는 것에 의하여 패시베이션 특성을 크게 저하시키지 않으면서 반도체 기판(10)의 전면에서의 수평 저항을 좀더 저감할 수 있다.
이와 같은 실시예에서는 반도체 기판(10)의 전면 쪽에서 제2 영역(134)이 제1 영역(132)의 개구부를 채우면서 형성되므로, 제2 영역(134)이 서로 이격되는 복수의 아일랜드를 구성할 수 있다. 제1 영역(132)이 서로 평행한 복수 개의 제1 부분(132a)과 이와 교차하면서 서로 평행한 복수 개의 제2 부분(132b)을 포함하는 격자 형상을 가지게 되면, 반도체 기판(10)의 전면 쪽에서 제2 영역(134)이 사각형을 가지면서 복수 개의 행과 복수 개의 열을 이루면서 배치되는 복수 개의 아일랜드 부분을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 영역(134)의 형상 등은 다양한 변형이 가능하다. 그리고 도면에서는 제2 영역(134)이 제1 영역(132)을 제외한 부분에 전체적으로 형성되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 영역(134)이 제1 영역(132)을 제외한 부분의 일부에만 형성되고, 나머지 일부에는 베이스 영역(110)이 위치하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 8을 참조하면, 본 실시예에 따른 태양 전지(106)에서는, 제2 도전형 영역(34)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비되고, 제1 도전형 영역(32)은 제2 도전형 영역(34) 및 이를 둘러싸는 배리어 영역(36)을 제외한 부분에 전체적으로 형성될 수 있다
그러면, 제1 도전형 영역(32)으로 기능하는 제1 도전형 영역(32)이 최대한 넓은 면적을 가지면서 형성되어 광전 변환 효율을 향상할 수 있다. 그리고 제2 도전형 영역(34)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제2 도전형 영역(34)이 위치하도록 할 수 있다. 그러면 제2 도전형 영역(34)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 영역(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 제2 도전형 영역(34)의 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
도면에서는 제2 도전형 영역(34)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(34)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
절연층(40)에 형성된 제1 및 제2 개구부(402, 404)는 제1 도전형 영역(32) 및 제2 도전형 영역(34) 각각의 형상을 고려하여 서로 다른 형상을 가질 수 있다. 즉, 제1 개구부(402)는 제1 도전형 영역(32) 위에서 길게 이어지면서 형성될 수 있고, 제2 개구부(404)는 복수 개가 제2 도전형 영역(34)에 대응하여 서로 이격되어 형성될 수 있다. 제1 전극(42)은 제1 도전형 영역(32) 위에만 위치하고, 제2 전극(44)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 위에 함께 위치하는 것을 고려한 것이다. 즉, 절연층(40)에서 제2 도전형 영역(34) 위에 위치한 부분에 대응하여 제2 개구부(404)가 형성되고, 제2 개구부(404)에 의하여 제2 전극(44)과 제2 도전형 영역(34)이 연결된다. 그리고 제1 도전형 영역(32) 위에 해당하는 절연층(40)의 부분에는 제2 개구부(404)가 형성되지 않아 제2 전극(44)과 제1 도전형 영역(32)이 서로 절연된 상태를 유지할 수 있도록 한다. 제1 전극(42)은 제1 도전형 영역(32) 위에만 형성되므로 제1 개구부(402)가 제1 전극(42)과 동일 또는 유사한 형상을 가질 수 있고, 이에 의하여 제1 전극(42)이 제1 도전형 영역(32) 상에 전체적으로 컨택될 수 있도록 한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. 예를 들어, 제1 개구부(402)가 제2 개구부(404)와 유사한 형상을 가지는 복수 개의 컨택홀로 구성될 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 102, 104, 106: 태양 전지
10: 반도체 기판
110: 베이스 영역
130: 전면 전계 영역
132: 제1 영역
132a: 제1 부분
132b: 제2 부분
134: 제2 영역
20: 터널링층
24: 패시베이션막
26: 반사 방지막
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 베이스 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역;
    상기 제1 및 제2 도전형 영역에 각기 연결되는 제1 및 제2 전극; 및
    상기 반도체 기판의 타면 쪽에 위치하는 전계 영역
    을 포함하고,
    상기 전계 영역은 상기 반도체 기판의 타면 쪽에 부분적으로 위치하는 제1 영역을 포함하고,
    상기 제1 영역은 내부에 개구부를 가지면서 서로 일체로 연결되는 형상을 가지는 태양 전지.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 영역을 구성하는 부분 사이의 간격이 상기 반도체 기판의 두께보다 작은 태양 전지.
  4. 제1항에 있어서,
    상기 제1 영역을 구성하는 부분 사이의 간격이 40um 내지 180um인 태양 전지.
  5. 제1항에 있어서,
    상기 반도체 기판의 전체 면적에 대한 상기 제1 영역의 면적 비율이 0.1 내지 0.5인 태양 전지.
  6. 제5항에 있어서,
    상기 반도체 기판의 전체 면적에 대한 상기 제1 영역의 면적 비율이 0.3 내지 0.4인 태양 전지.
  7. 제1항에 있어서,
    상기 전계 영역은 상기 베이스 영역과 동일한 도전형을 가지며 상기 베이스 영역보다 높은 도핑 농도를 가지는 태양 전지.
  8. 제1항에 있어서,
    상기 전계 영역이 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성되는 태양 전지.
  9. 제1항에 있어서,
    상기 제1 영역은, 제1 부분과, 상기 제1 부분과 교차하는 제2 부분을 포함하는 태양 전지.
  10. 제9항에 있어서,
    상기 제1 부분이 복수 개 구비되고, 상기 제2 부분이 복수 개 구비되며,
    상기 제1 부분 사이의 간격 또는 상기 제2 부분 사이의 간격이 상기 반도체 기판의 두께보다 작은 태양 전지.
  11. 제9항에 있어서,
    상기 제1 부분이 복수 개 구비되고, 상기 제2 부분이 복수 개 구비되며,
    상기 제1 부분 사이의 간격 또는 상기 제2 부분 사이의 간격이 40um 내지 180um인 태양 전지.
  12. 제9항에 있어서,
    상기 제1 부분이 복수 개 구비되고, 상기 제2 부분이 복수 개 구비되어,
    상기 제1 영역이 매트릭스 형상을 가지는 태양 전지.
  13. 제1항에 있어서,
    상기 반도체 기판의 타면 쪽에 상기 베이스 영역과 상기 제1 영역이 위치하는 태양 전지.
  14. 제13항에 있어서,
    상기 반도체 기판의 타면 쪽에서 상기 베이스 영역이 서로 이격되는 복수의 아일랜드 부분으로 구성되는 태양 전지.
  15. 제1항에 있어서,
    상기 전계 영역은, 상기 반도체 기판의 타면 쪽에서 상기 제1 영역을 제외한 부분의 적어도 일부에 형성되며 상기 제1 영역과 다른 도핑 농도를 가지는 제2 영역을 포함하는 태양 전지.
  16. 제15항에 있어서,
    상기 반도체 기판의 타면 쪽에서 상기 제2 영역이 서로 이격되는 복수의 아일랜드 부분으로 구성되는 태양 전지.
  17. 제15항에 있어서,
    상기 제2 영역의 도핑 농도가 상기 제1 영역의 도핑 농도보다 작고 상기 베이스 영역의 도핑 농도보다 큰 태양 전지.
  18. 제1항에 있어서,
    상기 반도체 기판의 타면 위에서 상기 전계 영역과 접촉 형성되는 패시베이션막 또는 반사 방지막을 더 포함하는 태양 전지.
  19. 제18항에 있어서,
    상기 패시베이션막 또는 상기 반사 방지막이 상기 반도체 기판의 타면 위에서 전체적으로 형성되는 태양 전지.
  20. 제1항에 있어서,
    상기 반도체 기판의 일면 위에 형성되는 터널링층을 더 포함하고,
    상기 제1 및 제2 도전형 영역이 상기 터널링층 위에 형성되는 반도체층으로 구성되는 태양 전지.
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