KR101699743B1

KR101699743B1 - 태양 전지

Info

Publication number: KR101699743B1
Application number: KR1020130036455A
Authority: KR
Inventors: 장재원; 박현정
Original assignee: 엘지전자 주식회사
Priority date: 2013-04-03
Filing date: 2013-04-03
Publication date: 2017-02-13
Also published as: KR20140120992A

Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 전체적으로 형성되는 제1 터널링층; 및 상기 제1 터널링층 위에 형성되는 제1 불순물층; 및 상기 제1 불순물층에 연결되는 제1 전극을 포함하는 전극을 포함한다.

Description

태양 전지{SOLAR CELL}

본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는 반도체 기판을 포함하는 태양 전지에 관한 것이다.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.

태양 전지는 광전 변환을 일으킬 수 있도록 반도체 기판에 도전형 영역 및 이에 전기적으로 연결되는 전극을 형성하여 형성될 수 있다. 그리고 태양 전지에는 특성을 향상하기 위하여 도전형 영역을 패시베이션하는 패시베이션 막, 반사를 방지하기 위한 반사 방지막 등도 형성된다.

그런데 종래 태양 전지에서는 반도체 기판에서의 재결합, 캐리어의 긴 이동 거리 등에 의하여 태양 전지의 효율이 저하될 수 있다. 따라서 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.

본 발명은 효율을 최대화할 수 있는 태양 전지를 제공하고자 한다.

본 발명의 실시예에 따르면, 반도체 기판 위에 터널링층을 형성한 다음, 터널링층 위에 불순물층(에미터층, 후면 전계층 등)을 형성한다. 이에 의하여 반도체 기판의 후면 표면의 결함을 효과적으로 제거하면서 광전 변환을 일으키는 캐리어는 효과적으로 이동할 수 있도록 한다. 이에 따라 반도체 기판의 손상을 방지하고 반도체 기판의 후면에서의 재결합 사이트들을 효과적으로 제거할 수 있게 된다. 이에 의하여 태양 전지의 효율을 좀더 향상할 수 있다.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다
도 2는 본 실시예에 따른 태양 전지의 평면도이다.
도 3은 도 1의 실시예의 일 변형예에 따른 태양 전지의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5는 도 4의 실시예의 일 변형예를 도시한 단면도이다.
도 6은 도 4의 실시예의 다른 변형예를 도시한 단면도이다.
도 7은 도 4의 실시예의 또 다른 변형예에 따른 태양 전지의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 9는 도 8의 실시예의 일 변형예에 따른 태양 전지의 단면도이다.
도 10은 도 8의 실시예의 다른 변형예에 따른 태양 전지의 단면도이다.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 좀더 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 본 실시예에 따른 태양 전지의 평면도이다.

도면을 참조하면, 본 실시예에 따른 태양 전지(100)는, 기판(일례로, 반도체 기판)(이하 "반도체 기판")(10)과, 서로 다른 도전형을 가지는 제1 및 제2 불순물층(즉, 에미터층(20) 및 후면 전계층(30))과, 제1 및 제2 불순물층(20, 30)에 연결되는 제1 및 제2 전극(24, 34)을 포함하는 전극(24, 34)를 포함할 수 있다. 이때, 본 실시예에서는 반도체 기판(10)과 제1 불순물층(에미터층(20) 및 후면 전계층(30) 중 어느 하나)의 사이 및/또는 반도체 기판(10)과 제2 불순물층(에미터층(20) 및 후면 전계층(30) 중 다른 하나)의 사이에 터널링층(40)이 위치할 수 있다. 그리고 제1 패시베이션 막(21) 및/또는 제1 반사 방지막(22)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.

반도체 기판(10)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 본 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.

본 실시예에서 반도체 기판(10)은 제1 도전형 불순물이 낮은 도핑 농도로 도핑된 베이스 영역(110)으로만 이루어질 수 있다. 즉, 종래의 태양 전지에서는 반도체 기판(10)과 다른 도전형을 가지는 도핑 영역 또는 반도체 기판(10)과 동일한 도전형을 가지되 도핑 농도가 높은 도핑 영역 등이 반도체 기판(10)에 형성되는 반면, 본 실시예에서는 반도체 기판(10)이 베이스 영역(110)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다.

이와 같이 반도체 기판(10)이 베이스 영역으로만 이루어지고 별도의 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(10)에서 가장 낮은 도핑 농도에 대한 가장 높은 도핑 농도 차이가 10% 이하일 수 있다. 이때, 10% 이하는 별도의 불순물 영역을 형성하기 위한 도핑이 이루어지지 않은 정도를 규정하기 위하여 일례로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(10)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다.

본 실시예에서는 반도체 기판(10)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(10)에 도핑 영역을 형성하는 것에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다.

본 실시예에서 반도체 기판(10)의 전면 및 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)에 의하여 형성된 터널 정션까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 전면 및 후면 중 어느 하나만이 텍스쳐링 되거나, 양면 다 텍스쳐링되지 않을 수도 있다.

텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 드릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다.

반도체 기판(10)의 일면(일례로, 전면)(이하 "전면")에는 제1 터널링층(42)이 전체적으로 형성된다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다.

제1 터널링층(42)은, 재결합 사이트가 많은 반도체 기판(10)의 표면을 패시베이션 하면서 터널링 효과에 의하여 캐리어는 원활하게 이동할 수 있도록 한다.

제1 터널링층(42)은 패시베이션 효과 및 터널링 효과를 구현할 수 있는 물질, 일례로, 산화물, 질화물, 진성 반도체층 등으로 구성될 수 있다. 이때, 제1 터널링층(42)이 실리콘 산화물, 실리콘 질화물, 진성 실리콘 등을 포함하면 실리콘으로 구성되는 반도체 기판(10)에 쉽고 안정적으로 형성될 수 있다. 제1 터널링층(42)은 다양한 방법에 의하여 형성될 수 있는데, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 터널링층(42)이 형성될 수 있다.

패시베이션 효과 및 터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(42)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 0.5nm 내지 2nm)일 수 있다. 제1 터널링층(42)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제1 터널링층(42)의 두께가 0.5nm 미만이면 패시베이션 특성이 저하될 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 터널링층(42)의 두께가 0.5nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(42)의 두께가 다양하게 변화될 수 있다.

본 실시예에서는 반도체 기판(10)의 전면에 전체적으로 제1 터널링층(42)을 형성하여 반도체 기판(10)의 전면에서의 결함을 전체적으로 제거할 수 있다. 이에 따라 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다.

제1 터널링층(42) 위에 형성되는 에미터층(20)은 반도체 기판(10)과 다른 도전형(일례로, p형 또는 n형)을 포함하는 다결정, 비정질, 또는 미세 결정 반도체로 구성될 수 있다. 일례로, 에미터층은 제2 도전형 불순물이 도핑된 다결정 실리콘, 비정질 실리콘, 또는 미세 결정 실리콘으로 구성될 수 있다. 이때, 에미터층(20)을 다결정, 비정질, 또는 미세 결정 반도체로 형성하여 에미터층(20)을 다양한 방법으로 쉽게 제조될 수 있다. 일례로, 에미터층(20)은 화학 기상 증착법 등에 의하여 형성될 수 있으며, 제2 도전형 불순물은 에미터층(20)을 형성하는 공정에서 도핑될 수도 있다. 일례로, 화학 기상 증착법 중에 사용하는 가스에 제2 도전형 불순물을 포함하는 가스를 주입하면서 에미터층(20)을 형성할 수 있다. 또는, 반도체층을 형성한 다음에 별도로 제2 도전형 불순물을 도핑하여 제2 도전형 불순물을 포함하는 에미터층(20)을 형성할 수도 있다.

본 실시예에서 에미터층(20)은 제1 터널링층(42) 위에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다.

에미터층(20) 위에는 제1 패시베이션 막(21) 및/또는 제1 반사 방지막(22)이 형성될 수 있다. 본 실시예에서는 에미터층(20) 위에 제1 패시베이션 막(21)이 형성되고, 제1 패시베이션 막(21) 위에 제1 반사 방지막(22)이 형성된 것을 예시하였다. 본 실시예에서 제1 패시베이션 막(21)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 후면 전계층(30) 위의 전면 전체에 형성될 수 있다. 그리고 제1 반사 방지막(22)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 제1 패시베이션 막(21) 위의 전면 전체에 형성될 수 있다.

제1 패시베이션 막(21)은 에미터층(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 그리고 제1 반사 방지막(22)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)에 의하여 형성된 터널 정션까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션 막(21) 및 제1 반사 방지막(22)에 의하여 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.

제1 패시베이션 막(21)은 에미터층(20)을 효과적으로 패시베이션할 수 있는 물질로 구성될 수 있다. 일례로, 제1 패시베이션 막(21)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 에미터층(20)이 n형일 경우에는 제1 패시베이션 막(21)이 양전하를 가지는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있고, 에미터층(20)이 p형일 경우에는 제1 패시베이션 막(21)이 음전하를 가지는 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함할 수 있다.

그리고 제1 방사 방지막(22)은 표면에서의 반사를 방지할 수 있는 다양한 물질로 구성될 수 있다. 일례로, 제1 반사 방지막(22)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 반사 방지막(22)이 다양한 물질을 포함할 수 있음은 물론이다.

제1 전극(24)은 제1 패시베이션 막(21) 및 제1 반사 방지막(22)에 형성된 개구부를 통하여(즉, 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 관통하여) 에미터층(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다. 제1 전극(24)의 평면 형상 등은 이하에서 추후에 좀더 상세하게 설명한다.

한편, 반도체 기판(10)의 다른 일면(일례로, 후면)(이하 "후면")에는 제2 터널링층(44)이 전체적으로 형성된다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다.

제2 터널링층(44)은, 재결합 사이트가 많은 반도체 기판(10)의 표면을 패시베이션 하면서 터널링 효과에 의하여 캐리어는 원활하게 이동할 수 있도록 한다.

제2 터널링층(44)은 패시베이션 효과 및 터널링 효과를 구현할 수 있는 물질, 일례로, 산화물, 질화물, 진성 반도체층 등으로 구성될 수 있다. 이때, 제2 터널링층(44)이 실리콘 산화물, 실리콘 질화물, 진성 실리콘 등을 포함하면 실리콘으로 구성되는 반도체 기판(10)에 쉽고 안정적으로 형성될 수 있다. 제2 터널링층(44)은 다양한 방법에 의하여 형성될 수 있는데, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제2 터널링층(44)이 형성될 수 있다.

패시베이션 효과 및 터널링 효과를 충분하게 구현할 수 있도록 제2 터널링층(44)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 0.5nm 내지 2nm)일 수 있다. 제2 터널링층(44)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제2 터널링층(44)의 두께가 0.5nm 미만이면 패시베이션 특성이 저하될 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제2 터널링층(44)의 두께가 0.5nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 터널링층(44)의 두께가 다양하게 변화될 수 있다.

본 실시예에서는 반도체 기판(10)의 전면에 전체적으로 제2 터널링층(44)을 형성하여 반도체 기판(10)의 전면에서의 결함을 전체적으로 제거할 수 있다. 이에 따라 태양 전지(100)의 개방 전압을 향상하여 태양 전지(100)의 효율을 향상할 수 있다.

제2 터널링층(44) 위에 형성되는 후면 전계층(30)은 반도체 기판(10)과 동일한 도전형(일례로, n형 또는 p형)을 포함하는 다결정, 비정질, 또는 미세 결정 반도체로 구성될 수 있다. 일례로, 후면 전계층(30)은 제1 도전형 불순물이 도핑된 다결정 실리콘, 비정질 실리콘, 또는 미세 결정 실리콘으로 구성될 수 있다. 이때, 후면 전계층(30)을 다결정, 비정질, 또는 미세 결정 반도체로 형성하여 후면 전계층(30)을 다양한 방법으로 쉽게 제조될 수 있다. 일례로, 후면 전계층(30)은 화학 기상 증착법 등에 의하여 형성될 수 있으며, 제1 도전형 불순물은 후면 전계층(30)을 형성하는 공정에서 도핑될 수도 있다. 일례로, 화학 기상 증착법 중에 사용하는 가스에 제1 도전형 불순물을 포함하는 가스를 주입하면서 후면 전계층(30)을 형성할 수 있다. 또는, 반도체층을 형성한 다음에 별도로 제1 도전형 불순물을 도핑하여 제1 도전형 불순물을 포함하는 후면 전계층(30)을 형성할 수도 있다.

본 실시예에서 후면 전계층(30)은 제2 터널링층(44) 위에서 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역, 아이솔레이션 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다.

후면 전계층(30) 위에는 제2 패시베이션 막(31) 및/또는 제2 반사 방지막(32)이 형성될 수 있다. 본 실시예에서는 후면 전계층(30) 위에 제2 패시베이션 막(31)이 형성되고, 제2 패시베이션 막(31) 위에 제2 반사 방지막(32)이 형성된 것을 예시하였다. 본 실시예에서 제2 패시베이션 막(31)은 제2 전극(34)에 대응하는 부분을 제외하고 실질적으로 후면 전계층(30) 위의 전면 전체에 형성될 수 있다. 그리고 제2 반사 방지막(32)은 제2 전극(34)에 대응하는 부분을 제외하고 실질적으로 제2 패시베이션 막(31) 위의 전면 전체에 형성될 수 있다.

제2 패시베이션 막(31)은 후면 전계층(30)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 그리고 제2 반사 방지막(32)은 반도체 기판(10)의 후면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 에미터층(20)에 의하여 형성되는 터널 정션까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다. 이와 같이 제2 패시베이션 막(31) 및 제2 반사 방지막(32)에 의하여 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 효율을 향상할 수 있다.

제2 패시베이션 막(31)은 후면 전계층(30)을 효과적으로 패시베이션할 수 있는 물질로 구성될 수 있다. 일례로, 제2 패시베이션 막(31)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이때, 후면 전계층(30)이 p형일 경우에는 제2 패시베이션 막(31)이 음전하를 가지는 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물 등을 포함할 수 있고, 후면 전계층(30)이 n형일 경우에는 제2 패시베이션 막(31)이 양전하를 가지는 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다.

그리고 제2 방사 방지막(32)은 표면에서의 반사를 방지할 수 있는 다양한 물질로 구성될 수 있다. 일례로, 제2 반사 방지막(32)은 실리콘 질화물, 수소를 포함한 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 알루미늄 산화물, MgF₂, ZnS, TiO₂ 및 CeO₂로 이루어진 군에서 선택된 어느 하나를 포함하는 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 반사 방지막(32)이 다양한 물질을 포함할 수 있음은 물론이다.

제2 전극(34)은 제2 패시베이션 막(31) 및 제2 반사 방지막(32)에 형성된 개구부를 통하여(즉, 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 관통하여) 후면 전계층(30)에 전기적으로 연결된다. 이러한 제2 전극(34)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.

이하에서는 제1 및 제2 전극(24, 34)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다.

도 2를 참조하면, 제1 및 제2 전극(24, 34)은, 일례로, 제1 피치(P1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a, 34a)을 포함할 수 있다. 이와 함께 제1 전극(24, 34)은 핑거 전극들(24a, 34a)과 교차하는 방향으로 형성되어 핑거 전극(24a, 34a)을 연결하는 버스바 전극(24b, 34b)을 포함할 수 있다. 이러한 버스 전극(24b, 34b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. 또한, 버스바 전극(24b)을 형성하지 않는 등 다양한 변형이 가능하다. 이와 같이 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. 이때 도면에서는 제1 및 제2 전극(24, 34)의 제1 피치(P1)를 서로 구별 없이 설명하고, 제1 및 제2 전극(24, 34)의 제2 피치(P2)를 서로 구별 없이 설명하였다. 제1 전극(24)의 제1 피치(P1)는 제2 전극(34)의 제1 피치(P1)와 동일한 값을 가지거나 다른 값을 가질 수 있고, 제1 전극(24)의 제2 피치(P2)는 제2 전극(34)의 제2 피치(P2)와 동일한 값을 가지거나 다른 값을 가질 수 있다.

단면 상으로 볼 때, 제1 전극(24)의 핑거 전극(24a) 및 버스바 전극(24b)이 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 관통하여 형성될 수도 있다. 마찬가지로 제2 전극(34)의 핑거 전극(34a) 및 버스바 전극(34b)이 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 관통하여 형성될 수도 있다. 또는, 제1 전극(24)의 핑거 전극(24a)이 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 관통하고 버스바 전극(24b)은 제1 패시베이션 막(21) 위에서 형성될 수 있다. 마찬가지로 제2 전극(34)의 핑거 전극(34a)이 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 관통하고 버스바 전극(34b)은 제2 패시베이션 막(31) 및 제2 반사방지막(32) 위에서 형성될 수 있다.

상술한 제1 및 제2 전극(24, 34)은 전도성이 우수한 금속 등으로 구성될 수 있고, 도금, 증착, 인쇄 등의 다양한 방법에 의하여 형성될 수 있다. 본 발명이 제1 및 제2 전극(24, 34)의 물질, 형성 방법 등에 한정되는 것은 아니다.

상술한 바와 같은 구조의 태양 전지(100)에서는 불순물층인 에미터층(20)이 제1 터널링층(42)을 사이에 두고 반도체 기판(10)의 전면에 형성된다. 제1 터널링층(42)은 반도체 기판(10)의 전면에 전체적으로 형성되어 반도체 기판(10)의 전면 표면의 결함을 효과적으로 제거할 수 있다. 이때, 제1 터널링층(42)은 광전 변환을 일으키는 캐리어는 효과적으로 이동할 수 있도록 한다. 즉, 종래에는 반도체 기판의 일정 영역에 불순물을 높은 농도로 도핑하여 에미터층의 기능을 하는 도핑 영역을 반도체 기판 내에 형성하였다. 이때, 불순물의 도핑에 의하여 반도체 기판이 손상되고 반도체 기판의 표면에 많은 재결합 사이트들이 발생하였다. 이를 방지하기 위하여 패시베이션 막을 형성하는 경우에도 반도체 기판에서 전극과 인접한 부분에서는 패시베이션 막이 형성되지 않아 재결합 사이트들을 효과적으로 제거하기 어려웠다. 이에 따라 반도체 기판의 표면의 재결합 사이트들에 의하여 태양 전지의 효율이 낮은 수준이었다.

반면, 본 실시예에서는 상술한 바와 같이 재결합 사이트들이 많이 존재할 수 있는 반도체 기판(10)의 전면을 제1 터널링층(42)을 이용하여 전체적으로 패시베이션하고, 제1 터널링층(42) 위에 에미터층(20)을 형성한다. 이에 따라 반도체 기판(10)의 손상을 방지하고 반도체 기판(10)의 전면에서의 재결합 사이트들을 효과적으로 제거할 수 있게 된다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.

그리고 또 다른 불순물층인 후면 전계층(30)이 제2 터널링층(44)을 사이에 두고 반도체 기판(10)의 후면에 형성된다. 제2 터널링층(44)은 반도체 기판(10)의 후면에 전체적으로 형성되어 반도체 기판(10)의 후면 표면의 결함을 효과적으로 제거할 수 있다. 이때, 제2 터널링층(44)은 광전 변환을 일으키는 캐리어는 효과적으로 이동할 수 있도록 한다. 이에 의하여 반도체 기판(10)의 손상을 더욱 방지하고 반도체 기판(10)의 후면에서의 재결합 사이트들을 효과적으로 제거할 수 있게 된다. 이에 의하여 태양 전지(100)의 효율을 좀더 향상할 수 있다.

이에 따라 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 이루어져서 반도체 기판(10)이 우수한 특성을 그대로 유지할 수 있다.

이때, 에미터층(20)과 후면 전계층(30)이 반도체 기판(10)에서 서로 다른 쪽에 위치하여 양면 수광형 구조를 구현할 수 있다. 이에 의하여 반도체 기판(10)의 전면뿐만 아니라 후면으로도 광이 입사되어 입사되는 광의 양을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다. 그리고 에미터층(20)과 후면 전계층(30)이 서로 인접하여 형성되지 않으므로, 에미터층(20) 및 후면 전계층(30)이 인접하여 형성될 경우에 수행되어야 하는 아이솔레이션 공정 등을 수행하지 않아도 된다. 또한, 에미터층(20)과 후면 전계층(30)이 전체적으로 형성되므로 별도의 패터닝 공정, 얼라인 공정 등이 추가되지 않는다. 이에 따라 제조 공정을 단순화하여 비용을 절감할 수 있다.

또한, 반도체 기판(10)의 전면에 제1 패시베이션 막(21) 및 제1 반사 방지막(22)을 형성하여 태양 전지(100)의 효율을 좀더 향상할 수 있다.

그리고 제2 전극(34)을 핑거 전극(34a) 및 버스바 전극(34b)을 포함하는 구조로 형성하여, 반도체 기판(10)의 후면으로도 광이 입사할 수 있도록 하여 광의 이용량을 좀더 향상하였다. 이때, 반도체 기판(10)의 후면에 제2 패시베이션 막(31) 및 제2 반사 방지막(32)을 형성하여 태양 전지(100)의 효율을 좀더 향상할 수 있다.

이하, 도 3 내지 도 10을 참조하여 본 발명의 변형예 및 다른 실시예에 따른 태양 전지를 좀더 상세하게 설명한다. 앞서 설명한 실시예와 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.

도 3은 도 1의 실시예의 일 변형예에 따른 태양 전지의 단면도이다.

도 3를 참조하면, 본 변형예에 따른 태양 전지는 제1 및 제2 패시베이션 막(21, 31)을 구비하지 않고, 에미터층(20) 위에 제1 반사 방지막(22)이 형성되고 후면 전계층(30) 위에 제2 반사 방지막(32)이 형성된다. 이에 의하여 공정을 단순화하고 비용을 절감할 수 있다. 그리고 제1 및 제2 반사 방지막(22, 32)이 패시베이션의 역할을 함께 수행할 수 있다. 이에 따라 생산을 향상하면서도 태양 전지의 특성은 우수하게 유지할 수 있다.

본 발명은 이 외에도 다양한 변형이 가능하다. 예를 들어, 제1 및 제2 패시베이션 막(21, 22), 그리고 제1 및 제2 반사 방지막(31, 32) 중 적어도 하나를 구비하지 않는 모든 경우가 본 발명의 범위에 속한다.

도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.

도 4를 참조하면, 본 실시예에 따른 태양 전지에서는 후면 전계층(30)이 반도체 기판(10)의 내에 형성된 도핑 영역으로 구성된다. 즉, 반도체 기판(10)이 도핑되지 않은 영역인 베이스 영역(110)과, 반도체 기판(10)에 반도체 기판(10)과 동일한 도전형의 불순물을 도핑하여 형성된 후면 전계층(30)을 포함할 수 있다. 후면 전계층(30)은 다양한 도핑 방법(일례로, 열 확산법, 이온 주입법 등)의 방법에 의하여 형성될 수 있다.

도면에서는 후면 전계층(30)이 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 이에 대한 변형예들은 도 5 및 도 6을 참조하여 다시 설명한다.

후면 전계층(30) 위에는 제2 패시베이션 막(31) 및/또는 제2 반사 방지막(32)이 형성될 수 있다.

이와 같이 반도체 기판(10)을 도핑하여 후면 전계층(30)을 형성하면, 후면 전계층(30)을 형성할 때 후면 쪽에서는 기존의 공정을 그대로 사용할 수 있다. 즉, 반도체 기판(10)의 전면에서는 제1 터널링층(20) 위에 에미터층(20)을 형성하여 태양 전지의 효율을 향상하고, 후면 전계층(30)에는 기존 설비를 그대로 사용할 수 있다. 즉, 효율 및 생산성을 함께 고려하여 다양한 특성을 함께 향상할 수 있다.

도 5는 도 4의 실시예의 일 변형예를 도시한 단면도이다.

도 5을 참조하면, 본 변형예에서는 후면 전계층(30)이 선택적 구조(selective structure)를 가질 수도 있다. 즉, 후면 전계층(30)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(30a)과, 제1 부분(30a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(30b)을 가질 수 있다. 제1 부분(30a)은 제2 전극(34)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다.

이에 의하면 광이 입사되는 제2 전극(34) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(30b)를 형성하여 패시베이션 효과를 향상할 수 있다. 이와 함께, 제1 전극(34)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(30a)을 형성하여 제1 전극(34)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 후면 전계층(30)은 선택적 구조에 의하여 태양 전지의 효율을 최대화할 수 있다.

도 6은 도 4의 실시예의 다른 변형예를 도시한 단면도이다.

도 6을 참조하면, 본 변형에서는 후면 전계층(30)이 국부적 구조(local structure)를 가질 수도 있다. 즉, 후면 전계층(30)이 제2 전극(34)의 적어도 일부에 대응하는 부분에만 국부적으로 형성되는 제1 부분(30a)만을 구비할 수 있다. 이에 의하면 반도체 기판(10)의 손상을 최소화하면서 표면 재결합 사이트를 최소화할 수 있다.

도 7은 도 4의 실시예의 또 다른 변형예에 따른 태양 전지의 단면도이다.

도 7을 참조하면, 본 변형예에 따른 태양 전지는 제1 및 제2 패시베이션 막(21, 31)을 구비하지 않고, 에미터층(20) 위에 제1 반사 방지막(22)이 형성되고 후면 전계층(30) 위에 제2 반사 방지막(32)이 형성된다. 이에 의하여 공정을 단순화하고 비용을 절감할 수 있다. 그리고 제1 및 제2 반사 방지막(22, 32)이 패시베이션의 역할을 함께 수행할 수 있다. 이에 따라 생산을 향상하면서도 태양 전지의 특성은 우수하게 유지할 수 있다.

도 7에서는 후면 전계층(30)이 도 4에 도시한 균일한 구조를 가지는 경우를 일례로 하여 도시하였지만, 후면 전계층(30)이 도 5 또는 도 6에 도시한 선택적 구조 또는 국부적 구조를 가질 수도 있다.

도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.

도 8을 참조하면, 본 실시예에 따른 태양 전지에서는 에미터층(20)이 반도체 기판(10)의 내에 형성된 도핑 영역으로 구성된다. 즉, 반도체 기판(10)이 도핑되지 않은 영역인 베이스 영역(110)과, 반도체 기판(10)에 반도체 기판(10)과 다른 도전형의 불순물을 도핑하여 형성된 에미터층(20)을 포함할 수 있다. 에미터층(20)은 다양한 도핑 방법(일례로, 열 확산법, 이온 주입법 등)의 방법에 의하여 형성될 수 있다.

도면에서는 에미터층(20)이 균일한 도핑 농도를 가지는 균일한 구조를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 이에 대한 변형예들은 도 9를 참조하여 다시 설명한다.

그리고 에미터층(20) 위에는 제1 패시베이션 막(21) 및/또는 제1 반사 방지막(22)이 형성될 수 있다.

이와 같이 반도체 기판(10)을 도핑하여 에미터층(20)을 형성하면, 에미터층(20)을 형성할 때 후면 쪽에서는 기존의 공정을 그대로 사용할 수 있다. 이에 따라 기존 설비를 그대로 이용할 수 있다. 즉, 효율 및 생산성을 함께 고려하여 다양한 특성을 함께 향상할 수 있다.

도 9는 도 8의 실시예의 일 변형예에 따른 태양 전지의 단면도이다.

도 9를 참조하면, 본 변형예에서는 후면 전계층(30)이 선택적 구조(selective structure)를 가질 수도 있다.

즉, 에미터층(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다.

이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터 구조에 의하여 태양 전지의 효율을 최대화할 수 있다.

도 10은 도 8의 실시예의 다른 변형예에 따른 태양 전지의 단면도이다.

도 10을 참조하면, 본 변형예에 따른 태양 전지는 제1 및 제2 패시베이션 막(21, 31)을 구비하지 않고, 에미터층(20) 위에 제1 반사 방지막(22)이 형성되고 후면 전계층(30) 위에 제2 반사 방지막(32)이 형성된다. 이에 의하여 공정을 단순화하고 비용을 절감할 수 있다. 그리고 제1 및 제2 반사 방지막(22, 32)이 패시베이션의 역할을 함께 수행할 수 있다. 이에 따라 생산을 향상하면서도 태양 전지의 특성은 우수하게 유지할 수 있다.

도 10에서는 에미터층(20)이 도 8에 도시한 균일한 구조를 가지는 경우를 일례로 하여 도시하였지만, 에미터층(20)이 도 9에 도시한 선택적 구조를 가질 수도 있다.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

100: 태양 전지
10: 반도체 기판
20: 에미터층
24: 제1 전극
30: 후면 전계층
34: 제2 전극
42: 제1 터널링층
44: 제2 터널링층

Claims

제 1 도전형을 가지는 단결정 반도체를 포함하는 단결정 반도체 기판(110);
광이 입사하는 상기 단결정 반도체 기판(110)의 일면 위에 제 2 도전형 불순물이 도핑된 제 1 불순물층(20);
상기 제 1 불순물층(20)상에 형성되는 제 1 보호막(21);
전체적으로 형성되는 제1 터널링층;
상기 제1 터널링층 위에 형성되는 제1 불순물층; 및
상기 제 1 보호막(21)에 형성된 개구부를 통해 상기 제1 불순물층(20)에 전기적으로 연결되는 제1 전극(24);을 포함하는 전극
을 포함하고,
상기 단결정 반도체 기판(110)의 광입사면과 반대면에 전체적으로 형성되는 제 2 터널링층(44);
상기 제 2 터널링층(44) 상에 형성되고 상기 제 1 도전형을 가지는 제 2 불순물층(30); 및
상기 제 2 불순물층(30)상에 형성되는 제 2 보호막(31);
상기 제 2 보호막(31)에 형성된 개구부를 통해 상기 제 2 불순물층(30)에 전기적으로 연결되는 제 2전극(34)을 포함하고,
상기 제 2 불순물층(30)은 상기 제 1 도전형을 가지는 불순물이 도핑된 비정질, 미세결정 및 다결정 반도체 중 적어도 하나를 포함하는 태양 전지.
삭제
제1항에 있어서,
상기 제1 터널링층의 두께가 0.5nm 내지 5nm인 태양 전지.
제1항에 있어서,
상기 제1 터널링층이 실리콘 산화물, 실리콘 질화물 및 진성 실리콘 중 적어도 하나를 포함하는 태양 전지.
제1항에 있어서,
상기 제1 불순물층이 상기 제1 터널링층의 위에 전체적으로 형성되는 태양 전지.
삭제
제1항에 있어서,
상기 제1 전극은 서로 평행한 복수의 핑거 전극을 포함하는 태양 전지.
제7항에 있어서,
상기 제1 전극은 상기 복수의 핑거 전극과 교차하는 버스바 전극을 더 포함하는 태양 전지.
삭제
제1항에 있어서,
상기 반도체 기판이 베이스 영역으로 이루어지는 태양 전지.
삭제
제1항에 있어서,
상기 제2 터널링층의 두께가 0.5nm 내지 5nm인 태양 전지.
제1항에 있어서,
상기 제2 터널링층이 실리콘 산화물, 실리콘 질화물 및 진성 실리콘 중 적어도 하나를 포함하는 태양 전지.
삭제
제1항에 있어서,
상기 제2 불순물층 위에 패시베이션 막 및 반사 방지막 중 적어도 하나가 더 형성되는 태양 전지.
제1항에 있어서,
상기 제2 전극은 서로 평행한 복수의 핑거 전극을 포함하는 태양 전지.
제16항에 있어서,
상기 제2 전극은 상기 복수의 핑거 전극과 교차하는 버스바 전극을 더 포함하는 태양 전지.
삭제
삭제
제1항에 있어서,
상기 제1 불순물층이 에미터층 및 후면 전계층 중 하나이고,
상기 제2 불순물층이 상기 에미터층 및 상기 후면 전계층 중 다른 하나인 태양 전지.