KR102336219B1 - 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면에 위치하는 제1 도전형 영역; 상기 반도체 기판의 타면에 위치하는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 상기 제2 도전형 영역에 연결되고 상기 반도체 기판의 타면에 전체적으로 위치하며, 서로 다른 도전성 물질을 포함하는 패드부와 전극부를 포함하는 제2 전극; 및 상기 반도체 기판의 타면과 상기 제2 전극 사이에 부분적으로 위치하는 패시베이션막을 포함한다.
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다. 그리고 이러한 태양 전지의 제조 공정을 단순화할 수 있는 태양 전지의 제조 방법이 요구된다.
본 발명은 효율 및 생산성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면에 위치하는 제1 도전형 영역; 상기 반도체 기판의 타면에 위치하는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 상기 제2 도전형 영역에 연결되고 상기 반도체 기판의 타면에 전체적으로 위치하며, 서로 다른 도전성 물질을 포함하는 패드부와 전극부를 포함하는 제2 전극; 및 상기 반도체 기판의 타면과 상기 제2 전극 사이에 부분적으로 위치하는 패시베이션막을 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면에 제1 도전형 영역을 형성하는 단계; 상기 반도체 기판의 타면 위에 전체적으로 패시베이션막을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극과 상기 반도체 기판의 타면에 연결되는 제2 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 전극을 형성하는 단계는, 상기 패시베이션막 위에 패드부를 형성하기 위한 제1 페이스트를 형성하는 단계; 상기 제1 페이스트와 다른 전도성 물질을 포함하며, 상기 패시베이션막 위에 적어도 상기 패드부 이외의 영역을 전체적으로 채우는 전극부를 형성하기 위한 제2 페이스트를 형성하는 단계; 및 상기 제1 페이스트 및 상기 제2 페이스트를 소성하여 상기 패드부 및 상기 전극부를 포함하는 상기 제2 전극을 형성하는 소성 단계를 포함한다. 상기 소성 단계에서 상기 제2 전극은 상기 패시베이션막을 부분적으로 파이어 스루하여 상기 제2 전극의 일부가 상기 반도체 기판의 타면에 연결되고 상기 제2 전극의 다른 일부와 상기 반도체 기판 사이에 부분적으로 상기 패시베이션막이 잔류한다.
본 실시예에 따른 태양 전지는, 반도체 기판의 타면에 패드부와 전극부를 전체적으로 형성하되, 패드부와 전극부의 전도성 물질을 다르게 하여 패드부에 필요한 특성과 전극부에 필요한 특성을 모두 향상할 수 있다. 이때, 패드부에 해당하는 영역에서는 반도체 기판과 패드부 사이에 패시베이션막이 부분적으로 위치하도록 하여 패시베이션 특성을 향상할 수 있다. 그리고 제2 도전형 영역을 전극부에 대응하도록 형성하는 것에 의하여 제2 도전형 영역의 면적을 충분하게 확보하면서도 제2 도전형 영역을 간단한 방법으로 형성할 수 있다.
본 실시예에 따른 태양 전지의 제조 방법은, 상술한 구조의 태양 전지를 간단한 방법에 의하여 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 3은 도 1에 도시한 태양 전지의 후면 평면도이다.
도 4는 본 발명의 변형예에 따른 태양 전지의 후면 평면도이다.
도 5a 내지 도 5e는 도 1에 도시한 태양 전지의 제조 방법을 도시한 단면도들이다.
도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 3은 도 1에 도시한 태양 전지의 후면 평면도이다.
도 4는 본 발명의 변형예에 따른 태양 전지의 후면 평면도이다.
도 5a 내지 도 5e는 도 1에 도시한 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다. 도 2는 도 1에 도시한 태양 전지의 전면 평면도이고, 도 3은 도 1에 도시한 태양 전지의 후면 평면도이다. 도 2 및 도 3에서는 반도체 기판과 전극을 위주로 도시하였다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 일면(일 예로, 전면)에 위치하는 제1 도전형 영역(20)과, 반도체 기판(110)의 타면(일 예로, 후면)에 위치하는 제2 도전형 영역(30)과, 제1 도전형 영역에 연결되는 제1 전극(42)과, 제2 도전형 영역에 연결되며 반도체 기판(110)의 타면에 전체적으로 위치하는 제2 전극(44)과, 반도체 기판(110)의 후면과 제2 전극(44) 사이에 부분적으로 위치하는 패시베이션막(32)을 포함한다. 이때, 제2 전극(44)은 서로 다른 도전성 물질을 포함하는 패드부(442)와 전극부(444)를 포함한다. 그리고 태양 전지(100)는 반도체 기판(110)의 전면에 위치하는 패시베이션막(22) 및 반사 방지막(24)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다.
본 실시예에서는 제1 전극(42)이 패턴을 가지면서 부분적으로 형성되어 광이 입사되는 반도체 기판(110)의 전면에 요철이 형성된다. 그리고 제2 전극(44)이 전체적으로 형성되어 광이 입사되기 어려운 반도체 기판(110)의 후면에는 요철이 형성되지 않아, 반도체 기판(110)의 후면이 반도체 기판(110)의 전면보다 낮은 표면 거칠기를 가질 수 있다. 일 예로, 반도체 기판(110)의 후면이 경면 연마된 면일 수 있다. 이에 따라, 광이 입사되는 반도체 기판(110)의 전면에서는 광의 반사율을 낮추고, 광이 입사되기 어려운 반도체 기판(110)의 후면에서는 광의 반사율을 높여 광이 반도체 기판(110)의 내부로 향하도록 할 수 있다. 이에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 및 후면에 텍스쳐링에 의한 요철이 모두 형성되거나 모두 형성되지 않는 등의 다양한 변형이 가능하다.
반도체 기판(110)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 일 예로, 베이스 영역(10)은 제1 도전형 영역(20)보다 반도체 기판(110)의 전면으로부터 좀더 멀리, 또는 후면에 좀더 가까이 위치할 수 있다. 그리고 베이스 영역(10)은 제2 도전형 영역(30)보다 반도체 기판(110)의 전면에 좀더 가까이, 후면으로부터 좀더 멀리 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)의 위치가 달라질 수 있음은 물론이다.
여기서, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(10)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다.
제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다.
일 예로, 본 실시예에서 베이스 영역(10)은 p형일 수 있다. 베이스 영역(10)이 p형을 가지면 베이스 영역(10)과 동일한 제2 도전형을 가지는 제2 도전형 도펀트를 좀더 높은 도핑 농도로 구비하는 제2 도전형 영역(30)을 쉽고 간단한 공정에 의하여 형성할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 베이스 영역(10)이 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 제2 면(이하 "후면") 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다.
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 제1 도전형 영역(20)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(20)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(20)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제1 도전형 영역(20)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다.
제1 도전형은 p형 또는 n형일 수 있다. 제1 도전형 영역(20)이 p형을 가지는 경우에는 제1 도전형 영역(20)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제1 도전형 영역(20)이 n형을 가지는 경우에는 제1 도전형 영역(20)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제1 도전형 도펀트로 사용될 수 있다.
도면에서는 제1 도전형 영역(20)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다른 실시예로, 제1 도전형 영역(20)이 선택적 구조(selective structure)를 가질 수 있다. 선택적 구조에서는 제1 도전형 영역(20) 중에서 제1 전극(42)과 인접한 부분에서 높은 도핑 농도, 큰 정션 깊이 및 낮은 저항을 가지며, 그 외의 부분에서 낮은 도핑 농도, 작은 정션 깊이 및 높은 저항을 가질 수 있다. 제1 도전형 영역(20)의 구조로는 이 외에도 다양한 구조가 적용될 수 있다.
반도체 기판(110)의 후면 쪽에는 베이스 영역(10)과 동일한 제2 도전형을 가지되, 베이스 영역(10)보다 높은 도핑 농도로 제2 도전형 도펀트를 포함하는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(30)이 반도체 기판(110)의 위에서 반도체 기판(110)과 별개로 형성될 수 있다. 이 경우에 제2 도전형 영역(30)은 반도체 기판(110) 위에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다.
제2 도전형은 n형 또는 p형일 수 있다. 제2 도전형 영역(30)이 n형을 가지는 경우에는 제2 도전형 영역(30)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 제2 도전형 영역(30)이 p형을 가지는 경우에는 제2 도전형 영역(30)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 다양한 물질이 제2 도전형 도펀트로 사용될 수 있다. 그리고 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)의 제2 도전형 도펀트와 동일한 물질일 수도 있고, 이와 다른 물질일 수도 있다.
본 실시예에서 제2 도전형 영역(30)이 반도체 기판(110)의 후면에서 일부 영역에 대응하도록 국부적으로 형성될 수 있다. 좀더 구체적으로는, 제2 도전형 영역(30)은 반도체 기판(110)의 후면에서 제2 전극(44)의 패드부(442) 이외의 영역(즉, 반도체 기판(110)과 제2 전극(44)의 전극부(444)가 서로 인접(일 예로, 접촉)한 영역)에 대응하도록 형성될 수 있다. 일 예로, 제2 도전형 영역(30)은 열처리에 의하여 제2 전극(44)의 전극부(444)에 포함된 전도성 물질을 반도체 기판(110)의 내부로 확산시켜 형성될 수 있다. 이 때문에 반도체 기판(110)과 제2 전극(44)의 전극부(444)가 서로 인접한 영역에서 제2 도전형 영역(30)이 국부적으로 형성되고, 반도체 기판(110)과 패드부(442)가 인접한 영역에는 제2 도전형 영역(30)이 위치하지 않는다. 이에 따라 반도체 기판(110)의 후면에서, 패드부(442)에 인접한 영역은 베이스 영역(10)으로 구성되고, 전극부(444)에 인접한 영역은 제2 도전형 영역(30)으로 구성된다. 이에 의하여 반도체 기판(110)의 후면에는 베이스 영역(10)과 제2 도전형 영역(30)이 동일 평면 상에서 함께 존재하게 된다.
반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)이 차례로 형성되고, 제1 전극(42)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여(즉, 개구부(102)를 통하여) 제1 도전형 영역(20)에 접촉하여 형성된다.
패시베이션막(22) 및 반사 방지막(24)은 제1 전극(42)에 대응하는 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다.
패시베이션막(22)은 제1 도전형 영역(20)에 접촉하여 형성되어 제1 도전형 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(22) 및 반사 방지막(24)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(22)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이셔막(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(22)은, 제1 도전형 영역(20)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(20)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
방사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(22) 및 반사 방지막(24)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 패시베이션막(22) 및 반사 방지막(24) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 패시베이션막(22) 및 반사 방지막(24) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
제1 전극(42)은 패시베이션막(22) 및 반사 방지막(24)에 형성된 개구부(102)를 통하여(즉, 패시베이션막(22) 및 반사 방지막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(42)은 다양한 전도성 물질(일 예로, 금속 물질)을 포함하며 다양한 형상을 가질 수 있다. 제1 전극(42)의 형상에 대해서는 도 2를 참조하여 추후에 다시 설명한다.
반도체 기판(110)의 후면 위에 패시베이션막(32)이 형성되고, 제2 전극(44)(특히, 전극부(444))가 패시베이션막(32)을 관통하여 제2 도전형 영역(30)에 연결(일 예로, 접촉)된다. 본 실시예에서 패시베이션막(32)은 반도체 기판(110)의 후면에서 베이스 영역(10)에 대응하여 반도체 기판(110)과 제2 전극(44) 사이(좀더 구체적으로, 반도체 기판(110)과 제2 전극(44)의 패드부(442) 사이)에서 부분적으로 형성될 수 있다. 이에 대해서는 추후에 도 1과 함께 도 3을 참조하여 추후에 상세하게 설명한다.
본 실시예에서 패시베이션막(32)은 반도체 기판(110)의 후면 쪽에 위치하여 반도체 기판(110)의 후면 또는 벌크 내에 존재하는 결함을 부동화시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
패시베이션막(32)은 패시베이션 특성을 향상할 수 있는 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 이러한 패시베이션막(32)은 증착, 화학 산화, 코팅 등의 다양한 방법으로 형성될 수 있다.
특히, 본 실시예에서는 패시베이션막(32)은, 반도체 기판(110)을 구성하는 반도체 물질(일 예로, 실리콘)에 산화 공정을 수행하여 형성된 실리콘 산화물로 구성될 수 있다. 일 예로, 실리콘 산화물을 포함하는 패시베이션막(32)은 특정 화학 물질을 사용하여 반도체 기판(110)의 후면을 산화하는 화학적 산화(chemical oxidation)에 의하여 형성될 수 있다. 이와 같이 화학적 산화에 의하여 실리콘 산화물을 포함하는 패시베이션막(32)을 형성하면 저온에서 패시베이션막(32)을 형성할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
제2 전극(44)은 패시베이션막(32)이 형성된 부분을 제외하고 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 다양한 전도성 물질(일 예로, 금속 물질)을 포함하며 다양한 형상을 가질 수 있다. 제2 전극(44)의 형상에 대해서는 도 1과 함께 도 3을 참조하여 추후에 다시 설명한다.
도 2를 참조하여 제1 전극(42)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 본 실시예에서 제1 전극(42)은 일정한 패턴을 가지면서 부분적으로 형성될 수 있다. 이에 의하여 제1 전극(42)이 형성되지 않은 부분으로는 광이 입사되도록 할 수 있다.
일 예로, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 제1 방향(도면의 가로 방향)을 따라 연장된 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 핑거 전극들(42a)과 교차(일 예로, 직교)하는 제2 방향(도면의 세로 방향)으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 일정한 피치를 가지면서 복수 개 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
여기서, 버스바 전극(42b)은 이웃한 태양 전지(100)와의 연결을 위한 리본, 와이어 등의 연결 부재가 부착 또는 접착되는 패드부에 해당하는 부분이다. 예를 들어, 길게 이어지는 스트립 형상의 리본 또는 와이어 등의 연결 부재가 하나의 태양 전지(100)의 제1 전극(42)의 버스바 전극(42b)와 이에 이웃한 다른 태양 전지의 제2 전극(44)(좀더 구체적으로는, 제2 전극(44)의 패드부(442))에 부착, 접촉 또는 전기적 연결되어, 이웃한 두 개의 태양 전지(100)를 연결할 수 있다.
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(도 1의 참조부호 102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 패시베이션막(22) 및 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다.
제1 전극(42)의 핑거 전극(42a)은 동일한 물질을 구비하거나 동일한 적층 구조를 가지는 하나의 전극부로 구성될 수 있다. 그리고 제1 전극(42)의 버스바 전극(42b)은 동일한 물질을 구비하거나 동일한 적층 구조를 가지는 하나의 전극부로 구성될 수 있다. 일 예로, 제1 전극(42)의 핑거 전극(42a)과 버스바 전극(42b)이 동일한 물질을 구비하거나 동일한 적층 구조를 가지면서 연속적으로 형성되는 하나의 전극부로 구성될 수 있다.
제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 은, 금, 알루미늄, 구리 등의 다양한 금속 물질을 포함할 수 있다. 특히 제1 전극(42)이 은을 포함하면 우수한 전기 전도성에 의하여 태양 전지(100)가 우수한 효율을 가질 수 있다. 또한, 다른 태양 전지(100)와의 연결을 위한 연결 부재와의 부착성 등이 우수하여 연결 부재와의 접합 이후에도 우수한 전기적 특성 및 물리적 특성을 나타낼 수 있다.
일 예로, 반도체 기판(110)의 면적을 100%라 할 때, 핑거 전극(42a)과 버스바 전극(42b)을 구비하는 제1 전극(42)의 면적 비율이 5% 내지 8%일 수 있다. 상기 제1 전극(42)의 면적 비율이 5% 미만이면, 제1 도전형 영역(32)과의 전기적 연결 특성 등이 저하될 수 있다. 상기 제1 전극(42)의 면적 비율이 8%를 초과하면, 제1 전극(42)이 형성된 부분으로 광이 입사하지 못하므로 쉐이딩 손실(shading loss)가 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 면적 비율이 다양한 값을 가질 수 있다.
이하에서는 도 1 및 도 3을 참조하여 제2 도전형 영역(30), 패시베이션막(32) 및 제2 전극(44)을 상세하게 설명한다.
도 1 및 도 3을 참조하면, 제2 전극(44)은 반도체 기판(110)의 후면에서 실질적으로 전체적으로 형성될 수 있다. 여기서 실질적으로 전체적으로 형성되었다고 함은, 빠짐 없이 완벽하게 형성된 경우와 함께, 불가피하게 일부 영역이 형성되지 않는 경우를 포함한다. 이에 따라 제2 전극(44)의 면적 비율이 제1 전극(42)의 평면 비율보다 클 수 있다. 예를 들어, 반도체 기판(100)의 면적을 100%라 할 때, 제2 전극(44)의 면적 비율이 90% 내지 100%(일 예로, 95% 내지 100%)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(110)의 후면은 전면에 비하여 광의 입사가 적은 면이므로, 반도체 기판(110)의 후면으로 광의 입사를 시키는 것보다 광의 입사가 많은 반도체 기판(110)의 전면으로 입사된 광을 반사시켜 태양 전지(100)에서 재사용하는 것이 효율에 더 유리할 수 있다. 이에 따라 본 실시예에서는 제2 전극(44)을 반도체 기판(110)의 후면에 전체적으로 형성하여 반도체 기판(110)의 후면에 도달한 광의 대부분을 반도체 기판(110)의 전면 쪽으로 반사하여 재사용할 수 있도록 한다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
본 실시예에서 제2 전극(44)은 서로 다른 도전성 물질을 포함하는 패드부(422)와 전극부(444)를 포함할 수 있다.
패드부(442)는 이웃한 태양 전지(100)와의 연결을 위한 리본, 와이어 등의 연결 부재가 부착 또는 접착되는 영역이다. 앞서 설명한 바와 같이, 길게 이어지는 스트립 형상의 리본 또는 와이어 등의 연결 부재가 하나의 태양 전지(100)의 제1 전극(42)의 버스바 전극(42b)와 이에 이웃한 다른 태양 전지(100)의 제2 전극(44)의 패드부(442)에 부착 또는 접촉되어, 이웃한 두 개의 태양 전지(100)를 연결할 수 있다.
그리고 전극부(444)는 제2 도전형 영역(32)에 연결(일 예로, 접촉)하여 제2 도전형 영역(32)에 의하여 생성된 캐리어를 수집하는 역할을 하는 영역으로, 패드부(442)를 제외한 영역에 전체적으로 형성될 수 있다. 이에 따라 전극부(444)는 반도체 기판(110)에 전체적으로 형성되면서 패드부(442)에 대응하거나 패드부(442)의 적어도 일부를 노출하는 개구부를 구비할 수 있다. 이때, 본 실시예에서와 같이 전극부(444)가 제2 도전형 도펀트로 기능할 수 있는 전도성 물질을 포함할 경우에는, 열 확산에 의하여 제2 도전형 영역(30)을 형성하는 역할도 할 수 있다.
패드부(442)는 전기 전도도가 우수하며 연결 부재와 부착력이 우수한 도전성 물질(일 예로, 금속 물질)을 포함할 수 있고, 전극부(444)는 열 처리에 의하여 패시베이션막(32)을 파이어 스루(fire-through)한 상태에서 제2 도전형 영역(30)을 쉽게 형성할 수 있는 도전성 물질(일 예로, 금속 물질)을 포함할 수 있다. 일 예로, 패드부(442)는 은을 포함하고, 전극부(444)는 3족 원소로서 제2 도전형 도펀트로 기능할 수 있는 알루미늄을 포함할 수 있다. 전극부(444)는 전도성 물질로 단일의 알루미늄으로 구성될 수도 있고, 반도체 기판(110)을 구성하는 반도체 물질(일 예로, 실리콘)과 반응하여 형성된 알루미늄-실리콘 합금으로 구성될 수 있다. 제2 도전형 영역(30)의 형성 공정에 대해서는 추후에 도 5a 내지 도 5e를 참조하여 설명한다.
본 실시예에서 전극부(444)의 면적이 패드부(442)보다 클 수 있다. 이에 의하여 실질적으로 캐리어를 수집하는 전극부(444)가 충분한 면적을 가질 수 있다. 또한, 전극부(444)를 넓은 면적으로 형성하면, 이에 대응하는 형상으로 형성되는 제2 도전형 영역(30)의 면적을 넓게 확보할 수 있다. 이에 의하여 반도체 기판(110)의 후면에서의 표면 재결합을 방지하여 태양 전지(100)의 효율을 향상할 수 있다. 패드부(442)는 연결 부재와 연결되는 부분에서만 형성되어 제2 전극(44)과 연결 부재와의 부착력(태빙 특성)을 향상할 수 있다.
일 예로, 반도체 기판(110)의 면적을 100%라 할 때, 제2 전극(44)의 패드부(442)의 면적 비율이 제1 전극(42)의 면적 비율보다 작을 수 있다. 예를 들어, 반도체 기판(110)의 면적을 100%라 할 때, 패드부(442)의 면적 비율이 1% 내지 5%(일 예로, 2% 내지 3%)일 수 있다. 이는 패드부(442)가 핑거 전극에 대응하는 부분을 구비하지 않고 연결 부재에 대응하는 부분에만 대응하여 형성되었기 때문이다. 패드부(442)의 면적 비율이 1% 미만이면 연결 부재와의 연결 특성이 저하될 수 있고, 패드부(442)의 면적 비율이 5%를 초과하면 전극부(444)의 면적이 줄어 제2 도전형 영역(30)의 면적이 함께 줄어들 수 있다. 좀더 우수한 효과를 위하여 패드부(442)의 면적 비율이 2% 내지 3%일 수 있다.
제2 전극(44)의 패드부(442)의 폭(W2)(제1 방향에서의 폭)은 제1 전극(42)의 버스바 전극(42b)의 폭(W1)과 같거나 이보다 클 수 있다. 이는 버스바 전극(42b)이 광이 입사되는 반도체 기판(110)의 전면에 위치하여 폭을 늘리는 데 한계가 있을 수 있기 때문이다. 일 예로, 패드부(442)의 폭(W2)이 1mm 내지 3mm(일 예로, 2mm 내지 3mm)이고, 제1 전극(42)의 버스바 전극(42b)의 폭(W1)이 1mm 내지 3mm일 수 있다. 이러한 범위 내에서 연결 부재와의 연결이 원활하게 일어날 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 패드부(442) 및 버스바 전극(42b)의 폭이 다양한 값을 가질 수 있다.
본 실시예에서 패드부(442)는 제2 방향(버스바 전극(42b)과 평행한 방향, 또는 핑거 전극(42a)과 교차(일 예로, 직교)하는 방향)(도면의 세로 방향)으로 길게 이어지도록 위치할 수 있다. 그리고 복수 개의 패드부(442)가 패드부(442)의 길이 방향(제2 방향)과 교차하는 제1 방향(도면의 가로 방향)에서 일정한 피치(P)를 두고 위치할 수 있다. 이때, 제2 전극(44)의 복수 개의 패드부(442)는 제1 전극(42)의 버스바 전극(42b)과 일대일 대응하면서 제1 전극(42)의 복수 개의 버스바 전극(42b)에 각기 대응하는 위치에 위치할 수 있다. 즉, 제1 전극(42)과 제2 전극(44)이 반도체 기판(110)을 사이에 두고 실질적으로 동일한 위치에 위치할 수 있다.
이때, 제2 방향으로 이어지는 각 패드부(442)는 제2 방향을 따라 연장되며 제2 방향에서 서로 이격되어 하나의 열을 이루도록 배치되는 아일랜드(island) 형상의 복수 개의 패드 부분(442a)을 포함할 수 있다. 패드부(442)는 전극부(444)보다 비싼 재료로 구성될 수 있는데, 상술한 바와 같이 패드부(442)가 서로 이격되는 복수 개의 패드 부분(442a)을 포함하면 패드부(442)를 형성하는 재료의 양을 줄여 제조 비용을 절감할 수 있다. 또한, 전극부(444)의 면적을 충분하게 확보하여 제2 도전형 영역(30)의 면적 또한 충분하게 확보할 수 있다.
도면에서는 하나의 패드부(442)가 세 개의 패드 부분(442a)을 포함하여, 연결 부재와의 연결 특성을 우수하게 유지하면서도 패드부(442)의 제조 비용을 절감할 수 있는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 복수 개의 패드 부분(442a)의 개수는 반도체 기판(110)의 크기, 연결 부재의 물질 및 폭 등에 따라 변화될 수 있다.
그리고 인접한 패드 부분(442a) 사이의 거리(D1)는 연결 부재와의 부착 강도를 저하하지 않는 범위 내의 값을 가질 수 있다. 예를 들어, 인접한 두 개의 패드 부분(442a) 사이의 거리(D1)가 4cm 내지 5cm일 수 있다. 이러한 범위는 연결 부재와의 부착 강도를 저하하지 않으면서 패드부(442)의 면적을 최소화할 수 있는 범위로 결정된 것이다. 반도체 기판(110)의 가장자리에 인접한 패드 부분(442a)은 반도체 기판(110)의 가장자리로부터 일정 거리(D2)만큼 이격되어 위치할 수 있다. 일 예로, 반도체 기판(110)의 가장자리와 이에 인접한 패드 부분(442a)의 단부 사이의 거리(D2)가 1cm 내지 2cm일 수 있다. 상기 거리(D2)가 1cm 미만이면, 얼라인 미스 등이 발생할 경우에 불필요한 션트 등이 발생할 수 있고 패드부(442)의 면적이 필요한 것보다 증가할 수 있다. 상기 거리(D2)가 2cm를 초과하면, 연결 부재와의 부착 강도가 쉽게 저하될 수 있는 패드부(442)의 단부에서 부착 강도가 크게 저하될 수 있다.
도면 및 설명에서는 패드 부분(442a) 사이의 거리(D1)가 반도체 기판(110)과 패드 부분(442a) 사이의 거리(D2)보다 큰 것을 예시하였다. 이는 연결 부재와의 부착 강도 저하를 최소화하면서 패드부(442)의 면적을 최소화하기 위한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 거리(D1, D2) 등은 다양한 값을 가질 수 있다.
전극부(444)는 패드부(442) 이외의 영역에서 반도체 기판(110) 또는 제2 도전형 영역(30)에 인접 또는 접촉하여 형성되는 인접 부분(444a)을 포함한다. 전극부(444)는 패드부(442)를 노출하도록 형성될 수 있다. 도면에서는 전극부(444)가 패드부(442) 이외의 영역에서 반도체 기판(110) 또는 제2 도전형 영역(30)에 접촉하는 인접 부분(444a)으로만 구비된 것을 예시하였다. 그러면, 전극부(444)의 형성 면적을 최소화할 수 있어 재료 비용을 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 변형예로, 도 4에 도시한 바와 같이, 전극부(444)가, 인접 부분(444a)과 함께, 패드부(442)의 일부 위에 위치하는 중복 부분(444b)을 구비할 수 있다. 중복 부분(444b)은 공정 오차를 고려하여 패드부(442)와의 연결 특성을 향상할 수 있도록 의도적으로 형성할 수도 있고, 공정 오차에 의하여 자연스럽게 형성될 수도 있다. 이와 같이 전극부(444)가 패드부(442)의 일부에 중첩되는 경우에, 패드부(442)가 반도체 기판(110) 위에 위치(일 예로, 접촉)하고, 전극부(444)의 중복 부분(444b)가 패드부(442) 위에 위치(일 예로, 접촉)할 수 있다. 즉, 반도체 기판(110) 위에 패드부(442)를 먼저 형성한 후에 전극부(444)를 형성할 수 있다. 이는 제2 전극(44)을 형성하기 위한 소성 공정 시에 은을 포함하는 패드부(442)는, 반도체 기판(110)에 인접할 때에는 쉽게 박리되지 않으나 전극부(444) 위에 위치할 때에는 쉽게 박리될 수 있기 때문이다. 전극부(444)는 반도체 기판(110)에 인접할 때 및 패드부(442) 위에 위치할 때 모두 잘 박리되지 않는다. 이를 고려하여 패드부(442)는 패드부(442)의 전체 부분이 반도체 기판(110)에 인접할 수 있도록 먼저 형성하고, 전극부(444)의 일부가 패드부(442)의 위에 일부 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패드부(442) 및 전극부(444)의 형상, 적층 구조 등은 다양한 변형이 가능하다.
다시 도 1 및 도 3을 참조하면, 본 실시예에서 패시베이션막(32)이 제2 전극(44)의 일부(예를 들어, 패드부(442))에 대응하도록 부분적으로 위치할 수 있다. 그리고 제2 도전형 영역(30)이 제2 전극(44)의 다른 일부(예를 들어, 패드부(442) 이외의 영역 또는 반도체 기판(110)의 후면과 전극부(444)가 인접한 영역)에 대응하도록 부분적으로 형성될 수 있다.
이때, 패시베이션막(32)의 두께(T1)가 패드부(442)의 두께(T2) 및 전극부(444)의 두께(T3)보다 작을 수 있다. 패시베이션막(32)의 두께(T1)가 더 크면 파이어 스루 공정이 원활하게 일어나지 않아 전극부(444)와 제2 도전형 영역(32)의 연결 특성이 저하될 수 있고, 패드부(442) 및 전극부(444)의 두께가 작아 저항이 증가할 수 있다. 이와 같이 패시베이션막(32)의 두께(T1)가 패드부(442)의 두께(T2) 및 전극부(444)의 두께(T3)보다 작으므로, 패시베이션막(32) 위에 위치한 패드부(442)와 패시베이션막(32) 위에 위치하지 않은 전극부(444)는 적어도 측면이 접촉한 상태로 위치할 수 있다. 그리고 패시베이션막(32)의 상면이 패드부(442)에 접촉하며, 패시베이션막(32)의 측면이 전극부(444)에 접촉할 수 있다.
그리고 전극부(444)의 두께(T3)가 패드부(442)의 두께(T2)와 같거나 이보다 클 수 있다. 이에 의하여 전극부(444)의 파이어 스루가 원활하게 이루어지도록 하며 전극부(444)의 낮은 저항에 의하여 캐리어 수집 효율을 향상할 수 있다.
일 예로, 패시베이션막(32)의 두께(T1)가 5nm 내지 30nm이고, 패드부(442)의 두께(T2)가 5um 내지 15um이고, 전극부(444)의 두께(T3)가 10um 내지 40um일 수 있다. 패시베이션막(32)의 두께(T1)가 5nm 미만이면 패시베이션 특성을 충분하게 구현하기 어려울 수 있고, 30nm를 초과하면 파이어 스루 공정이 원활하게 일어나지 못할 수 있다. 패드부(442)의 두께(T2)가 5um 내지 15um일 때, 연결 부재와 우수한 연결 특성을 가질 수 있다. 그리고 전극부(444)의 두께(T3)가 10um 내지 40um일 때, 파이어 스루가 원활하게 이루어지며 낮은 저항에 의하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 두께(T1, T2, T3)가 다양한 값을 가질 수 있다.
상술한 바와 같이 패드부(442)의 면적이 전극부(444)의 면적(좀더 정확하게는, 인접 부분(444a)의 면적)보다 작으므로, 패드부(442)에 대응하는 패시베이션막(32)의 면적이 전극부(444)(좀더 정확하게는, 인접 부분(444a)의 면적)에 대응하는 제2 도전형 영역(30)의 면적보다 작다. 예를 들어, 반도체 기판(110)의 면적을 100%라 할 때, 패드부(442)에 대응하는 패시베이션막(32)의 면적이 1% 내지 5%(일 예로, 2% 내지 3%)일 수 있다.
이는 전극부(444)가 파이어 스루가 가능한 물질을 포함하고 패드부(442)가 파이어 스루가 가능하지 않은 물질을 포함하여, 소성 공정에서 패드부(442)가 형성된 부분의 패시베이션막(32)이 잔류하고, 패드부(442) 이외의 영역의 패시베이션막(32)이 제거되면서 이 부분으로 전극부(444)의 물질이 반도체 기판(110)의 후면 부분으로 확산되어 제2 도전형 영역(30)이 형성되기 때문이다.
본 실시예에 따르면, 반도체 기판(10)의 후면에 패드부(442)와 전극부(444)를 전체적으로 형성하되, 패드부(442)와 전극부(444)의 전도성 물질을 다르게 하여 패드부(442)에 필요한 특성과 전극부(444)에 필요한 특성을 모두 향상할 수 있다. 이때, 패드부(442)에 해당하는 영역에서는 반도체 기판(110)과 패드부(442) 사이에 패시베이션막(32)이 부분적으로 위치하도록 하여 패시베이션 특성을 향상할 수 있다. 그리고 제2 도전형 영역(30)을 패드부(442) 이외의 영역에 대응하도록 형성하는 것에 의하여 제2 도전형 영역(30)의 면적을 충분하게 확보하면서도 제2 도전형 영역(30)을 간단한 방법으로 형성할 수 있다.
상술한 구조의 태양 전지(100)는 패터닝 공정, 도핑 공정 등을 최소화한 간단한 방법에 의하여 제조될 수 있는데, 이를 도 5a 내지 도 5e를 참조하여 좀더 상세하게 설명한다.
도 5a 내지 도 5e는 도 1에 도시한 태양 전지의 제조 방법을 도시한 단면도들이다. 상술한 태양 전지(100)의 설명에서 이미 설명된 부분에 대해서는 상세한 설명을 생략하고, 설명되지 않은 부분을 상세하게 설명한다.
먼저, 도 5a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. 일 예로, 본 실시예에서 반도체 기판(110)은 p형의 도펀트(특히, 보론(B))를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(10)이 보론 이외의 p형의 도펀트 또는 n형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(110)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(110)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
도면에서는 반도체 기판(110)의 전면이 텍스쳐링되고 반도체 기판(110)의 후면이 경면 연마되어 매끈한 면을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
이어서, 도 5b에 도시한 바와 같이, 반도체 기판(110)의 전면 쪽에 또는 반도체 기판(110)의 전면 위에 제1 도전형 영역(20)을 형성한다.
이때, 제1 도전형 영역(20)은 이온 주입(ion implantation)에 의하여 형성될 수 있다. 즉, 제1 도전형 도펀트를 이온 주입하여 제1 도전형 영역(20)을 형성할 수 있다. 이온 주입에 의하면 단면 도핑을 쉽게 할 수 있으므로 반도체 기판(10)의 전면 및 후면에 서로 다른 도전형의 도펀트를 쉽게 도핑되도록 할 수 있다. 그리고 이온 주입 시 주입 에너지, 주입 속도 등을 조절하여 반도체 기판(10)의 내부로 원하는 깊이만큼 제1 도전형 도펀트를 주입할 수 있다.
예를 들어, 이온 주입으로는 리본형 빔(ribbon beam)을 이용한 이온 주입, 플라스마 도핑(plasma assisted doping, PLAD)을 이용한 이온 주입 등이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방식의 이온 주입이 사용될 수 있다.
또는, 제1 도전형 영역(20)이 반도체 기판(110) 위에 형성되어 도펀트가 도핑된 반도체층으로 구성될 수 있다. 이 경우에는 반도체 기판(110) 위에 반도체층을 형성한 다음 반도체층에 도펀트를 이온 주입하거나 반도체층을 형성하면서 도펀트를 함께 도핑하여 제1 도전형 영역(20)을 형성할 수 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 5c에 도시한 바와 같이, 반도체 기판(110)의 전면 위(또는 제1 도전형 영역(20)의 위) 및/또는 반도체 기판(110)의 후면 위에 절연막을 형성한다.
좀더 구체적으로, 본 실시예에서는 제1 도전형 영역(20) 위에 패시베이션막(22) 및 반사 방지막(24)을 형성하고, 반도체 기판(110)의 후면 위에 패시베이션막(32)을 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 패시베이션막(22, 32) 및 반사 방지막(24) 중에 적어도 하나만을 형성할 수도 있다.
패시베이션막(22), 반사 방지막(24) 및/또는 패시베이션막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
특히, 본 실시예에서 패시베이션막(32)은 습식 산화의 일종인 화학적 산화에 의하여 형성될 수 있다. 화학적 산화에서는, 일정 온도(일 예로, 200℃ 이하의 온도)에서, 반도체 기판(110)을 구성하는 반도체 물질(일 예로, 실리콘)을 산화할 수 있는 화학 물질을 반도체 기판(110)에 접촉시킨 상태에서 반도체 기판(110)의 표면에 반도체 물질과 산소의 화합물(일 예로, 실리콘 산화물)을 포함하는 패시베이션막(32)을 형성한다. 반도체 기판(110)의 산화를 위한 화학 물질로는 NH4OH/H2O2/H2O, H2O2/HCl/H2O, H2SO4/H2O2, HNO3 등을 사용할 수 있다. 이와 같이 화학적 산화에 의하여 패시베이션막(32)을 형성하면 낮은 온도에서 패시베이션막(32)을 형성할 수 있다. 반면, 본 실시예에서와 달리 패시베이션막(32)이 높은 온도의 공정에서 형성되면 반도체 기판(110)에 형성되어 있는 제1 도전형 영역(20)의 도핑 프로파일이 변화하여 태양 전지(100)의 효율에 영향을 줄 수 있다.
반도체 기판(110)의 전면에 위치하는 패시베이션막(22) 및 반사 방지막(24)과 반도체 기판(110)의 후면에 위치하는 패시베이션막(32)의 형성 순서를 다양하게 변형될 수 있다.
이어서, 도 5d 및 도 5e에 도시한 바와 같이, 제2 도전형 영역(30)과, 제1 및 제2 도전형 영역(30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
도 5d에 도시한 바와 같이, 패시베이션막(22) 및 반사 방지막(24) 위에 제1 전극(42)을 형성하기 위한 전면 페이스트(420)를 형성하고, 패시베이션막(32) 위에 제2 전극(44)의 패드부(442)를 형성하기 위한 제1 페이스트(4420)와 전극부(444)를 형성하기 위한 제2 페이스트(4440)를 형성한다. 제1 페이스트(4420)는 연결 부재에 대응하는 부분에서 상대적으로 적은 면적으로 형성되고, 제2 페이스트(4440)는 적어도 제1 페이스트(4420) 이외의 영역을 채우도록 형성될 수 있다.
전면 페이스트(420)는 제1 페이스트(4420)의 형성 전 또는 형성 후, 또는 제2 페이스트(4440)의 형성 전 또는 형성 후 등 다양한 단계에서 형성할 수 있다. 그리고 제2 페이스트(4440)는 제1 페이스트(4420) 형성 후에 형성할 수 있다.
전면 페이스트(420) 및 제1 및 제2 페이스트(4420, 4440)는 원하는 패턴을 가지는 상태로 패시베이션막(22) 및 반사 방지막(24) 또는 패시베이션막(32) 위에 형성될 수 있다. 일 예로, 전면 페이스트(420) 및 제1 및 제2 페이스트(4420, 4440)는 인쇄에 의하여 패시베이션막(22) 및 반사 방지막(24) 또는 패시베이션막(32) 위에 형성될 수 있다.
이때, 전면 페이스트(420) 및 제1 및 제2 페이스트(4420, 4440)은 서로 다른 조성을 가질 수 있다. 전면 페이스트(420)는 은을 포함하며 파이어 스루가 일어나는 페이스트로 구성될 수 있고, 제1 페이스트(4420)는 은을 포함하여 파이어 스루가 일어나지 않는 페이스트로 구성될 수 있으며, 제2 페이스트(4430)는 알루미늄을 포함하여 파이어 스루가 일어나는 페이스트로 구성될 수 있다. 파이어 스루가 일어나는지 여부는 다양한 방법에 의하여 제어될 수 있는데, 일 예로, 전면 페이스트(420) 및 제1 및 제2 페이스트(4420, 4440) 내에 포함되는 물질 또는 그 조성 등에 따라 제어될 수 있다.
일반적으로 전극을 형성하기 위한 페이스트는, 주요 물질로 포함되는 전도성 물질(일 예로, 금속 물질)과, 페이스트를 반도체 기판(110) 또는 제1 및 제2 도전형 영역(20, 30)에 부착하기 위한 유리 프릿과, 전도성 물질과 유리 프릿 등을 고르게 분산시키기 위한 유기 비히클 등을 포함할 수 있다. 이때, 유리 프릿을 구성하는 다양한 산화물 중에 납 산화물(PbO)의 함량이 유리 프릿 100 wt%에 대하여 30 wt% 이상이면 파이어 스루가 쉽게 일어날 수 있다. 유리 프릿을 구성하는 다양한 산화물 중에 납 산화물의 함량이 낮으면 파이어 스루가 쉽게 일어나지 않을 수 있다.
일 예로, 전면 페이스트(420)는 전도성 물질로 은을 포함하며 유리 프릿 내에 납 산화물의 함량이 유리 프릿 100 wt%에 대하여 30 wt% 이상일 수 있다. 제1 페이스트(4420)는 전도성 물질로 은을 포함하며 유리 프릿 내에 납 산화물의 함량이 유리 프릿 100 wt%에 대하여 5 wt% 이하(즉, 0wt% 내지 5 wt%)일 수 있다. 그리고 제2 페이스트(4440)는 전도성 물질로 알루미늄을 포함하며 유리 프릿 내에 납 산화물의 함량이 유리 프릿 100 wt%에 대하여 30 wt% 이상일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 파이어 스루의 여부를 제어할 수 있다.
이어서, 도 5e에 도시한 바와 같이, 제1 내지 제2 페이스트(도 5d의 참조부호 420, 4420, 4440)를 열처리하여 소성하는 것에 의하여 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제2 전극(44)이 형성된 부분에 대응하여 제2 도전형 영역(30)이 동시에 형성될 수 있다.
전면 페이스트(420)는 은을 포함하면서 파이어 스루가 일어날 수 있는 조성을 가지므로, 전면 페이스트(420)가 패시베이션막(22) 및 반사 방지막(24)을 관통하여 제1 도전형 영역(20)에 연결되어 은을 포함하는 제1 전극(42)을 형성한다.
제1 페이스트(4420)는 은을 포함하면서 파이어 스루가 일어나지 않는 조성을 가지므로, 제1 페이스트(4420)가 패시베이션막(32)을 관통하지 않고 패시베이션막(32) 위에서 소성되어 제2 전극(44)의 패드부(442)를 형성한다. 이에 의하여 제2 전극(44)의 패드부(442)와 반도체 기판(110) 사이에는 패드부(442)에 대응하는 형상으로 패시베이션막(32)이 남게 된다.
제2 페이스트(4440)는 알루미늄을 포함하면서 파이어 스루가 일어나는 조성을 가지므로, 제1 페이스트(4420) 또는 패드부(442)가 위치하지 않는 부분에서 패시베이션막(32)을 식각하여 패시베이션막(32)을 관통한 후에 소성된다. 이에 의하여 반도체 기판(110)의 후면에 접촉된 제2 페이스트(4440)가 소성되어 전극부(444)의 인접 부분(도 3의 참조부호 444a)을 형성한다. 그리고 반도체 기판(110)의 후면에 접촉된 전극부(444) 내의 알루미늄이 반도체 기판(110)의 내부로 확산하여 제2 도전형 영역(30)을 형성한다. 이에 따라 전극부(444)의 인접 부분(444a)(즉, 패드부(442) 이외의 영역)에 대응하여 제2 도전형 영역(30)이 형성된다.
도면에 도시하지 않았지만, 패드부(442) 위에 제2 페이스트(4440)의 일부가 위치한 경우에는, 패드부(442) 위에 위치하는 상태로 소성되어 전극부(444)의 중복 부분(도 4의 참조부호 444b)을 형성한다.
본 실시예에서는 서로 다른 조성을 가지는 제1 및 제2 페이스트(4420, 4440)를 사용하여 동일한 소성 공정에 의하여 함께 소성되어 원하는 구조의 제2 전극(44)을 형성할 수 있다. 이에 의하여 패터닝 없는 간단한 공정에 의하여 원하는 구조의 제2 전극(44)을 형성할 수 있다. 또한, 소성 공정에서 패드부(442)에 대응하는 형상으로 패시베이션막(32)을 잔류시키고 패드부(442) 이외의 영역에 제2 도전형 영역(30)을 형성할 수 있다.
본 실시예에서는 전면 페이스트(420) 및 제1 및 제2 페이스트(4420, 4440)를 형성한 이후에 이들을 함께 소성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 전극(42)을 페이스트를 사용하지 않는 다른 방법으로 형성할 수 있다. 예를 들어, 패시베이션막(22) 및 반사 방지막(24)에 개구부(102)를 형성하고, 개구부(102) 내에 도금법, 증착법 등의 다양한 방법으로 도전성 물질을 형성하여 제1 전극(42)을 형성할 수 있다. 다른 예로, 전면 페이스트(420)를 패시베이션막(22) 및 반사 방지막(24) 상에 스크린 인쇄 등으로 도포한 후에 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 전극(42)을 형성하는 것도 가능하다.
또한, 전면 페이스트(420)가 은을 포함하는 것을 예시로 설명하였으나, 전면 페이스트(420)가 은 이외의 다른 전도성 물질을 포함하는 것도 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
22: 패시베이션막
24: 반사 방지막
30: 제2 도전형 영역
32: 패시베이션막
42: 제1 전극
44: 제2 전극
442: 패드부
444: 전극부
110: 반도체 기판
20: 제1 도전형 영역
22: 패시베이션막
24: 반사 방지막
30: 제2 도전형 영역
32: 패시베이션막
42: 제1 전극
44: 제2 전극
442: 패드부
444: 전극부
Claims (20)
- 반도체 기판;
상기 반도체 기판의 일면에 위치하는 제1 도전형 영역;
상기 반도체 기판의 타면에 위치하는 제2 도전형 영역;
상기 제1 도전형 영역에 연결되는 제1 전극;
상기 반도체 기판의 타면의 상기 제2 도전형 영역에 직접 접촉하도록 전체적으로 위치하는 전극부 및 상기 반도체 기판의 타면에 부분적으로 형성되며, 상기 전극부와 전기적으로 연결되고, 상기 전극부와 서로 다른 도전성 물질을 포함하는 패드부를 포함하는 제2 전극; 및
상기 반도체 기판의 타면과 상기 제2 전극의 상기 패드부 사이에서 상기 패드부에 대응하는 부분에만 부분적으로 위치하는 패시베이션막
을 포함하는 태양 전지.
- 삭제
- 제1항에 있어서,
상기 제2 도전형 영역이 반도체 기판의 타면에서 일부 영역에 대응하도록 국부적으로 형성되는 태양 전지. - 제1항에 있어서,
상기 제2 도전형 영역이 상기 반도체 기판의 타면에서 상기 패드부 이외의 영역에 대응하도록 국부적으로 형성되는 태양 전지. - 제1항에 있어서,
상기 패드부의 면적이 상기 전극부의 면적보다 작은 태양 전지. - 제1항에 있어서,
상기 패시베이션막의 면적이 상기 제2 도전형 영역의 면적보다 작은 태양 전지. - 제1항에 있어서,
상기 패시베이션막의 두께가 상기 패드부의 두께 또는 상기 전극부의 두께보다 작은 태양 전지. - 제1항에 있어서,
상기 제1 전극이, 핑거 전극과, 버스바 전극을 포함하고,
상기 패드부가 상기 버스바 전극에 대응하는 위치에 위치하는 태양 전지. - 제1항에 있어서,
상기 제1 전극이, 핑거 전극과, 버스바 전극을 포함하고,
상기 제2 전극의 면적이 상기 제1 전극의 면적보다 크고,
상기 패드부의 면적이 상기 제1 전극의 면적보다 작은 태양 전지. - 제1항에 있어서,
상기 패드부가 은을 포함하고,
상기 전극부가 알루미늄을 포함하는 태양 전지. - 제1항에 있어서,
상기 패시베이션막이 실리콘 산화물을 포함하는 태양 전지. - 제1항에 있어서,
상기 패드부가 일 방향을 따라 연장되는 형상을 가지면서 서로 이격되는 복수 개의 패드 부분을 포함하는 태양 전지. - 반도체 기판의 일면에 제1 도전형 영역을 형성하는 단계;
상기 반도체 기판의 타면 위에 전체적으로 패시베이션막을 형성하는 단계; 및
상기 제1 도전형 영역에 연결되는 제1 전극과 상기 반도체 기판의 타면에 연결되는 제2 전극을 형성하는, 전극 형성 단계
를 포함하고,
상기 전극을 형성하는 단계는,
상기 패시베이션막 위에 패드부를 형성하기 위한 제1 페이스트를 형성하는 단계;
상기 제1 페이스트와 다른 전도성 물질을 포함하며, 상기 패시베이션막 위에 적어도 상기 패드부 이외의 영역을 전체적으로 채우는 전극부를 형성하기 위한 제2 페이스트를 형성하는 단계; 및
상기 제1 페이스트 및 상기 제2 페이스트를 소성하여 상기 패드부 및 상기 전극부를 포함하는 상기 제2 전극을 형성하는 소성 단계
를 포함하고,
상기 소성 단계에서 상기 제2 전극은 상기 패시베이션막을 부분적으로 파이어 스루하여 상기 제2 전극의 일부가 상기 반도체 기판의 타면에 연결되고 상기 제2 전극의 다른 일부와 상기 반도체 기판 사이에 부분적으로 상기 패시베이션막이 잔류하는 태양 전지의 제조 방법. - 제13항에 있어서,
상기 소성 단계에서 상기 제1 페이스트는 파이어 스루되지 않고 상기 제2 페이스트가 파이어 스루되어, 상기 패드부는 이에 대응하는 형상을 가지는 상기 패시베이션막 위에 위치하고, 상기 전극부가 상기 패드부 이외의 영역에서 상기 반도체 기판의 타면에 연결되는 태양 전지의 제조 방법. - 제14항에 있어서,
상기 소성 단계에서, 상기 제2 페이스트 내부에 포함된 상기 전도성 물질이 상기 반도체 기판의 타면으로 확산되어 국부적으로 제2 도전형 영역을 형성하는 태양 전지의 제조 방법. - 제14항에 있어서,
상기 제1 페이스트가 은을 포함하고,
상기 제2 페이스트가 알루미늄을 포함하는 태양 전지의 제조 방법. - 제14항에 있어서,
상기 제1 페이스트의 유리 프릿이 납 산화물을 상기 유리 프릿 100 wt%의 30 wt% 이상으로 포함하고,
상기 제2 페이스트의 유리 프릿이 납 산화물을 상기 유리 프릿 100 wt%의 5 wt% 이하로 포함하는 태양 전지의 제조 방법. - 제13항에 있어서,
상기 패드부의 면적이 상기 전극부의 면적보다 작은 태양 전지의 제조 방법. - 제13항에 있어서,
상기 패시베이션막을 형성하는 단계에서, 상기 패시베이션막을 화학적 산화에 의하여 형성하여 상기 패시베이션막이 실리콘 산화물을 포함하는 태양 전지의 제조 방법. - 제13항에 있어서,
상기 전극을 형성하는 단계는,
상기 소성 단계 이전에 상기 반도체 기판의 전면에 상기 제1 전극을 형성하기 위한 또 다른 페이스트를 형성하는 단계를 더 포함하고,
상기 소성 단계에서 상기 제1 및 제2 페이스트와 상기 또 다른 페이스트를 함께 소성하는 태양 전지의 제조 방법.
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