KR102498523B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판과, 반도체층으로 구성된 제1 도전형 영역과, 반도체 기판의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역과, 제1 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 및 제2 전극을 포함하고, 제1 또는 제2 도전형 영역 위에 위치하는 패시베이션층이 알루미늄 산화물층을 포함하며, 패시베이션층을 관통하는 개구부가 전극에 국부적으로 대응하는 복수의 관통홀을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
반도체 기판의 적어도 일면 위에 도펀트를 구비한 반도체층을 형성하여 이를 도전형 영역으로 사용하는 태양 전지가 제안되어 사용되고 있다. 태양 전지의 패시베이션 특성은 태양 전지의 효율에 큰 영향을 미치므로 태양 전지의 패시베이션 특성을 향상하기 위한 다양한 방법이 제안되고 있다.
미국등록특허 제9,716,204호에는 서로 다른 캐리어를 수집하는 제1 및 제2 도전형 영역을 각기 도펀트를 구비한 반도체층으로 형성하고 수소 가스 분위기에서 수소를 주입하여 패시베이션하는 태양 전지의 제조 방법이 개시되어 있다. 그러나 제1 및 제2 도전형 영역을 각기 도펀트를 구비한 반도체층으로 형성하면 반도체 기판과의 계면 특성이 저하되어 태양 전지의 효율을 향상시키는데 한계를 가질 수 있다. 그리고 수소 가스 분위기를 이용한 수소 주입에 의한 수소 주입 효과가 크지 않을 수 있다. 또한 후면에 전극이 전체적으로 형성되어 후면에 패시베이션 특성을 향상하기 위한 층, 구조 등이 구비되지 않는다.
그리고 종래에는 특정한 구조를 가지는 태양 전지, 예를 들어, 반도체층 및 도핑 영역을 모두 구비하는 태양 전지 구조에 적합한 패시베이션층의 구조 및 이러한 구조에서 패시베이션층의 패시베이션 특성을 최대화할 수 있는 제조 공정이 제시되어 있지 않다.
미국등록특허 제9,716,204호(발명의 명칭: METHOD FOR PRODUCING A PHOTOVOLTAIC SOLAR CELL HAVING AT LEAST ONE HETEROJUNCITON PSSIVATED BY MEANS OF HYDROGEN DIFFUSION)
본 발명은 패시베이션 특성을 최대화하고 반도체 기판의 손상을 최소화할 수 있는 태양 전지, 그리고 이러한 구조의 태양 전지를 제조하는 공정을 단순화할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
특히, 본 발명은 반도체 기판의 일부로 구성되는 도핑 영역 및 반도체 기판 위에 형성된 반도체층을 구비한 구조에서 도핑 영역 및 반도체층의 특성을 고려한 패시베이션층 구조 및 제조 공정을 가져 효율 및 생산성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
좀더 구체적으로, 본 발명은 패시베이션층으로 알루미늄 산화물층을 구비하는 경우에 고온 공정에 의하여 알루미늄 산화물층의 패시베이션 특성이 저하되는 것을 방지할 수 있는 공정으로 제조된 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 실시예 따르면 반도체층으로 구성된 제1 도전형 영역 및 도핑 영역으로 구성된 제2 도전형 영역을 포함하는 태양 전지에서 제1 또는 제2 도전형 영역 위에 위치하는 패시베이션층이 알루미늄 산화물층을 포함하여 상술한 구조를 가지는 태양 전지에서 패시베이션 특성을 향상할 수 있다.
이때, 패시베이션층을 관통하는 개구부가 전극에 국부적으로 대응하는 복수의 관통홀을 포함하여 반도체 기판의 손상을 최소화할 수 있다. 특히, 반도체 기판의 전면 또는 도핑 영역으로 구성된 제2 도전형 영역 또는 에미터 영역 위에 형성되는 패시베이션층을 관통하는 개구부가 전극에 국부적으로 대응하는 복수의 관통홀을 포함하여 반도체 기판의 손상을 줄일 수 있다.
그리고 전극 형성 단계 이전에 전극과 별개의 공정으로 패시베이션층을 관통하는 개구부를 형성하고 알루미늄 산화물층의 패시베이션 특성을 향상하는 어닐링 공정을 수행할 수 있다. 어닐링 공정은 패시베이션 특성을 향상할 수 있는 온도(예를 들어, 550℃ 이하, 일 예로, 400 내지 550℃)에서 수행될 수 있으며 전극 형성 단계 이전 또는 전극 형성 단계와 함께 수행될 수 있다. 개구부를 전극과 별개의 공정으로 형성하므로 개구부가 전극과 다른 평면 형상을 가지질 수 있다. 이와 같이 개구부를 전극과 별도로 형성하면 전극 형성 단계의 공정 온도를 낮출 수 있다. 이에 따라 전극은 도금에 의하여 형성된 도금층, 물리적 증기 증착에 의하여 형성된 물리적 증기 증착층, 또는 저온 소성 페이스트 물질을 포함하는 인쇄층으로 구성되는 저온 금속 전극층을 구성될 수 있다. 예를 들어, 전극 형성 단계의 공정 온도가 550℃ 이하(일 예로, 400℃ 이하)이거나 어닐링 공정의 공정 온도보다 낮을 수 있다. 이에 의하여 고온 공정에 의한 알루미늄 산화물층의 패시베이션 특성 저하를 방지 또는 최소화할 수 있다.
이러한 개구부는 레이저를 이용하는 레이저 어블레이션 공정 또는 식각 물질을 이용하는 식각 공정에 의하여 형성될 수 있다. 제1 도전형 영역 위에 위치하는 패시베이션층에 형성되는 개구부를 레이저 어블레이션 공정으로 형성하면, 제1 도전형 영역은, 제1 개구부에 대응하는 제1 부분과, 제1 부분 외의의 부분으로서 제1 부분과 다른 결정성을 가지는 제2 부분을 포함할 수 있다.
본 실시예에서는 도핑 영역으로 구성된 제2 도전형 영역 및 반도체층으로 구성된 제1 도전형 영역을 구비하여 반도체 기판의 전면에서의 광의 입사 방해를 최소화하고 제1 도전형 영역에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지의 특성을 향상할 수 있다. 이러한 구조에서 패시베이션층이 알루미늄 산화물층을 구비하여 전계 효과 패시베이션 또는 수소 주입층으로 작용하여 패시베이션 특성을 향상할 수 있다.
이때, 알루미늄 산화물층의 패시베이션 특성을 최대화할 수 있는 최적 온도에서 어닐링 공정을 수행하고 후속하여 수행되는 전극 형성 단계를 저온 공정으로 수행하여 고온 공정에 의한 알루미늄 산화물층의 패시베이션 특성의 열화를 최소화할 수 있다. 이에 의하여 알루미늄 산화물층을 포함하는 패시베이션층의 패시베이션 특성을 최대로 구현할 수 있다. 이에 따라 태양 전지의 개방 전압을 향상할 수 있으며 태양 전지의 효율 및 신뢰성을 향상할 수 있으며, 이를 간단한 공정으로 수행할 수 있다.
일 예로, 제1 도전형 영역 위에 위치한 제1 패시베이션층이 제1 알루미늄 산화물층을 구비하여, 제1 알루미늄 산화물층에 의한 수소 패시베이션 효과를 구현할 수 있다. 또한, 제2 도전형 영역 또는 p형 영역 위에 위치한 제2 패시베이션층이 제2 알루미늄 산화물층을 구비하여, 제2 알루미늄 산화물층에 의하여 전계 효과 패시베이션을 구현할 수 있다. 이와 같이 제1 및 제2 도전형 영역의 결정 구조, 접합 구조, 도전형 등을 모두 고려한 물질 및 적층 구조로 제1 및 제2 패시베이션층을 구성하여 태양 전지의 패시베이션 특성 및 효율을 향상할 수 있다. 특히, 제1 알루미늄 산화물층과 제2 알루미늄 산화물층은 제1 및 제2 도전형 영역의 결정 구조, 접합 구조, 도전형 등을 모두 고려하여 서로 다른 패시베이션을 구현하지만 동일한 물질을 가질 수 있다. 이때, 제1 패시베이션층과 제2 패시베이션층이 동일한 적층 구조를 가져 제조 공정을 단순화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 개략적인 평면도이다.
도 3의 (a)는 도 2의 A 부분에 해당하는 제2 전극 및 제2 개구부의 형상을 개략적으로 표시한 평면도이고, 도 3의 (b)는 도 2의 A 부분에 해당하는 제1 전극 및 제1 개구부의 형상을 개략적으로 표시한 평면도이다.
도 4는 본 발명의 일 변형예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 다른 변형예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 6은 결함에 의한 재결합 모델 및 이를 방지하기 위한 고정 전하 패시베이션을 설명하기 위한 개략도이다.
도 7은 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 터널링층 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 8은 패시베이션층의 물질에 따른 암시 개방 전압을 도시한 그래프이다.
도 9는 본 발명의 일 변형예에 따른 태양 전지의 일부를 도시한 부분 평면도이다.
도 10은 본 발명의 다른 변형예에 따른 태양 전지의 일부를 도시한 부분 평면도이다.
도 11은 본 발명의 또 다른 변형예에 따른 태양 전지를 개략적으로 도시한 전면 평면도이다.
도 12는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 13a 내지 도 13k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 14는 본 발명의 또 다른 변형예에 따른 태양 전지의 일부를 개략적으로 도시한 부분 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 17은 실시예 1에 따른 태양 전지의 암시 개방 전압을 나타낸 그래프이다.
도 18은 비교예 1에 따른 태양 전지의 암시 개방 전압을 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 본 명세서에서 "제1" 또는 "제2"의 표현은 서로 간의 구별을 위하여 사용된 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 개략적인 평면도이다. 그리고 도 3의 (a)는 도 2의 A 부분에 해당하는 제2 전극 및 제2 개구부의 형상을 개략적으로 표시한 평면도이고, 도 3의 (b)는 도 2의 A 부분에 해당하는 제1 전극 및 제1 개구부의 형상을 개략적으로 표시한 평면도이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 제1 면(일 예로, 후면) 위에 형성되는 다결정 실리콘층으로 구성된 제1 도전형 영역(20)과, 반도체 기판(110)의 제2 면(일 예로, 전면)에서 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역(30)과, 제1 도전형 영역(20) 위에 위치하는 제1 패시베이션층(22)과, 제2 도전형 영역(30) 위에 위치하는 제2 패시베이션층(32)과, 제1 패시베이션층(22)을 관통하는 제1 개구부(102)를 통하여 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 제2 패시베이션층(32)을 관통하는 제2 개구부(104)를 통하여 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함한다. 여기서, 제1 및 제2 패시베이션층(22, 32) 중 적어도 하나가 알루미늄 산화물층(22a, 32a)을 포함한다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다.
반도체 기판(110)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(10)을 포함할 수 있다. 제1 및 제2 도전형 영역(20, 30)은 베이스 영역(10)과 다른 도전형을 가지거나, 베이스 영역(10)과 동일한 도전형을 가지면서 베이스 영역(10)보다 높은 도핑 농도를 가진다. 일 예로, 베이스 영역(10)이 제1 도전형(일 예로, n형 도전형)을 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 본 실시예에서 반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)에 의하여 형성된 요철(112, 114)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 및/또는 후면에 요철(112, 114)이 형성되면, 반도체 기판(110)의 전면 및/또는 후면을 통하여 입사되는 광의 반사도를 저하할 수 있다. 따라서 베이스 영역(10)과 제2 도전형 영역(30)에 의하여 형성된 pn 접합에 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
좀더 구체적으로, 본 실시예에서는 요철(112, 114)은 반도체 기판(110)의 전면(전면 쪽 표면)에 형성되는 제1 요철(112)과 반도체 기판(110)의 후면(후면 쪽 표면)에 형성되는 제2 요철(114)을 포함할 수 있다. 이에 의하여 반도체 기판(110)의 전면 및 후면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 4에 도시한 바와 같이, 반도체 기판(110)의 전면에 제1 요철(112)이 구비되고 반도체 기판(110)의 후면에 제2 요철(114)이 구비되지 않을 수 있다. 다른 변형예로, 반도체 기판(110)의 전면에 제1 요철(112)이 구비되지 않고 반도체 기판(110)의 후면에 제2 요철(114)이 구비될 수도 있다. 또 다른 변형예로, 반도체 기판(110)에 제1 요철(112) 및 제2 요철(114)이 구비되지 않을 수도 있다.
반도체 기판(110)의 전면에 위치하는 제1 요철(112)은 광학적 손실을 최소화할 수 있도록 제1 요철부(112a) 및 제2 요철부(112b)을 포함할 수 있다. 제2 요철부(112b)는 제1 요철부(112a) 위에, 좀더 상세하게는, 제1 요철부(112a)를 구성하는 외면 위에 형성되며 해당 제1 요철부(112a)보다 작은 크기를 가질 수 있다. 이에 따라 제2 요철부(112b)의 평균 크기는 제1 요철부(112a)의 평균 크기보다 작을 수 있고, 제2 요철부(112b)는 제1 요철부(112a)를 구성하는 각각의 외면 위에 적어도 하나 이상, 예를 들어, 복수 개 위치할 수 있다. 이와 같은 제1 요철부(112a)와 제2 요철부(112b)는 서로 다른 방법에 의하여 형성될 수 있다.
제1 요철부(112a)의 외면은 특정한 결정면들로 구성될 수 있다. 일 예로, 제1 요철부(112a)는 (111)면인 4개의 외면에 의하여 형성되는 대략적인 피라미드 형상을 가질 수 있다. 이와 같은 제1 요철부(112a)는 습식 식각에 의한 비등방 식각에 의하여 형성될 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하면, 간단한 공정에 의하여 짧은 시간 내에 제1 요철부(112a)를 형성할 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하는 공정에 대해서는 추후에 좀더 상세하게 설명한다.
제2 요철부(112b)는 제1 요철부(112a)의 외면(예를 들어, (111) 면) 상에 미세한 크기를 가지면서 형성될 수 있다. 제2 요철부(112b)은 뾰족한 단부를 가질 수 있는데, 본 발명이 이에 한정되는 것은 아니며 제2 요철부(112b)가 라운드진 단부를 가질 수도 있다. 제2 요철부(112b)의 평균 크기가 제1 요철부(112a)의 평균 크기보다 작을 수 있다. 그리고 제2 요철부(112b)의 크기 편차가 제1 요철부(112a)의 크기 편차보다 작을 수 있다. 이는 제2 요철부(112b)의 평균 크기가 더 작기 때문이기도 하며, 제2 요철부(112b)의 공정이 등방성 식각을 기본으로 하여 이루어지기 때문이기도 하다. 이와 같이 본 실시예에서는 균일하고 미세한 제2 요철부(112b)가 제1 요철부(112a)의 외면 상에 형성된다. 이와 같은 제2 요철부(112b)는 건식 식각에 의하여 등방 식각하여 형성될 수 있다. 건식 식각으로는, 일 예로, 반응성 이온 식각(reactive ion etching, IRE)이 사용될 수 있다. 반응성 이온 식각에 의하면 제2 요철부(112b)를 미세하고 균일하게 형성할 수 있다.
본 실시예에서 반도체 기판(110)의 후면에 형성되는 제2 요철(114)은 제1 요철부(114a)를 구비할 수 있다. 제2 요철(114)의 제1 요철부(114a)에 대해서는 제1 요철(112)의 제1 요철부(112a)에 대한 설명이 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다. 이와 같이 반도체 기판(110)의 제2 요철(114)이 제1 요철부(114a)만을 구비하여 제1 및 제2 요철부(112a, 112b)를 가지는 제1 요철(112)과 다른 형상을 가지면, 제1 요철(112)에 의하여 광의 입사량이 많은 반도체 기판(110)의 전면에서의 반사를 효과적으로 방지할 수 있고, 제2 요철(114)은 간단한 구조를 가지도록 하여 태양 전지(100)의 제조 공정을 단순화할 수 있다.
본 발명이 상술한 제1 요철부(112a), 제2 요철부(112b), 제1 요철부(114a)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제1 요철부(112a), 제2 요철부(112b), 제1 요철부(114a)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다. 그리고 반도체 기판(110)의 전면에 형성된 제1 요철(112)이 제1 요철부(112a) 및 제2 요철부(112b) 중 적어도 하나를 구비하지 않거나, 제2 요철(114)이 제1 요철부(114a) 이외의 다른 요철을 구비하거나, 그 외에도 제1 요철(112) 및 제2 요철(114)이 다른 형상, 형태 등을 가질 수 있다.
제1 및 제2 도전형 영역(20, 30) 중 베이스 영역(10)과 다른 도전형을 가지는 하나의 영역은 에미터 영역의 적어도 일부를 구성한다. 에미터 영역은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성한다. 제1 및 제2 도전형 영역(20, 30) 중 베이스 영역(10)과 동일한 도전형을 가지는 다른 하나는 전계(surface field) 영역의 적어도 일부를 구성한다. 전계 영역은 반도체 기판(110)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 전계를 형성한다.
이때, 제1 또는 제2 도전형 영역(20, 30)에 포함되는 제1 또는 제2 도전형 도펀트로는 n형 또는 p형을 나타낼 수 있는 다양한 물질을 사용할 수 있다. p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, p형 도펀트가 보론(B)이고 n형 도펀트가 인(P)일 수 있다.
일 예로, 베이스 영역(10)은 제1 도전형(일 예로, n형)일 수 있고, 제1 도전형 영역(20)이 제1 도전형(일 예로, n형)이고 제2 도전형 영역(30)이 제2 도전형(일 예로, p형)일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제2 도전형 영역(30)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10)이 제2 도전형 또는 p형을 가지는 것도 가능하다.
반도체 기판(110)의 전면 쪽에는 베이스 영역(10)과 반대되는 도전형을 가지는 제2 도전형 영역(30)이 형성될 수 있다. 제2 도전형 영역(30)은 베이스 영역(10)과 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성할 수 있다.
본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 이에 의하여 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(30)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(30)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
본 실시예에서는 도핑 영역으로 구성되는 제2 도전형 영역(30)이 반도체 기판(110)의 전면 쪽에 전체적으로 형성된다. 이에 따라 반도체 기판(110)의 전면 쪽에 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층이 위치하지 않도록 한다. 반도체층은 광 투과도가 낮아 반도체 기판(110) 위에 반도체층이 위치하는 경우에는 반도체층에 의하여 광 손실이 발생할 수 있다. 본 실시예에서는 반도체 기판(110) 내에 도핑 영역으로 구성된 제2 도전형 영역(30)을 형성하여 반도체 기판(110)의 전면에 반도체층이 위치할 경우의 문제를 방지할 수 있다.
도 1에서는 제2 도전형 영역(30)이 전체적으로 균일한 도핑 농도를 가지는 균일한 구조(homogeneous structure)를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 5에 도시한 바와 같이, 제2 도전형 영역(30)이 선택적 구조(selective structure)를 가질 수 있다. 즉, 제2 도전형 영역(30)이 제2 전극(44)에 대응하는 부분(좀더 정확하게는, 제2 제1 개구부(102)에 대응하는 부분)에 형성되며 상대적은 낮은 저항 또는 상대적으로 높은 제2 도전형 도펀트의 도핑 농도를 가지는 제1 영역(301)과, 그 외 부분에 위치하여 제1 영역(301)보다 높은 저항 또는 낮은 제2 도전형 도펀트의 도핑 농도를 가지는 제2 영역(302)을 포함할 수도 있다. 제1 영역(301)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 레이저(도 13j의 참조부호 106, 이하 동일)를 이용하여 개구부(104) 또는 컨택홀(104a)를 형성할 때 이에 대응하는 위치에서 제2 도전형 영역(30)에 포함된 도펀트가 확산 또는 추가적으로 활성화되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 영역(301)은 다양한 방법에 의하여 형성되어 다양한 구조 또는 형상을 가질 수 있다.
다시 도 1 내지 도 3을 참조하면, 반도체 기판(110)의 후면 위에 터널링층(52)이 형성될 수 있다. 터널링층(52)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 다수 캐리어(majority carrier)는 터널링층(52)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어만이 터널링층(52)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(52)을 통과할 수 있다. 또한, 터널링층(52)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(52)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(52)은 반도체 기판(110)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(52)의 두께가 제1 또는 제2 패시베이션층(22, 32)의 두께 또는 이들을 구성하는 각각의 절연층의 두께보다 작을 수 있다. 일 예로, 터널링층(52)의 두께가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(52)의 두께가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(52)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(52)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(52)의 두께가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(52)의 두께가 다양한 값을 가질 수 있다.
터널링층(52) 위에 제1 도전형 영역(20)이 위치할 수 있다. 이때, 제1 도전형 영역(20)은 베이스 영역(10)과 동일한 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110) 위(좀더 명확하게는, 터널링층(52) 위)에서 반도체 기판(110)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조(일 예로, 다결정 구조)를 가지는 반도체층(일 예로, 다결정 실리콘층)으로 구성될 수 있다.
제1 도전형 영역(20)은 후면 전계를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110)의 후면 위에 위치한 터널링층(52) 위에서 전체적으로 형성된다. 제1 도전형 영역(20)이 터널링층(52) 위에 형성되어 반도체 기판(110)에 형성되는 도핑 영역을 줄일 수 있으므로, 도핑 영역 형성 시 발생할 수 있는 반도체 기판(110)의 손상, 도핑 영역에 의한 표면 재결합 증가를 효과적으로 방지할 수 있다. 이에 따라 표면 재결합을 효과적으로 방지하여 태양 전지(100)의 개방 전압을 크게 향상할 수 있다. 또한, 제1 도전형 영역(20)이 전체적으로 형성되므로 별도의 패터닝 공정 등이 요구되지 않는다.
반도체 기판(110)의 후면 위에, 좀더 정확하게는, 반도체 기판(110) 위에 위치한 제1 도전형 영역(20) 위에 제1 패시베이션층(22)이 형성되고, 제1 전극(42)이 제1 패시베이션층(22)을 관통하여(즉, 제1 개구부(102)를 통하여) 제1 도전형 영역(20)에 전기적으로 연결(일 예로, 접촉)하여 형성된다. 그리고 반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 제2 패시베이션층(32)이 형성되고, 제2 전극(44)이 제2 패시베이션층(32)을 관통하여(즉, 제2 개구부(104)를 통하여) 제2 도전형 영역(30)에 전기적으로 연결(일 예로, 접촉)하여 형성된다.
제1 패시베이션층(22)은 제1 전극(42)에 대응하는 제1 개구부(102)를 제외하고 실질적으로 반도체 기판(110)의 후면 위에서 전체적으로 형성될 수 있다. 제2 패시베이션층(32)은 제2 전극(44)에 대응하는 제2 개구부(104)를 제외하고 실질적으로 반도체 기판(110)의 전면 위에서 전체적으로 형성될 수 있다.
본 실시예에서 제1 패시베이션층(22) 및 제2 패시베이션층(32) 중 적어도 하나가 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 좀더 구체적으로, 제1 및 제2 도전형 영역(20, 30) 중 하나로서 p형을 가지는 p형 영역 위에 위치하는 제1 또는 제2 패시베이션층(22, 32)이 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 이에 더하여, 제1 및 제2 도전형 영역(20, 30) 중 하나로서 n형을 가지는 n형 영역 위에 위치하는 제1 또는 제2 패시베이션층(22, 32)이 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 알루미늄 산화물층(22a, 32a)은 p형 영역 위에 형성되어 고정 전하를 이용하여 재결합을 방지하는 고정 전하 패시베이션층으로서의 역할을 할 수 있고, n형 영역 또는 p형 영역 위에 형성되어 제1 또는 제2 도전형 영역(20, 30)에 수소를 주입하여 수소 패시베이션을 구현하는 수소 주입층으로서의 역할을 할 수 있다.
일 예로, 본 실시예에서는 제1 도전형 영역(20)이 n형 영역이고, 제2 도전형 영역(30)이 p형 영역이며, 제1 패시베이션층(22)이 제1 도전형 영역(20) 위에 차례로 위치하며 수소를 가지는 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)을 포함하고, 제2 패시베이션층(32)이 제2 도전형 영역(30) 위에 차례로 위치하는 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)을 포함한다. 여기서, 제1 유전층(22b)은 제1 알루미늄 산화물층(22a)과 다른 물질을 포함할 수 있고, 제2 유전층(32b)은 제2 알루미늄 산화물층(32a)과 다른 물질을 포함할 수 있다.
제1 및 제2 알루미늄 산화물층(22a, 32a)은 기본적으로 실리콘 등의 반도체 기판(110) 또는 반도체층의 계면의 결함을 제거하여 계면 결함 밀도(interface defect density, Dit)를 저감할 수 있다.
그리고 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)은 기본적으로 알루미늄과 산소를 포함하는 알루미늄 산화물로 구성되지만 서로 다른 역할을 수행할 수 있다. 제1 알루미늄 산화물층(22a)은 반도체 기판(110)의 후면 쪽에서 반도체층(예를 들어, 다결정 반도체층, 특히 n형 도전형을 가지는 다결정 반도체층)인 제1 도전형 영역(20) 위에 위치하고, 제2 알루미늄 산화물층(32a)은 반도체 기판(110)의 전면 쪽에서 반도체 기판(110)의 일부로 구성되는 제2 도전형 영역(30) 위에 위치하여 차이가 있기 때문이다. 좀더 구체적으로, 다결정 반도체층(특히 n형 다결정 반도체층)으로 구성되는 제1 도전형 영역(20) 위에 인접 위치하는 제1 알루미늄 산화물층(22a)은 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 수소를 주입하여 수소 패시베이션을 구현하는 수소 주입층으로서의 역할을 할 수 있다. 그리고 반도체 기판(110)(특히 p형의 제2 도전형 영역(30)) 위에 인접 위치하는 제2 알루미늄 산화물층(32a)은 고정 전하를 이용하여 재결합을 방지하는 고정 전하 패시베이션층으로서의 역할을 할 수 있다. 이에 대해서는 제1 유전층(22b) 및 제2 유전층(32b)을 설명한 이후에 좀더 상세하게 설명한다.
제1 알루미늄 산화물층(22a) 위에 위치하는 제1 유전층(22b)은 수소 주입층으로 기능하는 제1 알루미늄 산화물층(22a)의 수소를 주입하는 어닐링 공정에서 수소가 외부로 방출되는 것을 방지하는 캡핑층(capping layer)의 역할을 수행할 수 있다. 그리고 제1 전극(42)이 일정한 패턴을 가져 양면으로 광이 입사되는 양면 수광형 구조를 가지는 경우에는 반도체 기판(110)의 후면으로 입사되는 광의 반사를 방지하는 반사 방지층으로서의 역할을 수행할 수 있다. 또한, 제1 알루미늄 산화물층(22a)을 덮어 외부의 산성 물질 등으로부터 제1 알루미늄 산화물층(22a)을 보호하는 보호층으로서의 역할을 할 수 있다. 이에 따라 제1 알루미늄 산화물층(22a)을 단독으로 사용하는 경우에 비하여 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)의 적층 구조로 사용하는 경우에 신뢰성이 더 우수하다.
제2 알루미늄 산화물층(32a) 위에 위치하는 제2 유전층(32b)은 반도체 기판(110)의 전면으로 입사되는 광의 반사를 방지하는 반사 방지층으로서의 역할을 수행할 수 있다. 또한, 제2 알루미늄 산화물층(32a)을 덮어 외부의 산성 물질 등으로부터 제2 알루미늄 산화물층(32a)을 보호하는 보호층으로서의 역할을 할 수 있다. 이에 따라 제2 알루미늄 산화물층(32a)을 단독으로 사용하는 경우에 비하여 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)의 적층 구조로 사용하는 경우에 신뢰성이 더 우수하다.
예를 들어, 제1 유전층(22b)이 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 또는 실리콘 탄화물을 포함할 수 있고, 제2 유전층(32b)이 실리콘 질화물, 실리콘 산화물, 실리콘 산화 질화물, 또는 실리콘 탄화물을 포함할 수 있다. 일 예로, 제1 유전층(22b) 및 제2 유전층(32b)이 실리콘 질화물로 형성되면 캡핑층, 반사 방지층, 그리고 보호층의 역할을 효과적으로 수행할 수 있다. 그리고 제1 또는 제2 유전층(22b, 32b)이 수소를 일정 이상(일 예로, 1at% 이상)의 함량으로 포함하면 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)은 동일한 공정에서 동시에 형성되어 동일한 물질, 조성 및 두께를 가질 수 있다. 상술한 바와 같이 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 다른 역할을 하는 경우에도 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)을 동시에 형성하여 제조 공정을 단순화할 수 있다. 그리고 제1 유전층(22b)과 제2 유전층(32b)이 서로 다른 물질, 조성 및/또는 두께를 가질 수 있다. 일 예로, 제1 유전층(22b)과 제2 유전층(32b)이 동일한 물질로 구성되되 조성 및/또는 두께가 다를 수 있다. 이는 제1 유전층(32b)과 제2 유전층(32b)을 별개의 공정에서 형성하였기 때문이다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 다른 별개의 공정에서 형성되어 서로 다른 물질, 조성 및/또는 두께를 가질 수 있다. 또는, 제1 유전층(22b)과 제2 유전층(32b)이 동일한 공정에서 동시에 형성되어 동일한 물질, 조성 및 두께를 가질 수 있다. 그 외의 다양한 변형이 가능하다.
앞서 언급한 바와 같이, 동일한 물질, 조성 및 두께를 가지는 경우에도 다결정 반도체층(특히 n형 다결정 반도체층)으로 구성되는 제1 도전형 영역(20) 위에 인접 위치하는 제1 알루미늄 산화물층(22a)과 반도체 기판(110)(특히 p형의 제2 도전형 영역(30)) 위에 인접 위치하는 제2 알루미늄 산화물층(32a)은 서로 다른 역할을 할 수 있다. 좀더 구체적으로, 앞서 언급한 바와 같이, 제1 알루미늄 산화물층(22a)은 수소 주입층으로서의 역할을 할 수 있고, 제2 알루미늄 산화물층(32a)은 고정 전하 패시베이션층으로서의 역할을 할 수 있다. 이를 도 6 및 도 7을 참조하여 좀더 상세하게 설명한다. 참조로, 제2 알루미늄 산화물층(32a)은 추가적으로 수소 주입층으로서의 역할도 할 수 있다.
도 6은 결함(trap site)에 의한 재결합 모델 및 이를 방지하기 위한 고정 전하 패시베이션을 설명하기 위한 개략도이다. 도 7은 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 터널링층 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 6을 참조하면, 결함에 의한 재결합은 가전도대(valence band)에 위치한 정공, 전도대(conduction band)에 위치한 전자, 점유되지 않은 트랩 준위(trap level)에 의하여 발생되어 패시베이션 특성을 저하시킬 수 있다. 도 6의 화살표 (1)에 도시한 바와 같이, 여기된 전자가 트랩 준위에 속박되고 도 6의 화살표 (2)에 도시한 바와 같이 트랩 준위의 전자가 정공에 결합되어 재결합이 일어날 수 있다. 그러면, 점유되지 않은 트랩 준위가 다시 존재하게 되므로 도 6의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 계속하여 재결합이 일어날 수 있다.
고정 전하 패시베이션은 패시베이션층에 포함된 고정 전하에 의하여 도 6의 화살표 (1)에 도시한 과정에 의하여 트랩 준위에 속박되어 있는 전자의 속박을 다시 풀어내는 것에 의하여 전자와 정공의 재결합의 발생을 방지하는 것이다. 이 경우에는 점유되지 않은 트랩 준위가 계속하여 존재하게 되므로 다시 도 6의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 재결합이 일어날 수 있다.
본 실시예에서와 같이 터널링층(52)에 의하여 반도체 기판(110)에 터널 접합된 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)이 구비되면, 도 7에 도시한 바와 같이 반도체 기판(110)과 제1 도전형 영역(20)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 터널 접합된다. 도 7과 같이 접합되면, 반도체 기판(110) 내의 전도대에 있는 전자는 터널링층(52)을 통과하면 제1 도전형 영역(20)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(110) 내의 정공은 터널링층(52)을 통과하지 못한다. 즉, 터널링층(52)이 정공에 대한 에너지 배리어의 역할을 하게 된다. 따라서 도 6의 화살표 (1)에 도시한 바와 같은 공정에 의하여 여기된 전자가 트랩 준위에 속박되어도, 트랩 준위에 속박된 전자가 외부의 열, 광 등의 에너지에 의하여 속박이 풀리거나 그 상태로 트랩 준위를 점유하게 되어 다른 전자가 트랩되는 것을 방지할 수 있다. 이에 따라 트랩 준위에 전자가 속박되어도 트랩 준위에 속박된 전자가 재결합되지 않으므로 고정 전하 패시베이션을 이용하여 이를 풀어내지 않아도 된다. 이에 따라 반도체 기판(110)에 터널 접합된 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)에는 고정 전하 패시베이션이 요구되지 않는바 패시베이션층의 고정 전하의 극성을 고려하지 않아도 된다.
이에 따라 음의 고정 전하를 가지는 제1 알루미늄 산화물층(22a)을 n형 다결정 반도체층으로 구성된 제1 도전형 영역(20)에 사용하여도 고정 전하 패시베이션에 의한 문제가 발생하지 않는다. 종래에는 알루미늄 산화물은 음의 고정 전하를 가지므로 p형 도전형을 가지는 반도체 기판에 고정 전하 패시베이션을 구현하기 위하여 주로 사용되었으며, 본 실시예에서와 같이 다결정 반도체층(특히, n형 다결정 반도체층)을 위한 패시베이션층으로 사용되지 않았다. 이는 도전형 영역의 결정 구조(일 예로, 다결정 구조) 및 접합 구조(일 예로, 터널 접합)을 고려하지 않고 고정 전하의 극성만을 고려한 것에 의한 것으로 판단된다.
이와 같이 본 실시예에서 제1 알루미늄 산화물층(22a)은 고정 전하 패시베이션층으로서의 역할을 수행하지 않는다. 대신, 본 실시예에서 제1 알루미늄 산화물층(22a)은 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 수소를 주입하는 역할을 할 수 있다. 반도체 기판(110) 및/또는 제1 도전형 영역(20)에 주입된 수소는 반도체 기판(110) 및/또는 제1 도전형 영역(20)의 결함과 결합하여 결함 밀도를 낮추는 역할을 할 수 있다. 이에 의하여 전자와 정공의 재결합을 효과적으로 방지하여 패시베이션 특성을 향상하고 태양 전지(100)의 효율을 향상할 수 있다.
알루미늄 산화물로 구성된 제1 알루미늄 산화물층(22a)은 단위 부피당 수소 함유량이 상대적으로 높으며 얇은 두께로도 효과적으로 수소를 주입할 수 있다. 예를 들어, 제1 알루미늄 산화물층(22a)은 단위 부피당 수소 함유량이 제1 유전층(22b)(일 예로, 실리콘 질화물로 구성된 제1 유전층(22b))의 단위 부피당 수소 함유량보다 클 수 있다. 또는, 제1 알루미늄 산화물층(22a)의 수소 주입 효과가 제1 유전층(22b)(일 예로, 실리콘 질화물로 구성된 제1 유전층(22b))의 수소 주입 효과보다 우수할 수 있다. 도 8에 도시한 바와 같이, 실리콘 질화물(SiNy)을 패시베이션층으로 사용한 경우보다 알루미늄 산화물(AlOx)을 패시베이션층으로 사용한 경우에 암시 개방 전압(implied Voc)이 높은 것을 알 수 있다. 이로부터 알루미늄 산화물로 구성되는 제1 알루미늄 산화물층(22a)의 수소 주입 효과가 실리콘 질화물로 구성된 제1 유전층(22b)의 수소 주입 효과보다 우수한 것을 알 수 있다. 특히, 반도체 기판(110)의 후면이 요철부(예를 들어, 제2 요철(114))를 구비하는 경우에 실리콘 질화물을 패시베이션층으로 사용한 경우보다 알루미늄 산화물을 패시베이션층으로 사용한 경우에 암시 개방 전압이 더 크게 높은 것을 알 수 있다. 이로부터 반도체 기판(110) 또는 제1 도전형 영역(20)에 결함이 많이 존재할 경우에 알루미늄 산화물층이 결함 밀도를 낮추는 효과가 높음을 알 수 있다.
이와 같이 수소 함유량이 높고 수소 주입 효과가 우수한 제1 알루미늄 산화물층(22a)을 사용하여 수소 주입 효과를 향상할 수 있다. 제1 알루미늄 산화물층(22a)은 얇은 두께로도 우수한 수소 주입 효과를 가질 수 있고 일정 수준 이상에서는 수소 주입 효과가 포화(saturation)될 수 있다. 이에 따라 제1 알루미늄 산화물층(22a)의 두께가 제1 유전층(22b)의 두께보다 작을 수 있다. 그러면, 수소 주입 효과를 유지하게 유지하면서도 제1 전극(42)의 형성 시 제거되어야 하는 제1 패시베이션층(22)의 두께를 줄여 제1 전극(42)의 형성 공정을 단순화하고 제1 전극(42)의 컨택 특성을 향상할 수 있다.
반면, 제2 알루미늄 산화물층(32a)은 p형 도전형을 가지며 반도체 기판(110)의 일부를 구성하는 제2 도전형 영역(30) 위에 인접 위치하여 음의 고정 전하에 의하여 고정 전하 패시베이션을 구현하는 역할을 한다. 반도체 기판(110)에서는 도 6의 화살표 (1) 및 (2)에 도시한 바와 같은 과정이 반복되어 계속하여 재결합이 일어날 수 있음을 고려하여, 트랩 준위에 속박되어 있는 전자의 속박을 다시 풀어내는 것에 의하여 전자와 정공의 재결합의 발생을 방지하는 것이다.
이와 같이 본 실시예에서는 제1 및 제2 도전형 영역(20, 30)의 결정 구조, 접합 구조, 도전형 등을 모두 고려하여 서로 다른 패시베이션을 구현하지만 동일한 물질을 가지는 제1 및 제2 알루미늄 산화물층(22a, 32a)을 구비한다. 그리고 그 위에 제1 및 제2 유전층(22b, 32b)을 동일한 물질로 구비할 수 있다. 이와 같이 동일한 적층 구조를 가지는 제1 및 제2 패시베이션층(22, 32)을 구비하여 제조 공정을 단순화할 수 있다.
제1 및 제2 전극(42, 44)은 다양한 도전성 물질(일 예로, 금속)으로 구성되는 금속 전극층을 구비하며 다양한 형상을 가질 수 있다. 금속 전극층은 은, 구리, 니켈, 티타늄, 알루미늄, 몰리브덴, 크롬, 또는 이를 포함하는 합금 등으로 구성될 수 있다.
도 2를 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되며 일 방향으로 형성되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 핑거 전극들(42a)과 교차(일 예로, 직교)하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
제2 전극(44)은 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 각기 대응하는 핑거 전극(44a) 및 버스바 전극(44b)을 포함할 수 있다. 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 대해서는 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 대한 내용이 그대로 적용될 수 있다. 제1 전극(42)의 핑거 전극(42a)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a)의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다. 제1 전극(42)의 버스바 전극(42b)의 폭은 제2 전극(44)의 버스바 전극(44b)의 폭과 동일할 수도 있고 서로 다를 수도 있으나, 제1 전극(42)의 버스바 전극(42b)과 제2 전극(44)의 버스바 전극(44b)은 동일한 위치에서 동일한 피치를 가지도록 배치될 수 있다.
이와 같이 제1 및 제2 전극(42, 44)이 일정한 패턴을 가지면, 태양 전지(100)는 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하다. 그 외의 다양한 변형이 가능하다.
본 실시예에서와 같이 제1 및/또는 제2 패시베이션층(22, 32)이 알루미늄 산화물층(22a, 32a)을 구비하면 패시베이션 특성을 향상하기 위하여 제1 및 제2 전극(42, 44)을 형성하는 공정 이전에 어닐링 공정을 수행한다. 이와 같이 어닐링 공정을 수행하여 패시베이션 특성을 향상시켜도 제1 및 제2 전극(42, 44)을 형성하기 위한 공정에서 이보다 높은 온도로 소성 공정 등이 수행되면 알루미늄 산화물층(22a, 32a)에 의한 패시베이션 특성이 저하될 수 있다. 특히, p형 영역(일 예로, 제2 도전형 영역(30)) 위에 위치하여 고정 전하 패시베이션층으로서의 역할을 하는 알루미늄 산화물층(22a, 32a)(일 예로, 제2 알루미늄 산화물층(32a))의 패시베이션 특성이 저하될 수 있다. 이를 고려하여 본 실시예에서는 태양 전지(100)의 제조 방법에서 공정을 개선하는데, 이와 같이 개선된 공정에 의하여 제1 및/또는 제2 패시베이션층(22, 32)에 구비되는 제1 및/또는 제2 개구부(102, 104)의 형상, 제1 및/또는 제2 전극(42, 44)의 물질, n형 영역(일 예로, 제1 도전형 영역(20))의 결정 구조 등이 변화될 수 있다. 이하에서는 제1 및/또는 제2 개구부(102, 104)의 형상 및/또는 n형 영역(일 예로, 제1 도전형 영역(20))의 결정 구조 등을 먼저 설명하고, 이러한 형상, 구조 등을 가지는 이유는 추후에 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다.
본 실시예에서 제1 및/또는 제2 전극(42, 44)은 저온 공정(일 예로, 550℃ 이하의 온도에서 수행되는 공정)에서 형성되며 제1 및/또는 제2 도전형 영역(20, 30)에 직접 접촉하는 저온 금속 전극층을 포함할 수 있다. 여기서, 저온 금속 전극층이라 함은 저온 소성 페이스트 물질을 포함하는 인쇄층, 물리적 증기 증착(PVD)에 의하여 형성된 물리적 증기 증착층, 도금에 의하여 형성된 도금층 등으로 형성된 전극층을 의미할 수 있다. 이에 대해서는 추후에 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다.
그리고 제1 개구부(102)가 제1 전극(42)과 다른 평면 형상을 가지고, 및/또는 제2 개구부(104)가 제2 전극(44)과 다른 평면 형상을 가질 수 있다. 이는 제1 및/또는 제2 개구부(102, 104)를 제1 및/또는 제2 전극(42, 44)과 다른 별개의 공정에서 미리 형성하고, 제1 및/또는 제2 전극(42, 44)은 파이어스루(fire-through)가 일어나지 않는 저온에서 형성하였기 때문이다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
좀더 구체적으로, 제2 개구부(104)가 제2 전극(44)에 국부적으로 대응하는 복수의 제2 관통홀(104a)을 포함할 수 있다. 여기서, 복수의 제2 관통홀(104a)이 제2 전극(44)에 국부적으로 대응한다고 함은 제2 전극(44)이 위치한 일정한 부분을 기준을 볼 때, 제2 전극(44)의 일부에는 제2 관통홀(104a)이 위치하여 제2 전극(44)의 해당 일부가 제2 도전형 영역(30)에 인접(일 예로, 접촉)하고 다른 일부에는 제2 관통홀(104a)이 구비되지 않아 제2 전극(44)의 해당 다른 일부가 제2 도전형 영역(30)에 이격하여 제2 패시베이션층(32) 위에 위치할 수 있다. 일 예로, 하나의 핑거 전극(44a) 또는 버스바 전극(44b)을 기준으로 볼 때 폭 방향에서 제2 관통홀(104a)이 중앙 부분에만 위치하고 양측 부분에는 위치하지 않을 수 있고 길이 방향에서 복수의 제2 관통홀(104a)이 서로의 사이에 간격을 두고 이격될 수 있다. 이와 같이 제2 개구부(104)의 총 면적(즉, 복수의 제2 관통홀(104a)의 총 면적)을 줄이는 것에 의하여 제2 개구부(104)에 의한 반도체 기판(110) 또는 제2 도전형 영역(30)의 손상을 최소화할 수 있다. 일 예로, 태양 전지(100) 전체 면적에 대한 제2 개구부(104)의 총 면적(즉, 복수의 제2 관통홀(104a)의 총 면적)의 비율이 2% 이하(일 예로, 0.001 내지 2%)일 수 있다. 이러한 범위에서는 반도체 기판(110) 또는 제2 도전형 영역(30)의 손상을 최소화하면서도 제2 도전형 영역(30)과 제2 전극(44)의 전기적 특성을 우수하게 할 수 있는데, 본 발명이 이에 한정되는 것은 아니다. 참조로, 종래에 태양 전지의 전체 면적에 대한 제2 개구부의 총 면적의 비율은 3% 이상으로 본 실시예에 비하여 큰 값을 가진다.
그리고 제1 개구부(102)가 제1 전극(42)에 국부적으로 대응하는 복수의 제1 관통홀(102a)을 포함할 수 있다. 여기서, 복수의 제1 관통홀(102a)이 제1 전극(42)에 국부적으로 대응한다고 함은 제1 전극(42)이 위치한 일정한 부분을 기준을 볼 때, 제1 전극(42)의 일부에는 제1 관통홀(102a)이 위치하여 제1 전극(42)의 해당 일부가 제1 도전형 영역(20)에 인접(일 예로, 접촉)하고 다른 일부에는 제1 관통홀(102a)이 구비되지 않아 제1 전극(42)의 해당 다른 일부가 제1 도전형 영역(20)에 이격하여 제1 패시베이션층(22) 위에 위치할 수 있다. 일 예로, 하나의 핑거 전극(42a) 또는 버스바 전극(42b)을 기준으로 볼 때 폭 방향에서 제1 관통홀(102a)이 중앙 부분에만 위치하고 양측 부분에는 위치하지 않을 수 있고 길이 방향에서 복수의 제1 관통홀(102a)이 서로의 사이에 간격을 두고 이격될 수 있다. 이와 같이 제1 개구부(102)의 총 면적(즉, 복수의 제1 관통홀(102a)의 총 면적)을 줄이는 것에 의하여 제1 개구부(102)에 의한 제1 도전형 영역(20)의 손상을 최소화할 수 있다. 일 예로, 태양 전지(100) 전체 면적에 대한 제1 개구부(102)의 총 면적(즉, 복수의 제1 관통홀(102a)의 총 면적)의 비율이 2% 이하(일 예로, 0.001 내지 2%), 좀더 구체적으로, 1% 이하일 수 있다. 이러한 범위에 의하여 제1 도전형 영역(20)의 손상을 최소화하면서도 제1 도전형 영역(20)과 제1 전극(42)의 전기적 특성을 우수하게 할 수 있는데, 본 발명이 이에 한정되는 것은 아니다. 참조로, 종래에 태양 전지의 전체 면적에 대한 제1 개구부의 총 면적의 비율은 3% 이상(일 예로, 5% 이상)으로 본 실시예에 비하여 큰 값을 가진다.
일 예로, 제1 또는 제2 관통홀(102a, 104a) 각각의 최대 폭 또는 직경이 30um 이하(일 예로, 15um 내지 25um)일 수 있다. 제1 또는 제2 관통홀(102a, 104a) 각각의 최대 폭 또는 직경이 30um 이하일 경우에 제1 또는 제2 개구부(102, 104)의 면적을 일정 수준 이하로 유지하여 제1 또는 제2 도전형 영역(20, 30)의 손상, 특성 변화 등의 문제를 최소화할 수 있다. 일 예로, 제1 또는 제2 관통홀(102a, 104a) 각각의 최대 폭 또는 직경이 15um 내지 25um일 때 제1 또는 제2 도전형 영역(20, 30)과 우수한 전기적 연결 특성을 가지면서도 제1 또는 제2 도전형 영역(20, 30)의 손상, 특성 변화 등의 문제를 효과적으로 방지할 수 있다. 또는, 제1 또는 제2 전극(42, 44)의 일정 영역에서, 제1 또는 제2 전극(42, 44)의 면적에 대한, 제1 또는 제2 관통홀(102a, 104a)의 전체 면적의 비율이 30% 이하(일 예로, 10% 내지 30%, 좀더 구체적으로, 20% 내지 30%)일 수 있다. 상술한 비율이 10% 내지 30%(좀더 구체적으로, 20% 내지 30%)일 때 제1 또는 제2 도전형 영역(20, 30)과 우수한 전기적 연결 특성을 가지면서도 제1 또는 제2 도전형 영역(20, 30)의 손상, 특성 변화 등의 문제를 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 관통홀(102a, 104a)의 폭, 직경, 면적, 크기 등은 다양한 값을 가질 수 있다.
이러한 형상의 제1 및/또는 제2 개구부(102, 104)는 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 레이저 어블레이션(laser ablation) 공정, 식각 공정 등에 의하여 형성될 수 있다.
여기서, 레이저 어블레이션 공정 등에 의한 손상은 반도체 기판(110)에서 상대적으로 크므로, 반도체층으로 구성된 제1 도전형 영역(20) 위에 형성된 제1 패시베이션층(22)에 형성된 제1 개구부(102)의 총 면적을 반도체 기판(110)의 일부로 구성된 제2 도전형 영역(30) 위에 형성된 제2 패시베이션층(32)에 형성된 제2 개구부(104)의 총 면적과 같거나 그보다 크게 할 수 있다. 그러면, 제2 도전형 영역(30)과 제2 전극(44)의 전기적 연결 특성을 좀더 향상할 수 있으며 반도체 기판(10)의 전면에서의 쉐이딩 손실을 저감할 수 있다.
도 3에서는 제1 관통홀(102a) 각각의 면적이 제2 관통홀(104a) 각각의 면적보다 큰 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 변형예로, 도 9에 도시한 바와 같이, 제1 관통홀(102a) 각각의 면적이 제2 관통홀(104a) 각각의 면적과 동일하나 제1 관통홀(102a)의 총 개수 또는 밀도가 제2 관통홀(104a)의 총 개수 또는 밀도보다 높을 수 있다. 또는, 제1 관통홀(102a)의 각각의 면적이 제2 관통홀(104a)의 각각의 면적보다 크면서 제1 관통홀(102a)의 총 개수 또는 밀도가 제2 관통홀(104a)의 총 개수 또는 밀도보다 높을 수 있다. 또는, 도 10에 도시한 바와 같이, 제1 개구부(102)가 길게 연장되는 하나의 제1 관통홀(102a)로 형성되어 복수의 제2 관통홀(104a)을 구비하는 제2 개구부(104)보다 큰 총 면적을 가질 수 있다. 이와 같이 제1 개구부(102)가 제2 개구부(104)와 다른 형상, 형태, 배치 등을 가져서 제2 개구부(104)보다 큰 총 면적을 가질 수 있다. 그 외의 다양한 변형이 가능하다.
이와 같이 제1 개구부(102)를 구성하는 복수의 제1 관통홀(102a)이 레이저(106)에 의하여 형성되면 반도체층(일 예로, 다결정 반도체층)으로 구성된 제1 도전형 영역(20)은 결정성이 다른 부분을 포함할 수 있다. 즉, 제1 도전형 영역(20)에서 제1 관통홀(102a)이 형성된 부분에 대응하여 레이저(106)가 조사 또는 레이저(106)에 의하여 영향을 받은 제1 부분(201)에서는 레이저(106)에 의한 재결정화 등에 의하여 제1 부분(201) 외의의 제2 부분(202)(즉, 레이저(106)가 조사되지 않거나 레이저(106)에 의한 영향을 방지 않은 부분)과 다른 결정성을 가질 수 있다. 일 예로, 제1 부분(201)의 결정립 크기(일 예로, 평균값 또는 중간값)가 제2 부분(202)의 결정립 크기(일 예로, 평균값 또는 중간값)보다 클 수 있다. 이는 제1 부분(201)에서는 레이저(106)에 의한 열에 의하여 재결정화 공정 등이 발생된 반면, 제2 부분(202)에서는 재결정화 공정 등이 수행되지 않았기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 도전형 영역(20)이 서로 다른 특성을 가지는 제1 부분(201) 및 제2 부분(202)을 가지지 않을 수 있다.
도 3, 도 9 및 도 10에서 제1 전극(42)에서 복수의 제1 관통홀(102a)이 동일한 크기, 동일한 간격, 동일한 형태를 가지고, 제2 전극(44)에서 복수의 제2 관통홀(104a)이 동일한 크기, 동일한 간격, 동일한 형태를 가지는 것을 예시하여다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 또는 제2 전극(42, 44)에서 제1 또는 제2 개구부(102, 104)가 서로 다른 크기, 서로 다른 간격, 서로 다른 개수, 서로 다른 형태 등을 가질 수 있다. 그리고 도 3, 도 9 및 도 10에서는 제1 또는 제2 관통홀(102a, 104a)이 원형 또는 라인 형상을 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 관통홀(102a, 104a)은 다각형, 부정형 등 다양한 형상을 가질 수 있다. 또한, 핑거 라인(42a, 44a)과 버스바 라인(42b, 44b)에서 제1 또는 제2 개구부(102, 104)의 형상, 간격, 크기, 밀도 등이 다를 수 있다.
도 2에서는 태양 전지(10)의 일면을 기준으로 버스바 전극(42b, 44b)이 3개 구비되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 버스바 전극(42b, 44b)의 개수가 2개 이상일 수 있고, 버스바 전극(42b, 44b)에 부착되는 인터커넥터, 리본, 배선재 등의 형상에 따라 그 개수, 형태, 배치 등이 달라질 수 있다.
일 변형예로, 도 11에 도시한 바와 같이, 일면을 기준으로 버스바 전극(44b)의 개수가 개수가 각기 6개 내지 33개(예를 들어, 8개 내지 33개, 일 예로, 10개 내지 33개, 특히, 10개 내지 15개)일 수 있고, 서로 균일한 간격을 두고 위치할 수 있다. 여기서, 버스바 전극(44b)은 상대적으로 넓은 폭을 가지며 길이 방향에서 복수로 구비되는 패드부(442)를 구비하고, 길이 방향으로 복수의 패드부(442)를 연결하는 라인부(441)를 더 구비할 수 있다. 그 외에도 제2 전극(44)이 테두리 라인(44c), 에지 전극부(44d) 등을 더 포함할 수 있다. 도 11 및 상술한 설명에서는 제2 전극(44)을 위주로 도시하였으나, 제1 전극(42)이 이와 동일 또는 유사한 형상을 가질 수 있다. 테두리 라인(44c), 에지 전극부(44d)는 구비되거나 구비되지 않을 수도 있고, 그 형상, 배치 등은 다양하게 변형될 수 있다.
이와 같은 형상의 버스바 전극(42b)를 구비하는 태양 전지(100)는, 와이어 형상의 배선재(인터커넥터)를 사용하여 이웃한 태양 전지(100) 또는 외부 회로와 연결될 수 있다. 와이어 형상의 배선재는 상대적으로 넓은 폭(예를 들어, 1mm 초과)을 가지는 리본보다 작은 폭을 가질 수 있다. 일 예로, 배선재의 최대 폭이 1mm 이하(일 예로, 500㎛ 이하, 좀더 구체적으로, 250 내지 500㎛)일 수 있다.
이와 같은 배선재는 코어층과 이의 표면에 형성되는 솔더층을 구비한 구조를 가질 수 있다. 그러면, 복수의 배선재를 태양 전지(100)를 올려 놓은 상태에서 열과 압력을 가하는 공정에 의하여 많은 개수의 배선재를 효과적으로 부착할 수 있다. 배선재 또는 이에 포함되는 코어층이 라운드진 부분을 포함할 수 있다. 즉, 배선재 또는 코어층의 단면은 적어도 일부가 원형, 또는 원형의 일부, 타원형, 또는 타원형의 일부, 또는 곡선으로 이루어진 부분을 포함할 수 있다.
그러면, 작은 폭을 가지는 배선재에 의하여 광 손실 및 재료 비용을 최소화하면서 많은 개수의 배선재에 의하여 캐리어의 이동 거리를 줄일 수 있다. 이와 같이 광 손실을 줄이면서도 캐리어의 이동 거리를 줄여 태양 전지(100)의 효율을 향상할 수 있고, 배선재에 의한 재료 비용을 줄일 수 있다.
그 외에도 제1 및 제2 전극(42, 44)의 구조, 형상, 배치, 그리고 이에 연결되는 배선재, 인터커넥터, 리본 등의 구조, 형상 등은 다양하게 변형될 수 있다.
본 실시예에서는 도핑 영역으로 구성된 제2 도전형 영역(30) 및 반도체층으로 구성된 제1 도전형 영역(20)을 구비하여 반도체 기판(110)의 전면에서의 광의 입사 방해를 최소화하고 제1 도전형 영역(20)에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다.
이러한 구조에서 알루미늄 산화물층(22a, 32a)이 구비되는 경우에 알루미늄 산화물층(22a, 32a)은 어닐링 공정을 수행하여 패시베이션 특성을 발현 및 최대화할 수 있다. 어닐링 공정을 수행한 경우에도 어닐링 공정 이후에 높은 온도(예를 들어, 550℃ 초과, 일 예로, 700℃ 이상의 온도)에서 수행되는 고온 공정이 수행되면 알루미늄 산화물층(22a, 32a)의 패시베이션 특성이 크게 저하될 수 있다. 예를 들어, 제1 및 제2 전극(42, 44)이 고온 공정으로 수행되면 반도체 기판(110) 내의 불순물 증가, 금속 확산 증가 등에 의하여 패시베이션 특성이 크게 저하될 수 있다. 이에 본 실시예에서는 태양 전지(100)의 제조 방법을 개선하여 이러한 문제를 방지하여 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있다. 이를 태양 전지(100)의 제조 방법에서 상세하게 설명한다.
상술한 태양 전지(100)를 제조하는 방법의 일 실시예를 도 12, 그리고 도 13a 내지 도 13k를 참조하여 상세하게 설명한다. 상술한 설명에서 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분에 대하여 상세하게 설명한다.
도 12는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법의 흐름도이고, 도 13a 내지 도 13k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 12를 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 도전형 영역 형성 단계(S20), 패시베이션층 형성 단계(S30), 개구부 형성 단계(S40), 그리고 전극 형성 단계(S50)를 포함한다. 그리고 도전형 영역 형성 단계(S20) 이전에 터널링층 형성 단계(S10)를 더 포함할 수 있다.
도 13a에 도시된 바와 같이, 제1 요철부(112a, 114a)를 구비하는 반도체 기판(110)을 준비한다. 일 예로, 반도체 기판(110)의 전면에 제1 요철(112)의 제1 요철부(112a)가 구비되고, 반도체 기판(110)의 후면에 제2 요철(114)의 제1 요철부(114a)가 구비될 수 있다.
일 예로, 본 실시예에서 제1 요철부(112a, 114a)는 습식 식각에 의하여 형성될 수 있다. 습식 식각에 사용되는 식각 용액으로는 알칼리 용액(예를 들어, 수산화칼륨(KOH)을 포함하는 용액)을 사용할 수 있다. 이와 같은 습식 식각에 의하면 짧은 시간 내에 간단한 공정에 의하여 제1 요철부(112a, 114a)를 반도체 기판(110)의 표면에 형성할 수 있다. 이때, 식각 용액에 반도체 기판(110)을 침지하여 반도체 기판(110)의 양면(전면 및 후면)을 함께 식각할 수 있는 침지(dipping) 공정을 사용할 수 있다. 그러면, 반도체 기판(110)의 전면 및 후면에 형성되는 제1 요철부(112a, 114a)를 한 번의 침지 공정에 의하여 함께 형성할 수 있으므로, 공정을 단순화할 수 있다.
이와 같은 습식 식각에 의하면 제1 요철부(112a, 114a)의 반도체 기판(110)의 결정면에 따라 식각되므로, 제1 요철부(112a, 114a)의 외면이 일정한 결정면(예를 들어, (111) 면)을 가지도록 형성된다. 이에 의하여 제1 요철부(112a, 114a)는 4개의 (111) 면을 가지는 피라미드 형상을 가질 수 있고, 마이크로미터 수준의 평균 크기를 가질 수 있으며, 크기 편차는 상대적으로 큰 제1 편차를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 요철부(112a, 114a)가 다양한 방법에 의하여 형성되어 다양한 형상, 평균 크기, 크기 편차 등을 가질 수 있다.
본 실시예에서는 제1 요철부(112a, 114a)를 반도체 기판(110)의 양면에 각기 형성하여 양면 수광형 구조의 태양 전지(100)에서 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면, 후면 및 측면 중 하나에 제1 요철부(112a, 114a)가 형성되는 것도 가능하다. 또는, 반도체 기판(110)의 전면, 후면 및 측면에 제1 요철부(112a, 114a)가 형성되지 않는 것도 가능하다.
이어서, 도 13b에 도시한 바와 같이, 터널링층 형성 단계(S10)에서 반도체 기판(110)의 표면 위에 전체적으로 터널링층(52)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면 및 후면, 그리고 선택적으로 측면 위에 터널링층(52)이 형성될 수 있다. 도면에서는 반도체 기판(110)의 전면에 위치한 터널링층(52)과 반도체 기판의 후면에 위치한 터널링층(52)이 서로 분리되어 형성된 것을 예시하였으나, 터널링층(52)이 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 전면, 측면 및 후면에 형성된 터널링층(52)이 서로 연속적으로 이어지는 형상을 가질 수 있다.
터널링층(52)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(52)이 형성될 수 있다.
이어서, 도 13b 내지 도 13f에 도시한 바와 같이, 도전형 영역 형성 단계(S20)를 수행하여 반도체 기판(110)의 후면에 제1 도전형 영역(20)을 형성하고 반도체 기판(110)의 전면에 제2 도전형 영역(30)을 형성한다. 일 예로, 도전형 영역 형성 단계(S20)는 반도체층 형성 단계(S22), 제1 식각 단계(S24), 제2 식각 단계(S26) 및 도핑 단계(S28)를 포함할 수 있다.
좀더 구체적으로, 도 13c에 도시한 바와 같이, 반도체층 형성 단계(S22)에서 터널링층(52) 위에 반도체층(202)을 형성할 수 있다. 좀더 구체적으로, 반도체 기판(110)의 전면 및 후면, 그리고 선택적으로 측면에 형성된 터널링층(52) 위에 반도체층(202)을 형성한다. 도면에서는 반도체 기판(110)의 전면에 위치한 반도체층(202)과 반도체 기판(110)의 후면에 위치한 반도체층(202)이 서로 분리되어 형성된 것을 예시하였으나, 반도체층(202)이 터널링층(52) 위에서 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 전면, 측면 및 후면에 형성된 반도체층(202)이 서로 연속적으로 이어지는 형상을 가질 수 있다.
반도체층(202)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 반도체층(202)은 제1 도전형 도펀트를 포함하지 않을 수도 있고, 적어도 일부의 층 또는 일부의 부분에 제1 도전형 도펀트를 포함할 수 있다. 그리고 반도체층(202)은 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 다결정 반도체층, 일 예로, 비정질 실리콘층, 미세 결정 실리콘층, 또는 다결정 실리콘층)으로 구성될 수 있다. 특히, 반도체층(202)은 다결정 반도체층(일 예로, 다결정 실리콘층)으로 구성되어 우수한 전기적 특성을 가질 수 있다. 이때, 반도체층(202)은 다결정 반도체층의 형태로 증착될 수도 있고, 비정질 반도체 또는 미세 결정 반도체층의 형태로 증착한 후에 재결정화 공정을 수행하여 다결정 반도체층을 형성할 수 있다.
반도체층(202)이 제1 도전형 도펀트를 포함하는 다결정 반도체층으로 구성되면 반도체층(202)을 제1 도전형 영역(도 13f의 참조부호 20, 이하 동일)으로 볼 수 있다. 따라서 이 경우에는 반도체층(202)을 형성하는 공정에 의하여 제1 도전형 영역(20)을 형성하였다고 볼 수 있다.
이어서, 도 13d에 도시한 바와 같이, 제1 식각 단계(S24)에서 단면 식각에 의하여 반도체 기판(110)의 전면에 위치한 터널링층(52) 및 반도체층(202)을 제거할 수 있다. 터널링층(52) 및 반도체층(202)이 반도체 기판(110)의 측면 쪽에도 위치하는 경우에는 반도체 기판(110)의 측면에 위치한 터널링층(52) 및 반도체층(202)의 부분이 제1 식각 단계(S24)에서 함께 식각될 수 있다. 그리고 도면에서는 제1 식각 단계(S24)에서 반도체층(202)과 함께 터널링층(52)을 함께 식각하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계(S24)에서 터널링층(52)의 전부 또는 일부가 식각되지 않고 잔존할 수도 있다.
제1 식각 단계(S24)는 도 13e에 참조하여 제2 식각 단계(S26)를 설명할 때 좀더 상세하게 설명한다.
이어서, 도 13e에 도시한 바와 같이, 반도체 기판(110)의 전면에 제2 요철부(112b)를 형성하는 제2 식각 단계(S26)를 수행한다.
본 실시예에서 제1 식각 단계(S24)와 제2 식각 단계(S26)는 동일한 장비 내에서 연속적인 공정으로 이루어지는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. 따라서, 공정 조건에 따라 제1 식각 단계(S24)에서는 단면 식각을 할 수 있으면서 제2 식각 단계(S26)에서는 제2 요철부(112b)를 형성할 수 있는 식각 방법을 이용하여 제1 및 제2 식각 단계(S24, S26)를 수행할 수 있다.
일 예로, 본 실시예에서 제1 식각 단계(S24)와 제2 식각 단계(S26)는 반응성 이온 식각(reactive ion etching, RIE)에 의하여 수행되되, 그 공정 조건이 서로 다를 수 있다. 반응성 이온 식각이라 함은 식각 가스(예를 들어, Cl2, SF6, NF3, HBr 등)을 공급 한 후에 플라스마를 발생시켜 식각하는 건식 식각 방법이다. 반응성 이온 식각은 단면 식각에 적용될 수 있다. 그리고 결정 입자의 결정 방향 등을 고려하지 않고 기본적으로 등방성으로 해당 물질을 식각할 수 있다. 이에 따라 사용하는 식각 가스 등과 같은 공정 조건에 따라 반도체 기판(110)의 전면에 위치한 반도체층(202) 및/또는 터널링층(52)을 전체적으로 제거할 수도 있고, 반도체 기판(110)의 일면을 식각하여 제2 요철부(112b)를 형성할 수도 있다.
본 실시예에서는 제1 식각 단계(S24)와 제2 식각 단계(S26)에서 식각 가스의 종류, 분압, 압력 등의 공정 조건을 조절하여 원하는 식각이 이루어지도록 한다. 이에 대해서는 알려진 다양한 공정 조건이 적용될 수 있으므로 상세한 설명을 생략한다.
제2 식각 단계(S26)에 의하여 형성되는 제1 요철(112)의 제2 요철부(112b)는 제1 요철부(112a)의 외면에 형성되며 제1 요철(112)의 제1 요철부(112a)보다 작은 평균 크기를 가진다. 반응성 이온 식각은 결정 입자의 결정 방향에 관계없이 반도체 기판(110)의 표면에 미세하고 균일한 제2 요철부(112b)을 형성할 수 있다. 이때, 제2 요철부(112b)는 뾰족한 상부 단부를 가지도록 형성될 수 있으며, 나노미터 수준의 평균 크기를 가질 수 있으며, 크기 편차가 제1 편차보다 작은 제2 편차를 가질 수 있다.
이와 같이 본 실시예에서는 제1 요철(112)의 제1 요철부(112a)에 이보다 작은 평균 크기를 가지는 제2 요철부(112b)를 형성하여 반도체 기판(110)의 표면에서 발생할 수 있는 반사도를 최소화할 수 있다.
본 실시예에서는 제1 요철(112)만 제1 요철부(112a) 및 제2 요철부(112b)를 구비하고, 제2 요철(114)은 제1 요철부(114a)를 구비하고 제2 요철부(112b)를 구비하지 않는다. 제2 요철부(112b)를 형성하는 제2 식각 단계(S26)가 반도체층(202)을 식각하는 제1 식각 단계(S24) 이후에 이루어지므로 반도체층(202)에 의하여 반도체 기판(110)의 후면이 덮인 상태로 이루어지며, 제2 식각 단계(S26)가 단면 식각으로 이루어진다. 이에 따라 반도체 기판(110)의 전면에는 제2 요철부(112b)가 형성되고 후면에는 제2 요철부(112b)가 형성되지 않는다. 이에 의하면 광의 입사가 상대적으로 적은 반도체 기판(110)의 후면의 표면적을 최소화하고 반응성 이온 식각에 의한 손상을 최소화하여 패시베이션 특성을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 식각 단계(S24)와 제2 식각 단계(S26)가 별도의 장치 또는 공정에 의하여 수행될 수 있고, 제2 식각 단계(S26)를 수행하지 않을 수도 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 13f에 도시한 바와 같이, 도핑 단계(S28)에서는 제2 도전형 도펀트를 도핑 또는 확산하여 제2 도전형 영역(30)을 형성한다. 도핑 단계(S10)에서 반도체층(202) 또는 제1 도전형 영역(20)의 제1 도전형 도펀트가 함께 도핑, 확산, 또는 활성화(activation)될 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하는 방법은 알려진 다양한 방법을 사용할 수 있다.
제1 도전형 영역(20)은 반도체층(202)을 기반으로 형성될 수 있다.
예를 들어, 반도체층(202)이 제1 도전형 도펀트를 포함하지 않는 경우에는 제1 도전형 도펀트를 도핑 또는 확산하여 제1 도전형 영역(20)을 형성한다. 반도체층(202)에 제1 도전형 도펀트를 도핑 또는 확산하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법에 의하여 제1 도전형 도펀트를 도핑 또는 확산시켜 제1 도전형 영역(20)을 형성할 수 있다. 이 경우에 제1 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 또는, 반도체층(202) 위에 제1 도전형 도펀트를 포함하는 제1 도펀트막(예를 들어, 인 실리케이트 유리(phosphorus silicate glass, PSG) 막)을 형성하면서 열처리 공정을 수행하는 것에 의하여 제1 도전형 도펀트를 확산하여 제1 도전형 영역(20)을 형성한 후에 제1 도펀트막을 제거할 수 있다. 제1 도펀트막은 다양한 방법에 의하여 형성될 수 있는데 상압 화학 기상 증착법(APCVD), 플라스마 유도 화학 기상 증착법(PECVD) 등에 의하여 형성될 수 있다. 특히, 이온 주입법 또는 제1 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다.
이와 같이 진성을 가지는 반도체층(202)을 형성한 후에 제1 도전형 도펀트를 도핑하면 제1 식각 단계(S24) 등에서 진성을 가지는 반도체층(202)이 좀더 쉽게 식각될 수 있다.
다른 예로, 반도체층(202)의 적어도 일부의 층 또는 적어도 일부의 부분이 제1 도전형 도펀트를 포함하는 경우에는 열처리 공정에 의하여 반도체층(202)에 포함된 제1 도전형 도펀트를 도핑, 확산, 또는 활성화하여 제1 도전형 영역(20)을 형성할 수 있다. 일 예로, 반도체층(202)이 제1 도전형 도펀트를 포함하는 도프트층과 제1 도전형 도펀트를 포함하지 않는 언도프트층을 포함할 수 있고, 열처리 공정에서 도프트층의 제1 도전형 도펀트를 언도프트층으로 도핑 및 확산시켜 제1 도전형 영역(20)을 형성할 수 있다. 또 다른 예로, 반도체층(202)을 형성할 때 제1 도전형 도펀트를 포함하는 가스(예를 들어, PH3 가스) 등을 사용하여 반도체층(202)이 제1 도전형을 가지도록 형성할 수도 있다. 그러면, 반도체층(202)이 별도의 도핑 공정 없이 그대로 제1 도전형 영역(20)을 구성하게 되므로, 반도체층(202)의 도핑을 위한 공정을 생략하여 제조 공정을 단순화할 수 있다. 이 경우에도 제1 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 그 외에도 다양한 변형이 가능하다.
그리고 제2 도전형 영역(30)은 반도체 기판(110)의 전면에서 반도체 기판(110)의 내부로 제2 도전형 도펀트를 도핑 또는 확산하여 형성될 수 있다. 반도체 기판(110)의 전면 쪽에 제2 도전형 도펀트를 도핑 또는 확산하는 방법으로는 다양한 방법을 사용할 수 있다. 예를 들어, 이온 주입법, 열 확산법, 레이저 도핑법 등의 방법에 의하여 제2 도전형 도펀트를 반도체 기판(110)의 전면에서 일부 두께만큼 도핑 또는 확산시켜 제2 도전형 영역(30)을 형성할 수 있다. 이 경우에 제2 도전형 도펀트의 활성화를 위한 열처리 공정을 추가적으로 수행할 수 있다. 활성화를 위한 열처리 공정은 필수적인 것이 아니며 도핑 방법 등에 따라 생략될 수도 있다. 또는, 반도체 기판(110) 위에 제2 도전형 도펀트를 포함하는 제2 도펀트막(예를 들어, 보론 실리케이트 유리(boron silicate glass, BSG) 막)을 형성하면서 열처리 공정을 수행하는 것에 의하여 제2 도전형 도펀트를 확산하여 제2 도전형 영역(30)을 형성한 후에 제2 도펀트막을 제거할 수 있다. 제2 도펀트막은 다양한 방법에 의하여 형성될 수 있는데 상압 화학 기상 증착법, 플라스마 유도 화학 기상 증착법 등에 의하여 형성될 수 있다. 특히, 이온 주입법 또는 제2 도펀트막을 형성하는 방법은 단면 도핑에 유리할 수 있다.
제1 도전형 영역(20)을 형성하기 위한 도핑, 확산, 또는 활성화를 위한 열처리 공정과 제2 도전형 영역(30)을 형성하기 위한 도핑, 확산, 또는 활성화를 위한 열처리 공정은 동시에 수행될 수도 있고, 서로 별개로 수행될 수도 있다. 또는, 제1 및 제2 도전형 영역(20, 30)을 형성한 후에 제1 도전형 영역(20)의 제1 도전형 도펀트와 제2 도전형 영역(30)의 제2 도전형 도펀트를 동시-활성화(co-activation) 열처리에 의하여 함께 활성화할 수도 있다. 예를 들어, 동시-활성화 열처리는 제1 도전형 도펀트와 제2 도전형 도펀트를 함께 활성화할 수 있는 다양한 온도에서 수행될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 도전형 영역(30)을 형성한 후에 활성화 열처리를 하고, 그 후에 제1 도전형 영역(20)을 형성한 후에 활성화 열처리를 하여, 제1 및 제2 도전형 영역(20, 30)의 활성화 열처리를 별개로 수행하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
그리고 제2 도전형 도펀트를 먼저 도핑하고 제1 도전형 도펀트를 나중에 도핑할 수도 있고, 제1 도전형 도펀트를 먼저 도핑하고 제2 도전형 도펀트를 나중에 도핑하는 것도 가능하다. 제1 및 제2 도전형 영역(20, 30)을 각기 제1 및 제2 도펀트막에 의하여 형성하는 경우에는 제1 도전형 영역(20)을 형성하기 위한 제1 도펀트막 및 제2 도전형 영역(30)을 형성하기 위한 제2 도펀트막을 함께 형성한 상태에서 열처리하여 제1 및 제2 도전형 영역(20, 30)을 함께 형성한 다음, 제1 및 제2 도펀트막을 제거할 수 있다. 그 외의 다양한 변형이 가능하다.
제1 및 제2 도전형 영역(20, 30)을 포함하는 도전형 영역(20, 30)을 형성하는 공정 이후에 세정 공정을 수행하여 도핑, 확산, 또는 활성화 열처리 공정 시 잔류하는 부산물 등을 제거할 수 있다.
이어서, 도 13g 내지 도 13i에 도시한 바와 같이, 패시베이션층 형성 단계(S30)에서 반도체 기판(110)의 후면에서 제1 도전형 영역(20) 위에 제1 패시베이션층(22)을 형성하고 반도체 기판(110)의 전면에서 제2 도전형 영역(30) 위에 제2 패시베이션층(32)을 형성한다. 이때, 제1 및 제2 패시베이션층(22, 32) 중 적어도 하나가 알루미늄 산화물층(22a, 32a)을 포함할 수 있다. 일 예로, 본 실시예에서 패시베이션층 형성 단계(S30)는 알루미늄 산화물층 형성 단계(S32), 어닐링 공정을 포함하는 제2 유전층 형성 단계(S34), 제1 유전층 형성 단계(S36)을 포함할 수 있다.
좀더 구체적으로, 도 13g에 도시한 바와 같이, 알루미늄 산화물층 형성 단계(S32)에서 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정을 수행하여 제1 및 제2 알루미늄 산화물층(22a, 32a)을 형성할 수 있다. 이때, 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정은 동일한 공정에 의하여 함께 수행되어 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 공정에서 함께 형성될 수 있다. 그러면, 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 물질, 조성 및 두께를 가지는 동일한 층으로 구성될 수 있다. 이와 같이 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)이 동일한 공정에서 함께 형성되면 공정을 단순화할 수 있다.
도면에서는 제1 알루미늄 산화물층(22a)과 제2 알루미늄 산화물층(32a)이 서로 분리되어 형성된 것을 예시하였으나, 제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)이 반도체 기판(110)의 전면 및 후면뿐만 아니라 측면까지 형성되어 반도체 기판(110)의 표면에 전체적으로 형성될 수도 있다. 이 경우에는 반도체 기판(110)의 후면에 형성된 제1 알루미늄 산화물층(22a)과 반도체 기판(110)의 전면에 형성된 제2 알루미늄 산화물층(32a)가 측면에서 서로 연결되어 반도체 기판(110)의 전면, 측면 및 후면에 형성된 알루미늄 산화물층이 서로 연속적으로 이어지는 형상을 가질 수 있다.
본 발명이 이에 한정되는 것은 아니다. 따라서 제1 알루미늄 산화물층(22a)을 형성하는 공정 및 제2 알루미늄 산화물층(32a)을 형성하는 공정을 별개로 수행하여 제1 및 제2 알루미늄 산화물층(22a, 32a)을 별개의 공정에서 형성할 수 있다. 이 경우에는 제1 알루미늄 산화물층(22a) 및 제2 알루미늄 산화물층(32a)은 동일한 물질, 조성 및 두께를 가지는 동일한 층이거나 서로 다른 물질, 조성, 또는 두께를 가지는 다른 층일 수 있다.
제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)은 다양한 방법에 의하여 형성될 수 있는데, 예를 들어, 원자층 증착 방법(ALD)(예를 들어, 열적 원자층 증착 방법(thermal ALD), 플라스마 원자층 증착법(plasma ALD) 등), 플라스마 유도 화학 기상 증착법 등에 의하여 형성될 수 있다. 일 예로, 제1 알루미늄 산화물층(22a) 및/또는 제2 알루미늄 산화물층(32a)은 H2O, TMA(트리메틸아민) 등을 원료로 하는 원자층 증착법에 의하여 형성될 수 있다.
이어서, 도 13h에 도시한 바와 같이, 제2 유전층 형성 단계(S34)에서 제2 유전층(32b)을 형성한다. 여기서, 제2 유전층(32b)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물로 구성될 수 있고, 일 예로, 실리콘 질화물로 구성된 실리콘 질화물층일 수 있다.
본 실시예에서 제2 유전층 형성 단계(S34)는, 어닐링 공정과, 어닐링 공정 이후에 수행되는 증착 공정을 포함할 수 있다. 즉, 제2 유전층 형성 단계(S34)에서 증착 공정 이전에 어닐링 공정을 수행할 수 있다. 어닐링 공정과 증착 공정은 동일한 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다.
어닐링 공정은, 제1 알루미늄 산화물층(22a)에 포함된 수소를 제1 도전형 영역(20) 및/또는 반도체 기판(110)에 주입하는 공정으로, 수소 주입에 적합한 온도, 기체 분위기 등에서 수행될 수 있다. 그리고 어닐링 공정은 제1 및 제2 알루미늄 산화물층(22a, 32a)(p형을 가지는 제2 도전형 영역(30) 위에 위치한 제2 알루미늄 산화물층(32a))의 전계 효과 패시베이션 특성을 크게 향상할 수 있다. 이를 위하여 어닐링 공정은 550℃ 이하(일 예로, 400℃ 내지 500℃)의 온도, 질소(N2) 분위기에서 수행될 수 있다. 이러한 어닐링 공정의 온도가 550℃를 초과하면 패시베이션 특성을 향상하는 효과(특히, 전계 효과 패시베이션 특성을 향상하는 효과)가 저하될 수 있으므로, 어닐링 공정의 온도를 550℃ 이하(일 예로, 400℃ 내지 500℃)의 온도로 한정한 것이다.
증착 공정은 제2 유전층(32b)을 형성할 수 있는 온도, 기체 분위기 등에서 수행될 수 있다. 일 예로, 증착 공정은 실란(SiH4), 암모니아(NH3)의 기체 분위기에서 수행되는 상압 화학 기상 증착법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행될 수 있다.
이어서, 도 13i에 도시한 바와 같이, 제1 유전층 형성 단계(S36)에서 제1 유전층(22b)을 형성한다. 여기서, 제1 유전층(22b)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산화 질화물로 구성될 수 있고, 일 예로, 실리콘 질화물로 구성된 실리콘 질화물층일 수 있다.
본 실시예에서 제1 유전층 형성 단계(S36)는 증착 공정을 포함할 수 있다. 증착 공정은 제1 유전층(22b)을 형성할 수 있는 온도, 기체 분위기 등에서 수행될 수 있다. 일 예로, 증착 공정은 실란(SiH4), 암모니아(NH3)의 기체 분위기에서 수행되는 상압 화학 기상 증착법 또는 플라스마 유도 화학 기상 증착법에 의하여 수행될 수 있다.
이어서, 도 13j에 도시한 바와 같이, 개구부 형성 단계(S40)에서 제1 패시베이션층(22)을 관통하는 제1 개구부(102)와 제2 패시베이션층(32)을 관통하는 제2 개구부(104)를 형성한다.
일 예로, 도 13j에 도시한 바와 같이, 제1 또는 제2 개구부(102, 104)는 레이저(106)를 이용하는 레이저 어블레이션 공정에 의하여 형성될 수 있다. 좀더 구체적으로는, 제1 및 제2 패시베이션층(22, 32)에서 제1 및 제2 관통홀(102a, 104a)이 형성될 부분에 레이저(106)를 조사하여 해당 부분을 제거하는 것에 의하여 제1 및 제2 관통홀(102a, 104a)을 포함하는 제1 및 제2 개구부(102, 104)를 형성할 수 있다. 이에 의하면 단순한 공정에 의하여 원하는 위치에 원하는 크기를 가지는 제1 또는 제2 개구부(102, 104)를 형성할 수 있다. 이때, 제1 개구부(102)의 하부에 위치하여 레이저(106)가 조사된 제1 도전형 영역(20)의 결정성이 변화하여 제1 부분(201)이 형성될 수 있다. 또는, 제1 또는 제2 개구부(102, 104)의 하부에 위치하여 레이저(106)가 조사된 반도체 기판(110) 또는 제1 도전형 영역(20)의 표면에 형성된 요철 구조가 변화하여 다른 부분의 요철과 다른 형상을 가질 수 있다. 예를 들어, 제1 또는 제2 개구부(102, 104)가 형성된 부분에서 반도체 기판(110) 또는 제1 도전형 영역(20)의 표면에 형성된 요철 크기가 다른 부분보다 작거나, 제1 또는 제2 개구부(102, 104)가 형성된 부분에서 반도체 기판(110) 또는 제1 도전형 영역(20)의 표면이 다른 부분보다 편평한 구조를 가질 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 개구부(102, 104)에 대응하는 부분이 다른 부분과 동일한 구조, 특징 등을 가질 수도 있다.
다른 예로, 제1 또는 제2 개구부(102, 104)는 식각 물질을 포함하는 식각 공정에 의하여 형성될 수 있다. 식각 공정에서 사용되는 식각 물질은 산성 물질일 수 있다. 일 예로, 식각 물질로 산성 페이스트를 사용하면 인쇄와 같은 간단한 공정으로 산성 페이스트를 도포하는 것에 의하여 제1 또는 제2 개구부(102, 104)를 형성할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 또는 제2 개구부(102, 104)를 다양한 방법에 의하여 형성할 수 있다.
이어서, 도 13k에 도시한 바와 같이, 전극 형성 단계(S50)에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
본 실시예에서 전극 형성 단계(S50)로는 다양한 공정이 적용될 수 있는데 전극 형성 단계(S50)의 공정 온도가 400℃ 이하일 수 있다. 본 실시예에서는 전극 형성 단계(S50) 이전에 개구부 형성 단계(S40)를 수행하므로, 전극 형성 단계(S50)에서 파이어스루가 일어나지 않아도 되므로 400℃ 이하의 온도에서도 우수한 전기적 특성을 가지는 제1 및 제2 전극(42, 44)을 형성할 수 있기 때문이다. 이와 같이 본 실시예에서는 전극 형성 단계(S50)의 공정 온도가 400℃ 이하로 하여, 고온 공정에 의하여 제1 또는 제2 패시베이션층(22, 32)(특히, 제1 또는 제2 알루미늄 산화물층(22a, 32a))의 패시베이션 특성이 저하되는 것을 방지할 수 있다. 반면, 전극 형성 단계(S50)에서 파이어스루가 일어나도록 하기 위해서는 공정 온도가 400℃를 초과(일 예로, 700℃ 이상)하여야 하는데, 이와 같은 온도의 고온 공정에 의하면 제1 또는 제2 패시베이션층(22, 32)(특히, 제1 또는 제2 알루미늄 산화물층(22a, 32a))의 패시베이션 특성이 크게 저하될 수 있다.
예를 들어, 전극 형성 단계(S50)가 인쇄 공정, 물리적 증기 증착 공정, 도금 공정 등의 다양한 공정에 의하여 수행될 수 있다.
전극 형성 단계(S50)가 인쇄 공정에 의하여 수행되면, 저온 소성 페이스트로 구성되는 제1 전극 형성용 페이스트 및 제2 전극 형성용 페이스트를 인쇄(예를 들어, 스크린 인쇄 등)로 제1 및 제2 개구부(102, 104)를 채우도록 도포하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. 저온 소성 페이스트는 저온(일 예로, 550℃ 이하, 특히 400℃ 이하)에서 소성될 수 있는 페이스트 물질로서 금속과 고분자 수지를 포함할 수 있고, 유리 프릿을 포함하지 않거나 유리 프릿을 포함하더라도 파이어스루는 일으키지 않는 물질 또는 조성을 가지거나 파이어스루를 일으키지 않는 함량으로 포함될 수 있다. 파이어스루가 요구되지 않으므로 제1 및 제2 전극 형성용 페이스트가 납을 포함하지 않는 무연 페이스트일 수 있다. 이에 의하여 제1 전극 형성용 페이스트 및 제2 전극 형성용 페이스트를 사용한다고 하더라도 400℃의 저온에서 제1 및 제2 전극(42, 44)을 형성할 수 있다. 참조로, 종래 저온 소성 페이스트는 인듐-틴-산화물층과 같은 투명 전도성 산화물층과 함께 사용하는 것이 일반적이나, 본 실시예에서는 제1 또는 제2 전극(42, 44)의 금속 전극층이 저온 소성 페이스트를 사용하여 형성되는 경우에 투명 전도성 산화물층을 구비하지 않아 제1 및 제2 도전형 영역(20, 30)에 직접 접촉하여 형성될 수 있다. 이와 같이 투명 전도성 산화물층을 구비하지 않아 재료 비용을 절감하고 공정을 단순화하며 공정 안정성을 향상할 수 있다.
또는, 전극 형성 단계(S50)에서 수행되는 물리적 증기 증착 공정으로는 스퍼터링 공정, 전자-빔(E-beam) 공정 등을 들 수 있다. 도금 공정으로는 알려진 다양한 공정이 사용될 수 있다. 일 예로, 스퍼터링 공정 또는 도금 공정에 의하여 제1 또는 제2 전극(42, 44)을 형성하면, 상온 또는 100℃ 이하의 온도에서 제1 및 제2 전극(42, 44)을 형성할 수 있다.
또는, 알루미늄 산화물층(22a, 32a)를 열처리하여 패시베이션 특성을 향상하는 어닐링 공정(예를 들어, 제2 유전층 형성 단계(S34)에서 수행되는 어닐링 공정)의 공정 온도보다 전극 형성 단계(S50)의 공정 온도가 더 낮을 수 있다. 예를 들어, 앞서 설명한 바와 같이, 어닐링 공정의 공정 온도가 550℃ 이하(예를 들어, 400℃ 내지 550℃)이고, 전극 형성 단계(S50)의 공정 온도가 400℃ 이하일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 전극 형성 단계(S50)의 공정 온도가 어닐링 공정에 의한 패시베이션 특성을 저하 또는 변경하지 않는 온도(예를 들어, 550℃ 이하, 일 예로, 500℃ 이하)이면 족하다. 일 예로, 전극 형성 단계(S50)의 온도가 일정 온도(예를 들어, 400℃ 이상)이면 전극 형성 단계(S50)에서 제1 또는 제2 알루미늄 산화물층(22a, 32)의 패시베이션 특성을 향상하는 어닐링 공정이 추가로 수행될 수 있다. 이때, 제1 또는 제2 유전층(22b, 32b)은 제1 또는 제2 알루미늄 산화물층(22a, 32a)에 포함된 수소의 외부 확산(out-diffusion) 등을 방지하는 캡핑층을 역할을 수행하여 어닐링 공정에 의한 효과를 최대화할 수 있다.
상술한 바와 같이, 본 실시예에서는 제1 식각 단계(S24)에 의하여 반도체 기판(110)의 전면에 위치한 반도체층(202) 및/또는 터널링층(52)을 제거한다. 이에 따라 제2 도전형 영역(30)은 반도체 기판(110)에 제2 도전형 도펀트를 도핑(또는 확산)하여 형성된 도핑 영역으로 구성된다. 제1 도전형 영역(20)은 터널링층(52) 위에 형성된 반도체층(202)을 기반으로 형성되며 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성한다. 이에 의하여 반도체 기판(110)의 전면에서의 광의 입사 방해를 최소화하고, 반도체 기판(110)의 후면에 위치하는 제1 도전형 영역(20)에 의한 재결합 특성 저하를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 특성을 크게 향상할 수 있다.
이러한 구조에서 알루미늄 산화물층(22a, 32a)의 패시베이션 특성을 최대화할 수 있는 최적 온도에서 어닐링 공정을 수행하고 후속하여 수행되는 전극 형성 단계(S50)를 저온 공정으로 수행하여 고온 공정에 의한 패시베이션 특성의 열화를 최소화할 수 있다. 이에 의하여 알루미늄 산화물층(22a, 32a)을 포함하는 패시베이션층(22, 32)의 패시베이션 특성을 최대로 구현할 수 있다. 이에 따라 태양 전지(100)의 개방 전압을 향상할 수 있으며 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있으며, 이를 간단한 공정으로 수행할 수 있다.
상술한 도면 및 설명에서는 제1 도전형 영역(20) 위에 제1 알루미늄 산화물층(22a) 및 제1 유전층(22b)이 접촉하여 차례로 형성되고 제2 도전형 영역(30) 위에 제2 알루미늄 산화물층(32a) 및 제2 유전층(32b)이 접촉하여 차례로 형성되는 것은 예시하였다. 그러나 도핑 단계(S28), 제1 및/또는 제2 어닐링 공정 등의 열처리 공정에서, 도 14에 도시한 바와 같이, 제1 도전형 영역(20)과 제1 알루미늄 산화물층(22a) 사이 및/또는 제2 도전형 영역(30)과 제2 알루미늄 산화물층(32b) 사이에 실리콘 산화물층(20a, 30a)이 형성되어 위치할 수 있다. 이러한 실리콘 산화물층(20a, 30a)은 제1 및/또는 제2 패시베이션층(20, 30)과 함께 구비되어 패시베이션 특성을 좀더 향상하는 역할을 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이하에서는 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 15는 본 발명의 다른 실시예에 따른 태양 전지를 개략적으로 도시한 단면도이다.
도 15를 참조하면, 본 실시예에서는 반도체층으로 구성되는 제1 도전형 영역(20)이 p형을 가지는 p형 영역으로 구성되고 이 위에 위치하는 제1 패시베이션층(22)이 제1 알루미늄 산화물층(22a)을 구비하고, 반도체 기판(110)의 일부로 구성되는 제2 도전형 영역(30)이 n형을 가지는 n형 영역으로 구성되고 이 위에 위치하는 제2 패시베이션층(32)이 알루미늄 산화물층을 구비하지 않는다.
제1 알루미늄 산화물층(22a)과 같은 알루미늄 산화물층은 p형 영역 또는 반도체층 위에 형성되어 패시베이션 특성을 향상하는 효과를 가지므로, 반도체 기판(10)의 이루로 구성되며 n형 영역으로 구성되는 제2 도전형 영역(30) 위에 형성되어 패시베이션 특성을 크게 향상할 수 없음을 고려한 것이다.
그러나 본 발명이 이에 한정되는 것은 아니며, 이러한 구조에서도 제2 도전형 영역(30) 위에 직접 또는 다른 층을 개재하여 알루미늄 산화물층이 구비될 수 있다. 또는 제1 도전형 영역(20) 위에는 알루미늄 산화물층이 구비되지 않고 제2 도전형 영역(30) 위에 알루미늄 산화물층이 구비될 수도 있다. 이와 같이 본 실시예에서는 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나 위에 패시베이션층의 일부 또는 전부로서 알루미늄 산화물층이 구비될 수 있다.
일 예로, 베이스 영역(10)이 p형을 가져 제1 도전형 영역(20)이 에미터 영역으로 기능하고 제2 도전형 영역(30)이 전면 전계 영역으로 기능할 수 있다. 다른 예로, 베이스 영역(10)이 n형을 가져 제1 도전형 영역(20)이 후면 전계 영역으로 기능하고 제2 도전형 영역(30)이 에미터 영역으로 기능할 수 있다.
이 경우에도 제1 알루미늄 산화물층(22a)의 패시베이션 특성이 저하되지 않도록 어닐링 공정을 수행하고, 전극 형성 단계 이전에 개구부를 형성하는 단계를 수행하며, 전극 수행 단계는 저온 공정(일 예로, 550℃ 이하, 좀더 구체적으로, 450℃ 이하)에서 수행할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법의 흐름도이다.
도 16을 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 도전형 영역 형성 단계(S20), 패시베이션층 형성 단계(S30), 개구부 형성 단계(S40), 그리고 전극 형성 단계(S50)를 포함한다. 그리고 도전형 영역 형성 단계(S20) 이전에 터널링층 형성 단계(S10)를 더 포함할 수 있다.
이때, 본 실시예에서는 어닐링 공정이 패시베이션층 형성 단계(S30)가 아닌 전극 형성 단계(S50)에서 수행될 수 있다. 즉, 알루미늄 산화물층(도 1의 참조부호 22a, 32a 참조, 이하 동일)의 패시베이션 특성을 향상할 수 있는 열처리 온도에서 전극 형성 단계(S50)을 수행하는 것에 의하여 전극 형성 단계(S50)에서 어닐링 공정을 함께 수행할 수 있다. 예를 들어, 전극 형성 단계(S50)가 공정은 제1 및 제2 알루미늄 산화물층(22a, 32a)의 패시베이션 특성을 크게 향상할 수 있는 550℃ 이하(일 예로, 400℃ 내지 550℃, 좀더 구체적으로, 400℃ 내지 500℃)의 온도에서 수행될 수 있다. 전극 형성 단계(S50)로는 상술한 공정 온도에서 공정이 수행되는 인쇄 공정, 물리적 증착 공정 등이 적용될 수 있다. 이에 의하면 제1 및 제2 알루미늄 산화물층(22a, 32a)의 패시베이션 특성을 향상하면서도 공정을 단순화할 수 있다.
이하, 본 발명의 실험예에 의하여 본 발명을 좀더 상세하게 설명한다. 그러나 본 발명의 실험예는 본 발명을 예시하기 위한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
실시예 1
도 1에 도시한 바와 같은 구조의 태양 전지를 복수 개 제조하였다. 좀더 구체적으로, 인을 베이스 도펀트로 가지는 단결정 실리콘 기판을 준비하여, 실리콘 산화물층으로 구성된 터널링층 및 인(P)을 제1 도전형 도펀트로 포함하는 다결정 실리콘층으로 구성된 제1 도전형 영역을 형성하고, 보론을 제2 도전형 도펀트로 포함하는 도핑 영역으로 구성된 제2 도전형 영역을 형성하였다. 원자층 증착법을 이용하여 제1 및 제2 알루미늄 산화물층을 제1 및 제2 도전형 영역 위에 동시에 형성하였다. 제2 알루미늄 산화물층 위에 실리콘 질화물층으로 구성되는 제2 유전층을 형성하였다. 제2 유전층을 형성하는 공정에서는 500℃의 온도 및 질소 분위기에서 어닐링 공정을 수행한 이후에 증착 공정을 수행하여 실리콘 질화물층으로 구성되는 제2 유전층을 형성하였다. 그리고 제1 알루미늄 산화물층 위에 증착 공정을 수행하여 실리콘 질화물층으로 구성되는 제1 유전층을 형성하였다. 그리고 레이저 어블레이션에 의하여 제1 패시베이션층 및 제2 패시베이션층에 각기 제1 및 제2 개구부를 형성하고 저온 소성 페이스트를 도포하고 350℃의 온도에서 소성하여 제1 및 제2 개구부를 통하여 제1 및 제2 도전형 영역에 전기적으로 연결되는 제1 및 제2 전극을 형성하였다.
비교예 1
제1 유전층을 형성하는 공정 이후에, 개구부를 형성하는 공정을 수행하지 않고 저온 소성 페이스트 대신 유리 프릿을 포함하는 소성 페이스트를 제1 및 제2 유전층 위에 도포하고 750℃의 온도에서 소성하여 제1 및 제2 전극을 형성하였다는 점을 제외하고는, 실시예 1과 동일한 방법에 의하여 태양 전지를 복수 개 제조하였다. 이때, 제1 및 제2 전극을 형성하기 위한 소성 공정에서 소성 페이스트가 제1 및 제2 패시베이션층을 관통하여 제1 및 제2 개구부를 형성하는 파이어스루 공정이 일어나서 제1 및 제2 전극이 제1 및 제2 도전형 영역에 전기적으로 연결되었다.
실시예 1 및 비교예 1에 따른 태양 전지의 암시 개방 전압을 측정하여 그 결과를 도 17 및 도 18에 각기 첨부하였다. 여기서, 암시 개방 전압은 복수의 태양 전지에서 어닐링 공정 이후 및 전극 형성 이후의 값을 각기 측정하여 그 상대적인 평균 값을 도 17 및 도 18에 도시하였다.
도 17에 도시한 바와 같이 실시예 1에 따른 태양 전지는 전극 형성 이후에도 암시 개방 전압이 약간 상승하여 우수한 암시 개방 전압 값을 유지하는 반면, 도 18에 도시한 바와 같이 비교예 1에 따른 태양 전지는 전극 형성 이후에 암시 개방 전압이 크게 저하되는 것을 알 수 있다. 이는 비교예 1과 같이 높은 온도에서 전극을 형성하면 알루미늄 산화물층을 포함하는 패시베이션층의 패시베이션 특성의 저하가 일어나는 반면, 실시예 1과 같이 낮은 온도에서 전극을 형성하면 알루미늄 산화물층을 포함하는 패시베이션층의 패시베이션 특성의 저하가 일어나지 않았기 때문으로 예측된다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
10: 베이스 영역
20: 제1 도전형 영역
30: 제2 도전형 영역
22: 제1 패시베이션층
22a: 제1 알루미늄 산화물층
22b: 제1 유전층
32: 제2 패시베이션층
32a: 제2 알루미늄 산화물층
32b: 제2 유전층
102: 제1 개구부
104: 제2 개구부
102a: 제1 관통홀
104a: 제2 관통홀
42: 제1 전극
44: 제2 전극

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
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  6. 삭제
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  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 반도체 기판의 제1 면 위에 터널링층을 형성하고, 상기 터널링층 위에 반도체층으로 구성된 제1 도전형 영역을 형성하고 상기 반도체 기판의 제2 면에서 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성된 제2 도전형 영역을 형성하는, 도전형 영역 형성 단계;
    상기 제1 도전형 영역 위에 제1 패시베이션층을 형성하고 상기 제2 도전형 영역 위에 제2 패시베이션층을 형성하되, 상기 제1 패시베이션층 중 상기 제2 패시베이션층 중 적어도 하나가 알루미늄 산화물층을 포함하는, 패시베이션층 형성 단계;
    상기 알루미늄 산화물층을 열처리하여 패시베이션 특성을 향상하는 어닐링 단계; 및
    상기 제1 패시베이션층을 관통하는 제1 개구부 및 상기 제2 패시베이션층을 관통하는 제2 개구부를 형성하는, 개구부 형성 단계; 및
    상기 개구부 형성 단계 이후에 수행되며, 상기 제1 개구부를 통하여 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 패시베이션층을 관통하는 제2 개구부를 통하여 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 형성하는, 전극 형성 단계
    를 포함하며,
    상기 어닐링 공정의 공정 온도가 550℃ 이하이고,
    상기 전극 형성 단계의 공정 온도가 400℃ 이하인 태양 전지의 제조 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 전극 형성 단계가 저온 소성 페이스트를 이용한 인쇄 공정, 물리적 증기 증착 공정, 또는 도금 공정에 의하여 수행되는 태양 전지의 제조 방법.
  17. 삭제
  18. 삭제
  19. 제14항에 있어서,
    상기 패시베이션층을 형성하는 단계는, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 위에 각기 제1 및 제2 알루미늄 산화물층을 형성하는 공정과, 상기 제2 알루미늄 산화물층 위에 제2 유전층을 형성하는 공정과, 상기 제1 알루미늄 산화물층 위에 제1 유전층을 형성하는 공정을 포함하고,
    상기 제2 유전층을 형성하는 공정에서, 상기 제1 및 제2 알루미늄 산화물층을 열처리하여 패시베이션 특성을 향상하는 어닐링 공정, 그리고 상기 제2 유전층을 형성하는 공정이 연속적으로 수행되는 태양 전지의 제조 방법.
  20. 제14항에 있어서,
    상기 개구부 형성 단계에서 상기 제1 개구부 또는 상기 제2 개구부가 레이저를 이용하는 레이저 어블레이션 공정 또는 식각 물질을 이용하는 식각 공정에 의하여 형성되는 태양 전지의 제조 방법.
  21. 제20항에 있어서,
    상기 개구부 형성 단계에서 상기 제1 개구부 및 상기 제2 개구부가 상기 레이저 어블레이션 공정에 의하여 형성되는 태양 전지의 제조 방법.
  22. 제14항에 있어서,
    상기 제1 및 제2 개구부 중 적어도 하나가 상기 제1 또는 제2 전극에 국부적으로 대응하는 복수의 관통홀을 포함하는 태양 전지의 제조 방법.
  23. 제14항에 있어서,
    상기 패시베이션층을 형성하는 단계는, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 위에 각기 제1 및 제2 알루미늄 산화물층을 형성하는 공정을 포함하고,
    상기 제1 알루미늄 산화물층을 형성하는 공정과 상기 제2 알루미늄 산화물층을 형성하는 공정이 동일한 공정에 의하여 동시에 수행되는 태양 전지의 제조 방법.


  24. 삭제
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KR101929445B1 (ko) * 2012-04-17 2018-12-14 엘지전자 주식회사 태양 전지 및 이의 제조 방법
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