KR20230160058A - 태양 전지의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 182
- 239000000758 substrate Substances 0.000 claims abstract description 163
- 230000005641 tunneling Effects 0.000 claims abstract description 81
- 238000010438 heat treatment Methods 0.000 claims abstract description 50
- 239000002019 doping agent Substances 0.000 claims abstract description 42
- 230000008021 deposition Effects 0.000 claims abstract description 22
- 238000000151 deposition Methods 0.000 claims description 31
- 238000005229 chemical vapour deposition Methods 0.000 claims description 17
- 238000011065 in-situ storage Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 abstract description 41
- 230000000694 effects Effects 0.000 abstract description 17
- 239000010410 layer Substances 0.000 description 196
- 239000007789 gas Substances 0.000 description 35
- 238000002161 passivation Methods 0.000 description 35
- 238000009792 diffusion process Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 16
- 230000007423 decrease Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000000969 carrier Substances 0.000 description 10
- 238000005137 deposition process Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 239000013078 crystal Substances 0.000 description 9
- 239000002994 raw material Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 229910001882 dioxygen Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 239000012670 alkaline solution Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000031700 light absorption Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 239000003929 acidic solution Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010304 firing Methods 0.000 description 2
- -1 for example Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910021642 ultra pure water Inorganic materials 0.000 description 2
- 239000012498 ultrapure water Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000003245 coal Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/02—Details
- H01L31/0236—Special surface textures
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
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- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
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- Manufacturing & Machinery (AREA)
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Abstract
본 실시예에서 따른 태양 전지의 제조 방법은 반도체 기판의 일면에 증착 방식으로 도핑층을 형성하는 단계; 상기 반도체 기판의 타면에 터널링층을 형성하는 단계; 상기 반도체 기판의 타면의 상기 터널링층 위에 제1 도전형 영역을 형성하는 단계; 열처리하여 상기 도핑층으로부터 상기 반도체 기판의 일면으로 제2 도전형 도펀트를 확산하여 제2 도전형 영역을 형성하는 단계; 상기 도핑층을 제거하는 단계; 상기 제1 도전형 영역을 덮는 제1 절연막 및 상기 제2 도전형 영역을 덮는 제2 절연막을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계를 포함한다. 따라서, 터널링 효과를 유지하면서도 공정 중 열처리 횟수를 줄이고, 열처리 온도를 낮추고, 열처리 시간을 획기적으로 줄일 수 있어 수율이 향상된다.
Description
본 발명은 태양 전지의 제조 방법에 관한 것으로서, 좀더 구체적으로는, 반도체 기판을 포함하는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 태양 전지에서는 다양한 층 및 전극의 설계에 따라 효율이 달라질 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 최대화하고 제조 방법을 단순화하는 것이 요구된다.
특히, 반도체 기판 위에 터널링 효과를 구현하기 위하여 얇은 유전막을 형성하고, 그 위에 폴리 반도체층을 형성하여 도전형 영역을 형성하는 구조가 제안되었다.
일 예로, 중국공개특허공보 110265494호에서는 터널링 산화막과 N타입 폴리 반도체층으로 구성된 후면 전계 영역을 포함하는 태양 전지로서, 소수 캐리어의 유입을 막아 후면에서의 재결합이 감소함으로써 광전 효율을 향상시키는 구조가 개시된 바 있다.
그러나, 이와 같은 터널링 효과를 가지는 태양 전지의 경우, 후면의 도전형 영역을 별도의 반도체층으로 형성하면서, 전면의 도전형 영역은 도핑층에 의한 도펀트 확산으로 기판 내에 형성하고 있다.
이와 같이, 기판 위에 도핑층은 3족의 보론을 포함하는 화합물이 확산에 의해 형성되며, 이를 고온에서 열처리함으로써 기판 내로 보론이 활성화되는 과정을 거치게 된다.
이때, 도펀트의 활성화를 위한 열처리 공정이 1000도 근처의 고온에서 2 내지 3시간동안의 열처리를 요구하게 된다.
즉, 확산에 의해 도핑층을 형성하는 경우 고온에서의 확산 이후, 표면 농도를 낮추기 위해 기판과의 계면에서 산화막의 성장을 진행하게 되며, 외부면으로는 도핑층이 형성된다. 이와 같은 도핑층과 산화막이 이후 공정에서 후면 평탄화를 위한 기판 식각 시에 알칼리 식각 용액에 의한 에미터 영역의 보호하는 캡핑층으로 기능하게 된다.
그러나, 원활한 마스크 역할을 위한 산화막의 성장은 매우 장시간에 걸쳐 이루어지게 되는 바, 이에 따라 기판이 열화되며, 결함이 증가되어 개방 전압이 감소하고, 수명이 감소하여 태양 전지의 효율이 감소한다. 또한, 장시간의 열처리로 인해 생산성이 저하되는 문제가 발생한다.
또한, 도핑층을 확산에 의해 형성하는 경우, 기판의 전면뿐 아니라 후면 및 측면에 모두 형성되므로, 후면의 도핑층을 제거하기 위한 공정이 추가적으로 요구되며 이에 따라 기판이 더 많이 식각됨으로써 기판의 두께가 전체적으로 감소하여 광흡수가 떨어질 수 있다. 따라서, 태양 전지의 효율이 감소되며 파괴 강도가 낮아져 쉽게 크랙이나 파손이 발생할 수 있다.
본 발명은 우수한 효율 및 신뢰성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다. 특히, 본 발명은 터널링 효과를 유지하면서도 열처리 온도를 낮추고, 열처리 시간을 획기적으로 줄일 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
또한, 본 발명은 도전형 영역의 두께를 보장하면서도 공정 시간을 단축하고,공정 단계를 축소할 수 있는 태양 전지의 제조 방법을 제공한다.
본 실시예에서 따른 태양 전지의 제조 방법은, 반도체 기판의 일면에 증착 방식으로 도핑층을 형성하는 단계; 상기 반도체 기판의 타면에 터널링층을 형성하는 단계; 상기 반도체 기판의 타면의 상기 터널링층 위에 제1 도전형 영역을 형성하는 단계; 열처리하여 상기 도핑층으로부터 상기 반도체 기판의 일면으로 제2 도전형 도펀트를 확산하여 제2 도전형 영역을 형성하는 단계; 상기 도핑층을 제거하는 단계; 상기 제1 도전형 영역을 덮는 제1 절연막 및 상기 제2 도전형 영역을 덮는 제2 절연막을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계를 포함한다.
상기 증착 방식으로 상기 도핑층을 형성하는 단계는 상기 반도체 기판의 일면에 요철을 형성하는 단계; 상기 반도체 기판의 일면에 화학적 기상 증착 방식으로 제2 도전형 도펀트를 포함하는 상기 도핑층을 증착하는 단계; 및 상기 도핑층 위에 상기 화학적 기상 증착 방식으로 캡핑층을 형성하는 단계를 포함할 수 있다.
상기 도핑층과 상기 캡핑층을 인시츄로 형성할 수 있다.
상기 터널링층을 형성하기 전에, 상기 반도체 기판의 측면 및 타면의 상기 캡핑층 및 상기 도핑층을 제거하여 상기 반도체 기판을 노출하는 단계; 및 상기 반도체 기판의 타면을 식각하여 평편하게 형성하는 단계를 더 포함할 수 있다.
상기 열처리 단계는 900도 내지 960도의 온도에서 20분 내지 30분 동안 열처리를 수행할 수 있다.
상기 제1 도전형 영역을 형성하는 단계는, 상기 터널링층 위에 진성 반도체층을 상기 터널링층과 인-시츄로 형성하는 단계; 및 상기 진성 반도체층에 제1 도전형 도펀트를 도핑하여 상기 제1 도전형 영역을 형성하는 단계를 포함할 수 있다.
상기 제1 도전형 영역을 형성하는 단계는, 상기 터널링층 위에 제1 도전형 도펀트를 포함하는 반도체층을 증착하여 상기 제1 도전형 영역을 형성할 수 있다.
상기 도핑층 형성 단계 및 상기 제1 도전형 영역 형성 단계는 상기 열처리 단계의 온도보다 낮은 온도로 진행할 수 있다.
상기 제2 전극을 형성하는 단계는, 상기 제2 절연막 위에 금속 페이스트를 도포하는 단계; 및 상기 금속 페이스트를 파이어 스루하여 상기 제2 절연막을 관통하면서 상기 제2 도전형 영역과 접하도록 형성하는 단계를 포함할 수 있다.
상기 제2 도전형 영역은 400nm 이상의 두께를 충족하도록 형성할 수 있다.
상기 열처리 단계는 상기 제1 도전형 영역 내에서 상기 제1 도전형 도펀트가 활성화될 수 있다.
본 실시예에서 따르면, 우수한 효율 및 신뢰성을 가지는 태양 전지가 제공된다.
또한, 본 발명은 터널링 효과를 유지하면서도 공정 중 열처리 횟수를 줄이고,열처리 온도를 낮추고, 열처리 시간을 획기적으로 줄일 수 있어 수율이 향상된다.
또한, 본 발명은 도전형 영역의 두께를 보장하면서도 기판의 열화 및 기판의 결함을 줄임으로써 수명을 늘릴 수 있다.
따라서, 개방 전압 및 단락 전류가 커지는 효과가 발생하여 광전 효율이 향상된다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 제2 전극층의 평면도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 일 실형예에 따른 도핑층 형성을 상세히 나타낸 것이다.
도 5a 및 도 5b는 본 발명에 따른 열처리 온도 및 시간과 그에 따른 도핑 농도를 나타내는 그래프이다.
도 2는 도 1에 도시한 태양 전지의 제2 전극층의 평면도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 일 실형예에 따른 도핑층 형성을 상세히 나타낸 것이다.
도 5a 및 도 5b는 본 발명에 따른 열처리 온도 및 시간과 그에 따른 도핑 농도를 나타내는 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. 그리고 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 개략적인 후면 평면도이다.
도 1을 참조하면, 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면 쪽에 위치하며 제1 도전형을 가지는 제1 도전형 영역(20)과, 반도체 기판(10)의 타면 쪽에 위치하며 제2 도전형을 가지는 제2 도전형 영역(30)을 포함할 수 있다. 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 그리고 태양 전지(100)는, 제1 패시베이션막(24), 제2 패시베이션막(34), 제1 반사 방지막(26)과 제2 반사 방지막(36)과 같은 절연막을 더 포함할 수 있다. 이를 상세하게 설명한다.
반도체 기판(10)은 단일 반도체 물질(일 예로, 4족 원소)를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(10)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(10)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(10)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 단결정 반도체로 구성되는 반도체 기판(10)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(10)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 또는 제2 도전형 영역(20, 30)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 본 실시예에서는 요철이 반도체 기판(10)의 전면에 형성되고 반도체 기판(10)의 후면에는 요철이 형성되지 않을 않을 수도 있다. 이에 의하면 터널링층(22)이 형성되는 반도체 기판(10)의 후면을 전면보다 작은 표면 거칠기를 가지도록 형성하여, 터널링층(22)이 좀더 안정적이고 균일하게 형성될 수 있다.
본 실시예에서 반도체 기판(10)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가지는 베이스 영역(10)을 포함한다. 이때, 반도체 기판(10)의 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 및 제2 도전형 영역(20, 30) 중 하나보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(10)의 일면(일 예로, 후면) 위에 제1 도전형을 가지는 제1 도전형 영역(20)이 위치할 수 있다. 일 예로, 반도체 기판(10) 위에 터널링층(22)이 형성되고, 터널링층(22) 위에 제1 도전형 영역(20)이 형성될 수 있다.
일 예로, 터널링층(22)은 반도체 기판(10)의 후면에 접촉 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 이때, 터널링층(22)은 반도체 기판(10)의 후면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 터널링층(22)을 쉽게 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(22)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 제1 도전형영역(20)과 결합하여 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(22)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(22)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(22)을 통과할 수 있다. 또한, 터널링층(22)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(22)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 특히, 터널링층(22)이 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 반도체 기판 표면에서 소수 캐리어의 재결합 손실을 최소화할 수 있고 후속 고온 공정에 대한 우수한 내구성 지닌 (캐리어가 터널링되기 쉬운) 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(22)의 두께가 제1 및 제2 패시베이션막(24, 34), 제1 또는 제2 도전형 영역(20, 30)의 두께보다 작을 수 있다. 일 예로, 터널링층(22)의 두께가 2nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.5nm)일 수 있다. 터널링층(22)의 두께가 2nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(22)의 두께가 0.1nm 미만이면 원하는 품질의 터널링층(22)을 형성하기에 어려움이 있을 수 있다. 충분한 터널링 효과를 위해서는 터널링층(22)의 두께가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.5nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(22)의 두께가 다양한 값을 가질 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 일 예로, 제1 도전형 영역(20)은 터널링층(22)에 접촉하여 형성되어 태양 전지(100)의 구조가 단순화되고 터널링층(22)의 터널링 효과가 최대화될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 도전형 영역(20)은 반도체 기판(10)과 동일한 반도체 물질(좀더 구체적으로, 단일 반도체 물질, 일례로, 실리콘)을 포함할 수 있다. 그러면, 제2 도전형 영역(30)이 반도체 기판(10)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 다만, 제1 도전형 영역(20)이 반도체 기판(10) 위에서 반도체 기판(10)과 별개로 형성되므로, 반도체 기판(10) 위에서 쉽게 형성될 수 있도록 제1 도전형 영역(20)이 반도체 기판(10)과 다른 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 제1 도전형 영역(20)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다. 그러면 우수한 전기 전도도를 가져 캐리어의 이동을 원활하게 할 수 있고, 산화물 등으로 구성된 터널링층(22)에서 캐리어의 터널링이 원활하게 일어나도록 유도할 수 있다.
본 실시예에서 제1 도전형 영역(20)을 반도체 기판(10)과 별개로 형성하여 반도체 기판(10) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 저감할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다.
이와 같은 제1 도전형 영역(20)은 도 1과 같이, 반도체 기판(10)의 후면 전체에 대하여 전면적으로 형성되어 있을 수 있다.
즉, 제1 전극(42)과 오믹 콘택이 진행되는 제1 도전형 영역(20)은 제1 전극(42)의 소성 시에 금속의 침투로 하부의 터널링층(22)까지 금속 성분이 침투하는 것을 방지하여 터널링 효과를 유지할 수 있다.
한편, 반도체 기판(10)의 다른 일면(일 예로, 전면) 쪽에 제2 도전형을 가지는 제2 도전형 영역(30)이 전면적으로 형성될 수 있다. 일 예로, 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(10)의 일부에 제2 도전형 도펀트가 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 그러면, 베이스 영역(10)과 제2 도전형 영역(30)은 반도체 기판(10)과 동일한 결정 구조 및 반도체 물질을 포함하면서 도전형이 서로 다르거나 또는 도핑 농도가 서로 다를 수 있다. 구체적으로, 베이스 영역(10)이 제1 도전형을 가지는 경우에는 베이스 영역(10)과 제2 도전형 영역(30)의 도전형이 서로 다르고, 베이스 영역(10)이 제2 도전형을 가지는 경우에는 제2 도전형 영역(30)의 도핑 농도가 베이스 영역(10)의 도핑 농도보다 높다.
이때, 제2 도전형 영역은 제1 두께(d1)를 충족할 수 있으며, 제1 두께(d1)는 300 내지 600nm, 바람직하게는 400 내지 400nm의 두께를 충족할 수 있다.
베이스 영역(10)이 제1 도전형을 가지게 되면, 제1 도전형을 가지는 제1 도전형 영역(20)이 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가지는 후면 전계(back surface field, BSF)를 형성하는 후면 전계 영역을 구성하고, 제2 도전형을 가지는 제2 도전형 영역(30)이 베이스 영역(10)과 다른 도전형을 가져 베이스 영역(10)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그러면, 반도체 기판(10)의 전면 쪽에 에미터 영역을 구성하는 제2 도전형 영역(30)이 위치하여 pn 접합에 접합하는 광의 경로를 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 베이스 영역(10)이 제2 도전형을 가지게 되면, 제1 도전형 영역(20)이 에미터 영역을 구성하고 제2 도전형 영역(30)이 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가지는 전면 전계(front surface field, FSF)를 형성하는 전면 전계 영역을 구성한다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
여기서, 본 실시예에서는 반도체 기판(10)과 별개로 형성되는 제1 도전형 영역(20)이 반도체 기판(10)의 후면 쪽에 위치하고, 반도체 기판(10)의 일부를 구성하는 제2 도전형 영역(30)이 반도체 기판(10)의 전면 쪽에 위치한다. 반도체 기판(10)과 다른 결정 구조를 가지는 제1 도전형 영역(20)이 반도체 기판(10)의 전면 쪽에 위치하면 제1 도전형 영역(20)에서의 광 흡수가 증가되어 pn 접합에 도달하는 광량이 저하될 수 있으므로, 제1 도전형 영역(20)을 반도체 기판(10)의 후면 쪽에 위치시킨 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 도전형 영역(20, 30) 위에는 제1 및 제2 전극(42, 44)에 대응하는 개구부(102, 104)를 제외하고 절연막이 전체적으로 형성될 수 있다. 이러한 절연막은 별도로 도펀트를 포함하지 않는 언도프트 절연막으로 구성될 수 있다.
구체적으로, 제1 도전형 영역(20) 위에는 개구부(102)를 제외한 부분에 제1 절연막이 전체적으로 형성(일 예로, 접촉)될 수 있고, 제2 도전형 영역(30) 위에는 개구부(104)를 제외한 부분에 제2 절연막이 전체적으로 형성(일 예로, 접촉)될 수 있다. 본 실시예에서는 제1 절연막으로 제1 도전형 영역(20) 위에 형성(일 예로, 접촉)하는 제1 패시베이션막(24) 및 제1 반사 방지막(26)을 사용하고, 제2 절연막으로 제2 도전형 영역(30) 위에 형성(일 예로, 접촉하는) 제2 패시베이션막(34) 및 이 위에 형성(일 예로, 접촉)하는 제2 반사 방지막(36)을 사용하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막은 원하는 기능에 따라 다양한 배치를 가질 수 있다.
패시베이션막(24, 34)은 도전형 영역(20, 30)에 접촉하여 형성되어 도전형 영역(20, 30)의 표면 또는 벌크 내에 존재하는 결함을 부동화시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(36)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24, 34) 및 반사 방지막(26, 36)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
일례로, 패시베이션막(24, 34) 또는 반사 방지막(26, 36)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24, 34)은, 도전형 영역(20, 30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 일 예로, 반사 방지막(26, 36)은 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(24, 34), 그리고 반사 방지막(26, 36)이 다양한 물질을 포함할 수 있다.
제1 전극(42)은 제1 도전형 영역(20) 위의 제1 부분(23)에 위치(일 예로, 접촉)하여 제1 도전형 영역(20)의 제1 부분(23)에 전기적으로 연결된다. 제1 전극(42)은 제1 반사 방지막(26) 및 제1 패시베이션막(24)에 형성된 개구부(102)를 통하여(즉, 제1 패시베이션막(24) 및 제1 반사 방지막(26)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결될 수 있다. 이와 유사하게 제2 전극(44)은 제2 도전형 영역(30) 위에 위치(일 예로, 접촉)하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 제2 패시베이션막(34) 및 제2 반사 방지막(36)에 형성된 개구부(104)를 통하여(즉, 제2 패시베이션막(34) 및 제2 반사 방지막(36)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결될 수 있다. 이러한 제1 및 제2 전극(42, 44)은 다양한 물질(좀더 구체적으로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제1 및 제2 전극(42, 44)의 형상에 대해서는 추후에 도 2를 참조하여 상세하게 설명한다.
반도체 기판(10)의 후면 위에 위치한 터널링층(22) 및 제1 도전형 영역(20)은 반도체 기판(10)의 후면의 가장자리(또는 반도체 기판(10)의 측면)과 이격되어 위치한다. 이에 따라 터널링층(22) 및 제1 도전형 영역(20) 각각의 면적은 반도체 기판(10)의 면적보다 작을 수 있다.
제1 패시베이션막(24)은 반도체 기판(10)의 측면 위까지 연장될 수 있으나, 이에 한정되는 것은 아니다.
도 2를 참조하여 제1 전극(42)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 핑거 전극들(42a)과 교차하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제1 반사 방지막(26) 및 제1 패시베이션막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 제1 반사 방지막(26) 및 제1 패시베이션막(24)을 관통하여 형성되고, 버스바 전극(42b)이 제1 반사 방지막(26) 및 제1 패시베이션막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다.
한편, 제2 전극(44)은 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 각기 대응하는 핑거 전극 및 버스바 전극을 포함할 수 있다. 제2 전극(44)의 핑거 전극 및 버스바 전극에 대해서는 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 대한 내용이 그대로 적용될 수 있다. 그리고 제1 전극(42)에서 제1 반사 방지막(26) 및 제1 패시베이션막(24)에 관련된 내용은 제2 전극(44)에서 제2 패시베이션막(34) 및 반사 방지막(36)에 그대로 적용될 수 있다. 이때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극 및 버스바 전극의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
상술한 바와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가질 수 있다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)이 반도체 기판(10)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
본 발명의 실시예에 따른 태양 전지(100)는 전면의 제2 도전형 영역(30)이 제2 도전형 도펀트가 확산되어 형성될 수 있으며, 제2 도전형 영역(30)은 보론(B)을 도펀트로 형성하게 된다. 이때, 보론은 BSG(Boron silica glass)로부터 확산 가능하며, 해당 BSG는 증착 방식으로 기판(10) 위에 형성된다. 이와 같이 증착 방식에 의해 BSG를 형성함으로써 연속적으로 BSG 위에 캡핑층이 형성될 수 있으며, 증착을 위한 열처리 온도는 900도 내지 960도 이하를 충족하고, 열처리 시간은 20 내지 30분을 충족할 수 있다.
이와 같이, BSG를 도핑층으로 형성할 때, 증착 방식을 적용함으로써 종래 확산 방식에 의해 형성하던 것과 비교하여 열처리 온도가 낮아지고 열처리 시간 또한 매우 짧아질 수 있다.
이와 같이 공정 온도 및 공정 시간의 단축으로 기판의 열화 및 기판의 결함을 줄일 수 있어 광전 효율이 향상되고, 생산성을 높일 수 있다.
이러한 태양 전지(100)의 제조 방법을 도 3a 내지 도 3l을 참조하여 상세하게 설명한다. 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 내용에 대해서만 상세하게 설명한다.
도 3a 내지 도 3l은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 3a의 반도체 기판(10)이 준비되면, 도 3b와 같이 반도체 기판(10)의 전면 및 후면에 텍스쳐링 공정을 수행하여 요철(10a, 10b)을 형성한다. 반도체 기판(10)의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철(10a, 10b)을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
간략한 도시를 위하여 도면에서는 반도체 기판(10)의 측면에는 텍스쳐링에 의한 요철(10a, 10b)이 구비되지 않은 것으로 도시하였다. 또한, 반도체 기판(10)의 두께가 매우 작은 편이므로 텍스쳐링에 의한 요철(10a, 10b)이 명확하게 인식되기 어려울 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(10)의 측면에도 텍스쳐링에 의한 요철이 구비될 수 있다. 그리고 반도체 기판(10)의 텍스쳐링은 이후의 공정 중에 수행할 수도 있다.
이어서, 도 3c에 도시한 바와 같이, 반도체 기판(10)의 전면 및 측면에 제2 도전형 영역(30)을 형성하기 위한 도핑층(30a)을 형성한다. 제2 도전형 영역(30)은 제2 도전형 도펀트를 반도체 기판(10)에 도핑하여 반도체 기판(10)의 일부를 구성하는 도핑 영역으로 구성될 수 있다.
제2 도전형 영역(30)을 위한 반도체 기판(10)의 측면 및 전면에 도핑층(30a)은 증착 방식으로 형성한다.
반도체 기판(10)의 측면 및 전면에 도핑층(30a)이 증착 장비에 의하여 형성되므로 도핑층(30a)을 증착 장비에서 형성하게 되면, 도 3d와 같이, 도핑층(30a)과 그 위의 캡핑층(31)을 동일한 증착 장비(좀더 구체적으로는, 상압 화학 기상 증착 장비) 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 이와 같이 도핑층(30a)과 그 위의 캡핑층(31)을 인-시츄 공정에 의하여 형성하게 되면, 제조 공정을 크게 단순화할 수 있어 제조 비용, 제조 시간 등을 크게 절감할 수 있다.
증착 장비 내의 온도는 긴 시간 동안 열을 가하거나 열을 식히는 것에 의하여 조절되며 온도를 안정화하는 데 시간이 많이 소요되는 반면, 기체 분위기 및 압력은 증착 장비 내로 공급되는 기체의 종류, 양 등에 의하여 조절될 수 있다. 따라서, 기체 분위기 및 압력은 온도보다 쉽게 제어될 수 있다.
이를 고려하여 본 실시예에서는 도핑층(30a)과 그 위의 캡핑층(31)의 증착 공정의 온도 차이가 200℃ 이내(즉, 0℃ 내지 200℃가 되도록 할 수 있다. 좀더 구체적으로는, 도핑층(30a)과 그 위의 캡핑층(31)의 증착 공정의 온도 차이를 100℃이내(즉, 00 ℃내지 100℃가 되도록 할 수 있다. 이는 도핑층(30a)을 저압에서 형성하므로 캡핑층(31)의 형성 온도를 상대적으로 높일 수 있어서 도핑층(30a)의 증착 공정과의 온도 차이를 줄일 수 있기 때문이다. 이와 같이 상대적으로 조절이 힘든 온도를 큰 변화 없이 유지할 수 있어 도핑층(30a)과 캡핑층(31)을 연속적으로 형성하는 인-시츄 공정의 효율을 좀더 향상할 수 있다. 반면, 도핑층(30a)의 증착 공정의 기체 분위기는 캡핑층(31)의 형성 시의 기체 분위기와 다르고, 캡핑층(31)의 증착 공정의 압력은 도핑층(30a)의 형성 시의 압력과 같거나 이와 다를 수 있다.
도핑층(30a)은 반도체 기판(10)의 측면 위에도 전체적으로 형성될 수 있다.
본 실시예에서 도핑층(30a)은 500도 이하에서 화학 기상 증착에 의하여 형성될 수 있고, 좀더 구체적으로는 상압 화학 기상 증착(APCVD)에 의하여 형성될 수 있다. 이에 따라 도핑층(30a)이 이후의 캡핑층(31)과 인-시츄 공정에 의하여 형성될 수 있으나, 이와 달리 도핑층(30a)과 이후의 캡핑층(31)의 형성에 인-시츄 공정이 적용되지 않을 수도 있다.
구체적으로, 도 4a와 같이 기판이 배치되고, 그 위에 상압 열반응을 이용한 화학 기상 증착법에 의해 SiH4와 B2H4 기체가 혼합 가스로 제공되어 기판(10)의 노출된 면 위에 증착되어 도 4b와 같이 도핑층(30a)을 형성한다.
그리고 도핑층(30a)의 증착 공정에서는 도핑층(30a)을 포함하는 기체 외에도 산화질소(N2O) 기체 또는 질소기체 및/또는 산소(O2) 기체를 함께 주입할 수 있다.
한편, 플라스마 화학 기상 증착(PECVD)을 사용하여 도핑층(30a)을 증착할 수 있다.
이와 같이 플라즈마 화학 기상 증착법으로 도핑층(30a)을 형성하는 경우, 장비 내에 SiH4와 B2H4 기체를 산화질소(N2O)를 캐리어로 제공하여 형성 가능하다. 도핑층(30a)은 BSG로 형성될 수 있으며, 그 위에 도 4c와 같이 캡핑층(31)을 형성한다.
캡핑층(31)은 증착(일 예로, 상압 화학 기상 증착법(APCVD), 플라즈마 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 추가적으로 도핑층(30a)을 형성한 후 로(furnace) 내에서의 후속 열처리 등에 의하여 캡핑층(31)의 두께 또는 밀도를 증가시킬 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 캡핑층(31)이 형성될 수 있다. 여기서, 캡핑층(31)이 실리콘 산화물층으로 이루어질 수 있다.
이와 같이, 캡핑층(31)이 형성되면 이후 도 3i에서의 열처리에 의해 도 4d와 같이 제2 도전형 영역(30)이 형성된다.
다만, 도 3d 에서는 캡핑층(31)이 형성된 상태로 후속 공정이 연속된다.
즉, 바쓰 내에 산성 용액, 일 예로, HF와 DI(Deionized water: 초순수) 용액을 수용하고, 캡핑층이 형성된 상태로, 기판(10)의 전면을 제외하고 바쓰 내의 산성 용액 내에 반복적으로 침지하여 습식 식각을 진행한다.
이와 같은 습식 식각에 의해 기판(10)의 후면 및 측면에 형성되어 있는 캡핑층(31)이 제거되며, 공정 시간을 더 늘리면 후면 및 측면에 형성되어 있는 도핑층(30a)이 제거된다.
따라서, 도 3e와 같이 반도체 기판(10)의 후면 및 측면에 형성되어 있는 캡핑층(31) 및 도핑층(30a)이 제거되면, 후면의 요철(10b)을 제거하는 평탄화를 수행한다.
후면 평탄화는 알칼리 용액, 일 예로, KOH와 DI(Deionized water: 초순수) 용액 내에 기판(10)의 전면을 제외한 측면과 후면을 침식하고 물리적으로 폴리싱하여 후면의 요철(10b)을 제거한다.
이와 같은 습식 식각에 의하면 간단하고 쉬운 공정에 의하여 반도체 기판(10)의 후면이 소정 깊이까지 제거할 수 있으며 이와 같은 공정에 의해 후면의 요철(10b)이 제거되어 평편한 후면(10c)이 노출된다.
이때, 전면은 노출한 상태로 진행될 수 있으나, 이와 달리 기판(10) 전체를 알칼리 용액에 침지하여 식각을 진행할 수도 있다. 이와 같이 전체를 침지하는 경우, 전면에 증착되어 있는 캡핑층(31) 및 도핑층(30a)이 마스크로 기능하여 전면을 보호함으로써 반도체 기판(10)의 후면만이 선택적으로 식각될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다음으로, 도 3f와 같이, 기판 전체에 터널링층(22)을 형성한다.
터널링층(22)은 일례로, 열적 산화, 화학적 산화, 증착(일 예로, 상압 화학 기상 증착법(APCVD), 플라즈마 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 추가적으로 얇은 두께로 터널링층(22)을 형성한 후에 로(furnace) 내에서의 후속 열처리 등에 의하여 터널링층(22)의 두께 또는 밀도를 증가시킬 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(22)이 형성될 수 있다. 여기서, 터널링층(22)이 실리콘 산화물층으로 이루어질 수 있다.
일 예로, 본 실시예에서 터널링층(22)은 상온보다 높은 온도 및 상압보다 작은 압력에서 원료 기체를 포함하는 기체 분위기에서 형성될 수 있다. 본 실시예에서는 원료 기체가 산소 기체를 포함하여 터널링층(22)이 산화물층으로 구성될 수 있다. 좀더 구체적으로는, 높은 온도에서 터널링층(22)이 산소와 반도체 기판(10)의 반도체 물질(예를 들어, 실리콘)이 반응하여 형성되는 열적 산화물(thermal oxide material)(예를 들어, 열적 실리콘 산화물)층으로 구성될 수 있다. .
이때, 본 실시예에서는 원료 기체가 터널링층(22)을 구성하는 모든 원료 물질을 포함하지 않으며, 터널링층(22)을 구성하는 산화물 중에 산소 기체만을 포함하며 다른 원료 물질을 포함하지 않는다. 예를 들어, 터널링층(22)이 실리콘 산화물을 포함할 때, 원료 기체로 산소 기체만을 구비할 뿐 다른 원료 물질인 실리콘을 포함하는 기체를 포함하지 않는다. 이에 따라 산소 기체의 산소가 반도체 기판(10)의 내부로 확산하여 반도체 물질과 반응하는 열적 산화 공정에 의하여 터널링층(22)이 형성된다. 이와 달리, 증착 공정 등에서는 산소를 포함하는 산소 기체와 함께 실리콘을 포함하는 실란(SiH4) 기체를 원료 기체로 함께 공급한다. 그러면, 열 분해에 의하여 산소 기체에서 분리된 산소와 실란 기체에서 분리된 실리콘이 화학적으로 반응하여 실리콘 산화물을 형성하게 된다. 터널링층(22)을 형성할 때 기체 분위기는 원료 기체인 산소 기체 외에도 다양한 기체를 포함할 수 있다.
도 3g에 도시한 바와 같이, 반도체 기판(110)의 양측 각각에서 터널링층(22) 위에 전체적으로 진성 반도체층(20)을 형성한다. 이때, 진성 반도체층(20)은 반도체 기판(10)의 측면 위에 위치한 터널링층(22) 위에도 전체적으로 형성될 수 있다.
본 실시예에서 진성 반도체층(20)은 화학 기상 증착에 의하여 형성될 수 있고, 좀더 구체적으로는 플라즈마 화학 기상 증착에 의하여 형성될 수 있다. 이에 따라 진성 반도체층(20)이 터널링층(22)과 인-시츄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(22) 및 진성 반도체층(20)에 인-시츄 공정이 적용되지 않을 수도 있다.
진성 반도체층(20)의 증착 공정에 사용되는 기체는 진성 반도체층(20)을 구성하는 반도체 물질을 포함하는 기체(예를 들어, 실란 기체)를 포함할 수 있다. 본 실시예에서는 진성을 가지도록 진성 반도체층(20)을 증착하므로 기체 분위기가 반도체 물질을 포함하는 기체만으로 구성될 수 있다. 이에 의하여 공급 기체를 단순화할 수 있고, 형성되는 진성 반도체층(20)의 순도를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 진성 반도체층(20)의 증착 공정을 촉진하거나, 진성 반도체층(200)의 특성을 향상하기 위한 별도의 기체 등을 더 사용될 수 있다. 그리고 진성 반도체층(20)의 증착 공정에서는 반도체 물질을 포함하는 기체 외에도 산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
진성 반도체층(20)의 증착 온도는 터널링층(22)의 형성 시의 온도와 동일하거나 이보다 작을 수 있다. 특히, 진성 반도체층(20)의 증착 온도를 터널링층(22) 형성 시의 온도보다 작게 하면, 광전 변환에 직접적으로 관여하는 진성 반도체층(20)의 특성을 균일하게 할 수 있다. 또는, 진성 반도체층(20)의 증착 온도는 500℃내지 700℃일 수 있다. 이는 반도체 기판(10)과 다른 결정 구조를 가지는 진성 반도체층(20)을 증착하기에 적합한 온도로 한정된 것이다.
한편, 적어도 반도체 기판(10)의 후면 쪽에 위치한 진성 반도체층(20)을 제1 도전형 도펀트로 도핑하여 제1 도전형 영역(20)을 형성한다. 이때, 본 실시예에서는 열 확산법에 의하여 제1 도전형 도펀트를 도핑할 수 있다. 열 확산법이 터널링층(22)의 특성 저하를 최소화하면서 도핑이 가능하기 때문이다. 반면, 이온 주입법 등은 이온 주입 후에 고온에서 이루어지는 활성화 열처리에 의하여 터널링층(22)의 특성이 저하될 수 있다.
일 예로, 제1 도전형 도펀트를 포함하는 기체 분위기에서 열처리하는 것에 의하여 전체적으로 제1 도전형 영역(20)을 형성할 수 있다. 제1 도전형 영역(20)이 n형을 가질 경우에는 POCl3를 포함하는 기체 분위기에서 열처리할 수 있다.
한편, 제1 도전형 도펀트를 포함하는 기체를 사용하여 제1 도전형 영역(20)을 형성하는 공정을 단순화할 수 있다. 다만, 이러한 공정에 의하여 반도체 기판(110)의 후면 쪽과 함께 반도체 기판(10)의 전면 및 측면 쪽에서도 도핑이 이루어진다. 본 실시예에서는 반도체 기판(10)의 전면 및 측면 쪽에 후속 공정에서 제거될 진성 반도체층(200)의 부분이 존재하므로, 반도체 기판(10)의 전면 및 측면이 불필요하게 제1 도전형 도펀트로 도핑되는 것을 원천적으로 방지할 수 있다.
한편, 터널링층(22) 위에 진성 반도체층(20)을 형성하고, 이에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(20)을 형성하는 것으로 설명하였으나, 이와 달리 터널링층(22) 위에 제1 도전형 도펀트가 포함되어 있는 제1 도전형 영역(20)이 직접 형성되는 것도 가능하다. 즉, 제1 도전형을 가지는 물질, 일 예로 PH3 등 도핑가스를 추가하여 증착함으로써 터널링층(22) 위에 제1 도전형 영역(20)이 한번에 형성 가능하다.
다음으로, 도 3h에 도시한 바와 같이, 반도체 기판(10)의 후면 쪽에 위치한 제1 도전형 영역(20) 이외에 형성되어 있는 진성 반도체층(20)을 모두 제거하여 반도체 기판(10)의 전면에 요철(10a)를 노출한다. 이와 같은 반도체 기판(10)의 전면 노출은 알칼리 용액(일 예로, KOH 용액)을 이용한 습식 식각에 의하여 형성될 수 있다. 습식 식각에 의하면 간단하고 쉬운 공정에 의하여 반도체 기판(10)의 후면의 제1 도전형 영역 이외의 진성 반도체층(20)을 모두 제거할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 진성 반도체층(20)의 일부가 반응성 이온 식각, 건식 식각 등의 다양한 방법에 의하여 제거될 수 있다.
다음으로 도 3i와 같이, 반도체 기판(10)의 전면 위에 제2 도전형 도펀트를 포함하는 도핑층(30a)을 형성하고, 열처리에 의하여 도핑층(30a) 내에 포함된 제2 도전형 도펀트를 반도체 기판(10)의 내부로 확산시켜 제2 도전형 영역(30)을 형성할 수 있다. 도핑층(30a)은 보론 실리케이트 유리(boron silicate glass, BSG)인 경우, 열처리에 의해 도 4d와 같이 기판(10) 전면의 상부에 소정 두께를 가지는 제2 도전형 영역(30)이 형성된다.
이때, 열처리하는 동안 기판(10)의 후면에서도 제1 도전형 영역(20)의 제1 도전형 도펀트가 층 내에서 활성화되어 제1 도전형 영역(20)이 명확하게 형성될 수 있다.
이때, 열처리는 900도 내지 960도 사이의 온도에서 20분 내지 30분 동안 진행될 수 있으며, 이와 같은 열처리에 의해서도 충분히 200nm 이상, 바람직하게는 400nm 이상의 두께를 가지는 제2 도전형 영역(30)이 형성될 수 있다.
이때의 제2 도전형 영역(30)의 두께는 기판(10)의 전면으로부터 도핑 농도, 즉 제2 도전형 도펀트가 보론(B)일 때, B 농도가 1*10E19/cm3 을 충족하는 깊이까지를 의미한다.
이와 같이, 먼저 제2 도전형 영역(30)을 위한 도핑층(30a)을 형성한 상태에서 제1 도전형 영역(20)을 형성한 후, 일괄 열처리를 수행함으로써 제2 도전형 영역(30)을 위한 제2 도전형 도펀트의 확산과 제1 도전형 영역을 위한 제1 도전형 도펀트의 확산을 동시 수행할 수 있어 기판(10)에 대한 열처리 시간을 줄일 수 있다.
또한, 도 3j를 참고하면, 제2 도전형 영역(30)의 확산 이후 도핑층(30a)과 캡핑층(31)을 제거할 수 있다. 도핑층(30a)과 캡핑층(31)은 물질에 따라 다양한 방법에 의하여 제거될 수 있다. 도 3d에서 설명한 바와 같이 기판 전면의 도핑층(30a)과 캡핑층(31)을 DI와 HF 용액에 반복적으로 세정하여 도핑층(30a)과 캡핑층(31)을 제거할 수 있다. 이에 따라 반도체 기판(10)의 요철을 가지는 전면에는 제2 도전형 영역이 노출된다.
이어서, 도 3k에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 절연막을 형성한다. 예를 들어, 반도체 기판(10)의 전면 및 후면에 제1 및 제2 패시베이션막(24, 34) 및 제1 및 제2 반사 방지막(26, 36)을 각각 형성한다. 이때, 반도체 기판(10)의 측면에도 절연층(즉, 제2 패시베이션막(34) 및 제2 반사 방지막(36))이 함께 형성될 수 있다. 예를 들어, 반도체 기판(10)의 전면 쪽에 위치한 절연막 중 적어도 일부(일 예로, 제2 패시베이션막(34))이 제2 도전형 영역(30)에 접촉할 수 있다.
제2 패시베이션막(34) 또는 제2 반사 방지막(36)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 제2 패시베이션막(34) 또는 제2 반사 방지막(36)의 형성 시에 플라스마 유도 화학 기상 증착(PECVD)과 같은 단면 증착을 사용하면 전면 및/또는 측면에만 제2 패시베이션막(34) 또는 제2 반사 방지막(36)을 형성할 수 있다. 따라서 제2 패시베이션막(34) 또는 제2 반사 방지막(36)을 위한 별도의 패터닝 공정을 구비하지 않아도 된다.
이어서, 반도체 기판(10)의 후면 쪽에 제1 도전형 영역(20) 및 반도체 기판(10)의 후면 위에 제1 패시베이션막(24) 및 제1 반사 방지막(26)을 형성한다.
제1 패시베이션막(24)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 제1 패시베이션막(24) 또는 제1 반사 방지막(26)의 형성 시에 플라스마 유도 화학 기상 증착(PECVD)과 같은 단면 증착을 사용하면 후면 및/또는 측면에만 제1 패시베이션막(24)을 형성할 수 있다. 따라서 제1 패시베이션막(24)을 위한 별도의 패터닝 공정을 구비하지 않아도 된다.
본 실시예에서는 반도체 기판(10)의 전면 쪽은 덮는 절연막을 먼저 형성한 후에 반도체 기판(10)의 후면 쪽을 덮는 절연막을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 및 제2 패시베이션막(24, 34)는 전면과 후면에서 동시에 형성하고, 제1 반사 방지막(34) 및 제2 반사 방지막(36)을 각각 형성하는 것도 가능하다. 이와 같은 경우, 제1 및 제2 패시베이션막(24, 34)는 원자층증착(ALD: Atomic Layer Deposition) 방식으로 형성 가능하고, 제1 및 제2 반사 방지막(34, 36)은 플라즈마 이온 증착으로 형성 가능하다.
이어서, 도 3l에 도시한 바와 같이, 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 제1 및 제2 전극 형성용 페이스트를 각 절연막에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성할 수 있다.
이 경우, 제1 및 제2 전극(42, 44)을 형성할 때 자연스럽게 제1 및 제2 개구부(102, 104)가 형성되므로, 별도로 제1 및 제2 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.
도 5a 및 도 5b는 본 발명에 따른 효과를 나타내는 단면도이다.
도 5a는 본 발명의 비교예를 도시한 것이고, 도 5b는 본 발명의 실시예에 따른 캡핑층 형성 후 열처리를 도시한 것이다.
도 5a의 비교예는 종래의 캡핑층 형성 방식으로서, 열확산 방식을 적용한 경우의 공정 조건과 그에 따른 보론 농도 및 깊이를 나타낸 것이다.
일반적으로, 제2 전극(44)의 파이어 스루(fire through) 이후, 제2 전극(44)의 금속 성분은 하부의 절연층(34) 및 제2 도전형 영역(30)으로 침투한다.
제2 전극(44)의 금속 성분이 기판(10)까지 도달하면 광전 효율이 급격히 저하되어 전면 에미터의 깊이는 200nm 이상 될 것이 요구된다.
도 5a와 같이, 열확산 방식으로 원하는 농도, 즉 1*10e19의 도핑 농도를 가지는 제2 도전형 영역을 형성하기 위하여는 증착 시간 및 이후 열처리에 의한 확산 시간을 더하여 총 2 시간 이상의 열처리 공정 시간이 요구된다.
이와 같은 열처리 공정 시간은 증착을 위해 860도 내지 900도에서 약 1시간 내외의 열처리 단계와 이후 고온에서의 열처리 확산 단계로서 960도 내지 1000도에서의 1시간 이상의 후처리 단계로 이루어진다.
따라서, 총 2시간 이상의 고온 열처리가 요구되며, 이와 같이 형성된 제2 도전형 영역은 에미터로서 원활하게 기능할 수는 있으나, 고온에서의 장기간의 열처리 시간으로 인해 생산성이 저하되고, 기판의 벌크 내 결함을 증가시켜 태양 전지의 효율이 감소된다.
또한, 기판의 전체 면이 도핑층으로 둘러싸여 형성되어 후속의 측면과 후면 식각 시에 더 많은 식각량이 요구되어 기판의 두께가 감소한다. 기판의 두께가 감소하면 광흡수율이 낮아져 태양 전지의 효율 감소로 이어질 수 있고 물리적으로 파괴강도가 낮아져 더 쉽게 크랙과 파손이 발생할 수 있는 문제가 발생한다.
이에 도 5b의 본 발명과 같이, 화학적 기상 증착법으로 도핑층을 형성한 후, 후속 공정 이후에 제1 도전형 도펀트와 함께 도핑층의 제2 도전형 도펀트를 반도체 기판의 전면으로 동시에 확산하는 열처리를 수행하는 경우, 공정 내에서 열처리 공정이 1회 진행될 수 있다.
이와 같이 고온의 열처리가 1회로 마무리되면, 900도 내지 960도 사이의 공정 온도에서 20분 내지 30분 사이, 바람직하게는 25분 내외의 공정 시간으로 원하는 깊이의 에미터가 형성될 수 있다.
즉, 도 5b의 하부 그래프를 참고하면, 기판의 전면 상부에서 400nm까지 1*10e19의 도핑 농도를 충족하는 전면 에미터가 형성됨을 확인할 수 있다.
따라서, 원하는 깊이의 제2 도전형 영역을 형성하면서 고온의 열처리를 단시간으로 끝낼 수 있어 기판의 열화를 줄일 수 있고, 생산성이 향상된다. 또한, 제2 도전형 영역이 형성되지 않은 상태로 기판의 후면 및 측면이 식각되므로 기판의 두께가 확보되어 효율이 향상될 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지 30a: 도핑층
20: 제1 도전형 영역 31: 캡핑층
30: 제2 도전형 영역
22: 터널링층
42: 제1 전극
44: 제2 전극
20: 제1 도전형 영역 31: 캡핑층
30: 제2 도전형 영역
22: 터널링층
42: 제1 전극
44: 제2 전극
Claims (11)
- 반도체 기판의 일면에 증착 방식으로 도핑층을 형성하는 단계;
상기 반도체 기판의 타면에 터널링층을 형성하는 단계;
상기 반도체 기판의 타면의 상기 터널링층 위에 제1 도전형 영역을 형성하는 단계;
열처리하여 상기 도핑층으로부터 상기 반도체 기판의 일면으로 제2 도전형 도펀트를 확산하여 제2 도전형 영역을 형성하는 단계;
상기 도핑층을 제거하는 단계;
상기 제1 도전형 영역을 덮는 제1 절연막 및 상기 제2 도전형 영역을 덮는 제2 절연막을 형성하는 단계; 및
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제1항에 있어서,
상기 증착 방식으로 상기 도핑층을 형성하는 단계는
상기 반도체 기판의 일면에 요철을 형성하는 단계;
상기 반도체 기판의 일면에 화학적 기상 증착 방식으로 제2 도전형 도펀트를 포함하는 상기 도핑층을 증착하는 단계; 및
상기 도핑층 위에 상기 화학적 기상 증착 방식으로 캡핑층을 형성하는 단계
를 포함하는
를 포함하는 태양 전지의 제조 방법. - 제2항에 있어서,
상기 도핑층과 상기 캡핑층을 인시츄로 형성하는 것을 특징으로 하는 태양 전지의 제조 방법. - 제3항에 있어서,
상기 터널링층을 형성하기 전에,
상기 반도체 기판의 측면 및 타면의 상기 캡핑층 및 상기 도핑층을 제거하여 상기 반도체 기판을 노출하는 단계; 및
상기 반도체 기판의 타면을 식각하여 평편하게 형성하는 단계
를 더 포함하는 것을 특징으로 하는 태양 전지의 제조 방법. - 제4항에 있어서,
상기 열처리 단계는
900℃ 내지 960℃의 온도에서 20분 내지 30분 동안 열처리를 수행하는 것을 특징으로 하는 태양 전지의 제조 방법. - 제5항에 있어서,
상기 제1 도전형 영역을 형성하는 단계는,
상기 터널링층 위에 진성 반도체층을 상기 터널링층과 인-시츄로 형성하는 단계; 및
상기 진성 반도체층에 제1 도전형 도펀트를 도핑하여 상기 제1 도전형 영역을 형성하는 단계를 포함하는 태양 전지의 제조 방법. - 제5항에 있어서,
상기 제1 도전형 영역을 형성하는 단계는,
상기 터널링층 위에 제1 도전형 도펀트를 포함하는 반도체층을 증착하여 상기 제1 도전형 영역을 형성하는 것을 특징으로 하는 태양 전지의 제조 방법. - 제6항 또는 제7항에 있어서,
상기 도핑층 형성 단계 및 상기 제1 도전형 영역 형성 단계는 상기 열처리 단계의 온도보다 낮은 온도로 진행하는 것을 특징으로 하는 태양 전지의 제조 방법. - 제8항에 있어서,
상기 제2 전극을 형성하는 단계는,
상기 제2 절연막 위에 금속 페이스트를 도포하는 단계; 및
상기 금속 페이스트를 파이어 스루하여 상기 제2 절연막을 관통하면서 상기 제2 도전형 영역과 접하도록 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제9항에 있어서,
상기 제2 도전형 영역은 400nm 이상의 두께를 충족하도록 형성하는 것을 특징으로 하는 태양 전지의 제조 방법. - 제10항에 있어서,
상기 열처리 단계는
상기 제1 도전형 영역 내에서 상기 제1 도전형 도펀트가 활성화되는 것을 특징으로 하는 태양 전지의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220059628A KR20230160058A (ko) | 2022-05-16 | 2022-05-16 | 태양 전지의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220059628A KR20230160058A (ko) | 2022-05-16 | 2022-05-16 | 태양 전지의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230160058A true KR20230160058A (ko) | 2023-11-23 |
Family
ID=88974540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220059628A KR20230160058A (ko) | 2022-05-16 | 2022-05-16 | 태양 전지의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230160058A (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110265494A1 (en) | 2008-07-25 | 2011-11-03 | DPS Bristol (Holdings)Ltd | Production of Liquefied Natural Gas |
-
2022
- 2022-05-16 KR KR1020220059628A patent/KR20230160058A/ko unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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