KR101702953B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판의 일면 위에 위치하는 터널링층; 상기 터널링층 위에 위치하는 제1 도전형 영역; 상기 제1 도전형 영역 위에서 상기 제1 도전형 영역을 패시베이션하는 제1 절연막; 상기 반도체 기판의 타면 쪽에 위치하며 도핑 영역으로 구성되는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다. 상기 반도체 기판의 일면의 가장자리 부분에 상기 터널링층 및 상기 제1 도전형 영역이 위치하지 않는 아이솔레이션부가 위치한다. 상기 제1 절연막이 상기 아이솔레이션부가 위치하는 상기 반도체 기판의 일면 위를 덮는다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 반도체 기판을 포함하는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 태양 전지에서는 다양한 층 및 전극의 설계에 따라 효율이 달라질 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 최대화하고 제조 방법을 단순화하는 것이 요구된다.
본 발명은 높은 효율 및 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판의 일면 위에 위치하는 터널링층; 상기 터널링층 위에 위치하는 제1 도전형 영역; 상기 제1 도전형 영역 위에서 상기 제1 도전형 영역을 패시베이션하는 제1 절연막; 상기 반도체 기판의 타면 쪽에 위치하며 도핑 영역으로 구성되는 제2 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극; 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함한다. 상기 반도체 기판의 일면의 가장자리 부분에 상기 터널링층 및 상기 제1 도전형 영역이 위치하지 않는 아이솔레이션부가 위치한다. 상기 제1 절연막이 상기 아이솔레이션부가 위치하는 상기 반도체 기판의 일면 위를 덮는다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 및 타면 위에 각기 터널링층을 형성하는 단계; 상기 반도체 기판의 양측에서 각기 상기 터널링층 위에 진성 반도체층을 형성하는 단계; 적어도 상기 반도체 기판의 일측에 위치하는 상기 진성 반도체층의 부분에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계; 적어도 상기 반도체 기판의 타측에 위치한 상기 터널링층 및 상기 진성 반도체층 또는 상기 제1 도전형 영역을 전체적으로 제거하는 단계; 상기 반도체 기판의 타측에 제2 도전형 도펀트를 도핑하여 도핑 영역으로 구성되는 제2 도전형 영역을 형성하는 단계; 상기 제1 도전형 영역을 덮는 제1 절연막을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계를 포함한다. 상기 제거하는 단계에서 상기 반도체 기판의 일측에 위치한 상기 터널링층 및 상기 제1 도전형 영역의 가장자리 부분을 함께 제거하여 아이솔레이션부를 형성한다. 상기 제1 절연막이 상기 아이솔레이션부가 위치하는 상기 반도체 기판의 일측 위를 덮는다.
본 발명의 실시예에 따르면, 반도체 기판의 후면에 아이솔레이션부를 형성하여 제1 도전형 영역과 제2 도전형 영역이 불필요하게 서로 연결되는 것을 효과적으로 방지할 수 있다. 그리고 터널링층 및 제1 도전형 영역이 제거되어 형성된 아이솔레이션부가 위치하는 반도체 기판의 표면은 제1 도전형 영역을 덮는 제1 절연막에 의하여 덮여서 패시베이션될 수 있다. 이에 의하여 간단한 구조 및 공정에 의하여 아이솔레이션부를 패시베이션하여 표면 재결합 등에 의한 문제를 최소화할 수 있다. 즉, 간단한 구조 및 공정에 의하여 태양 전지의 효율 및 신뢰성을 향상할 수 있으며 불량률을 낮춰 생산성을 향상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 개략적인 후면 평면도이다.
도 3은 본 발명의 일 변형예에 따른 태양 전지를 도시한 단면도이다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 일 변형예에 따른 따른 태양 전지의 제조 방법의 일 공정을 도시한 단면도들이다.
도 6은 본 발명의 다른 변형예에 따른 따른 태양 전지의 제조 방법의 일 공정을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. 그리고 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 개략적인 후면 평면도이다.
도 1을 참조하면, 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 일면 쪽에 위치하며 제1 도전형을 가지는 제1 도전형 영역(20)과, 반도체 기판(110)의 타면 쪽에 위치하며 제2 도전형을 가지는 제2 도전형 영역(30)을 포함할 수 있다. 전극(42, 44)은 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 그리고 태양 전지(100)는, 제1 패시베이션막(24), 제2 패시베이션막(34), 반사 방지막(36)과 같은 절연막을 더 포함할 수 있다. 이를 상세하게 설명한다.
반도체 기판(110)은 단일 반도체 물질(일 예로, 4족 원소)를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 단결정 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 전면의 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 또는 제2 도전형 영역(20, 30)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 본 실시예에서는 요철이 반도체 기판(110)의 전면 및 후면에 요철이 형성되어 양면으로 입사되는 광의 반사를 효과적으로 방지하는 것을 예시하였다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 도 3에 도시한 바와 같이, 반도체 기판(110)의 전면에만 요철이 형성되고 반도체 기판(110)의 후면에는 요철이 형성되지 않을 않을 수도 있다. 이에 의하면 터널링층(22)이 형성되는 반도체 기판(110)의 후면을 전면보다 작은 표면 거칠기를 가지도록 형성하여, 터널링층(22)이 좀더 안정적이고 균일하게 형성될 수 있다. 또는, 반도체 기판(110)의 전면 및 후면에 요철이 형성되지 않는 등 다양한 변형이 가능하다.
다시 도 1을 참조하면, 본 실시예에서 반도체 기판(110)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가지는 베이스 영역(10)을 포함한다. 이때, 반도체 기판(110)의 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 및 제2 도전형 영역(20, 30) 중 하나보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(110)의 일면(일 예로, 후면) 위에 제1 도전형을 가지는 제1 도전형 영역(20)이 위치할 수 있다. 일 예로, 반도체 기판(110) 위에 터널링층(22)이 형성되고, 터널링층(22) 위에 제1 도전형 영역(20)이 형성될 수 있다.
일 예로, 터널링층(22)은 반도체 기판(110)의 후면에 접촉 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 이때, 터널링층(22)은 반도체 기판(110)의 후면에서 아이솔레이션부(I)를 제외한 부분에 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 터널링층(22)을 쉽게 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(22)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(22)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(22)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(22)을 통과할 수 있다. 또한, 터널링층(22)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(22)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 특히, 터널링층(22)이 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(22)의 두께가 제1 및 제2 패시베이션막(24, 34), 제1 또는 제2 도전형 영역(20, 30)의 두께보다 작을 수 있다. 일 예로, 터널링층(22)의 두께가 2nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.5nm)일 수 있다. 터널링층(22)의 두께가 2nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(22)의 두께가 0.1nm 미만이면 원하는 품질의 터널링층(22)을 형성하기에 어려움이 있을 수 있다. 충분한 터널링 효과를 위해서는 터널링층(22)의 두께가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.5nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(22)의 두께가 다양한 값을 가질 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 일 예로, 제1 도전형 영역(20)은 터널링층(22)에 접촉하여 형성되어 태양 전지(100)의 구조가 단순화되고 터널링층(22)의 터널링 효과가 최대화될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 도전형 영역(20)은 반도체 기판(110)과 동일한 반도체 물질(좀더 구체적으로, 단일 반도체 물질, 일례로, 실리콘)을 포함할 수 있다. 그러면, 제2 도전형 영역(30)이 반도체 기판(110)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 다만, 제1 도전형 영역(20)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 제1 도전형 영역(20)이 반도체 기판(110)과 다른 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 제1 도전형 영역(20)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다. 그러면 우수한 전기 전도도를 가져 캐리어의 이동을 원활하게 할 수 있고, 산화물 등으로 구성된 터널링층(22)에서 캐리어의 터널링이 원활하게 일어나도록 유도할 수 있다.
본 실시예에서 제1 도전형 영역(20)을 반도체 기판(110)과 별개로 형성하여 반도체 기판(110) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 저감할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다.
반도체 기판(110)의 다른 일면(일 예로, 전면) 쪽에 제2 도전형을 가지는 제2 도전형 영역(30)이 위치할 수 있다. 일 예로, 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(110)의 일부에 제2 도전형 도펀트가 도핑되어 형성된 도핑 영역으로 구성될 수 있다. 그러면, 베이스 영역(10)과 제2 도전형 영역(30)은 반도체 기판(110)과 동일한 결정 구조 및 반도체 물질을 포함하면서 도전형이 서로 다르거나 또는 도핑 농도가 서로 다를 수 있다. 구체적으로, 베이스 영역(10)이 제1 도전형을 가지는 경우에는 베이스 영역(10)과 제2 도전형 영역(30)의 도전형이 서로 다르고, 베이스 영역(10)이 제2 도전형을 가지는 경우에는 제2 도전형 영역(30)의 도핑 농도가 베이스 영역(10)의 도핑 농도보다 높다.
베이스 영역(10)이 제1 도전형을 가지게 되면, 제1 도전형을 가지는 제1 도전형 영역(20)이 반도체 기판(110)과 동일한 도전형을 가지면서 반도체 기판(110)보다 높은 도핑 농도를 가지는 후면 전계(back surface field, BSF)를 형성하는 후면 전계 영역을 구성하고, 제2 도전형을 가지는 제2 도전형 영역(30)이 베이스 영역(10)과 다른 도전형을 가져 베이스 영역(10)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그러면, 반도체 기판(110)의 전면 쪽에 에미터 영역을 구성하는 제2 도전형 영역(30)이 위치하여 pn 접합에 접합하는 광의 경로를 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 베이스 영역(10)이 제2 도전형을 가지게 되면, 제1 도전형 영역(20)이 에미터 영역을 구성하고 제2 도전형 영역(30)이 반도체 기판(110)과 동일한 도전형을 가지면서 반도체 기판(110)보다 높은 도핑 농도를 가지는 전면 전계(front surface field, FSF)를 형성하는 전면 전계 영역을 구성한다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
여기서, 본 실시예에서는 반도체 기판(110)과 별개로 형성되는 제1 도전형 영역(20)이 반도체 기판(110)의 후면 쪽에 위치하고, 반도체 기판(110)의 일부를 구성하는 제2 도전형 영역(30)이 반도체 기판(110)의 전면 쪽에 위치한다. 반도체 기판(110)과 다른 결정 구조를 가지는 제1 도전형 영역(20)이 반도체 기판(110)의 전면 쪽에 위치하면 제1 도전형 영역(20)에서의 광 흡수가 증가되어 pn 접합에 도달하는 광량이 저하될 수 있으므로, 제1 도전형 영역(20)을 반도체 기판(110)의 후면 쪽에 위치시킨 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 도전형 영역(20, 30) 위에는 제1 및 제2 전극(42, 44)에 대응하는 개구부(102, 104)를 제외하고 절연막이 전체적으로 형성될 수 있다. 이러한 절연막은 별도로 도펀트를 포함하지 않는 언도프트 절연막으로 구성될 수 있다.
구체적으로, 제1 도전형 영역(20) 위에는 개구부(102)를 제외한 부분에 제1 절연막이 전체적으로 형성(일 예로, 접촉)될 수 있고, 제2 도전형 영역(30) 위에는 개구부(104)를 제외한 부분에 제2 절연막이 전체적으로 형성(일 예로, 접촉)될 수 있다. 본 실시예에서는 제1 절연막으로 제1 도전형 영역(20) 위에 형성(일 예로, 접촉)하는 제1 패시베이션막(24)을 사용하고, 제2 절연막으로 제2 도전형 영역(30) 위에 형성(일 예로, 접촉하는) 제2 패시베이션막(34) 및 이 위에 형성(일 예로, 접촉)하는 반사 방지막(36)을 사용하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막은 원하는 기능에 따라 다양한 배치를 가질 수 있다.
패시베이션막(24, 34)은 도전형 영역(20, 30)에 접촉하여 형성되어 도전형 영역(20, 30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(36)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24, 34) 및 반사 방지막(36)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
일례로, 패시베이션막(24, 34) 또는 반사 방지막(36)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24, 34)은, 도전형 영역(20, 30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 일 예로, 반사 방지막(36)은 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(24, 34), 그리고 반사 방지막(36)이 다양한 물질을 포함할 수 있다.
제1 전극(42)은 제1 도전형 영역(20) 위에 위치(일 예로, 접촉)하여 제1 도전형 영역(20)에 전기적으로 연결된다. 제1 전극(42)은 제1 패시베이션막(24)에 형성된 개구부(102)를 통하여(즉, 제1 패시베이션막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결될 수 있다. 이와 유사하게 제2 전극(44)은 제2 도전형 영역(30) 위에 위치(일 예로, 접촉)하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 제2 패시베이션막(34) 및 반사 방지막(36)에 형성된 개구부(104)를 통하여(즉, 제2 패시베이션막(34) 및 반사 방지막(36)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결될 수 있다. 이러한 제1 및 제2 전극(42, 44)은 다양한 물질(좀더 구체적으로, 금속)을 포함하고 다양한 형상을 가질 수 있다. 제1 및 제2 전극(42, 44)의 형상에 대해서는 추후에 도 2를 참조하여 상세하게 설명한다.
반도체 기판(110)의 후면 위에 위치한 터널링층(22) 및 제1 도전형 영역(20)은 반도체 기판(110)의 후면의 가장자리(또는 반도체 기판(110)의 측면)과 일정한 제1 거리(D1)만큼 이격되어 위치한다. 이에 따라 터널링층(22) 및 제1 도전형 영역(20) 각각의 면적은 반도체 기판(110)의 면적보다 작을 수 있다. 여기서 제1 거리(D1)는 터널링층(22) 및 제1 도전형 영역(20)은 반도체 기판(110)의 후면의 가장자리 사이의 거리 중 가장 짧은 거리를 의미할 수 있다.
즉, 반도체 기판(110)의 후면의 가장자리에는 터널링층(22) 및 제1 도전형 영역(20)(이와 함께, 제1 도전형 영역(20)에 연결되는 제1 전극(42))이 형성되지 않는 아이솔레이션부(I)가 위치할 수 있다. 아잇올레이션부(I)는 반도체 기판(110)의 후면의 가장자리로부터 제1 도전형 영역(20)을 이격시켜 에지 아이솔레이션(edge isolation)의 역할을 할 수 있다. 즉, 제2 도전형 영역(30)의 형성 시에 제2 도전형 도펀트가 반도체 기판(110)의 측면 또는 후면의 가장자리까지 확산되어 반도체 기판(110)의 측면 또는 후면의 가장자리에서 제1 도전형 영역(20)과 제2 도전형 영역(30)이 원하지 않게 단락될 수 있는데, 본 실시예에서는 반도체 기판(110)의 후면 가장자리에서 제1 도전형 영역(20)을 제거하여 이러한 문제를 원천적으로 방지할 수 있다. 그리고 반도체 기판(110)의 전면에 위치하는 제2 도전형 영역(30)은 반도체 기판(110)의 전면에서 전체적으로 형성할 수 있어, 제2 도전형 영역(30)의 면적을 최대화할 수 있다.
아이솔레이션부(I)는, 도 2에 도시한 바와 같이, 반도체 기판(110)의 후면 가장자리 전체를 따라 형성되어 폐쇄된 형상(closed shape)를 가질 수 있다. 그리고 아이솔레이션부(I)와 터널링층(22) 및 제1 도전형 영역(20)이 형성된 부분 사이에는 일정한 단차가 존재하게 된다.
일 예로, 제1 거리(D1)(즉, 아이솔레이션부(I)의 폭)이 1mm 이하일 수 있다. 제1 거리(D1)가 1mm를 초과하면, 제1 도전형 영역(20)의 면적이 작아져서 효율이 저하될 수 있다. 일 예로, 제1 거리(D1)가 1nm 내지 1mm 일 수 있다. 제1 거리(D1)가 1mm 미만이면, 아이솔레이션부(I)에 의한 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)의 크기 등에 따라 상술한 제1 거리(D1)가 다른 값을 가질 수도 있다.
제1 도전형 영역(20)은 반도체 기판(110)으로부터 멀어질수록 면적이 작아지는 형상을 가질 수 있다. 이때, 제1 도전형 영역(20)은 반도체 기판(110)으로부터 멀어질수록 면적이 작아지도록 측면이 반도체 기판(110)과 수직이 되지 않도록(일 예로, 대략적으로 경사지게) 형성될 수 있다. 일 예로, 제1 도전형 영역(20)은 반도체 기판(110)으로부터 멀어질수록 면적이 작아지면서 측면이 라운드지게 형성될 수 있다. 터널링층(22)의 측면은 제1 도전형 영역(20)의 측면과 연장되도록 위치할 수 있으며, 제1 도전형 영역(20)과 유사하게 라운드진 형상을 가질 수 있다. 이는 제1 도전형 영역(20)과 터널링층(22)을 제거하여 아이솔레이션부(I)를 형성하는 공정에서 습식 공정 등을 사용하였기 때문인데, 이에 대해서는 후술한다. 그러나 제1 도전형 영역(20) 및 터널링층(22)의 측면 형상 등은 이 외에도 다양한 형상을 가질 수도 있다.
그리고 반도체 기판(110)의 후면 쪽에 위치한 제1 절연막(즉, 제1 패시베이션막(24))은 터널링층(22) 및 제1 도전형 영역(20)이 있는 부분에서는 제1 도전형 영역(20) 위에 위치하고, 아이솔레이션부(I)에서는 반도체 기판(110)의 후면 위에 위치(좀더 구체적으로는, 접촉)한다. 즉, 제1 패시베이션막(24)은 반도체 기판(110)의 가장자리 부근에서 반도체 기판(110)의 후면에 접촉하여 형성되고, 이로부터 연장되어 터널링층(22) 및 제1 도전형 영역(20)의 측면들을 덮으면서 이들과 접촉하여 형성되고, 이로부터 연장되어 제1 도전형 영역(20)의 상부면을 덮으면서 이들과 접촉하여 형성된다.
본 실시예에서는 태양 전지(100)의 제조 공정 중에 반도체 기판(110)의 후면의 가장자리에 위치한 터널링층(22) 및 제1 도전형 영역(22)을 제거하여 아이솔레이션부(I)를 형성한다. 이에 따라 제1 패시베이션막(24)을 터널링층(22) 및 제2 도전형 영역(22)이 제거되어 노출된 반도체 기판(110)의 후면의 가장자리 부분(즉, 아이솔레이션부(I)에 대응하는 부분)을 덮도록 형성한다. 이에 의하여 아이솔레이션부(I)에 의하여 패시베이션 특성이 저하되는 것을 방지한다. 이때, 별도의 패시베이션막을 사용하지 않고 제1 패시베이션막(24)을 사용하여 태양 전지(100)의 구조 및 제조 공정이 복잡해지는 것을 방지할 수 있다.
그리고 제1 절연막인 제1 패시베이션막(24)은 반도체 기판(110)의 측면 위까지 연장되는 측면부(24a)를 포함할 수 있다. 제1 패시베이션막(24)의 측면부(24a)를 구비하면 제1 패시베이션막(24)이 반도체 기판(110)의 후면 쪽 위를 전체적으로 안정적으로 덮으면서 형성될 수 있다.
제2 절연막인 제2 패시베이션막(34) 및 반사 방지막(36)도 반도체 기판(110)의 측면 위까지 연장되는 측면부(34a, 36a)를 포함할 수 있다. 이때, 반도체 기판(110)의 측면에서 제2 절연막이 반도체 기판(110)에 더 가까이 위치하고, 제1 절연막이 제2 절연막 위에 위치할 수 있다. 좀더 구체적으로는, 제2 패시베이션막(34)의 측면부(34a)가 반도체 기판(110)의 측면에 접촉하고, 반사 방지막(36)의 측면부(36a)가 제2 패시베이션막(34)의 측면부(34a)에 접촉하고, 제1 패시베이션막(24)의 측면부(24a)가 반사 방지막(36)의 측면부(36a)에 접촉할 수 있다. 이에 의하면, 제1 패시베이션막(24)을 형성하는 공정에서 제2 도전형 영역(30)을 안정적으로 보호할 수 있도록 제2 절연막을 먼저 형성한 다음 제1 절연막을 형성하였기 때문인데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 측면에 측면부(24a, 34a, 36a) 중 적어도 하나가 구비되지 않거나 이들의 적층 순서가 달라질 수도 있다.
도 2를 참조하여 제1 전극(42)의 평면 형상을 상세하게 설명한 다음, 제2 전극(44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 제1 전극(42)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)은 핑거 전극들(42a)과 교차하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제1 절연막인 패시베이션막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 제1 패시베이션막(24)을 관통하여 형성되고, 버스바 전극(42b)이 제1 패시베이션막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다.
앞서 설명한 바와 같이 본 실시예에서는 반도체 기판(110)의 가장자리를 따라 터널링층(22) 및 제1 도전형 영역(20)이 형성되지 않는 형성되는 아이솔레이션부(I)가 형성된다. 이에 따라 제1 도전형 영역(20) 위에 형성되는 제1 전극(42)이 아이솔레이션부(I)에는 형성되지 않는다. 이에 따라 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(44b)의 단부는 반도체 기판(110)의 가장자리와 적어도 제1 거리(D1)만큼 이격되어 위치하게 된다.
제2 전극(44)은 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 각기 대응하는 핑거 전극 및 버스바 전극을 포함할 수 있다. 제2 전극(44)의 핑거 전극 및 버스바 전극에 대해서는 아이솔레이션부(I)에 대한 내용을 제외하고는 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 대한 내용이 그대로 적용될 수 있다. 그리고 제1 전극(42)에서 제1 절연막인 제1 패시베이션막(24)에 관련된 내용은 제2 전극(44)에서 제2 절연막인 제2 패시베이션막(34) 및 반사 방지막(36)에 그대로 적용될 수 있다. 이때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극 및 버스바 전극의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
상술한 바와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
이때, 반도체 기판(110)의 후면에 아이솔레이션부(I)를 형성하여 제1 도전형 영역(20)과 제2 도전형 영역(30)이 불필요하게 서로 연결되는 것을 효과적으로 방지할 수 있다. 그리고 터널링층(22) 및 제1 도전형 영역(20)이 제거되어 형성된 아이솔레이션부(I)가 위치하는 반도체 기판(110)의 표면은 제1 도전형 영역(20)을 덮는 제1 절연막(제1 패시베이션막(24))에 의하여 덮여서 패시베이션될 수 있다. 이에 의하여 간단한 구조에 의하여 아이솔레이션부(I)를 패시베이션하여 표면 재결합 등에 의한 문제를 최소화할 수 있다. 즉, 간단한 구조에 의하여 태양 전지(100)의 효율 및 신뢰성을 향상하고 불량률을 낮출 수 있다.
이러한 태양 전지(100)의 제조 방법을 도 4a 내지 도 4j를 참조하여 상세하게 설명한다. 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 내용에 대해서만 상세하게 설명한다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4a에 도시한 바와 같이, 반도체 기판(110)의 전면 및 후면에 텍스쳐링 공정을 수행하여 요철을 형성한다. 반도체 기판(110)의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다.
간략한 도시를 위하여 도면에서는 반도체 기판(110)의 측면에는 텍스쳐링에 의한 요철이 구비되지 않은 것으로 도시하였다. 또한, 반도체 기판(110)의 두께가 매우 작은 편이므로 텍스쳐링에 의한 요철이 명확하게 인식되기 어려울 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 측면에도 텍스쳐링에 의한 요철이 구비될 수 있다. 그리고 반도체 기판(110)의 텍스쳐링은 이후의 공정 중에 수행할 수도 있다.
도 4b에 도시한 바와 같이, 반도체 기판(110)의 양면 각각에 전체적으로 터널링층(22)을 형성한다. 이때, 터널링층(22)은 반도체 기판(110)의 측면에도 전체적으로 형성될 수 있다.
여기서, 터널링층(22)은, 일례로, 열적 산화, 화학적 산화, 증착(일 예로, 상압 화학 기상 증착법(APCVD), 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 추가적으로 얇은 두께로 터널링층(22)을 형성한 후에 로(furnace) 내에서의 후속 열처리 등에 의하여 터널링층(22)의 두께 또는 밀도를 증가시킬 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(22)이 형성될 수 있다. 여기서, 터널링층(22)이 실리콘 산화물층으로 이루어질 수 있다.
일 예로, 본 실시예에서 터널링층(22)은 상온보다 높은 온도 및 상압보다 작은 압력에서 원료 기체를 포함하는 기체 분위기에서 형성될 수 있다. 본 실시예에서는 원료 기체가 산소 기체를 포함하여 터널링층(22)이 산화물층으로 구성될 수 있다. 좀더 구체적으로는, 높은 온도에서 터널링층(22)이 산소와 반도체 기판(110)의 반도체 물질(예를 들어, 실리콘)이 반응하여 형성되는 열적 산화물(thermal oxide material)(예를 들어, 열적 실리콘 산화물)층으로 구성될 수 있다. .
이때, 본 실시예에서는 원료 기체가 터널링층(22)을 구성하는 모든 원료 물질을 포함하지 않으며, 터널링층(22)을 구성하는 산화물 중에 산소 기체만을 포함하며 다른 원료 물질을 포함하지 않는다. 예를 들어, 터널링층(22)이 실리콘 산화물을 포함할 때, 원료 기체로 산소 기체만을 구비할 뿐 다른 원료 물질인 실리콘을 포함하는 기체를 포함하지 않는다. 이에 따라 산소 기체의 산소가 반도체 기판(110)의 내부로 확산하여 반도체 물질과 반응하는 열적 산화 공정에 의하여 터널링층(22)이 형성된다. 이와 달리, 증착 공정 등에서는 산소를 포함하는 산소 기체와 함께 실리콘을 포함하는 실란(SiH4) 기체를 원료 기체로 함께 공급한다. 그러면, 열 분해에 의하여 산소 기체에서 분리된 산소와 실란 기체에서 분리된 실리콘이 화학적으로 반응하여 실리콘 산화물을 형성하게 된다. 터널링층(22)을 형성할 때 기체 분위기는 원료 기체인 산소 기체 외에도 다양한 기체를 포함할 수 있다.
그리고 터널링층(22)을 형성할 때의 압력을 상압보다 낮게 하여, 상대적으로 높은 온도(일 예로, 600℃ 이상)에 의한 열적 산화 공정으로 터널링층(22)을 형성하더라도 낮은 압력에 의하여 터널링층(22)의 성장 속도를 낮게 유지할 수 있다. 이에 의하여 터널링층(22)의 두께를 크게 줄일 수 있다. 일 예로, 터널링층(22) 형성 시 온도를 600℃ 내지 800℃로 하고 압력을 600 Torr 이하로 하여 터널링층(22)의 두께를 효과적으로 제어할 수 있다.
이와 같이 본 실시예에서는 터널링층(22)을 형성할 때 온도와 압력을 함께 제어하여야 하므로 압력 조절이 불가능한 종래의 로(furnace)에서 본 실시예의 터널링층(22)을 형성할 수 없고, 온도 및 압력 조절이 모두 가능한 장비 내에서 터널링층(22)을 형성하여야 한다. 이에 따라 본 실시예에서는 터널링층(22)은 증착 장비 등의 내부에서 열적 산화 공정에 의하여 형성될 수 있다. 이때, 낮은 압력을 구현하여야 하므로 터널링층(22)이 저압 화학 기상 증착 장비(low pressure chemical vapor deposition apparatus) 내에서 형성될 수 있다.
터널링층(22) 위에 형성되는 반도체층(도 4c의 참조부호 30)이 증착 장비에 의하여 형성되므로 터널링층(22)을 증착 장비에서 형성하게 되면, 터널링층(22)과 진성 반도체층(200)을 동일한 증착 장비(좀더 구체적으로는, 저압 화학 기상 증착 장비) 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 이와 같이 터널링층(22)과 진성 반도체층(200)을 인-시츄 공정에 의하여 형성하게 되면, 제조 공정을 크게 단순화할 수 있어 제조 비용, 제조 시간 등을 크게 절감할 수 있다.
증착 장비 내의 온도는 긴 시간 동안 열을 가하거나 열을 식히는 것에 의하여 조절되며 온도를 안정화하는 데 시간이 많이 소요되는 반면, 기체 분위기 및 압력은 증착 장비 내로 공급되는 기체의 종류, 양 등에 의하여 조절될 수 있다. 따라서, 기체 분위기 및 압력은 온도보다 쉽게 제어될 수 있다.
이를 고려하여 본 실시예에서는 터널링층(22)의 형성 온도와 진성 반도체층(200)의 증착 공정의 온도 차이가 200℃ 이내(즉, 0℃ 내지 200℃)가 되도록 할 수 있다. 좀더 구체적으로는, 터널링층(22)의 형성 온도와 진성 반도체층(200)의 증착 공정의 온도 차이를 100℃ 이내(즉, 00℃ 내지 100℃)가 되도록 할 수 있다. 이는 터널링층(22)을 저압에서 형성하므로 터널링층(22)의 형성 온도를 상대적으로 높일 수 있어서 진성 반도체층(200)의 증착 공정과의 온도 차이를 줄일 수 있기 때문이다. 이와 같이 상대적으로 조절이 힘든 온도를 큰 변화 없이 유지할 수 있어 터널링층(22)과 진성 반도체층(200)을 연속적으로 형성하는 인-시츄 공정의 효율을 좀더 향상할 수 있다. 반면, 진성 반도체층(200)의 증착 공정의 기체 분위기는 터널링층(22)의 형성 시의 기체 분위기와 다르고, 진성 반도체층(200)의 증착 공정의 압력은 터널링층(22)의 형성 시의 압력과 같거나 이와 다를 수 있다. 이에 대해서는 추후에 진성 반도체층(200)의 증착 공정을 설명하면서 좀더 상세하게 설명한다.
도 4c에 도시한 바와 같이, 반도체 기판(110)의 양측 각각에서 터널링층(22) 위에 전체적으로 진성 반도체층(200)을 형성한다. 이때, 진성 반도체층(200)은 반도체 기판(110)의 측면 위에 위치한 터널링층(22) 위에도 전체적으로 형성될 수 있다. 이와 같이 진성 반도체층(200)이 양면에 위치하면 제1 도전형 영역(20)을 도핑하는 공정에서 반도체 기판(110)의 전면의 도핑, 손상 등을 효과적으로 방지할 수 있다.
본 실시예에서 진성 반도체층(200)은 화학 기상 증착에 의하여 형성될 수 있고, 좀더 구체적으로는 저압 화학 기상 증착에 의하여 형성될 수 있다. 이에 따라 앞서 설명한 바와 같이 진성 반도체층(200)이 터널링층(22)과 인-시츄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(22) 및 진성 반도체층(200)에 인-시츄 공정이 적용되지 않을 수도 있다.
진성 반도체층(200)의 증착 공정에 사용되는 기체는 진성 반도체층(200)을 구성하는 반도체 물질을 포함하는 기체(예를 들어, 실란 기체)를 포함할 수 있다. 본 실시예에서는 진성을 가지도록 진성 반도체층(200)을 증착하므로 기체 분위기가 반도체 물질을 포함하는 기체만으로 구성될 수 있다. 이에 의하여 공급 기체를 단순화할 수 있고, 형성되는 진성 반도체층(200)의 순도를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 진성 반도체층(200)의 증착 공정을 촉진하거나, 진성 반도체층(200)의 특성을 향상하기 위한 별도의 기체 등을 더 사용될 수 있다. 그리고 진성 반도체층(200)의 증착 공정에서는 반도체 물질을 포함하는 기체 외에도 산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
진성 반도체층(200)의 증착 온도는 터널링층(22)의 형성 시의 온도와 동일하거나 이보다 작을 수 있다. 특히, 진성 반도체층(200)의 증착 온도를 터널링층(22) 형성 시의 온도보다 작게 하면, 광전 변환에 직접적으로 관여하는 진성 반도체층(200)의 특성을 균일하게 할 수 있다. 또는, 진성 반도체층(200)의 증착 온도는 500℃ 내지 700℃일 수 있다. 이는 반도체 기판(110)과 다른 결정 구조를 가지는 진성 반도체층(200)을 증착하기에 적합한 온도로 한정된 것이다. 앞서 설명한 바와 같이, 터널링층(22)의 온도를 진성 반도체층(200)의 증착 온도와 동일 또는 유사하게 하였으므로, 온도를 조절하기 위한 시간, 온도를 안정화하기 위한 시간 등이 필요하지 않아 공정을 단순화할 수 있다.
그리고 진성 반도체층(200)의 증착 압력은 상압보다 낮은 압력, 일 예로, 600 Torr 이하(일 예로, 1 Torr 내지 600 Torr)일 수 있다. 증착 압력을 1 Torr 미만으로 유지하는 것은 공정 상 한계가 있을 수 있고 진성 반도체층(200)의 공정 시간이 크게 길어져서 실제 양산에 적용되기 어려울 수 있다. 증착 압력이 600 Torr를 초과하면, 진성 반도체층(200)의 균일도가 저하될 수 있다. 또는, 진성 반도체층(200)의 증착 압력은 터널링층(22)의 형성 시 압력과 같거나 이보다 작을 수 있다. 특히, 진성 반도체층(200)의 증착 압력을 터널링층(22) 형성 시의 압력보다 작게 하면, 광전 변환에 직접적으로 관여하는 진성 반도체층(200)의 특성을 균일하게 할 수 있다.
이를 좀더 상세하게 설명한다. 반도체 물질(예를 들어, 실리콘)을 포함하는 기체가 열분해되어 반도체 물질이 터널링층(22) 위에 증착되는 것에 의하여 진성 반도체층(200)이 형성된다. 그런데, 증착 속도를 증가시키기 위하여 온도 및/또는 압력을 증가시키게 되면 진성 반도체층(200) 내부에서 결정성의 산포가 커지게 된다. 진성 반도체층(200)의 결정성은 캐리어의 이동 속도 등에 관여하게 되므로, 진성 반도체층(200)의 결정성의 산포가 커지면 진성 반도체층(200)의 특성이 불균해질 수 있다. 반면, 터널링층(22)은 아주 얇은 두께로 형성되며 결정성이 터널링층(22)의 특성에 큰 영향을 미치지 않는다. 이를 고려하여, 진성 반도체층(200)이 터널링층(22)보다 두꺼운 두께로 형성되어야 함에도 불구하고 진성 반도체층(200)의 증착 온도 및/또는 압력을 터널링층(22)의 형성 시보다 낮게 하여 진성 반도체층(200)의 특성을 향상하는 것이다.
그러나 본 발명이 이에 한정되는 것은 아니며 진성 반도체층(200)의 기체 분위기, 온도, 압력 등은 다양하게 변화될 수 있다.
이와 같이 진성 반도체층(200)은 터널링층(22)의 형성 후에 공급되는 기체의 종류를 변경하고 공급되는 기체의 양을 조절하는 것에 의하여 형성될 수 있다. 예를 들어, 터널링층(22)의 형성이 완료된 후에 터널링층(22)의 형성 시에 사용되었던 기체(예를 들어, 산소 기체, 질소 기체, 염소 기체 등)을 펌핑(pumping) 및 퍼지(purge)에 의하여 제거한 후에, 진성 반도체층(200)을 형성하기 위한 기체(예를 들어, 반도체 물질을 포함하는 기체 등)를 주입하는 것에 의하여 진성 반도체층(200)을 형성할 수 있다.)
이에 따라 터널링층(22) 및 진성 반도체층(200)의 형성 공정을 단순화할 수 있다. 또한, 종래와 같이 터널링층을 형성한 다음 터널링층이 형성된 반도체 기판을 장비 외부로 꺼내게 되면, 터널링층이 불순물에 오염되거나 추가적인 산화에 의하여 터널링층의 두께가 두꺼워지는 문제가 있었다. 본 실시예에서는 터널링층(22)을 형성한 장비 내에서 진성 반도체층(200)을 연속하여 형성하므로 터널링층(22)이 진성 반도체층(200) 형성 전에 외부로 노출되지 않는다. 따라서 터널링층(22)이 진성 반도체층(200) 형성 전에 외부로 노출되어 발생할 수 있는 문제를 방지할 수 있다.
참고로, 플라스마 화학 기상 증착(PECVD)을 사용하는 경우에는 진성 반도체층(200)을 형성한 후에 다결정 구조를 가지게 하기 위하여 별도의 결정화 어닐링 공정을 수행하여야 한다. 이에 따라 구조가 복잡해지고 성능 또한 낮을 수 있다. 또한, 플라스마 화학 기상 증착은 단면 공정으로 반도체 기판(110)의 양측 각각에 전체적으로 진성 반도체층(200)을 형성하기 어려울 수 있다.
이어서, 도 4d에 도시한 바와 같이, 적어도 반도체 기판(110)의 후면 쪽에 위치한 진성 반도체층(200)을 제1 도전형 도펀트로 도핑하여 제1 도전형 영역(20a)을 형성한다. 이때, 본 실시예에서는 열 확산법에 의하여 제1 도전형 도펀트를 도핑할 수 있다. 열 확산법이 터널링층(22)의 특성 저하를 최소화하면서 도핑이 가능하기 때문이다. 반면, 이온 주입법 등은 이온 주입 후에 고온에서 이루어지는 활성화 열처리에 의하여 터널링층(22)의 특성이 저하될 수 있다.
일 예로, 도 4d에 도시한 바와 같이, 제1 도전형 도펀트를 포함하는 기체 분위기에서 열처리하는 것에 의하여 전체적으로 제1 도전형 영역(20a)을 형성할 수 있다. 제1 도전형 영역(20a)이 n형을 가질 경우에는 POCl3를 포함하는 기체 분위기에서 열처리할 수 있다. 또는, 제1 도전형 영역(20a)이 p형을 가질 경우에는 BBr3를 포함하는 기체 분위기에서 열처리할 수 있다.
이와 같이 제1 도전형 도펀트를 포함하는 기체를 사용하여 제1 도전형 영역(20a)을 형성하는 공정을 단순화할 수 있다. 다만, 이러한 공정에 의하여 반도체 기판(110)의 후면 쪽과 함께 반도체 기판(110)의 전면 및 측면 쪽에서도 도핑이 이루어진다. 본 실시예에서는 반도체 기판(110)의 전면 및 측면 쪽에 후속 공정에서 제거될 진성 반도체층(200)의 부분이 존재하므로, 반도체 기판(110)의 전면 및 측면이 불필요하게 제1 도전형 도펀트로 도핑되는 것을 원천적으로 방지할 수 있다.
다른 예로, 도 5에 도시한 바와 같이, 적어도 반도체 기판(110)의 후면 쪽에 위치한 진성 반도체층(200) 위에 제1 도전형 도펀트를 포함하는 제1 도핑층(210)을 형성하고, 열처리에 의하여 제1 도핑층(210) 내에 포함된 제1 도전형 도펀트를 확산시켜 제1 도전형 영역(20a)을 형성할 수 있다. 일 예로, 제1 도핑층(210)은 인 실리케이트 유리(phosphorus silicate glass, PSG), 보론 실리케이트 유리(boron silicate glass, BSG) 등을 포함할 수 있다. 이러한 제1 도핑층(210)은 증착 등에 의하여 쉽게 형성할 수 있다.
일 예로, 제1 도핑층(210)은 상압 화학 기상 증착 등에 의하여 형성되어 반도체 기판(110)의 후면 및/또는 측면 쪽에 형성되고 전면에는 형성되지 않는다. 이에 따라 제1 도전형 영역(20a)이 반도체 기판(110)의 후면 및/또는 측면 쪽에만 형성되고 전면에는 진성 반도체층(200)이 그대로 잔존할 수 있다.
이어서, 도 4e에 도시한 바와 같이, 반도체 기판(110)의 후면 쪽에 위치한 제1 도전형 영역(20a) 위에 아이솔레이션부(도 4f의 참조부호 I, 이하 동일) 이외에서 잔존하여야 할 제1 도전형 영역(도 4f의 참조부호 20, 이하 동일)에 대응하도록 마스크층(202)을 형성한다. 좀더 구체적으로, 마스크층(202)의 면적은 반도체 기판(110)의 면적보다 작을 수 있다. 이에 의하여 원하지 않는 제1 도전형 영역(20a)의 부분을 제거하여 아이솔레이션부(I) 이외에서 잔존하는 제1 도전형 영역(도 4f의 참조부호 20, 이하 동일)이 반도체 기판(110)보다 작은 면적을 가지도록 할 수 있다.
일 예로, 마스크층(202)은 반도체 기판(110)의 각 측면(또는 가장자리)로부터 일정한 제2 거리(D2)만큼 이격될 수 있다. 마스크층(202)이 반도체 기판(110)과 동일하거나 이보다 큰 면적을 가지면 반도체 기판(110)의 후면에서 반도체 기판(110)의 측면에 인접하여 위치한 제1 도전형 영역(20a)의 부분을 효과적으로 제거하기 어려울 수 있다. 제2 거리(D2)는 제1 도전형 영역(20)이 반도체 기판(110)의 후면 가장자리로부터 이격된 제1 거리(D1)가 원하는 값을 가질 수 있도록 제어될 수 있다. 일 예로, 제1 거리(D1)가 1mm 이하(일 예로, 1nm 내지 1mm)의 값을 가질 수 있도록 제2 거리(D2)가 1mm 이하(일 예로, 1nm 내지 1mm)의 값을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 거리(D2)가 이와 다른 값을 가질 수도 있다.
마스크층(202)은 반도체 물질을 포함하는 제1 도전형 영역(20a)을 제거하는 공정에서 제거되지 않는 물질을 포함할 수 있다. 예를 들어, 제1 도전형 영역(20a)을 제거하는 공정에서 사용되는 식각 용액에 식각되지 않는 마스크층(202)은 산화물, 질화물, 수지 등을 포함할 수 있다. 일 예로, 마스크층(202)이 실리콘 질화물층으로 구성되어 단순한 공정으로 마스크층(202)을 형성할 수 있다.
이어서, 도 4f에 도시한 바와 같이, 마스크층(202)에 의하여 덮여지지 않은 제1 도전형 영역(20) 및 터널링층(22)의 부분을 제거하여 아이솔레이션부(I)를 형성한다. 일 예로, 제1 도전형 영역(20) 및 터널링층(22)은 알칼리 용액(일 예로, KOH 용액)을 이용한 습식 식각에 의하여 제거될 수 있다. 습식 식각에 의하면 간단하고 쉬운 공정에 의하여 반도체 기판(110)의 전면, 측면 및 후면의 아이솔레이션부(I)에 위치한 제1 도전형 영역(20) 및 터널링층(22)을 제거할 수 있다. 알칼리 용액에 의하여 제1 도전형 영역(20)을 선택적으로 쉽게 제거할 수 있으며, 비록 산화물이지만 매우 작은 두께를 가지는 터널링층(22)도 쉽게 제1 도전형 영역(20)이 제거될 때 함께 제거될 수 있다. 이에 의하여 반도체 기판(110)보다 작은 면적을 가지며 반도체 기판(110)의 후면 가장자리로부터 제1 거리(D1)만큼 떨어진 제1 도전형 영역(20) 및 터널링층(22)을 형성할 수 있다.
습식 식각에 의하여 제1 도전형 영역(20) 및 터널링층(22)이 반도체 기판(110)으로부터 멀어지면서 면적이 작아지는 형상을 가질 수 있고, 측면이 라운드지게 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 도전형 영역(20) 및 터널링층(22)의 일부가 반응성 이온 식각, 건식 식각 등의 다양한 방법에 의하여 제거될 수 있고, 제1 도전형 영역(20) 및 터널링층(22)의 형상이 다른 형상을 가질 수 있다.
아이솔레이션부(I)를 형성하도록 제1 도전형 영역(20) 및 터널링층(22)의 일부를 제거한 후에 이후에 마스크층(202)을 제거할 수 있다. 마스크층(202)은 물질에 따라 다양한 방법에 의하여 제거될 수 있다. 일 예로, 마스크층(202)이 산화물, 질화물 등을 포함할 때에는 희석된 불산을 사용한 공정에 의하여 제거될 수 있다. 마스크층(202)은 별도의 공정에 의하여 제거될 수도 있고, 희석된 불산을 포함하는 용액을 포함하는 세정 공정에 의하여 자연스럽게 제거될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 마스크층(202)의 제거 방법으로 알려진 다양한 방법이 사용될 수 있다.
이어서, 도 4g에 도시한 바와 같이, 반도체 기판(110)의 전면 쪽에 제2 도전형 영역(30)을 형성한다. 제2 도전형 영역(30)은 제2 도전형 도펀트를 반도체 기판(110)에 도핑하여 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성될 수 있다.
제2 도전형 영역(30)은 알려진 다양한 방법에 의하여 형성될 수 있다. 예를 들어, 제2 도전형 영역(30)이 열 확산법에 의하여 형성될 수 있다. 열 확산법이 터널링층(22)의 특성 저하를 최소화하면서 도핑이 가능하기 때문이다. 반면, 이온 주입법 등은 이온 주입 후에 고온에서 이루어지는 활성화 열처리에 의하여 터널링층(22)의 특성이 저하될 수 있다.
일 예로, 도 4g에 도시한 바와 같이, 반도체 기판(110)의 측면 및 후면에 캡핑막(204)을 형성하고 제2 도전형 도펀트를 포함하는 가스 분위기에서 열처리하는 것에 의하여 반도체 기판(110)의 전면에 제2 도전형 영역(30)을 형성할 수 있다. 제2 도전형 영역(30)이 p형을 가질 경우에는 BBr3를 포함하는 기체 분위기에서 열처리할 수 있다. 또는, 제2 도전형 영역(30)이 n형을 가질 경우에는 POCl3를 포함하는 기체 분위기에서 열처리할 수 있다. 제2 도전형 영역(30)이 형성된 후에는 캡핑막(204)을 제거할 수 있다. 캡핑막(204)은 제2 도전형 도펀트의 도핑을 막을 수 있는 다양한 막이 사용될 수 있으며, 물질에 따른 제거 방법에 의하여 제거될 수 있다.
다른 예로, 도 6에 도시한 바와 같이, 반도체 기판(110)의 전면 위에 제2 도전형 도펀트를 포함하는 제2 도핑층(310)을 형성하고, 열처리에 의하여 제2 도핑층(310) 내에 포함된 제2 도전형 도펀트를 반도체 기판(110)의 내부로 확산시켜 제2 도전형 영역(30)을 형성할 수 있다. 일 예로, 제2 도핑층(310)은 보론 실리케이트 유리(boron silicate glass, BSG), 인 실리케이트 유리(phosphorus silicate glass, PSG) 등을 포함할 수 있다. 이러한 제2 도핑층(310)은 증착 등에 의하여 쉽게 형성할 수 있다. 일 예로, 제2 도핑층(310)은 상압 화학 기상 증착 등에 의하여 형성되어 반도체 기판(110)의 후면에는 형성되지 않는다.
이어서, 도 4h에 도시한 바와 같이, 반도체 기판(110)의 전면 쪽에 제2 절연막을 형성한다. 예를 들어, 반도체 기판(110)의 전면 쪽에서 제2 도전형 영역(30) 위에 제2 패시베이션막(34) 및 반사 방지막(36)을 형성한다. 이때, 반도체 기판(110)의 측면에도 절연층(즉, 제2 패시베이션막(34) 및 반사 방지막(36))이 함께 형성될 수 있다. 예를 들어, 반도체 기판(110)의 전면 쪽에 위치한 절연막 중 적어도 일부(일 예로, 제2 패시베이션막(34))이 제2 도전형 영역(30)에 접촉할 수 있다.
제2 패시베이션막(34) 또는 반사 방지막(36)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 제2 패시베이션막(34) 또는 반사 방지막(36)의 형성 시에 플라스마 유도 화학 기상 증착(PECVD)과 같은 단면 증착을 사용하면 전면 및/또는 측면에만 제2 패시베이션막(34) 또는 반사 방지막(36)을 형성할 수 있다. 따라서 제2 패시베이션막(34) 또는 반사 방지막(36)을 위한 별도의 패터닝 공정을 구비하지 않아도 된다.
이어서, 도 4i에 도시한 바와 같이, 반도체 기판(110)의 후면 쪽에 제1 절연막을 형성한다. 예를 들어, 반도체 기판(110)의 후면 쪽에서 제1 도전형 영역(20) 및 반도체 기판(110)의 후면 위에 제1 패시베이션막(24)을 형성한다. 이때, 반도체 기판(110)의 측면 쪽에도 절연층(즉, 제1 패시베이션막(24))이 함께 형성될 수 있다.
좀더 구체적으로, 제1 패시베이션막(24)은 제1 도전형 영역(20)의 위, 제1 도전형 영역(20) 및 터널링층(22)의 측면 위, 반도체 기판(110)의 후면 위, 그리고 반도체 기판(110)의 측면 위에 연속적으로 연장되어 형성될 수 있다. 이때, 제1 패시베이션막(24)은 제1 도전형 영역(20)의 위, 제1 도전형 영역(20) 및 터널링층(22)의 측면 위, 그리고 반도체 기판(110)의 후면 위에 접촉할 수 있다. 이에 의하여 아이솔레이션부(I)에 의한 에지 아이솔레이션이 이루어진 후에 별도의 공정 없이 제1 패시베이션막(24)을 형성하면서 아이솔레이션부(I)를 함께 패시베이션할 수 있다.
일 예로, 제1 패시베이션막(24)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 제1 패시베이션막(24) 또는 반사 방지막(36)의 형성 시에 플라스마 유도 화학 기상 증착(PECVD)과 같은 단면 증착을 사용하면 후면 및/또는 측면에만 제1 패시베이션막(24)을 형성할 수 있다. 따라서 제1 패시베이션막(24)을 위한 별도의 패터닝 공정을 구비하지 않아도 된다.
본 실시예에서는 반도체 기판(110)의 전면 쪽은 덮는 제2 절연막을 먼저 형성한 후에 반도체 기판(110)의 후면 쪽을 덮는 제1 절연막을 형성하는 것을 예시하였다. 이에 의하면 제1 절연막을 형성하는 공정 중에 제1 도전형 영역(20)의 특성이 저하되거나 손상되는 것을 방지할 수 있다. 특히, 제1 도전형 영역(20)이 에미터 영역일 때에는 제1 도전형 영역(20)의 특성이 매우 중요할 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 본 실시예에서는 반도체 기판(110)의 후면 쪽을 덮는 제1 절연막을 먼저 형성한 후에 반도체 기판(110)의 전면 쪽을 덮는 제2 절연막을 형성할 수도 있다. 이 경우에는 이에 따라 반도체 기판(110)의 측면에 반도체 기판(110)의 후면 쪽을 덮는 제1 절연막이 위치(일 예로, 접촉)하고, 이 위에 반도체 기판(110)의 전면 쪽을 덮는 제2 절연막이 위치(일 예로, 접촉)할 수 있다.
이어서, 도 4j에 도시한 바와 같이, 제1 및 제2 도전형 영역(20, 30)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 패터닝 공정에 의하여 제1 및 제2 절연막에 제1 및 제2 개구부(102, 104)를 형성하고, 그 이후에 제1 및 제2 개구부(102, 104) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 및 제2 개구부(102, 104)는 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다.
다른 예로, 제1 및 제2 전극 형성용 페이스트를 제1 및 제2 절연막에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 자연스럽게 제1 및 제2 개구부(102, 104)가 형성되므로, 별도로 제1 및 제2 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.
이에 따르면 단순한 공정에 의하여 아이솔레이션부(I)를 형성할 수 있으며 아이솔레이션부(I)를 제1 절연막인 제1 패시베이션막(24)에 의하여 패시베이션하여 표면 재결합에 의한 문제를 방지할 수 있다. 이에 의하여 간단한 공정에 의하여 태양 전지(100)의 불량률을 낮춰 생산성을 향상할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
22: 터널링층
20: 제1 도전형 영역
30: 제2 도전형 영역
24: 제1 패시베이셔막
34: 제2 패시베이션막
36: 반사 방지막
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판의 일면 위에 위치하는 터널링층;
    상기 터널링층 위에 위치하는 제1 도전형 영역;
    상기 제1 도전형 영역 위에서 상기 제1 도전형 영역을 패시베이션하는 제1 절연막;
    상기 반도체 기판의 타면 쪽에 위치하며 도핑 영역으로 구성되는 제2 도전형 영역;
    상기 제1 도전형 영역에 연결되는 제1 전극; 및
    상기 제2 도전형 영역에 연결되는 제2 전극
    을 포함하고,
    상기 반도체 기판의 일면의 가장자리 부분에 상기 터널링층 및 상기 제1 도전형 영역이 위치하지 않는 아이솔레이션부가 위치하고,
    상기 제1 절연막이 상기 아이솔레이션부가 위치하는 상기 반도체 기판의 일면 위를 덮고, 상기 제1 절연막이 상기 제1 도전형 영역의 측면을 덮는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 절연막이 상기 아이솔레이션부가 위치하는 상기 반도체 기판의 일면에 접촉하는 태양 전지.
  3. 제1항에 있어서,
    상기 아이솔레이션부의 폭이 1mm 이하인 태양 전지.
  4. 제3항에 있어서,
    상기 아이솔레이션부의 폭이 1nm 내지 1mm 이하인 태양 전지.
  5. 제1항에 있어서,
    상기 반도체 기판으로부터 멀어질수록 상기 제1 도전형 영역의 면적이 작아지는 태양 전지.
  6. 제1항에 있어서,
    상기 제1 도전형 영역의 측면이 라운드진 형상을 가지는 태양 전지.
  7. 제1항에 있어서,
    상기 제1 절연막은 상기 반도체 기판의 측면 위까지 연장되는 측면부를 포함하는 태양 전지.
  8. 제7항에 있어서,
    상기 제2 도전형 영역 위에 위치하는 제2 절연막을 더 포함하고,
    상기 제2 절연막이 상기 반도체 기판의 측면 위에 형성되는 측면부를 포함하고,
    상기 반도체 기판의 측면 위에서 상기 제1 절연막의 측면부가 상기 제2 절연막의 측면부 위에 위치하는 태양 전지.
  9. 반도체 기판의 일면 및 타면 위에 각기 터널링층을 형성하는 단계;
    상기 반도체 기판의 양측에서 각기 상기 터널링층 위에 진성 반도체층을 형성하는 단계;
    적어도 상기 반도체 기판의 일측에 위치하는 상기 진성 반도체층의 부분에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계;
    상기 터널링층, 상기 진성 반도체층 및 상기 제1 도전형 영역 중 적어도 상기 터널링층을 전체적으로 제거하는 단계;
    상기 반도체 기판의 타측에 제2 도전형 도펀트를 도핑하여 도핑 영역으로 구성되는 제2 도전형 영역을 형성하는 단계;
    상기 제1 도전형 영역을 덮는 제1 절연막을 형성하는 단계; 및
    상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계
    를 포함하고,
    상기 제거하는 단계에서 상기 반도체 기판의 일측에 위치한 상기 터널링층 및 상기 제1 도전형 영역의 가장자리 부분을 함께 제거하여 아이솔레이션부를 형성하고,
    상기 제1 절연막이 상기 아이솔레이션부가 위치하는 상기 반도체 기판의 일측 위를 덮고, 상기 제1 절연막이 상기 제1 도전형 영역의 측면을 덮는 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 절연막이 상기 아이솔레이션부가 위치하는 상기 반도체 기판의 일측에 접촉하는 태양 전지의 제조 방법.
  11. 제9항에 있어서,
    상기 아이솔레이션부의 폭이 1mm 이하인 태양 전지의 제조 방법.
  12. 제10항에 있어서,
    상기 아이솔레이션부의 폭이 1nm 내지 1mm 이하인 태양 전지의 제조 방법.
  13. 제9항에 있어서,
    상기 제거하는 단계는,
    상기 반도체 기판의 타측에서 상기 제1 도전형 영역 위에 상기 반도체 기판보다 작은 면적을 가지는 마스크층을 형성하는 단계;
    상기 마스크층이 형성되지 않은 부분에 위치한 상기 제1 도전형 영역 및 상기 터널링층을 식각하는 단계; 및
    상기 마스크층을 제거하는 단계
    를 포함하는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 기판의 후면 가장자리와 상기 마스크층의 가장자리 사이의 거리가 1mm 이하인 태양 전지의 제조 방법.
  15. 제9항에 있어서,
    상기 제거하는 단계가 반응성 이온 식각(reactive ion etching, RIE) 또는 습식 식각에 의하여 수행되는 태양 전지의 제조 방법.
  16. 제9항에 있어서,
    상기 반도체 기판으로부터 멀어질수록 상기 제1 도전형 영역의 면적이 작아지는 태양 전지의 제조 방법.
  17. 제9항에 있어서,
    상기 제1 도전형 영역의 측면이 라운드진 형상을 가지는 태양 전지의 제조 방법.
  18. 제9항에 있어서,
    상기 제2 도전형 영역을 형성하는 단계와 상기 제1 절연막을 형성하는 단계 사이에, 상기 제2 도전형 영역을 덮는 제2 절연막을 형성하는 단계를 더 포함하고,
    상기 반도체 기판의 측면 위에 상기 제2 절연막이 위치하고 상기 제2 절연막 위에 상기 제1 절연막이 위치하는 태양 전지의 제조 방법.
  19. 제9항에 있어서,
    상기 제1 도전형 영역을 형성하는 단계 또는 상기 제2 도전형 영역을 형성하는 단계는 열 확산법을 이용하는 태양 전지의 제조 방법.
  20. 제9항에 있어서,
    상기 터널링층 또는 상기 진성 반도체층은 저압 화학 기상 증착 장비에서 형성되는 태양 전지의 제조 방법.

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