KR102660300B1 - 태양 전지 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지 제조 방법은 베이스 영역을 포함하는 단결정 실리콘 재질의 반도체 기판의 후면 위에 제1 도펀트를 함유한 다결정 실리콘층을 형성하는 다결정층 형성 단계; 반도체 기판의 전면을 텍스쳐링하는 동시에 전면에 형성된 다결정층을 제거하는 전면 텍스쳐링 단계; 반도체 기판의 전면에 제2 도펀트를 확산하여 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계; 반도체 기판의 후면에 형성된 다결정 실리콘층 위에 제1 패시베이션막을 형성하는 단계; 반도체 기판의 전면에 제2 도전형 영역 위에 제2 패시베이션막을 형성하는 단계; 및 제1 패시베이션막을 관통하여 다결정층에 연결되는 제1 전극을 형성하고, 제2 패시베이션막을 관통하여 확산 영역에 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
본 발명의 일례에 따른 태양 전지 제조 방법은 베이스 영역을 포함하는 단결정 실리콘 재질의 반도체 기판의 후면 위에 제1 도펀트를 함유한 다결정 실리콘층을 형성하는 다결정층 형성 단계; 반도체 기판의 전면을 텍스쳐링하는 동시에 전면에 형성된 다결정층을 제거하는 전면 텍스쳐링 단계; 반도체 기판의 전면에 제2 도펀트를 확산하여 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계; 반도체 기판의 후면에 형성된 다결정 실리콘층 위에 제1 패시베이션막을 형성하는 단계; 반도체 기판의 전면에 제2 도전형 영역 위에 제2 패시베이션막을 형성하는 단계; 및 제1 패시베이션막을 관통하여 다결정층에 연결되는 제1 전극을 형성하고, 제2 패시베이션막을 관통하여 확산 영역에 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
Description
본 발명은 태양 전지 제조 방법에 관한 것이다. 보다 구체적으로 본 발명은 태양 전지 제조 공정 중 반도체 기판의 전면을 텍스쳐링 하는 공정 중에 제1 도전형 영역과 제2 도전형 영역 사이가 아이솔레이션 되도록 하여, 태양 전지의 제조 공정을 보다 간소화시키는 태양 전지 제조 방법에 관한 것이다.
태양 전지는 n형 반도체 영역과 p형 반도체 영역을 구비하고, n형 반도체 영역과 p형 반도체 영역으로 각 도전형에 맞는 캐리어가 이동하면서 전력을 생산할 수 있다.
따라서, n형 반도체 영역과 p형 반도체 영역은 서로 아이솔레이션(isolation)될 필요가 있고, n형 반도체 영역과 p형 반도체 영역이 서로 단락(Shunt)되는 경우, 태양 전지의 발전 효율이 현저히 감소할 수 있다.
이와 같은 아이솔레이션(isolation)을 위해, 일례로, 육불화황(SF6) 가스, 염소(Cl2) 가스 또는 산소(O2) 가스등을 이용하여 태양 전지를 구성하는 반도체 기판의 측면을 반응성 이온 에칭(RIE) 방법이 사용되어 왔다.
그러나, 이와 같은 반응성 이온 에칭(RIE) 방법의 경우, 육불화황(SF6) 가스, 염소(Cl2) 가스 또는 산소(O2) 가스 등이 반도체 기판의 표면에 잔류하면서, 반도체 기판의 이송 중 반도체 기판 표면에 잔류한 육불화황(SF6), 염소(Cl2), 산소(O2) 등이 반도체 장비의 외벽을 오염시키고, 이로 인하여 동작 에러가 발생하는 등의 문제점이 있다. 따라서, 이를 방지하기 위하여, 반도체 장비에 별도의 추가 보조 장치가 필요하여, 제조 비용이 상승되는 문제점이 있다.
더불어, 반응성 이온 에칭(RIE)으로 에지 아이솔레이션(Edge isolation)을 수행할 경우, 트레이(tray)의 외곽 부분에 배치되는 반도체 기판에는 에지 아이솔레이션(Edge isolation)이 원하는 만큼 형성되지 않는 균일도에 문제점이 있고, 이로 인하여 태양 전지의 불량률이 증가하고, 비용이 상승하는 문제점이 있다.
본 발명은 태양 전지 제조 장비에 대한 영향을 최소화하고, 보다 안정적이고 자연스럽게 에지 아이솔레이션 구조를 구현할 수 있는 태양 전지 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 베이스 영역을 포함하는 단결정 실리콘 재질의 반도체 기판의 후면 위에 제1 도펀트를 함유한 다결정 실리콘층을 형성하는 다결정층 형성 단계; 반도체 기판의 전면을 텍스쳐링하는 동시에 전면에 형성된 다결정층을 제거하는 전면 텍스쳐링 단계; 반도체 기판의 전면에 제2 도펀트를 확산하여 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계; 반도체 기판의 후면에 형성된 다결정 실리콘층 위에 제1 패시베이션막을 형성하는 단계; 반도체 기판의 전면에 제2 도전형 영역 위에 제2 패시베이션막을 형성하는 단계; 및 제1 패시베이션막을 관통하여 다결정층에 연결되는 제1 전극을 형성하고, 제2 패시베이션막을 관통하여 확산 영역에 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
여기서, 제2 도전형 영역은 반도체 기판의 전면에 제2 도펀트를 갖는 도펀트층을 형성하는 도펀트층 형성 단계; 및 반도체 기판을 열처리 하여, 도펀트층의 제2 도펀트를 반도체 기판의 전면에 확산하는 열처리 단계;를 포함할 수 있다.
전면 텍스쳐링 단계는 반도체 기판의 전면에 대해 선택적으로 수행할 수 있다.
다결정 실리콘층을 형성하는 단계 이전에, 반도체 기판의 전면과 후면을 동시에 텍스쳐링 하는 단계;를 더 포함할 수 있다.
또는 다결정 실리콘층을 형성하는 단계 이전에, 반도체 기판에 대해 소데미지 에칭(SDE, Saw Damage Etching)하는 단계;를 더 포함할 수 있다.
더불어, 다결정 실리콘층을 형성하는 단계 이전에, 반도체 기판의 전체 표면에 제어 패시베이션막을 형성하는 단계;를 더 포함할 수 있다.
전면 텍스쳐링 단계에서 반도체 기판의 전면에 형성된 제어 패시베이션막 및 다결정 실리콘층이 동시에 제거될 수 있다.
다결정층 형성 단계에서는 다결정 실리콘층이 반도체 기판의 후면 위, 반도체 기판의 측면 위 및 반도체 기판의 전면의 에지 부분에 형성될 수 있다.
전면 텍스쳐링 단계는 습식 식각법에 의해 수행될 수 있다.
일례로, 습식 식각법은 텍스쳐링 식각액에 일부가 잠긴 롤러 위에 반도체 기판의 전면이 맞닿은 상태에서, 롤러가 회전하면서, 텍스쳐링 식각액이 롤러의 표면을 타고 올라와 반도체 기판의 전면을 식각하여, 반도체 기판의 전면에 텍스쳐링 요철이 형성될 수 있다.
여기서, 텍스쳐링 식각액은 수산화칼륨(KOH)와 알칼리 계열의 탈이온수(DI-water)를 포함할 수 있다.
도펀트층 형성 단계는 반도체 기판의 전면과 측면 및 후면의 에지 부분에 도펀트층을 형성하는 단계; 도펀트층 위에 비도핑 실리콘 산화막(undoped silicate glass, USG)를 형성하는 단계; 및 반도체 기판의 측면 및 후면의 에지 부분에 형성된 도펀트층 및 비도핑 실리콘 산화막을 제거하는 단계;를 포함할 수 있다.
열처리 단계에서, 제1 도펀트가 활성화되어 다결정 실리콘층이 제1 도전형 영역으로 형성되고, 제2 도펀트가 반도체 기판의 전면에 확산 및 활성화되어, 반도체 기판의 전면에 제2 도전형 영역이 형성될 수 있다.
열처리 단계 이후, 도펀트층이 제거되는 세정 단계를 더 포함할 수 있다.
또한, 다결정층 형성 단계와 전면 텍스쳐링 단계 사이에, 반도체 기판의 후면 위의 다결정 실리콘층 위에, 텍스쳐링 식각을 방지하기 위한 마스크막을 형성하는 마스크 형성 단계;를 더 포함할 수 있다.
마스크 형성 단계는 다결정 실리콘층의 표면 및 반도체 기판의 전면의 표면에 전체적으로 마스크막을 형성되는 단계; 및 마스크막 중 반도체 기판의 후면 위에 위치한 다결정 실리콘층 위에 형성된 부분을 제외하고 나머지 부분을 제거하는 단계;를 포함할 수 있다.
반도체 기판의 후면에 위치한 다결정 실리콘층 위에 마스크막이 형성된 상태에서, 전면 텍스쳐링 단계가 반도체 기판의 전면에 대해 수행되고, 전면 텍스쳐링 단계가 종료된 이후, 마스크막은 제거될 수 있다.
전면 텍스쳐링 단계는 반도체 기판의 후면에 마스크막이 형성된 상태에서 수행되되, 텍스쳐링 식각액에 일부가 잠긴 롤러 위에 마스크막이 형성된 반도체 기판의 전면이 맞닿은 상태에서, 롤러가 회전하면서, 텍스쳐링 식각액이 롤러의 표면을 타고 올라와 반도체 기판의 전면을 식각하여, 반도체 기판의 전면에 텍스쳐링 요철을 형성시키거나, 마스크막이 구비된 반도체 기판을 텍스쳐링 식각액이 담긴 배쓰(bath)에 침지(浸漬)하여, 반도체 기판의 전면에 텍스쳐링 요철을 형성시킬 수 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 전면 텍스쳐링 단계와 도펀트층 형성 단계를 통해, 자연스럽게 서로 다른 도전형 영역이 이격되는 아이솔레이션 구조를 구현할 수 있어, 태양 전지의 제조 공정을 보다 단순화 및 용이하게 할 수 있다.
더불어, 본 발명의 태양 전지 제조 방법은 아이솔레이션 구조를 형성하기 위해 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 반도체 장비의 오염을 방지할 수 있으며, 장비의 오염을 방지하기 위한 별도의 보조 장치가 필요치 않아, 제조 비용을 보다 절감할 수 있다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 3은 도 1에 도시된 태양 전지의 아이솔레이션 구조를 설명하기 위한 도이다.
도 4 내지 도 14는 본 발명의 제1 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 15 내지 도 21는 본 발명의 제2 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 22는 본 발명의 태양 전지 제조 방법에서 전면 텍스쳐링 단계의 다른 일례를 설명하기 위한 도이다.
도 3은 도 1에 도시된 태양 전지의 아이솔레이션 구조를 설명하기 위한 도이다.
도 4 내지 도 14는 본 발명의 제1 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 15 내지 도 21는 본 발명의 제2 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 22는 본 발명의 태양 전지 제조 방법에서 전면 텍스쳐링 단계의 다른 일례를 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 어떤 구성 부분의 두께나 폭이 다른 구성 부분의 두께나 폭과 동일하다는 의미는 공정 오차를 포함하여, 10%의 범위 내에서 동일함을 의미한다.
도 1 및 도 2는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이고, 구체적으로, 도 1은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시된 태양 전지에서 Ⅰ-Ⅰ 라인에 따른 단면을 잘라 도시한 것이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일례에 따른 태양 전지는 반도체 기판(110), 제어 패시베이션막(160), 제1 도전형 영역(170), 제1 패시베이션막(180), 제2 도전형 영역(120), 제2 패시베이션막(130), 제1 전극(150) 및 제2 전극(140)을 포함할 수 있다.
여기서, 제어 패시베이션막(160), 제1 패시베이션막(180)과 제2 패시베이션막(130)은 생략될 수도 있으나, 구비된 경우 태양 전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)는 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 베이스 영역(10)을 포함하여 다른 도핑 영역이 함께 형성되는 것도 가능하다.
이하에서는 반도체 기판(110)에 베이스 영역(10)과 제2 도전형 영역(120)이 함께 구비된 경우를 일례로 설명한다.
본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 또는 제2 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 및 제2 도전형 영역(170, 120) 중 하나보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
이하에서는 반도체 기판(110)에 제1 도전형 도펀트가 도핑되고, 제1 도전형 도펀트는 n형 도펀트인 경우를 일례로 설명한다. 그러나 반드시 이에 한정되는 것은 아니다.
반도체 기판(110)의 후면 및/또는 전면은 텍스쳐링(texturing)되어 요철을 가질 수 있다.
텍스쳐링 요철은, 일 예로, 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제1 도전형 영역(170)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 후면 및 전면 모두에 텍스쳐링 요철이 형성되는 것도 가능하고, 반도체 기판(110)의 후면 및 전면에 텍스쳐링 요철이 형성되지 않는 것도 가능하다.
제어 패시베이션막(160)은 반도체 기판(110)의 후면에 전체적으로 위치하며, 유전체 재질 또는 실리콘 재질로 형성될 수 있으며, 기본적으로 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있으며, 추가적으로 반도체 기판(110)에서 생성된 캐리어를 통과시킬 수도 있으나, 이는 필수적인 것은 아니다.
이와 같은, 제어 패시베이션막(160)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있으나, 이 외에도 a-Si, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.
이와 같은, 제어 패시베이션막(160)의 두께는 0.5nm ~ 2.5nm 사이로 형성될 수 있다.
제1 도전형 영역(170)은 제어 패시베이션막(160)의 후면에 직접 접촉하여, 제어 패시베이션막(160)의 후면 전체 영역 위에 위치할 수 있으며, 일례로, 다결정 실리콘 재질층에 제1 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑될 수 있으며, 일례로, 제1 도전형 도펀트로 n형 도펀트가 도핑될 수 있다.
따라서, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제1 도전형 영역(170)에 제1 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑된 경우, 제1 도전형 영역(170)은 후면 전계부(BSF)로 동작할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 제2 도전형 도펀트를 함유하고, 제1 도전형 영역(170)에 제1 도전형 도펀트가 도핑된 경우, 제1 도전형 영역(170)은 에미터부로 동작할 수 있다. 이하에서는 일례로, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제1 도전형 영역(170)은 후면 전계부(BSF)로 동작하는 경우를 일례로 설명한다.
이와 같은 제1 도전형 영역(170)을 구성하는 다결정 실리콘 재질층은 반도체 기판(110)의 후면 위에 다결정 실리콘 재질을 증착하여 형성되거나 비정질 실리콘층을 증착한 이후 열처리하여 다결정 실리콘 재질로 형성될 수 있다.
따라서, 반도체 기판(110)이 단결정 실리콘으로 구성되면, 제1 도전형 영역(170)은 다결정 실리콘 재질로 구성되어, 반도체 기판(110)과 다른 결정 구조를 가질 수 있다.
이와 같은 제1 도전형 영역(170)의 구조는 태양 전지의 출력 전압(Voc)를 보다 향상시킬 수 있으며, 다결정 실리콘 재질로 구성되어 제1 도전형 영역(170)과 연결된 제1 전극(150)과의 오믹 컨텍을 보다 향상시킬 수 있다.
이와 같이, 반도체 기판(110)의 후면에 제어 패시베이션막(160)이 형성된 상태에서, 다결정 실리콘 재질의 제1 도전형 영역(170)이 형성되므로, 제조 공정상 반도체 기판(110)의 열손상을 최소화할 수 있어, 고효율 태양 전지를 구현할 수 있다.
이와 같은 제1 도전형 영역(170)의 두께(T170)는 일례로, 300nm ~ 400nm 사이로 형성될 수 있다.
제1 패시베이션막(180)은 제1 도전형 영역(170)의 위, 즉 제1 도전형 영역(170)의 후면에 위치할 수 있으며, 유전체 재질로 형성될 수 있고, 제어 패시베이션막(160)보다 두꺼운 두께를 가질 수 있다.
제1 패시베이션막(180)의 유전체 재질은 수소가 다량 함유된 SiNx, SiOx, SiOxNy, SiCx 또는 AlOx 중 적어도 하나를 포함하여, 제1 도전형 영역(170)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
제2 도전형 영역(120)은 반도체 기판(110)의 전면, 즉 전면에 위치하며, 제2 도전형 도펀트가 반도체 기판(110)의 전면 내에 도핑되어 형성될 수 있다.
이와 같은 제2 도전형 영역(120)은 제2 도전형 도펀트가 반도체 기판(110)의 전면 내로 확산되어 형성될 수 있으며, 이에 따라, 제2 도전형 영역(120)은 반도체 기판(110)과 동일한 결정질 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘 재질인 경우, 제2 도전형 영역(120)도 단결정 실리콘 재질로 형성될 수 있으며, 이와 다르게 반도체 기판(110)이 다결정 실리콘 재질인 경우, 제2 도전형 영역(120)도 다결정 실리콘 재질로 형성될 수 있다.
이와 같은 제2 도전형 영역(120)의 두께(T120)는 대략 1.5um ~ 2.5um 사이로 형성될 수 있다. 하지만 낮을수록 바람직하기 때문에 향후 0.1~0.3nm까지 얇아지는 것도 가능하다.
따라서, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제2 도전형 영역(120)에 제2 도전형 도펀트가 도핑된 경우, 제2 도전형 영역(120)은 에미터부로 동작할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 제2 도전형 도펀트를 함유하고, 제2 도전형 영역(120)에 제2 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑된 경우, 제2 도전형 영역(120)은 전면 전계부로 동작할 수 있다. 이하에서는 일례로, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제2 도전형 영역(120)이 에미터부로 동작하는 경우를 일례로 설명한다.
제2 패시베이션막(130)은 제2 도전형 영역(120)의 전면 위에 바로 위치하여 제2 도전형 영역(120)의 전면에 대한 패시베이션 기능을 수행할 수 있다. 이와 같은 제2 패시베이션막(130)은 수소가 함유된 유전체 재질로 형성될 수 있으며, 일례로, SiNx, SiOx, SiOxNy 또는 AlOx 중 적어도 하나로 형성될 수 있다.
제2 패시베이션막(130)은 패시베이션의 전면 위에 위치하며, 태양 전지로 입사되는 빛에 대한 투과성을 향상시키고 반사도를 저감시켜, 반도체 기판(110)으로 최대한 많은 양의 빛이 입사되도록 할 수 있다.
제1 전극(150)은 반도체 기판(110)의 후면, 즉 후면에 위치하며, 제1 패시베이션막(180)을 관통하여 제1 도전형 영역(170)에 접속될 수 있다.
이와 같은 제1 전극(150)은 복수의 제1 핑거전극(151)과 복수의 제1 핑거전극(151)과 연결되어 있는 복수의 제1 버스바(152)를 구비할 수 있다.
복수의 제1 핑거전극(151)은 제1 도전형 영역(170)과 전기적 및 물리적으로 연결되어 있고, 서로 이격되어 제1 방향(x)으로 나란히 뻗어있을 수 있다. 복수의 제1 핑거전극(151)은 제1 도전형 영역(170)쪽으로 이동한 캐리어를 수집할 수 있다.
복수의 제1 버스바(152)는 제1 도전형 영역(170)와 전기적 및 물리적으로 연결되어 있고 복수의 제1 핑거전극(151)과 교차하는 제2 방향(y)으로 나란하게 뻗어 있을 수 있다.
이때, 복수의 제1 버스바(152)는 복수의 제1 핑거전극(151)과 동일 층에 위치하여 각 제1 핑거전극(151)과 교차하는 지점에서 해당 제1 핑거전극(151)과 전기적 및 물리적으로 연결될 수 있다.
경우에 따라 복수의 제1 버스바(152)가 제1 핑거전극(151)들로부터 수집된 전하를 외부로 전달하는 역할만 하는 경우에는 제1 도전형 영역(170)과는 비접촉하고, 제1 핑거전극(151)과만 연결되도록 구성하는 것도 가능하다. 이때 제1 핑거전극(151)과 다른 전극재료를 사용하는 것도 가능하다.
따라서, 도 1에 도시한 것처럼, 복수의 제1 핑거전극(151)은 제1 방향(x)으로 뻗어 있는 스트라이프(stripe) 형상을 갖고, 복수의 제1 버스바(152)는 세로 제2 방향(y)으로 뻗어 있는 스트라이프 형상을 갖고 있어, 제1 전극(150)은 반도체 기판(110)의 전면에 격자 형태로 위치할 수 있다.
복수의 제1 버스바(152)는 접촉된 제2 도전형 영역(120)로부터 이동하는 캐리어뿐만 아니라 복수의 제1 핑거전극(151)에 의해 수집되어 이동하는 캐리어를 수집할 수 있다.
각 제1 버스바(152)는 교차하는 복수의 제1 핑거전극(151)에 의해 수집된 전하를 모아서 원하는 방향으로 이동시켜야 하므로, 각 제1 버스바(152)의 폭은 각 제1 핑거전극(151)의 폭보다 크게 할 수도 있다. 그러나 이에 반드시 한정되는 것은 아니고, 제1 버스바와 제1 핑거 전극은 서로 동일한 선폭을 가질 수도 있다.
이와 같은 복수의 제1 버스바(152)는 외부 장치와 연결되어 수집된 캐리어(예, 전자)를 외부 장치로 출력할 수 있다.
이와 같은 제1 전극(150)의 복수의 제1 핑거전극(151)과 복수의 제1 버스바(152)는 은(Ag)과 같은 적어도 하나의 도전성 물질로 형성될 수 있다.
제2 전극(140)은 반도체 기판(110)의 전면, 즉 전면에 위치하여, 제2 패시베이션막(130)을 관통하여 제2 도전형 영역(120)에 접속될 수 있다.
이와 같은 제2 전극(140)은 제1 전극(150)과 마찬가지로 도 1 및 도 2에 도시된 바와 같이, 복수의 제2 핑거전극(141)과 복수의 제2 핑거전극(141)과 연결되어 있는 복수의 제2 버스바(142)를 구비할 수 있고, 제2 전극(140)의 패턴은 제1 전극(150)과 동일한 패턴을 가지고 형성될 수 있다. 그러나, 제2 전극(140)의 패턴은 이와 다르게 형성되는 것도 가능하다.
이와 같은 제2 전극(140)은 제2 도전형 영역(120)쪽으로부터 이동하는 캐리어를 수집할 수 있다.
이와 같은 제1 전극(150) 또는 제2 전극(140)의 전체적인 패턴은 도 3에 도시된 바와 같이, 격자형 구조를 가질 수 있으며, 제1 전극(150)의 패턴과 제2 전극(140)의 패턴은 서로 동일할 수도 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 제1 전극(150)의 패턴과 제2 전극(140)의 패턴이 서로 다르게 형성되는 것도 가능하다. 일례로, 제2 전극(140)의 패턴은 격자형 구조, 제1 전극(150)의 패턴은 반도체 기판(110)의 후면에 전체적으로 층을 형성하여 구비되는 것도 가능하다.
한편, 이와 같은 태양 전지는 반도체 기판의 측면에서 제1 도전형 영역과 제2 도전형 영역이 서로 아이솔레이션 될 수 있으며, 이와 같이 제1 도전형 영역과 제2 도전형 영역이 아이솔레이션되는 구조는 태양 전지 제조 공정 중 반도체 기판의 전면을 텍스쳐링할 때, 태양 전지의 측면에 자연스럽게 형성될 수 있다.
이하에서는, 이와 같은 태양 전지의 측면에 형성되는 아이솔레이션 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
도 3은 도 1에 도시된 태양 전지의 아이솔레이션 구조를 설명하기 위한 도이다.
도 3은 도 1 및 도 2에 도시된 태양 전지의 측면에 형성된 아이솔레이션 구조를 설명하기 위하여, 태양 전지의 측면을 도시한 것이다.
도 3에 도시된 바와 같이, 본 발명에 따른 태양 전지는 반도체 기판의 측면에서 제1 도전형 영역과 제2 도전형 영역이 서로 이격되어 아이솔레이션 구조를 형성할 수 있다.
보다 구체적으로, 제1 도전형 영역은 반도체 기판의 측면에 형성될 수 있으나, 반도체 기판의 측면의 중심을 기준으로 후면쪽에 주로 형성될 수 있으며, 제2 도전형 영역은 반도체 기판의 측면의 중심을 기준으로 반도체 기판의 전면쪽에 주로 형성될 수 있다.
그러나, 본 발명이 이에 반드시 한정되는 것은 아니고, 제1, 2 도전형 영역이 반도체 기판의 측면에 거의 형성되지 않을 수도 있다.
아울러, 제1 도전형 영역과 제2 도전형 영역은 반도체 기판의 측면에서 서로 이격되고, 제1 도전형 영역과 제2 도전형 영역이 서로 이격된 부분에는 반도체 기판의 베이스 영역이 노출될 수 있다.
이와 같이, 반도체 기판의 측면에 노출된 베이스 영역에는 제1 패시베이션막이나 제2 패시베이션막이 덮혀 형성될 수 있다. 일례로, 도 3에 도시된 바와 같이, 반도체 기판의 측면에 노출된 베이스 영역에는 제2 패시베이션막이 직접 덮혀 위치하고, 제2 패시베이션막 위에 제1 패시베이션막이 직접 덮혀 위치할 수 있다.
그러나, 본 발명이 반드시 이에 한정되는 것은 아니고, 반도체 기판의 측면에 노출된 베이스 영역에 제1 패시베이션막, 제2 패시베이션막의 순서대로 적층되어 형성되는 것도 가능하다.
이하에서는 이와 같은 태양 전지를 제조하는 방법에 대해 보다 구체적으로 설명한다.
도 4 내지 도 14는 본 발명의 제1 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
여기서, 도 4는 본 발명의 제1 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 플로우 차트이고, 도 5 내지 도 14는 도 4에 도시된 각 단계를 설명하기 위한 도이다.
본 발명의 제1 실시예에 따른 태양 전지 제조 방법은 제어 패시베이션막 증착 단계(S1), 제1 도전형 영역(170) 형성 단계, 전면 텍스쳐링 단계(S3), 제2 도전형 영역(120) 형성 단계, 세정 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다.
제1 도전형 영역(170) 형성 단계는 다결정층 증착 단계(S2)와 열처리 단계(S5)를 포함할 수 있으며, 제2 도전형 영역(120) 형성 단계는 도펀트층 형성 단계(S5)와 열처리 단계(S5)를 포함할 수 있다.
여기서, 제1 도전형 영역(170) 형성 단계의 열처리 단계(S5)와 제2 도전형 영역(120) 형성 단계의 열처리 단계(S5)는 도 4의 플로우 차트에 기재된 바와 같이, 동시에 하나의 공정으로 진행될 수 있다. 이에 따라, 제조 공정을 보다 단순화할 수 있다.
여기서, 제어 패시베이션막 증착 단계(S1)와 세정 단계(S6)는 경우에 따라 생략되는 것도 가능하다.
더불어, 도 4의 플로우 차트에는 기재되어 있지 않지만, 제어 패시베이션막 증착 단계(S1) 이전에, 반도체 기판(110)의 전체 표면을 텍스쳐링 또는 소데미지 에칭하는 단계가 더 포함될 수도 있다.
일례로, 제어 패시베이션막 증착 단계(S1) 이전에 반도체 기판(110)을 소데미지 에칭하는 경우, 도 5에 도시된 바와 같이, 반도체 기판(110)의 전체 표면에는 전체적으로 평탄한 면을 가질 수 있다. 그러나, 이에 반드시 한정되는 것은 아니고, 소데이미 에칭 이후 제어 패시베이션막 증착 단계(S1) 이전에 반도체 기판(110)의 전체 표면을 텍스쳐링 처리하는 것도 가능하다.
이하에서는 설명의 편의상 도 5와 같이, 소데미지 에칭이 수행된 이후, 제어 패시베이션막 증착 단계(S1)가 수행되는 경우를 일례로 설명한다.
제어 패시베이션막 증착 단계(S1)에서는 반도체 기판(110)의 전체 표면에 제어 패시베이션막(160)을 형성할 수 있다. 여기서, 제어 패시베이션막(160)의 재질 및 두께는 도 1 내지 도 3에서 설명한 바와 동일할 수 있다. 일례로 이와 같은 제어 패시베이션막 증착 단계(S1)에서는 열 산화(themal oxidation) 공정이 이용되어, 반도체 기판(110)의 전면, 후면, 측면에 일례로, 실리콘산화물(SiOx)이 제어 패시베이션막(160)으로 형성될 수 있다.
다결정층 증착 단계(S2)에서는 도 8에 도시된 바와 같이, 제1 도전형 영역(170)을 형성하기 위해, 반도체 기판(110)의 후면(110S1) 즉, 제어 패시베이션 막 위에 다결정 실리콘 반도체층(170’)을 CVD 장비로 증착할 수 있으며, 이때 증착되는 다결정 실리콘 반도체층(170’)의 두께는 1um 이내일 수 있으며, 일례로, 다결정 실리콘 반도체층(170’)이 300nm ~ 400nm 사이로 증착할 수 있다.
일례로, 반도체 기판(110)의 후면(110S1)뿐만 아니라, 다결정 실리콘 반도체층(170’)이 반도체 기판(110)의 후면(110S1)에 형성되는 두께보다 얇은 두께로 반도체 기판(110)의 측면에 증착될 수 있으며, 반도체 기판(110)의 전면(110S2)의 에지 부분에도 일부 증착될 수 있다. 이와 같은 다결정 실리콘 반도체층(170’)에는 제1 도전형 도펀트가 도핑될 수 있다.
더불어, 본 발명의 다결정층 증착 단계(S2)에서는 반도체 기판(110)의 후면(110S1) 위에 처음부터 다결정 실리콘 반도체층(170’)이 증착되는 경우를 일례로 설명하지만, 반드시 이에 한정되는 것은 아니고, 이와 다르게 반도체 기판(110)의 후면(110S1) 위에 비정질 실리콘 반도체층이 증착된 이후, 이하의 열처리 단계(S5)에서 비정질 실리콘 반도체층이 열처리 되어 다결정 실리콘 반도체층으로 형성되는 경우도 가능하다.
전면 텍스쳐링 단계(S3)는 반도체 기판(110)의 전면을 선택적으로 텍스쳐링할 수 있다.
즉, 전면 텍스쳐링 단계(S3)에서는 반도체 기판(110)의 전면과 후면 중 전면을 선택적으로 텍스쳐링 할 수 있으며, 반도체 기판(110)의 측면은 일부 또는 전부가 텍스쳐링될 수 있다.
일례로, 이와 같은 전면 텍스쳐링 단계(S3)는 태양 전지 제조 공정 라인 상에서 인 라인(in-line) 공정으로 설치된 식각 장비로 수행될 수 있다. 여기서, 식각 장비의 일부인 롤러(R1)가 텍스쳐링 식각액(EC1)에 일부가 담궈진 상태로 인 라인 공정의 진행 방향을 따라 반도체 기판(110)을 화살표 방향으로 이동시키면서 동작될 수 있다.
보다 구체적으로, 전면 텍스쳐링 단계(S3)에서는 도 8에 도시된 바와 같이, 텍스쳐링 식각액(EC1)에 일부가 잠긴 롤러(R1) 위에 반도체 기판(110)의 전면이 맞닿은 상태에서, 롤러(R1)가 회전하면서, 텍스쳐링 식각액(EC1)이 롤러(R1)의 표면을 타고 올라와 반도체 기판(110)의 전면을 식각하여, 반도체 기판(110)의 전면에 텍스쳐링 요철이 형성될 수 있다.
이때, 롤러의 표면을 타고 올라온 텍스쳐링 식각액(EC1)이 반도체 기판(110)의 전면 및 측면에 닿으면서, 도 9에 도시된 바와 같이, 반도체 기판(110)이 식각될 수 있고, 반도체 기판(110)의 전면에 텍스쳐링 요철이 형성될 수 있다.
더불어, 다결정 실리콘 반도체층(170’)이 형성된 반도체 기판(110)의 후면, 측면 및 전면의 에지 부분 중 롤러를 타고 올라온 텍스쳐링 식각액(EC1)이 닿는 반도체 기판(110)의 측면 일부 및 전면의 에지 부분에 형성된 제어 패시베이션막(160) 및 다결정 실리콘 반도체층(170’)도 함께 식각될 수 있다.
이와 같이, 반도체 기판(110)의 측면 일부 및 전면의 에지 부분에 형성된 다결정 실리콘 반도체층(170’)이 식각되도록 하여, 반도체 기판(110)의 측면에서 제1 도전형 영역(170)과 제2 도전형 영역(120)이 서로 전기적으로 이격되는 아이솔레이션부가 형성되도록 할 수 있다.
이와 같은 전면 텍스쳐링 단계(S3)에서 텍스쳐링 식각액(EC1)에 의해 식각되는 반도체 기판(110) 전면의 식각 깊이는 5um ~ 20um 사이일 수 있다.
여기서, 텍스쳐링 식각액(EC1)으로는 수산화칼륨(KOH)와 알칼리 계열의 탈이온수(DI-water)가 이용될 수 있다.
도펀트층 형성 단계(S5)는 도 9에 도시된 바와 같이, 제2 도전형 영역(120)을 형성하기 위해, 상압 화학 기상 증착 방법(APCVD) 또는 플라즈마 화학 기상 증착 방법(PECVD)으로 반도체 기판(110)의 전면(110S2)에 제2 도전형 도펀트가 함유된 도펀트층(190)을 형성할 수 있다.
이와 같은 도펀트층(190)은 일례로, BSG(BoroSilicateGlass)막일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 도펀트층(190)은 제1 도전형 영역(170)과 반대인 도전형 도펀트만 포함하면 되고, 일례로, PSG(Phospho-SilicateGlass)막이나 다른 도전형 도펀트가 함유된 막도 가능하다.
이와 같은 도펀트층 형성 단계(S5)를 수행하여 도 9와 같이 반도체 기판(110)의 전면에 도펀트층(190)을 형성하기 위해, 도펀트층 형성 단계(S5)에서는 반도체 기판(110)의 전면과 측면 및 후면의 에지 부분에 도펀트층(190)을 형성하고, 이 중에서 반도체 기판(110)의 측면 및 후면의 에지 부분에 형성된 도펀트층(190)을 제거할 수 있다.
더불어, 도펀트층(190)의 불순물과 수소가 후속되는 있을 열처리 단계(S5)에서 도펀트층(190) 외부로 이탈(Out diffusion)되는 것을 방지하기 위하여, 도펀트층 형성 단계(S5)에서 도펀트층(190) 위에 비도핑 실리콘 산화막(undoped silicate glass, USG)을 더 형성하고, 열처리 단계(S5) 이후에 도펀트층(190)과 함께 비도핑 실리콘 산화막을 제거하는 것도 가능하다.
여기서, 반도체 기판(110)의 측면 및 후면의 에지 부분에 형성된 도펀트층(190)은 불산 희석액(Dilute HF, DHF)으로 에칭하여 제거할 수 있다. 아울러, 이와 같이 불산 희석액(DHF)으로 반도체 기판(110)의 측면 및 후면의 에지 부분에 형성된 도펀트층(190)을 제거할 때에는 반도체 기판(110)이나, 다결정 실리콘 반도체층(170’)은 식각되지 않을 수 있다.
이에 따라, 도 10에 도시된 바와 같이, 반도체 기판(110)의 측면에서 제1 도전형 영역(170)을 형성하기 위한 다결정 실리콘 반도체층(170’)과 제2 도전형 영역(120)을 형성하기 위한 도펀트층(190)이 서로 이격되어 아이솔레이션될 수 있다.
이후, 열처리 단계(S5)에서는 반도체 기판(110)이 일례로, 800℃ ~ 1000℃ 사이의 온도로 열처리될 수 있고, 도 11에 도시된 바와 같이, 도펀트층(190)의 제2 도펀트가 반도체 기판(110)의 전면에 확산되어, 반도체 기판(110)의 베이스 영역(10) 일부에 확산 영역인 제2 도전형 영역(120)이 형성될 수 있다.
더불어, 이와 같은 열처리 단계(S5)에 의해, 도 11에 도시된 바와 같이, 다결정 실리콘 반도체층(170’) 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘 반도체층(170’)은 제1 도전형 영역(170)으로 형성될 수 있다.
여기서, 제1 도전형 영역(170)의 두께는 300nm ~ 400nm 사이로 형성될 수 있으며, 제2 도전형 영역(120)의 두께는 1.5um ~ 2.5um 사이로 형성될 수 있다.
이와 같은 열처리 단계(S5) 이후, 세정 단계(S6)에서는 도 12에 도시된 바와 같이, 반도체 기판(110)의 전면(110S2)에 구비되었던, 잔여 도펀트층(190)이 불산 희석액(Dilute HF, DHF)으로 에칭되어 제거될 수 있으며, 이때, 반도체 기판(110)이나 제1, 2 도전형 영역(170, 120)은 식각되지 않을 수 있다.
패시베이션막 증착 단계(S7)에서는 도 13에 도시된 바와 같이, 제2 도전형 영역(120) 위에 제2 패시베이션막(130)이 증착되고, 제1 도전형 영역(170) 위에 제1 패시베이션막(180)이 증착될 수 있다.
도 13에서는 제2 패시베이션막(130)이 먼저 증착된 후, 제1 패시베이션막(180)이 증착되는 경우를 일례로 도시하였으나, 제1, 2 패시베이션막(180, 130)의 증착 순서가 반드시 이에 한정되는 것은 아니고, 이와 반대로 되어, 제1 패시베이션막(180)이 먼저 증착되고, 이후에 제2 패시베이션막(130)이 증착되는 것도 가능하다.
이에 따라, 반도체 기판(110)의 측면에서 제1 도전형 영역(170)과 제2 도전형 영역(120)이 서로 이격되어 노출된 베이스 영역(10)은 제1 패시베이션막(180)이나 제2 패시베이션막(130)에 의해 덮히는 구조로 형성될 수 있다.
이후, 전극 형성 단계(S8)에서는 도 14에 도시된 바와 같이, 제1 패시베이션막(180)을 관통하여 제1 도전형 영역(170)에 연결되는 제1 전극(150)과 제2 패시베이션막(130)을 관통하여 제2 도전형 영역(120)에 연결되는 제2 전극(140)이 형성될 수 있다. 이에 따라, 앞선 도 1 내지 도 3에서 설명한 태양 전지가 제조될 수 있다.
이에 따라, 본 발명에 따른 태양 전지 제조 방법은 별도의 아이솔레이션 단계를 수행할 필요가 없이, 전면 텍스쳐링 단계(S3)를 통해, 반도체 기판(110)의 전면을 텍스쳐링하면서, 자연스럽게 아이솔레이션 구조가 형성되도록 할 수 있다.
더불어, 이와 같은 본원 발명의 태양 전지 제조 방법은 아이솔레이션 구조를 형성하기 위해 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 반도체 장비의 오염을 방지할 수 있으며, 장비의 오염을 방지하기 위한 별도의 보조 장치가 필요치 않아, 제조 비용을 보다 절감할 수 있다.
더불어, 본원 발명의 태양 전지 제조 방법은 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 아이솔레이션 구조에 대한 균일도 문제도 해소할 수 있다.
또한, 전면 텍스쳐링 단계(S3)와 도펀트층 형성 단계(S5) 및 세정 단계(S6)를 통해 자연스럽게 아이솔레이션 구조가 형성되므로, 태양 전지의 제조 공정이 보다 단순화될 수 있다.
그러나, 본 발명은 반드시 이와 같은 제1 실시예에만 한정되는 것은 아니고, 일부 단계에서 변경이나 추가가 가능하다. 이하에서는 전술한 제1 실시예와 일부 구성이 다르게 변경된 태양 전지 제조 방법의 제2 실시예에 대해 설명한다.
도 15 내지 도 21는 본 발명의 제2 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
여기서, 도 15는 본 발명의 제2 실시예에 따른 태양 전지 제조 방법을 설명하기 위한 플로우 차트이고, 도 16 내지 도 21은 도 15에 도시된 각 단계를 설명하기 위한 도이다.
본 발명의 제2 실시예에 따른 태양 전지 제조 방법은 전술한 제1 실시예에서 전면 텍스쳐링 단계(S3)의 전과 후 각각에 마스크 형성 단계(S91)와, 마스크 제거 단계(S92)가 추가적으로 더 구비될 수 있다.
따라서, 본 발명의 제2 실시예에 따른 태양 전지 제조 방법은 제어 패시베이션막 증착 단계(S1), 다결정 증착 단계(S2), 마스크 형성 단계(S91), 전면 텍스쳐링 단계(S3), 마스크 제거 단계(S92), 도펀트층 형성 단계(S5), 열처리 단계(S5), 세정 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다.
이와 같은 제2 실시예에서는 다결정 증착 단계(S2)까지 전술한 제1 실시예와 동일하므로, 마스크 형성 단계(S91)부터 마스크 제거 단계(S92)까지 설명하고, 제2 실시예 중 제1 실시예와 동일한 부분에 대한 설명은 제1 실시예로 대체하고, 생략한다.
마스크 형성 단계(S91)는 도 15에 기재된 바와 같이, 다결정 증착 단계(S2)와 전면 텍스쳐링 단계(S3) 사이에서 수행될 수 있으며, 도 18에 도시된 바와 같이, 반도체 기판(110)의 후면 위의 다결정 실리콘 반도체층(170’) 위에, 텍스쳐링 식각을 방지하기 위한 마스크막(200)을 형성할 수 있다.
이를 위해, 마스크 형성 단계(S91)는 도 16에 도시된 바와 같이, 다결정 실리콘 반도체층(170’)의 표면 및 반도체 기판(110)의 전면의 표면에 전체적으로 마스크막(200)을 형성하고, 도 17에 도시된 바와 같이, 마스크막(200) 중 반도체 기판(110)의 후면 위에 위치한 다결정 실리콘 반도체층(170’) 위에 형성된 부분을 제외하고 나머지 부분을 마스크 식각액(EC2)으로 제거하여, 도 18에 도시된 바와 같이, 반도체 기판(110)의 후면에만 마스크막(200)이 잔존하도록 할 수 있다.
보다 구체적으로, 도 16에 도시된 마스크막(200)을 형성하기 위해, 상압 화학 기상 증착 방법(APCVD) 또는 플라즈마 화학 기상 증착 방법(PECVD)을 이용될 수 있으며, 마스크막(200)으로 실리콘 산화물(SiOx)이나 실리콘 질화물(SiNx)이 다결정 실리콘 반도체층(170’)의 표면 및 반도체 기판(110)의 전면의 표면에 전체적으로 형성될 수 있다.
이후, 도 17과 같이, 반도체 기판(110)의 후면 위에 위치한 다결정 실리콘 반도체층(170’) 위에 형성된 부분을 제외한 나머지 부분의 마스크막(200)은 불산 희석액(DHF)이 포함된 마스크 식각액(EC2)으로 제거할 수 있다.
이때, 반도체 기판(110)의 후면에 위치한 마스크막(200)이 잔존하도록 하기 위해, 도 17에 도시된 바와 같이, 반도체 기판(110)의 후면에 위치한 마스크막(200) 위에 마스크 식각 방지막(210)이 코팅될 수 있다. 여기서, 마스크 식각 방지막(210)은 마스크막(200)과 다른 재질일 수 있으며, 불산 희석액(DHF)에 식각되지 않는 한, 어떠한 재질이라도 상관없다.
이와 같은 마스크 식각 방지막(210)은 일례로, 공정의 편의를 위해 마스크막(200) 위에 간단히 접착식으로 붙일수 있는 테이프 형태일 수 있다.
이와 같이, 마스크 식각 방지막(210)이 코팅된 상태에서, 불산 희석액(DHF)에 반도체 기판(110)을 담궈, 반도체 기판(110)의 후면 위에 위치한 다결정 실리콘 반도체층(170’) 위에 형성된 부분을 제외하고 나머지 부분의 마스크막(200)을 제거할 수 있다.
이와 같은 나머지 부분의 마스크막(200)을 제거하는 공정에서도 공정 시간을 단축하기 위해, 인 라인(In-Line)으로 구비된 롤러(R2)를 불산 희석액(DHF)에 담군 상태에서, 반도체 기판(110)을 롤러(R2)로 이동시키면서, 반도체 기판(110)의 전면 및 측면에 위치한 마스크막(200)을 제거하여, 도 18과 같은 형태로 만들 수 있다.
이후, 반도체 기판(110)의 후면에 위치한 마스크 식각 방지막(210)을 제거하여, 도 19에 도시된 바와 같이, 반도체 기판(110)의 후면에만 마스크막(200)이 잔존하도록 할 수 있다.
이와 같이 반도체 기판(110)의 후면에 위치한 다결정 실리콘 반도체층(170’) 위에 마스크막(200)이 형성된 상태에서, 도 19에 도시된 바와 같이, 전면 텍스쳐링 단계(S3)가 수행될 수 있고, 전면 텍스쳐링 단계(S3)가 종료된 이후, 마스크막(200)은 제거될 수 있다.
보다 구체적으로, 제2 실시예에 따른 전면 텍스쳐링 단계(S3)에서는 제1 실시예와 마찬가지로, (1) 인 라인(In-Line)으로 구비된 롤러(R1)를 이용하여 전면 텍스쳐링 단계(S3)가 수행되도록 하거나, (2) 배쓰(bath)에 반도체 기판(110)을 침지(浸漬)하여, 전면 텍스쳐링 단계(S3)를 수행할 수 있다.
보다 구체적으로, 제2 실시예에 따른 전면 텍스쳐링 단계(S3)에서는 반도체 기판(110)의 후면에 마스크막(200)이 형성된 상태에서, (1) 도 19에 도시된 바와 같이, 텍스쳐링 식각액(EC1)에 일부가 잠긴 롤러(R1) 위에 마스크막(200)이 형성된 반도체 기판(110)의 전면이 맞닿도록 하고, 롤러(R1)를 회전시키면서, 텍스쳐링 식각액(EC1)이 롤러(R1)의 표면을 타고 올라와 반도체 기판(110)의 전면을 식각하여, 도 20에 도시된 바와 같이, 반도체 기판(110)의 전면에 텍스쳐링 요철을 형성시키거나, (2) 도 19와 다르게, 마스크막(200)이 구비된 반도체 기판(110)을 텍스쳐링 식각액(EC1)이 담긴 배쓰(bath)에 침지(浸漬)하여, 도 20에 도시된 바와 같이, 반도체 기판(110)의 전면에 텍스쳐링 요철을 형성시킬 수 있다.
아울러, 도 20에서는 반도체 기판(110)의 전면에만 텍스쳐링 요철이 형성된 경우를 일례로 도시하였으나, 이와 다르게, 전면 텍스쳐링 단계(S3)에 의해, 반도체 기판(110)의 전면뿐만 아니라 측면에 텍스쳐링 요철이 형성되는 것도 가능하다.
이후, 마스크 제거 단계(S92)에서는 도 20에 도시된 바와 같이 반도체 기판(110)의 후면에 잔존하는 마스크막(200)을 불산 희석액(DHF)으로 제거할 수 있다.
이후, 제1 실시예에서 설명한 바와 마찬가지로, 도펀트층 형성 단계(S5), 열처리 단계(S5), 세정 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 수행하여, 도 1 내지 도 3에서 설명한 태양 전지가 제조될 수 있다.
이와 같은 본 발명의 제2 실시예에 따른 태양 전지 제조 방법 역시, 별도의 아이솔레이션 단계를 수행할 필요가 없이, 전면 텍스쳐링 단계(S3)를 통해, 반도체 기판(110)의 전면을 텍스쳐링하면서, 자연스럽게 아이솔레이션 구조가 형성되도록 할 수 있어, 제조 공정을 보다 용이하게 할 수 있다.
더불어, 이와 같은 본원 발명의 태양 전지 제조 방법은 아이솔레이션 구조를 형성하기 위해 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 반도체 장비의 오염을 방지할 수 있으며, 장비의 오염을 방지하기 위한 별도의 보조 장치가 필요치 않아, 제조 비용을 보다 절감할 수 있다.
더불어, 본원 발명의 태양 전지 제조 방법은 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 아이솔레이션 구조에 대한 균일도 문제도 해소할 수 있다.
더불어, 본 발명의 제1, 2 실시예에서는 전면 텍스쳐링 단계에서, 롤러(R1)가 텍스쳐링 식각액(EC1)에 잠겨 있고, 반도체 기판(110)의 전면이 맞닿은 상태에서, 롤러(R1)가 회전하면서, 텍스쳐링 식각액(EC1)이 롤러의 표면(R1)을 타고 올라와 반도체 기판(11)의 전면을 식각하는 경우를 일례로 설명하였다.
그러나, 본 발명의 전면 텍스쳐링 단계는 반드시 이에 한정되는 것은 아니고, 다른 방법으로 수행되는 것도 가능하다. 이에 대해 다음의 도 22를 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 22는 본 발명의 태양 전지 제조 방법에서 전면 텍스쳐링 단계의 다른 일례를 설명하기 위한 도이다.
본 발명의 다른 일례에 따른 전면 텍스쳐링 단계는 일례로, 도 7과 같이 다결정 증착 단계(S2)가 수행된 이후, 본 발명의 제1 실시예에 따른 태양 전지 제조 방법의 전면 텍스쳐링 단계(S3) 대신에, 도 22와 같이, 롤러(R1) 위에 반도체 기판(110)의 후면이 맞닿은 상태에서 스프레이 분사 방식으로 반도체 기판(110)의 전면을 선택적으로 텍스쳐링함으로써, 수행될 수 있다.
보다 구체적으로, 본 발명의 다른 일례에 따른 전면 텍스쳐링 단계에서는 롤러(R1)가 텍스쳐링 식각액에 담겨있지 아니하고, 텍스쳐링 식각액은 스프레이 노즐을 통해 분사될 수 있다.
이에 따라, 반도체 기판이 롤러에 의해 화살표 방향으로 이송되면서, 반도체 기판의 전면에 스프레이 노즐을 통해 분사되는 텍스쳐링 식각액에 의해 반도체 기판의 전면이 선택적으로 텍스쳐링되면서, 전면 텍스쳐링 단계가 수행될 수 있다.
이와 같은 본 발명의 다른 일례에 따른 전면 텍스쳐링 단계에 의해 반도체 기판의 전면에 존재하는 제어 패시베이션막과 다결정 실리콘층이 식각되어 완전히 제거될 수 있으며, 반도체 기판의 측면에 존재하는 제어 패시베이션막과 다결정 실리콘층은 일부가 식각되어 도 9와 같은 상태로 될 수 있다.
또는 도 9와 다르게 반도체 기판의 측면에 존재하는 제어 패시베이션막과 다결정 실리콘층 전부가 식각되어 제거되는 것도 가능하다.
본 발명의 다른 일례에 따른 전면 텍스쳐링 단계가 본 발명의 제1 실시예에 따른 태양 전지 제조 방법에 적용되는 경우를 일례로 설명하였으나, 반드시 이에 한정되는 것은 아니고, 본 발명의 다른 일례에 따른 전면 텍스쳐링 단계는 본 발명의 제2 실시예에 따른 태양 전지 제조 방법의 전면 텍스쳐링 단계(S3) 대신에 적용되는 것도 가능하다.
즉, 본 발명의 제2 실시예에 따른 태양 전지 제조 방법에서 마스크 형성 단계(S91) 이후에, 본 발명의 다른 일례에 따른 전면 텍스쳐링 단계가 도 22와 같이, 롤러(R1) 위에 반도체 기판(110)의 후면이 맞닿은 상태에서 스프레이 분사 방식으로 반도체 기판(110)의 전면을 선택적으로 텍스쳐링함으로써, 수행될 수 있다.이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (18)
- 베이스 영역을 포함하는 단결정 실리콘 재질의 반도체 기판의 후면 위에 제1 도펀트를 함유한 다결정 실리콘층을 형성하는 다결정층 형성 단계;
상기 반도체 기판의 전면을 텍스쳐링하는 동시에 전면에 형성된 다결정층을 제거하는 전면 텍스쳐링 단계;
상기 반도체 기판의 전면에 제2 도펀트를 확산하여 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계;
상기 반도체 기판의 후면에 형성된 상기 다결정 실리콘층 위에 제1 패시베이션막을 형성하는 단계;
상기 반도체 기판의 전면에 상기 제2 도전형 영역 위에 제2 패시베이션막을 형성하는 단계; 및
상기 제1 패시베이션막을 관통하여 상기 다결정층에 연결되는 제1 전극을 형성하고, 상기 제2 패시베이션막을 관통하여 상기 제2 도전형 영역에 제2 전극을 형성하는 전극 형성 단계;를 포함하는 태양 전지 제조 방법으로서,
상기 제2 도전형 영역 형성 단계는
상기 반도체 기판에 제2 도펀트를 갖는 도펀트층을 형성하는 도펀트층 형성 단계; 및
상기 도펀트층 형성 단계 이후에, 상기 반도체 기판을 열처리 하여, 상기 도펀트층의 제2 도펀트를 상기 반도체 기판의 전면에 확산하는 열처리 단계;를 포함하고;
상기 도펀트층 형성 단계는
상기 반도체 기판의 전면과 측면 및 후면의 에지 부분에 상기 도펀트층을 형성하는 단계; 및
상기 반도체 기판의 측면 및 후면의 에지 부분에 형성된 상기 도펀트층을 제거하는 단계;를 포함하며;
상기 도펀트층 형성 단계는 상기 도펀트층 위에 비도핑 실리콘 산화막(undoped silicate glass, USG)를 형성하는 단계를 더 포함하고;
상기 열처리 단계에서,
상기 제1 도펀트가 활성화되어 상기 다결정 실리콘층이 제1 도전형 영역으로 형성되고,
상기 제2 도펀트가 상기 반도체 기판의 전면에 확산 및 활성화되어, 상기 반도체 기판의 전면에 제2 도전형 영역이 형성되며;
상기 태양 전지 제조 방법은 상기 열처리 단계 이후에 상기 도펀트층과 함께 상기 비도핑 실리콘 산화막을 제거하는 단계;를 더 포함하는 태양 전지 제조 방법. - 삭제
- 제1 항에 있어서,
상기 전면 텍스쳐링 단계는 상기 반도체 기판의 전면에 대해 선택적으로 수행하는 태양 전지 제조 방법. - 제1 항에 있어서,
상기 다결정 실리콘층을 형성하는 단계 이전에,
상기 반도체 기판의 전면과 후면을 동시에 텍스쳐링 하는 단계;를 더 포함하는 태양 전지 제조 방법. - 제1 항에 있어서,
상기 다결정 실리콘층을 형성하는 단계 이전에,
상기 반도체 기판에 대해 소데미지 에칭(SDE, Saw Damage Etching)하는 단계;를 더 포함하는 태양 전지 제조 방법. - 제1 항에 있어서,
상기 다결정 실리콘층을 형성하는 단계 이전에,
상기 반도체 기판의 전체 표면에 제어 패시베이션막을 형성하는 단계;를 더 포함하는 태양 전지 제조 방법. - 제6 항에 있어서,
상기 전면 텍스쳐링 단계에서 상기 반도체 기판의 전면에 형성된 상기 제어 패시베이션막 및 상기 다결정 실리콘층이 동시에 제거되는 태양 전지 제조 방법. - 제1 항에 있어서,
상기 다결정층 형성 단계에서는
상기 다결정 실리콘층이 상기 반도체 기판의 후면 위, 상기 반도체 기판의 측면 위 및 상기 반도체 기판의 전면의 에지 부분에 형성되는 태양 전지 제조 방법. - 제1 항에 있어서,
상기 전면 텍스쳐링 단계는 습식 식각법에 의해 수행되는 태양 전지 제조 방법. - 제9 항에 있어서,
상기 습식 식각법은
텍스쳐링 식각액에 일부가 잠긴 롤러 위에 상기 반도체 기판의 전면이 맞닿은 상태에서, 상기 롤러가 회전하면서, 상기 텍스쳐링 식각액이 상기 롤러의 표면을 타고 올라와 상기 반도체 기판의 전면을 식각하여, 상기 반도체 기판의 전면에 텍스쳐링 요철이 형성되는 태양 전지 제조 방법. - 제10 항에 있어서,
상기 텍스쳐링 식각액은 수산화칼륨(KOH)와 알칼리 계열의 탈이온수(DI-water)를 포함하는 태양 전지 제조 방법. - 삭제
- 삭제
- 제1 항에 있어서,
상기 열처리 단계 이후, 상기 도펀트층이 제거되는 세정 단계를 더 포함하는 태양 전지 제조 방법. - 제1 항에 있어서,
상기 다결정층 형성 단계와 상기 전면 텍스쳐링 단계 사이에, 상기 반도체 기판의 후면 위의 상기 다결정 실리콘층 위에, 텍스쳐링 식각을 방지하기 위한 마스크막을 형성하는 마스크 형성 단계;를 더 포함하는 태양 전지 제조 방법. - 제15 항에 있어서,
상기 마스크 형성 단계는
상기 다결정 실리콘층의 표면 및 상기 반도체 기판의 전면의 표면에 전체적으로 상기 마스크막을 형성되는 단계; 및
상기 마스크막 중 상기 반도체 기판의 후면 위에 위치한 다결정 실리콘층 위에 형성된 부분을 제외하고 나머지 부분을 제거하는 단계;를 포함하는 태양 전지 제조 방법. - 제16 항에 있어서,
상기 반도체 기판의 후면에 위치한 상기 다결정 실리콘층 위에 상기 마스크막이 형성된 상태에서, 상기 전면 텍스쳐링 단계가 상기 반도체 기판의 전면에 대해 수행되고,
상기 전면 텍스쳐링 단계가 종료된 이후, 상기 마스크막은 제거되는 태양 전지 제조 방법. - 제16 항에 있어서,
상기 전면 텍스쳐링 단계는
상기 반도체 기판의 후면에 상기 마스크막이 형성된 상태에서 수행되되,
텍스쳐링 식각액에 일부가 잠긴 롤러 위에 상기 마스크막이 형성된 상기 반도체 기판의 전면이 맞닿은 상태에서, 상기 롤러가 회전하면서, 상기 텍스쳐링 식각액이 상기 롤러의 표면을 타고 올라와 상기 반도체 기판의 전면을 식각하여, 상기 반도체 기판의 전면에 텍스쳐링 요철을 형성시키거나,
상기 마스크막이 구비된 상기 반도체 기판을 상기 텍스쳐링 식각액이 담긴 배쓰(bath)에 침지(浸漬)하여, 상기 반도체 기판의 전면에 상기 텍스쳐링 요철을 형성시키는 태양 전지 제조 방법.
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