WO2020145568A1 - 태양전지 제조 방법 - Google Patents

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WO2020145568A1
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conductive region
forming
passivation film
solar cell
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장원재
김성진
도영구
정주화
안준용
조해종
고지수
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엘지전자 주식회사
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Definitions

  • the present invention relates to a method for manufacturing a solar cell. More specifically, the present invention allows the isolation between the first conductive region and the second conductive region during the process of texturing the entire surface of the semiconductor substrate during the solar cell manufacturing process, thereby simplifying the solar cell manufacturing process. It relates to a solar cell manufacturing method.
  • the solar cell has an n-type conductive region and a p-type conductive region, and can generate electric power while a carrier suitable for each conductive type moves to the n-type conductive region and the p-type conductive region.
  • the power generation efficiency of the solar cell is significantly reduced, so it is necessary to isolate the n-type conductive region and the p-type conductive region from each other.
  • isolation is formed on each semiconductor substrate in a state in which a plurality of semiconductor substrates are usually disposed on a tray.
  • RIE reactive ion etching
  • An object of the present invention is to provide a solar cell manufacturing method capable of minimizing the influence on the solar cell manufacturing equipment and implementing a more stable and natural isolation structure.
  • a method of manufacturing a solar cell for forming an isolation structure of a solar cell according to a first embodiment of the present invention includes forming a polycrystalline silicon layer containing a first dopant on the back surface of a semiconductor substrate made of a single crystal silicon material including a base region Forming a polycrystalline silicon layer; Removing the polycrystalline silicon layer formed on the front surface of the semiconductor substrate, and texturing the front surface of the semiconductor substrate; Forming a second conductive region by diffusing a second dopant on the front surface of the semiconductor substrate to form a second conductive region; A passivation film deposition step of forming a first passivation film on the polycrystalline silicon layer formed on the back surface of the semiconductor substrate and forming a second passivation film on the second conductive region formed on the front surface of the semiconductor substrate; And an electrode forming step of passing through the first passivation film to form a first electrode connected to the polycrystalline silicon layer, and forming a second electrode to pass through the second passivation film and connected to the second conductive region.
  • the second conductive region may include a dopant layer forming step of forming a dopant layer having a second dopant on the front surface of the semiconductor substrate; And a heat treatment step of heat-treating the semiconductor substrate to diffuse the second dopant of the dopant layer over the front surface of the semiconductor substrate.
  • the front texturing step may be selectively performed on the front surface of the semiconductor substrate.
  • the method may further include performing SDE (Saw Damage Etching) on the semiconductor substrate.
  • the method may further include forming a control passivation film on the entire surface of the semiconductor substrate.
  • control passivation film and polycrystalline silicon layer formed on the front surface of the semiconductor substrate may be simultaneously removed.
  • the polycrystalline silicon layer may be formed on the rear surface of the semiconductor substrate, on the side surface of the semiconductor substrate, and on the edge portion of the front surface of the semiconductor substrate.
  • the front texturing step may be performed by a wet etching method.
  • the roller rotates, and the texturing etchant climbs on the surface of the roller to etch the front surface of the semiconductor substrate, thereby etching the front surface of the semiconductor substrate. Texturing irregularities may be formed.
  • the texturing etching solution may include potassium hydroxide (KOH) and alkali-based deionized water (DI-water).
  • KOH potassium hydroxide
  • DI-water alkali-based deionized water
  • the forming of the dopant layer may include forming a dopant layer on front, side, and back edge portions of the semiconductor substrate; Forming an undoped silicate glass (USG) on the dopant layer; And removing dopant layers and undoped silicon oxide films formed on edge portions of side surfaces and rear surfaces of the semiconductor substrate.
  • USG undoped silicate glass
  • the first dopant is activated to form a polycrystalline silicon layer as a first conductive region
  • the second dopant is diffused and activated on the front surface of the semiconductor substrate, thereby forming a second conductive region on the front surface of the semiconductor substrate.
  • a cleaning step in which the dopant layer is removed may be further included.
  • a mask forming step of forming a mask film for preventing texturing etching may be further included on the polycrystalline silicon layer on the rear surface of the semiconductor substrate.
  • the mask forming step includes forming a mask film as a whole on the surface of the polycrystalline silicon layer and the front surface of the semiconductor substrate; And removing the remaining portion of the mask layer except for the portion formed on the polycrystalline silicon layer located on the rear surface of the semiconductor substrate.
  • the front texturing step is performed on the front surface of the semiconductor substrate, and after the front texturing step is completed, the mask film may be removed.
  • the front texturing step is performed in a state in which a mask film is formed on the back surface of the semiconductor substrate, and while the front surface of the semiconductor substrate on which the mask film is formed is abutted on a roller immersed in the texturing etchant, the roller rotates and the texturing etchant rides on the surface of the roller. Come up and etch the front surface of the semiconductor substrate to form uneven texture on the front surface of the semiconductor substrate, or immerse the semiconductor substrate with a mask film in a bath containing the texturing etchant, and texture unevenness on the front surface of the semiconductor substrate Can form.
  • a solar cell manufacturing method for forming an isolation structure of a solar cell according to a second embodiment of the present invention is a first conductive region doped with a first conductivity type dopant on a polycrystalline silicon layer on one surface of a semiconductor substrate including a base region Forming a first conductive region to form; A second conductive region forming step of forming a second conductive region doped with a second conductive type dopant opposite to the first conductive region on the other surface of the semiconductor substrate; 1st, 2nd conductive region forming step After the middle or 1st and 2nd conductive region forming step, a coating step of applying an etching paste adjacent to the edge end of one side or the other side of the semiconductor substrate; And an etching step of etching a portion of the semiconductor substrate adjacent to the edge end using an etching paste to form an isolation line.
  • the first conductive region forming step may include a polycrystalline silicon layer deposition step of depositing a polycrystalline silicon layer on one surface of the semiconductor substrate, and the second conductive region forming step contains a second conductive type dopant on the other surface of the semiconductor substrate.
  • a dopant layer forming step of forming the dopant layer may be included, and each of the first and second conductive region forming steps may further include a polycrystalline silicon layer deposition step and a heat treatment step of heat-treating the semiconductor substrate after the dopant layer forming step. .
  • a control passivation film deposition step of forming a control passivation film on one surface of the semiconductor substrate, and the polycrystalline silicon layer may be deposited on the control passivation film.
  • the application step and the etching step included in the isolation step are performed after the first and second conductive region forming steps, and may be performed after the heat treatment step, and the etching paste is the first conductive region located on one surface of the semiconductor substrate It may be applied spaced from the edge of the edge, or may be applied spaced from the edge of the second conductive region located on the other surface of the semiconductor substrate.
  • the etching paste may be applied at a distance of 2 mm or less from the edge end of the first conductive region or the second conductive region, the aspect ratio of the etching paste may be 0.1 to 1, and the thickness of the etching paste is 2 to 500 ⁇ m
  • the line width of the etching paste may be 20 ⁇ m to 500 ⁇ m.
  • the etching paste may include polymer particles and etching materials, and polymer particles include polystyrene, polyacryl, polyamide, polyimide, polymethacrylate, and the like. It may contain at least one of melamine, urethane, benzoguanine, phenolic resin, silicone resin, fluorinated polymers and micronised wax.
  • the etchant may include at least one of ammonium difluoride (NH 4 HF 2 ) and phosphoric acid (H 3 PO 4 ).
  • the depth of the isolation line etched by the etching step may be 2 ⁇ m to 5 ⁇ m, and the line width of the isolation line may be 20 ⁇ m to 500 ⁇ m.
  • a part of the first conductive region or the second conductive region may be etched in the etching step to expose the base region of the semiconductor substrate.
  • a cleaning step of removing the etching paste after the etching step may be further included, and after the cleaning step, a passivation film deposition step of depositing a first passivation film over the first conductive region and depositing a second passivation film over the second conductive region ; And an electrode forming step of forming a first electrode passing through the first passivation film and connected to the first conductive region and a second electrode passing through the second passivation layer and connected to the second conductive region.
  • the base region of the semiconductor substrate exposed in the etching step may be covered by the first passivation film or the second passivation film in the passivation film deposition step.
  • the dopant layer forming step may be performed between the polycrystalline silicon layer deposition step and the heat treatment step, and the application step and the etching step included in the isolation step may be performed on one side or the other side of the semiconductor substrate between the dopant layer forming step and the heat treatment step. Can be.
  • the dopant layer forming step may be performed between the polycrystalline silicon layer deposition step and the heat treatment step, and the application step and the etching step included in the isolation step may be performed on one surface of the semiconductor substrate between the polycrystalline silicon layer deposition step and the dopant layer formation step. It is also possible.
  • a solar cell includes a semiconductor substrate having a base region; A first conductive region positioned on one surface of the semiconductor substrate and doped with a first conductivity type dopant on the polycrystalline silicon layer; A second conductive region on the other surface of the semiconductor substrate and doped with a second conductive type dopant opposite to the first conductive type dopant; A first electrode connected to the first conductive region; And a second electrode connected to the second conductive region, and an isolation line from which a portion of the first conductive region or a portion of the second conductive region is removed is spaced apart from the first electrode or the second electrode, so that one surface or the other surface of the semiconductor substrate is separated. It may be provided in a line form parallel to the edge of the edge.
  • the solar cell includes a first passivation layer positioned on the first conductive region; And a second passivation layer positioned on the second conductive region.
  • the first passivation film may pass through the first conductive region at the portion where the isolation line is located and contact the base region of the semiconductor substrate, and the isolation line is located on the other surface of the semiconductor substrate
  • the second passivation film may pass through the second conductive region at the portion where the isolation line is located and contact the base region of the semiconductor substrate.
  • a control passivation film may be further positioned between the semiconductor substrate and the first conductive region.
  • An isolation line is positioned on one surface of the semiconductor substrate, and the first passivation film penetrates the first conductive region and the control passivation layer at the portion where the isolation line is located to contact the base region of the semiconductor substrate.
  • the position of the isolation line may be closer to the end of the first electrode or the second electrode than the edge end of one or the other surface of the semiconductor substrate.
  • the depth of the isolation line formed from the surface of the first conductive region or the second conductive region is greater than the thickness of the first conductive region or the second conductive region, and may be 3 ⁇ m to 5 ⁇ m.
  • the line width of the isolation line may be 20 ⁇ m or more.
  • the distance between the isolation line and the edge end may be greater than the line width of the isolation line and may be 2 mm or less.
  • an isolation structure using wet etching it is possible to implement an isolation structure in which different conductive regions are spaced apart naturally through a front texturing step and a dopant layer formation step, thereby simplifying and simplifying the manufacturing process of a solar cell. You can do it.
  • the solar cell manufacturing method of the present invention does not use a reactive ion etching (RIE) method to form an isolation structure, and thus can prevent contamination of semiconductor equipment, and a separate auxiliary device for preventing equipment contamination Since it is not necessary, the manufacturing cost can be further reduced.
  • RIE reactive ion etching
  • FIG. 1 and 2 are views for explaining a solar cell according to the present invention.
  • FIG 3 is a view for explaining the isolation structure of a solar cell according to the first embodiment of the present invention.
  • FIGS. 4 to 14 are views for explaining a first embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to the first embodiment of the present invention.
  • 15 to 21 are views for explaining a second embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to the first embodiment of the present invention.
  • FIGS. 22 is a view for explaining another example of the front texturing step shown in FIGS. 4 and 15.
  • FIG. 23 is a view for explaining the isolation structure of a solar cell according to a second embodiment of the present invention.
  • FIG. 24 is a cross-sectional view taken along line II-II of FIG. 23 to describe the cross-section of the isolation line shown in FIG. 23.
  • 25 to 35 are views for explaining a first embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to a second embodiment of the present invention.
  • FIGS. 25 to 35 are views for explaining a modified example of the first embodiment illustrated in FIGS. 25 to 35.
  • 40 to 43 are views for explaining a second embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to a second embodiment of the present invention.
  • 44 to 46 are views for explaining a modified embodiment of the second embodiment shown in FIGS. 40 to 43.
  • 47 to 51 are views for explaining a third embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to a second embodiment of the present invention.
  • thicknesses are enlarged to clearly represent various layers and regions.
  • a portion of a layer, film, region, plate, or the like is said to be “above” another portion, this includes not only the case “directly above” the other portion, but also other portions in the middle.
  • one part is “just above” another part, it means that there is no other part in the middle.
  • a part is formed “overall” on another part, it means that not only is formed on the entire surface of the other part, but also not formed on a part of the edge.
  • the meaning that the thickness or width of one component part is the same as the thickness or width of another component part means that it is the same within the range of 10%, including process error.
  • FIG. 1 and 2 are views for explaining a solar cell according to the present invention
  • FIG. 1 is a partial perspective view of the solar cell
  • FIG. 2 is a cross-sectional view of the solar cell shown in FIG. 1 taken along line I-I. to be.
  • the solar cell according to an example of the present invention includes a semiconductor substrate 110, a control passivation film 160, a first conductive region 170, a first passivation film 180, and The second conductive region 120, the second passivation layer 130, the first electrode 150 and the second electrode 140 may be included.
  • control passivation film 160, the first passivation film 180 and the second passivation film 130 may be omitted, but if provided, the efficiency of the solar cell may be further improved.
  • the efficiency of the solar cell may be further improved.
  • the semiconductor substrate 110 may be formed of a crystalline semiconductor.
  • the semiconductor substrate 110 may be formed of a single crystal or polycrystalline semiconductor (eg, single crystal or polycrystalline silicon).
  • the semiconductor substrate 110 may be composed of a single crystal semiconductor (eg, a single crystal semiconductor wafer, more specifically, a single crystal silicon wafer).
  • a solar cell based on the semiconductor substrate 110 composed of a crystalline semiconductor having high crystallinity and low defects has excellent electrical properties.
  • a separate doping region is not formed on the semiconductor substrate 110 and the semiconductor substrate 110 may be composed of only the base region 10. If a separate doping region is not formed in the semiconductor substrate 110 as described above, damage or defect increase of the semiconductor substrate 110 that may occur when forming the doping region is prevented, and thus the semiconductor substrate 110 has excellent passivation characteristics. Can have Accordingly, it is possible to minimize surface recombination occurring on the surface of the semiconductor substrate 110.
  • the present invention is not necessarily limited thereto, and the semiconductor substrate 110 may further include other doped regions in addition to the base region 10.
  • the semiconductor substrate 110 or the base region 10 is doped with a first or second conductivity type dopant at a low doping concentration. Therefore, the semiconductor substrate 110 or the base region 10 may have a first or second conductivity type. At this time, the semiconductor substrate 110 or the base region 10 may have a lower doping concentration, higher resistance, or lower carrier concentration than one of the first and second conductive regions 170 and 120 having the same conductivity type.
  • Examples of the p-type dopant used as the first or second conductivity-type dopant include Group 3 elements such as boron (B), aluminum (Al), gallium (Ga), and indium (In). As the n-type dopant, And group 5 elements such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb). However, the present invention is not limited thereto, and various dopants may be used as the first or second conductivity type dopants.
  • first conductivity type dopant is doped to the semiconductor substrate 110 and the first conductivity type dopant is an n-type dopant will be described as an example. However, it is not necessarily limited thereto.
  • the back surface and/or the front surface of the semiconductor substrate 110 may be textured, and thus may have irregularities.
  • Texturing irregularities may be formed of a (111) surface of the semiconductor substrate 110 and may have a pyramid shape having an irregular size.
  • the surface roughness is increased by forming irregularities on the front surface of the semiconductor substrate 110 through the texturing, the reflectance of light incident through the front surface of the semiconductor substrate 110 may be reduced. Therefore, it is possible to increase the amount of light reaching the pn junction, thereby minimizing light loss.
  • the present invention is not limited thereto, and it is also possible that texturing irregularities are formed on both the back and front surfaces of the semiconductor substrate 110, and texturing irregularities are not formed on the back and front surfaces of the semiconductor substrate 110.
  • the control passivation film 160 is located entirely on the rear surface of the semiconductor substrate 110, and may be formed of a dielectric material or a silicon material, and can basically perform a passivation function on the back surface of the semiconductor substrate 110, additionally The carrier generated in the semiconductor substrate 110 may be passed, but this is not necessary.
  • the control passivation film 160 may be formed of a dielectric material such as SiCx or SiOx, which is durable even at a high temperature process of 600°C or higher, but in addition, a-Si, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide ( AlOx), silicon oxynitride (SiON) or hydrogenerated SiON.
  • a dielectric material such as SiCx or SiOx, which is durable even at a high temperature process of 600°C or higher, but in addition, a-Si, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide ( AlOx), silicon oxynitride (SiON) or hydrogenerated SiON.
  • the thickness of the control passivation film 160 may be formed to 0.5 nm to 2.5 nm.
  • the first conductive region 170 may directly contact the rear surface of the control passivation film 160 and may be located on the entire rear surface of the control passivation film 160, for example, a first conductivity type in the polycrystalline silicon layer.
  • the dopant may be formed by doping at a higher concentration than the semiconductor substrate 110.
  • an n-type dopant may be used as the first conductivity type dopant.
  • the semiconductor substrate 110 contains the first conductivity type dopant, and the first conductivity region 170 is doped with the first conductivity type dopant at a higher concentration than the semiconductor substrate 110, the first conductivity region 170 May act as a back surface field (BSF).
  • BSF back surface field
  • the present invention is not limited thereto, and when the semiconductor substrate 110 contains the second conductivity type dopant and the first conductivity region 170 is doped with the first conductivity type dopant, the first conductivity region 170 is It can act as an emitter.
  • the semiconductor substrate 110 contains a first conductivity type dopant and the first conductive region 170 operates as a rear electric field portion BSF is described.
  • the polycrystalline silicon layer constituting the first conductive region 170 is formed by depositing polycrystalline silicon on the back surface of the semiconductor substrate 110, or by depositing amorphous silicon on the back surface of the semiconductor substrate 110, followed by heat treatment of the amorphous silicon. It can be formed by changing the amorphous silicon to polycrystalline silicon.
  • the first conductive region 170 made of polycrystalline silicon may have a different crystal structure from the semiconductor substrate 110 made of single crystal silicon.
  • the output voltage Vo of the solar cell can be further improved, and the first electrode connected to the first conductive region 170 ( The ohmic contact with 150) can be further improved.
  • the semiconductor in the manufacturing process Since thermal damage of the substrate 110 can be minimized, a highly efficient solar cell can be implemented.
  • the thickness T170 of the first conductive region 170 may be, for example, 200 nm to 400 nm.
  • the thickness T170 of the first conductive region 170 is based on the central portion of the semiconductor substrate, and may be lower or higher than 200 nm to 400 nm at the edge of the semiconductor substrate.
  • the first passivation layer 180 may be positioned on the first conductive region 170, that is, on the back side of the first conductive region 170, may be formed of a dielectric material, and thicker than the control passivation layer 160. It can have a thickness.
  • the first passivation film 180 may include at least one of SiNx, SiOx, SiOxNy, SiCx, or AlOx, which contains a large amount of hydrogen, and may perform a passivation function for the rear surface of the first conductive region 170. .
  • the second conductive region 120 is positioned on the front surface of the semiconductor substrate 110, and a second conductive dopant may be formed by doping inside the front surface of the semiconductor substrate 110.
  • the second conductive region 120 may be formed by diffusing a second conductivity type dopant into the front surface of the semiconductor substrate 110, and accordingly, the second conductive region 120 is the same crystalline as the semiconductor substrate 110. It may be formed of a silicon material.
  • the second conductive region 120 may also be formed of single crystal silicon.
  • the semiconductor substrate 110 is formed of polycrystalline silicon
  • the second conductive region ( 120) may also be formed of polycrystalline silicon.
  • the thickness T120 of the second conductive region 120 may be approximately 1.5 ⁇ m to 2.5 ⁇ m. However, the smaller the thickness T120 of the second conductive region 120 is, the more preferable it is, and the thickness T120 of the second conductive region 120 can be reduced to 0.1 nm to 0.3 nm.
  • the second conductivity region 120 may operate as an emitter portion.
  • the present invention is not limited thereto, and when the semiconductor substrate 110 contains the second conductivity type dopant and the second conductivity region 120 is doped with the second conductivity type dopant at a higher concentration than the semiconductor substrate 110, The second conductive region 120 may operate as a front electric field.
  • the semiconductor substrate 110 contains a first conductivity type dopant and the second conductive region 120 operates as an emitter portion will be described.
  • the second passivation layer 130 may be positioned directly on the front surface of the second conductive region 120 to perform a passivation function for the front surface of the second conductive region 120.
  • the second passivation layer 130 may be formed of a dielectric material containing hydrogen, and for example, may be formed of at least one of SiNx, SiOx, SiOxNy, or AlOx.
  • the second passivation layer 130 may improve transmittance to light incident on the solar cell and reduce reflectivity, so that as much light as possible enters the semiconductor substrate 110.
  • the first electrode 150 is located on the rear surface of the semiconductor substrate 110 and may pass through the first passivation layer 180 and be connected to the first conductive region 170.
  • the first electrode 150 may include a plurality of first finger electrodes 151 and a plurality of first bus bars 152 connected to the plurality of first finger electrodes 151.
  • the plurality of first finger electrodes 151 are electrically and physically connected to the first conductive region 170, and may be spaced apart from each other in the second direction (y) and extend in parallel in the first direction (x). The plurality of first finger electrodes 151 may collect carriers that have moved toward the first conductive region 170.
  • the plurality of first bus bars 152 may be electrically and physically connected to the first conductive region 170 and spaced apart from each other in the first direction (x) to extend in parallel in the second direction (y).
  • the plurality of first bus bars 152 are located on the same layer as the plurality of first finger electrodes 151 and are electrically connected to the corresponding first finger electrode 151 at a point where they intersect with each of the first finger electrodes 151. And may be physically connected.
  • the first conductive region 170 is not in contact with the first finger It is also possible to configure such that only the electrode 151 is connected. At this time, it is also possible to use an electrode material different from the first finger electrode 151.
  • the plurality of first finger electrodes 151 has a stripe shape extending in the first direction x
  • the plurality of first bus bars 152 have the second direction ( Since y) has a stripe shape extending
  • the first electrode 150 may be positioned in a lattice form on the front surface of the semiconductor substrate 110.
  • the plurality of first bus bars 152 may collect carriers moving from the second conductive region 120 as well as carriers collected and moved by the plurality of first finger electrodes 151.
  • the width of each of the first bus bars 152 is each of the first fingers It may be formed larger than the width of the electrode 151.
  • the present invention is not limited thereto, and the first bus bar and the first finger electrode may have the same line width. In this case, the width of the first bus bar 152 may be as small as the width of the first finger electrode 151.
  • the plurality of first bus bars 152 may be connected to an external device, and output collected carriers (eg, electronics) to the external device.
  • collected carriers eg, electronics
  • the plurality of first finger electrodes 151 and the plurality of first bus bars 152 of the first electrode 150 may be formed of at least one conductive material such as silver (Ag).
  • the second electrode 140 is located on the front surface of the semiconductor substrate 110 and may pass through the second passivation layer 130 and be connected to the second conductive region 120.
  • the second electrode 140 is connected to the plurality of second finger electrodes 141 and the plurality of second finger electrodes 141 as shown in FIGS. 1 and 2, like the first electrode 150.
  • a plurality of second bus bars 142 may be provided, and the second electrode 140 may be formed in the same pattern as the first electrode 150. However, the pattern of the second electrode 140 may be formed differently from the pattern of the first electrode 150.
  • the second electrode 140 has the second finger electrode 141 and the second bus bar 142 formed in a lattice structure, while the first electrode 150 has the first bus bar 152. It may include an electrode layer located on the entire rear surface of the semiconductor substrate 110 except for the formed portion.
  • the second electrode 140 may collect carriers moving toward the second conductive region 120.
  • the first conductive region and the second conductive region may be isolated from each other on the side of the semiconductor substrate.
  • the structure in which the first conductive region and the second conductive region are isolated as described above may be naturally formed on the side surface of the solar cell when texturing the entire surface of the semiconductor substrate during the solar cell manufacturing process.
  • FIG 3 is a view for explaining the isolation structure of a solar cell according to the first embodiment of the present invention.
  • FIGS. 1 and 2 are views showing a side surface of the solar cell to describe the isolation structure formed on the side surface of the solar cell shown in FIGS. 1 and 2.
  • the first conductive region and the second conductive region are spaced apart from each other on the side of the semiconductor substrate to form an isolation structure.
  • the first conductive region may be formed on the side surface of the semiconductor substrate, but may be mainly formed on the back side of the semiconductor substrate based on the center of the side surface of the semiconductor substrate (referring to the center of the thickness direction of the semiconductor substrate).
  • the second conductive region may be mainly formed on the front side of the semiconductor substrate based on the center of the side surface of the semiconductor substrate.
  • the present invention is not necessarily limited thereto, and the first and second conductive regions may hardly be formed on the side surfaces of the semiconductor substrate.
  • first conductive region and the second conductive region are spaced apart from each other in the thickness direction of the semiconductor substrate on the side surface of the semiconductor substrate, and the base region of the semiconductor substrate is exposed at a portion where the first and second conductive regions are spaced apart from each other.
  • a first passivation film or a second passivation film may be further formed on the base region exposed to the side surface of the semiconductor substrate.
  • a second passivation film is further formed in the base region exposed to the side surface of the semiconductor substrate, and a first passivation film is formed on the second passivation film further formed in the base region exposed to the side surface of the semiconductor substrate. It can be further formed.
  • the present invention is not necessarily limited to this, and it is also possible to form the first passivation film and the second passivation film in a stacked order in the base region exposed on the side surface of the semiconductor substrate.
  • FIGS. 4 to 14 are views for explaining an example of a solar cell manufacturing method for forming an isolation structure of a solar cell according to the first embodiment of the present invention.
  • FIG. 4 is a flow chart of a solar cell manufacturing method
  • FIGS. 5 to 14 are views for explaining each step shown in FIG. 4.
  • the solar cell manufacturing method includes a control passivation film deposition step (S1), a first conductive region 170 forming step (S2, S5), a front texturing step (S3), and a second conductive region 120 forming step (S4, S5), a cleaning step (S6), a passivation film deposition step (S7) and an electrode forming step (S8) may be included.
  • the first conductive region 170 forming step (S2, S5) may include a polycrystalline silicon layer deposition step (S2) and a heat treatment step (S5)
  • the second conductive region 120 forming step (S4, S5) is Dopant layer forming step (S4) and may include a heat treatment step (S5).
  • the heat treatment step (S5) of the step of forming the first conductive region 170 and the heat treatment step (S5) of the step of forming the second conductive region 120, as described in the flow chart of FIG. 4, may be simultaneously performed in one process. Can. Accordingly, the manufacturing process can be further simplified.
  • control passivation film deposition step (S1) and the cleaning step (S6) may be omitted in some cases.
  • the entire surface of the semiconductor substrate 110 may be further textured or SDE (saw damage etching).
  • the entire surface of the semiconductor substrate 110 may be formed substantially flat.
  • the present invention is not necessarily limited thereto, and it is also possible to texture the entire surface of the semiconductor substrate 110 before the control passivation film deposition step S1 after SDE.
  • control passivation film deposition step S1 is performed after the SDE is performed will be described as an example.
  • control passivation film 160 may be formed on the entire surface of the semiconductor substrate 110.
  • the material and thickness of the control passivation film 160 may be the same as described in FIGS. 1 to 3.
  • the control passivation film 160 is formed by depositing silicon oxide (SiOx) on the front, back, and side surfaces of the semiconductor substrate 110 using a thermal oxidation process. can do.
  • the rear surface 110S1 of the semiconductor substrate 110 that is, the polycrystalline silicon layer 170 on the control passivation film '
  • the thickness of the deposited polycrystalline silicon layer 170' may be within 1 ⁇ m, for example, the polycrystalline silicon layer 170' may be deposited between 300 nm and 400 nm.
  • the polycrystalline silicon layer 170 ′ may be deposited on the side surface of the semiconductor substrate 110 with a thickness smaller than the thickness formed on the rear surface 110S1 of the semiconductor substrate 110, as well as the back surface 110S1 of the semiconductor substrate 110. In addition, it may be deposited up to the edge portion of the front surface 110S2 of the semiconductor substrate 110.
  • a first conductivity type dopant may be doped into the polycrystalline silicon layer 170'.
  • the polycrystalline silicon layer deposition step (S2) of the present invention has been described as an example in which the polycrystalline silicon layer 170' is deposited from the top on the back surface 110S1 of the semiconductor substrate 110, but is not limited thereto. After the amorphous silicon layer is deposited on the back surface 110S1 of the substrate 110, it is also possible that the amorphous silicon layer is heat-treated in the heat treatment step (S5) to form a polycrystalline silicon layer.
  • the front surface of the semiconductor substrate 110 may be selectively textured.
  • the front surface and the front surface of the semiconductor substrate 110 may be selectively textured, and the side surface of the semiconductor substrate 110 may be partially or completely textured.
  • the front texturing step (S3) may be performed with an etching device installed in-line in the solar cell manufacturing process line.
  • the roller R1 which is a part of the etching equipment, may move the semiconductor substrate 110 in the direction of the arrow along the progression direction of the in-line process while a part is immersed in the texturing etching solution EC1.
  • the roller (R1) While rotating, the texturing etchant EC1 climbs on the surface of the roller R1 to etch the front surface of the semiconductor substrate 110 to form texturing irregularities on the front surface of the semiconductor substrate 110.
  • the polycrystalline silicon layer 170' and the control passivation film 160 formed on the side surface of the semiconductor substrate 110 may be etched by the texturing etchant EC1 that has climbed on the surface of the roller, as shown in FIG. Texturing may be formed on the front surface of the semiconductor substrate 110.
  • the texturing etchant EC1 which has climbed on the rollers, comes from the edge portions of the side and front surfaces of the semiconductor substrate 110 on which the polycrystalline silicon layer 170' is formed.
  • the control passivation film 160 and the polycrystalline silicon layer 170 ′ formed on a portion of a side surface of the semiconductor substrate 110 and an edge portion of the front surface may also be etched together.
  • the polysilicon layer 170 ′ formed on a portion of the side surface of the semiconductor substrate 110 and the edge portion of the front surface is etched to etch the first conductive region 170 and the second conductive region on the side surface of the semiconductor substrate 110
  • the isolation portions 120 are electrically separated from each other may be formed.
  • the etching depth of the front surface of the semiconductor substrate 110 etched by the texturing etching liquid EC1 in the front surface texturing step S3 may be 5 ⁇ m to 20 ⁇ m.
  • potassium hydroxide (KOH) and alkali-based deionized water (DI-water) may be used as the texturing etching solution EC1.
  • Dopant layer forming step (S5) as shown in Figure 9, to form the second conductive region 120, the semiconductor substrate 110 by atmospheric pressure chemical vapor deposition method (APCVD) or plasma chemical vapor deposition method (PECVD) ), a dopant layer 190 containing a second conductivity type dopant may be formed on the front surface 110S2.
  • APCVD atmospheric pressure chemical vapor deposition method
  • PECVD plasma chemical vapor deposition method
  • the dopant layer 190 may be a BSG (BoroSilicateGlass) film.
  • BSG BoSilicateGlass
  • the present invention is not limited thereto, and the dopant layer 190 only needs to include a conductive dopant that is opposite to the first conductive region 170.
  • a PSG (Phospho-SilicateGlass) film or other conductive dopant is contained. Old membranes are also possible.
  • the dopant layer forming step (S4) is performed with the front surface of the semiconductor substrate 110.
  • the dopant layer 190 may be formed on the edge portions of the side and back surfaces, and among these, the dopant layer 190 formed on the edge portions of the side and rear surfaces of the semiconductor substrate 110 may be removed.
  • the dopant layer 190 in the dopant layer forming step (S5) An undoped silicate glass (USG) is further formed on the top, and it is also possible to remove the undoped silicon oxide film together with the dopant layer 190 after the heat treatment step (S5).
  • USG undoped silicate glass
  • the dopant layer 190 formed on the edge portions of the side surface and the back surface of the semiconductor substrate 110 may be removed by etching with dilute hydrofluoric acid (Dilute HF, DHF).
  • dilute HF dilute hydrofluoric acid
  • the semiconductor substrate 110 or the polycrystalline silicon layer 170' is not etched when the dopant layer 190 formed on the side and rear edges of the semiconductor substrate 110 is removed with a dilute hydrofluoric acid (DHF). It may not.
  • a dopant for forming the polycrystalline silicon layer 170 ′ and the second conductive region 120 for forming the first conductive region 170 on the side surface of the semiconductor substrate 110 may be isolated from each other.
  • the semiconductor substrate 110 may be heat treated at a temperature of 800°C to 1000°C as an example, and as shown in FIG. 11, the second dopant of the dopant layer 190 is a semiconductor substrate.
  • the second conductive region 120 which is a diffusion region, may be formed on a portion of the base region 10 of the semiconductor substrate 110 by being diffused on the entire surface of the (110 ).
  • the first conductivity type dopant contained inside the polycrystalline silicon layer 170' is activated, so that the polycrystalline silicon layer 170' is the first. It may be formed of a conductive region 170.
  • the thickness of the first conductive region 170 may be formed from 300 nm to 400 nm, and the thickness of the second conductive region 120 may be formed from 1.5 ⁇ m to 2.5 ⁇ m.
  • the residual dopant layer 190 which was provided on the front surface 110S2 of the semiconductor substrate 110, is dilute HF, DHF) may be removed by etching, wherein the semiconductor substrate 110 or the first and second conductive regions 170 and 120 may not be etched.
  • the second passivation film 130 is deposited on the second conductive region 120, and the first passivation film 180 is disposed on the first conductive region 170. It can be deposited.
  • the second passivation film 130 is first deposited, and then the first passivation film 180 is deposited as an example.
  • the deposition order of the first and second passivation films 180 and 130 must be performed. It is not limited. That is, it is also possible that the first passivation film 180 is deposited first, and then the second passivation film 130 is deposited.
  • the first passivation film 180 or the second passivation film is formed on the side surface of the semiconductor substrate 110 by exposing the first conductive region 170 and the second conductive region 120 apart from each other. It may be formed of a structure covered by (130).
  • the solar cell manufacturing method according to the present invention does not need to perform a separate isolation step, and through the front texturing step (S3), while texturing the front surface of the semiconductor substrate 110, the isolation structure is formed naturally. Can.
  • the solar cell manufacturing method of the present invention does not use a reactive ion etching (RIE) method to form an isolation structure, it can prevent contamination of semiconductor equipment and additional assistance for preventing equipment contamination. There is no need for a device, so manufacturing costs can be further reduced.
  • RIE reactive ion etching
  • the solar cell manufacturing method of the present invention does not use a reactive ion etching (RIE) method, it is possible to solve the uniformity problem for the isolation structure.
  • RIE reactive ion etching
  • the isolation structure is naturally formed through the front texturing step (S3), the dopant layer forming step (S5), and the cleaning step (S6), the manufacturing process of the solar cell can be further simplified.
  • the method for manufacturing a solar cell of the present invention is not limited to the above-described embodiment, and may be changed or added in some steps.
  • another embodiment of the solar cell manufacturing method in which some configurations are different from the above-described embodiment will be described.
  • 15 to 21 are views for explaining another example of a solar cell manufacturing method for forming an isolation structure of a solar cell according to the first embodiment of the present invention.
  • FIG. 15 is a flow chart
  • FIGS. 16 to 21 are views for explaining each step shown in FIG. 15.
  • the method for manufacturing a solar cell according to this embodiment may further include a mask forming step (S91) before performing the front texturing step (S3) of the above-described embodiment (see FIG. 4), and the front texturing step (S3). After performing the mask removal step (S92) may be further provided.
  • the solar cell manufacturing method includes a control passivation film deposition step (S1), a polycrystalline silicon layer deposition step (S2), a mask formation step (S91), a front texturing step (S3), and a mask removal step (S92). , A dopant layer forming step (S4), a heat treatment step (S5), a cleaning step (S6), a passivation film deposition step (S7) and an electrode forming step (S8).
  • the mask formation step (S91) to the mask removal step (S92) is described, and the same as the embodiment of FIG. 4 described above. Description of the part is replaced with the embodiment of FIG. 4, and detailed description is omitted.
  • the mask forming step (S91) may be performed between the polycrystalline silicon layer deposition step (S2) and the front texturing step (S3), as shown in FIG. 15, and as shown in FIG. 18, the semiconductor substrate 110 of A mask film 200 for preventing texturing etching may be formed on the polycrystalline silicon layer 170 ′ on the rear surface.
  • an atmospheric pressure chemical vapor deposition method APCVD
  • PECVD plasma chemical vapor deposition method
  • silicon oxide may be used as the mask layer 200.
  • SiOx silicon nitride
  • SiNx silicon nitride
  • the mask layer 200 of the remaining portions except for the portion formed on the polycrystalline silicon layer 170 ′ located on the rear surface of the semiconductor substrate 110 is a mask etchant (EC2) containing a dilute hydrofluoric acid (DHF). Can be removed.
  • EC2 mask etchant
  • DHF dilute hydrofluoric acid
  • the mask etch prevention layer 220 is placed on the mask layer 200 located on the back side of the semiconductor substrate 110. ) May be coated.
  • the mask anti-etching layer 220 may be made of a different material from the mask layer 200, and any material may be used as long as it is not etched in a dilute hydrofluoric acid (DHF).
  • DHF dilute hydrofluoric acid
  • the mask etch-prevention film 220 may be, for example, a tape form that can be simply adhered to the mask film 200 for convenience in the process.
  • the semiconductor substrate 110 is immersed in a hydrofluoric acid diluent (DHF), and a portion formed on the polycrystalline silicon layer 170' located on the rear surface of the semiconductor substrate 110 is excluded. And remove the rest of the mask layer 200.
  • DHF hydrofluoric acid diluent
  • the semiconductor substrate While moving the 110 to the roller R2, the mask layer 200 located on the front and side surfaces of the semiconductor substrate 110 may be removed to form a shape as shown in FIG. 18.
  • DHF dilute hydrofluoric acid
  • the mask etch stop layer 220 located on the back side of the semiconductor substrate 110 is removed, so that the mask layer 200 remains only on the back side of the semiconductor substrate 110, as shown in FIG. 19.
  • the front texturing step S3 may be performed, and the front surface After the texturing step S3 is finished, the mask layer 200 may be removed.
  • the roller (R1) provided in-line (In-Line) is used By performing the front texturing step (S3), or (2) immersing ( ⁇ ) the semiconductor substrate 110 in a bath, the front texturing step (S3) may be performed.
  • the front texturing step (S3) of the solar cell manufacturing method with the mask film 200 formed on the back surface of the semiconductor substrate 110, (1) as shown in FIG. 19,
  • the texturing etching liquid EC1 is rotated while the front surface of the semiconductor substrate 110 having the mask layer 200 formed on the roller R1 partially immersed in the texturing etching liquid EC1 and the roller R1 is rotated.
  • 20) climbs on the surface of the semiconductor substrate 110 to etch the front surface, and as shown in FIG. 20, to form texturing irregularities on the front surface of the semiconductor substrate 110, or (2) unlike FIG. 19, a mask film
  • the semiconductor substrate 110 provided with the 200 is immersed in a bath containing the texturing etchant EC1 to form texturing irregularities on the front surface of the semiconductor substrate 110. I can do it.
  • FIG. 20 shows an example in which texturing irregularities are formed only on the front surface of the semiconductor substrate 110, differently, texturing irregularities on the side as well as the front surface of the semiconductor substrate 110 are shown by the front texturing step S3. It is also possible to form.
  • the mask film 200 remaining on the back surface of the semiconductor substrate 110 may be removed with a dilute hydrofluoric acid (DHF).
  • DHF dilute hydrofluoric acid
  • the solar cell manufacturing method according to the present embodiment also does not need to perform a separate isolation step, while texturing the front surface of the semiconductor substrate 110 through the front texturing step (S3), so that an isolation structure is formed naturally. This can make the manufacturing process easier.
  • the solar cell manufacturing method of the present invention does not use a reactive ion etching (RIE) method to form an isolation structure, it can prevent contamination of semiconductor equipment and additional assistance for preventing equipment contamination. There is no need for a device, so manufacturing costs can be further reduced.
  • RIE reactive ion etching
  • the solar cell manufacturing method of the present invention does not use a reactive ion etching (RIE) method, it is possible to solve the uniformity problem for the isolation structure.
  • RIE reactive ion etching
  • the roller R1 in the front texturing step, is immersed in the texturing etchant EC1, and the roller R1 is in contact with the front surface of the semiconductor substrate 110.
  • the rotation the case where the texturing etching liquid EC1 climbs on the surface R1 of the roller and etches the entire surface of the semiconductor substrate 11 has been described as an example.
  • the front texturing step provided in the solar cell manufacturing method of the present invention is not necessarily limited by the above-described method, and may be performed by other methods. This will be described in more detail with reference to FIG. 22 below.
  • FIGS. 22 is a view for explaining another example of the front texturing step shown in FIGS. 4 and 15.
  • the front texturing step according to another example of the present invention is an example, after the polycrystalline silicon layer deposition step S2 is performed as shown in FIG. 7, instead of the front texturing step S3 of the solar cell manufacturing method according to FIGS. 4 and 8.
  • it may be performed by selectively texturing the front surface of the semiconductor substrate 110 by spray spraying while the rear surface of the semiconductor substrate 110 is in contact with the roller R1.
  • the roller R1 is not contained in the texturing etching solution, and the texturing etching solution may be sprayed through a spray nozzle.
  • the front surface texturing step may be performed while the front surface of the semiconductor substrate is selectively textured by the texturing etchant sprayed through the spray nozzle on the front surface of the semiconductor substrate.
  • control passivation film and the polycrystalline silicon layer existing on the front surface of the semiconductor substrate may be etched and completely removed by the front texturing step (see FIG. 22) according to another example of the present invention.
  • the passivation film and the polycrystalline silicon layer may be partially etched to be in a state as shown in FIG. 9.
  • control passivation film and the polycrystalline silicon layer all present on the side surface of the semiconductor substrate are etched and removed.
  • front texturing step according to another example of the present invention is applied to the solar cell manufacturing method of FIG. 4 as an example, it is not necessarily limited thereto, and the front texturing step according to another example of the present invention It is also possible to apply instead of the front texturing step (S3) of the solar cell manufacturing method of Figure 15.
  • the front texturing step according to another example of the present invention as shown in Figure 22, the state of the rear surface of the semiconductor substrate 110 abuts on the roller R1 It can be performed by selectively texturing the front surface of the semiconductor substrate 110 by a spray injection method.
  • FIGS. 23 to 24 the isolation structure of the solar cell according to the second embodiment of the present invention will be described with reference to FIGS. 23 to 24, and the isolation structure of the solar cell according to the second embodiment of the present invention will be described with reference to FIGS. 25 to 51.
  • FIGS. 25 to 51 Various embodiments of a solar cell manufacturing method for forming are described.
  • the solar cell having the isolation structure according to the second embodiment has the same basic configuration as the solar cell shown in FIGS. 1 and 2, but since there are some differences in locations of formation of each layer or film, the following embodiments are explained. For each component, "A" is followed by a number denoting a reference number.
  • FIG. 23 is a view for explaining an isolation structure of a solar cell according to a second embodiment of the present invention
  • FIG. 24 is a line II-II of FIG. 23 to describe a cross section of the isolation line 200 shown in FIG. 23
  • FIG. 23(a) shows the entire pattern of one or the other surface of the solar cell
  • FIG. 23(b) shows a part of FIG. 23(a).
  • FIG. 24(a) shows an example of the cross section of the isolation line 200
  • FIG. 24(b) shows a modification of the cross section of the isolation line 200.
  • an isolation line 200 may be provided between the edge ends.
  • one surface of the semiconductor substrate 110A may be either a front surface or a rear surface of the solar cell, and the other surface of the semiconductor substrate 110A may be an opposite surface of one surface.
  • the case where one surface of the semiconductor substrate 110A is the back surface of the solar cell and the other surface is the front surface of the solar cell is described as an example, but the present invention is not limited thereto, and vice versa.
  • the isolation line 200 may be provided on only one side or the other side of the semiconductor substrate 110A.
  • the isolation line 200 may not be provided on the other surface of the semiconductor substrate 110A, and conversely, the other surface of the semiconductor substrate 110A
  • the isolation line 200 may not be provided on one surface of the semiconductor substrate 110A.
  • the present invention is not limited thereto, and the isolation line 200 may be provided on both one surface and the other surface of the semiconductor substrate 110A.
  • the isolation line 200 is provided on only one of the one surface or the other surface of the semiconductor substrate 110A.
  • the isolation line 200 may be a line in which a portion of the first conductive region 170A or a portion of the second conductive region 120A is removed, and the semiconductor is spaced apart from the first electrode 150A or the second electrode 140A. It may be provided in a line form parallel to the edge end of one or the other surface of the substrate (110A).
  • the isolation line 200 prevents a short circuit between the first conductive region 170A and the second conductive region 120A, thereby preventing the efficiency of the solar cell from deteriorating.
  • the position of the isolation line 200 may be closer to the ends of the finger electrodes 151A and 141A than the edge ends of one or the other surface of the semiconductor substrate 110A, as shown in FIG. 23B.
  • the distance D1 between the isolation line 200 and the finger electrodes 151A, 141A is greater than 20um and less than the distance D2 between the isolation line 200 and the edge end of the semiconductor substrate 110A.
  • the distance D2 to the edge end of the isolation line 200 and the semiconductor substrate 110A may be 2 mm or less in a range smaller than the distance D1 between the isolation line 200 and the finger electrodes 151A, 141A. have.
  • the distance D1 between the isolation line 200 and the ends of the finger electrodes 151A and 141A may be greater than the line width W200 of the isolation line 200 and narrower than the distance D3 between the finger electrodes 151A and 141A.
  • the distance D3 between the finger electrodes 151A and 141A may be formed to 1 mm to 2 mm.
  • the line width W200 of the isolation line 200 may be 20 ⁇ m or more.
  • the line widths of the finger electrodes 151A and 141A may be 20 ⁇ m to 40 ⁇ m.
  • the cross-section of the isolation line 200 is as shown in FIGS. 24A and 24B.
  • FIG. 24(a) shows a cross-section in the case where the isolation line 200 is provided on one surface of the semiconductor substrate
  • FIG. 4(b) shows the case where the isolation line 200 is provided on the other surface of the semiconductor substrate. It shows the cross section.
  • the isolation line 200 according to (a) and (b) of FIG. 24 is sufficient if only one of the two is provided, but it is also possible to provide both. However, in the following description, a case in which only one of the two is provided will be described as an example.
  • the depth H200 of the isolation line 200 formed from the surface of the first conductive region 170A or the second conductive region 120A is the first conductive region It may be greater than the thickness (T170A or T120A) of the 170A or the second conductive region 120A, and less than 150 times the thickness (T170A or T120A) of the first conductive region 170A or the second conductive region 120A. Can.
  • the depth H200 of the isolation line 200 may be formed in a range of 2 ⁇ m to 5 ⁇ m in a range greater than the thickness T170A or T120A of the first conductive area 170A or the second conductive area 120A, , More preferably, it may be formed of 3 ⁇ m ⁇ 4 ⁇ m.
  • the thickness T170A of the first conductive region 170A is 300 nm to 400 nm.
  • the depth H200 of the isolation line 200 may be 2 ⁇ m to 5 ⁇ m.
  • the thickness T120A of the second conductive region 120A is approximately 1.5 ⁇ m to 2.5 ⁇ m.
  • the depth H200 of the isolation line 200 may be formed in a range of 2 ⁇ m to 5 ⁇ m in a range larger than the thickness of the second conductive region 120A.
  • the first passivation film 180A is removed from the portion where the isolation line 200 is located. 1 may pass through the conductive region 170A and the control passivation film 160A to contact the base region 10A of the semiconductor substrate 110A. That is, the first passivation film 180A may directly contact the base region 10A of the semiconductor substrate 110A.
  • the second passivation film 130A is located on the isolation line 200.
  • the portion may penetrate the second conductive region 120A to abut the base region 10A of the semiconductor substrate 110A. That is, the second passivation film 130A may directly contact the base region 10A of the semiconductor substrate 110A.
  • the isolation line 200 is formed on the edge of one side or the other side of the semiconductor substrate 110A as an etching paste, thereby minimizing contamination of the semiconductor equipment, and
  • the depth H200 of the isolation line 200 may be uniformly formed in the entire area of one surface or the entire surface of the other surface, thereby minimizing the defect rate of the edge isolation structure.
  • 25 to 35 are views for explaining a first embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to a second embodiment of the present invention.
  • the solar cell manufacturing method includes a texturing step (S11), a control passivation film deposition step (S12), a first conductive region 170A forming step (S13, S15), and a second conductive region 120A forming step ( S14, S15), an isolation step (S16), a passivation film deposition step (S17), and an electrode formation step (S18).
  • the first conductive region 170A forming step (S13, S15) may include a polycrystalline silicon layer deposition step (S13) and a heat treatment step (S15), and the second conductive region 120A forming step (S14, S15) It may include a dopant layer forming step (S14) and a heat treatment step (S15), the isolation step (S16) may be performed after the first and second conductive region forming step is completed, the coating step (S61), etching step (S62) and a cleaning step (S63).
  • unevenness may be formed by texturing one surface 110S1 and the other surface 110S2 of the semiconductor substrate 110 or the other surface 110S2 of the semiconductor substrate 110.
  • uneven texture may be formed on the other surface 110S2 of the semiconductor substrate 110A.
  • the texturing step (S11) is not necessarily limited as shown in FIG. 26, and may be changed differently. However, hereinafter, for convenience of description, the case as shown in FIG. 26 will be described as an example.
  • control passivation film 160A may be formed on one surface 110S1 and side surfaces of the semiconductor substrate 110A.
  • a control passivation film 160A may be deposited on one surface 110S1 and side surfaces of the semiconductor substrate 110A by the oxide film deposition method.
  • the polycrystalline silicon layer 170'A is formed on one surface 110S1 of the semiconductor substrate 110A having the base region 10A, that is, on the control passivation film 160A.
  • a first conductive region 170A doped with one conductive dopant may be formed.
  • the step of forming the first conductive region 170A may include a polycrystalline silicon layer deposition step (S13) and a heat treatment step (S15 ).
  • the second conductive region 120A doped with the second conductive type dopant opposite to the first conductive region 170A is applied to the other surface 110S2 of the semiconductor substrate 110A.
  • the second conductive region 120A forming step may include a dopant layer forming step S14 and a heat treatment step S15.
  • the heat treatment step S15 of forming the first conductive region 170A and the heat treatment step S15 of forming the second conductive region 120A may be simultaneously performed.
  • the dopant layer forming step (S14) is performed after the polycrystalline silicon layer deposition step (S13) is described as an example, but differently, the polycrystalline silicon layer deposition step (S13) after the dopant layer forming step (S14) is performed It is also possible that it is performed.
  • the polycrystalline silicon layer 170 is formed on one surface 110S1 of the semiconductor substrate 110A, that is, the control passivation film.
  • 'A can be deposited at 200nm to 400nm (based on the center of the semiconductor substrate) with CVD equipment.
  • a method of depositing two semiconductor wafers facing each other is also possible.
  • a polycrystalline silicon layer may be further deposited on the side surface of the semiconductor substrate 110A with a thickness thinner than that formed on one surface 110S1 of the semiconductor substrate 110A. Also, some may be deposited on the edge region of the other surface 110S2 of the semiconductor substrate 110A. At this time, unlike the central portion of the semiconductor substrate in which the polycrystalline silicon layer 170'A is deposited in the range of 200nm to 400nm, the polycrystalline silicon layer 170'A may be deposited to about 1 ⁇ m in the edge region. A first conductivity type dopant may be doped into the polycrystalline silicon layer 170'A.
  • the polycrystalline silicon layer deposition step (S13) of the present embodiment the case where the polycrystalline silicon layer 170'A is deposited from the beginning on one surface 110S1 of the semiconductor substrate 110A is described as an example, but it is not necessarily limited to this.
  • the amorphous silicon semiconductor layer is heat-treated in a subsequent heat treatment step (S15) to form a polycrystalline silicon layer 170'A. It is possible. However, the amorphous silicon layer should be deposited thicker in and out of several ⁇ m than the polycrystalline silicon layer.
  • the dopant layer forming step (S14) is a dopant layer containing a second conductivity type dopant on the other surface 110S2 of the semiconductor substrate 110A to form the second conductive region 120A, as shown in FIG. 29 ( 190A).
  • the dopant layer 190A may be, for example, a BSG (BoroSilicateGlass) film.
  • BSG BoSilicateGlass
  • the present invention is not limited thereto, and the dopant layer 190A may include only a conductive dopant that is opposite to the first conductive region 170A.
  • a PSG (Phospho-SilicateGlass) film or other conductive dopant is contained. Old membranes are also possible.
  • both ends of the dopant layer 190A formed on the other surface 110S2 of the semiconductor substrate 110A by the top dopant layer forming step are polycrystalline silicon layers 170' containing the first conductivity type dopant. It can be connected overlapping with the end of A).
  • the heat treatment step (S15) may be performed, for example, after the polycrystalline silicon layer deposition step (S13) and the dopant layer forming step (S14), and before the application step (S61) of the isolation step (S16), the semiconductor substrate 110A
  • heat treatment may be performed at 800°C to 1000°C.
  • the first conductivity type dopant contained inside the polycrystalline silicon layer 170'A is activated, so that the polycrystalline silicon layer 170'A is the first.
  • the second conductive type dopant contained in the dopant layer 190A may be formed as the conductive region 170A and diffuse in the other surface 110S2 of the semiconductor substrate 110A, thereby forming the base region 10A of the semiconductor substrate 110A.
  • the second conductive region 120A may be formed in a part.
  • the thickness T170A of the first conductive region 170A may be formed from 300 nm to 400 nm
  • the thickness T120A of the second conductive region 120A may be formed from 0.1 ⁇ m to 2.5 ⁇ m.
  • the dopant layer 190 provided on the other surface 110S2 of the semiconductor substrate 110A may be removed through a separate etching solution, wherein the semiconductor substrate 110A ) Or the first and second conductive regions may not be etched.
  • the first conductive region 170A and the second conductive region 120A may be in contact with each other, and by such a structure, the efficiency of the solar cell may be reduced.
  • an isolation step S16 of removing the short circuit between the first conductive region 170A and the second conductive region 120A may be performed.
  • the isolation step (S16) may be performed after the heat treatment step (S15), as in this embodiment. However, this is an example, and alternatively, it may be performed between a step performed later in the polycrystalline silicon layer deposition step S13 and the dopant layer formation step S14 and a heat treatment step S15, and the polycrystalline silicon layer deposition step S13 and It is also possible to perform between the dopant layer forming step (S14).
  • the isolation step S16 may include a coating step S61, an etching step S62, and a cleaning step S63.
  • the isolation step (S16) the first conductive region 170A and the second conductive region 120A are electrically insulated from each other, and the semiconductor substrate 110A on one side 110S1 or the other side of the semiconductor substrate 110A.
  • a portion of the first conductive region 170A or the second conductive region 120A may be removed by etching a portion of the isolation line 200 to be formed.
  • the etching paste 210 may be applied adjacent to the edge end of one surface 110S1 or the other surface 110S2 of the semiconductor substrate 110A.
  • the etching paste 210 may be applied spaced apart from the edge end of the first conductive region 170A provided on one surface 110S1 of the semiconductor substrate 110A. .
  • the etching paste 210 applied to the edge end of the first conductive region 170A of the semiconductor substrate 110A is one surface 110S1 of the semiconductor substrate 110A, as shown in FIG. 23(a).
  • the etching paste 220 may be applied at a distance D2 of 2 mm or less from the edge end of the first conductive region 170A.
  • the aspect ratio of the etching paste 210 that is, the thickness (T210) / line width (W210) of the etching paste 210 may be between 0.1 to 1.
  • the thickness (T210) of the etching paste 210 is, for example, 2 ⁇ m ⁇ 500 ⁇ m
  • the line width (W210) of the etching paste 210 is equal to or greater than the thickness of the etching paste 210 (T210) 20 It may be formed of ⁇ m to 500 ⁇ m.
  • the etching paste 210 includes polymer particles and an etching material, and polymer particles include polystyrene, polyacryl, polyamide, polyimide, and polymethacrylate. , Melamine, urethane, benzoguanine, phenolic resin, silicone resin, fluorinated polymers and at least one of micronised wax
  • the etchant may include at least one of ammonium difluoride (NH4HF2) and phosphoric acid (H3PO4).
  • etching step (S62 ) a portion of the semiconductor substrate 110 adjacent to the edge end may be etched with the etching paste 210 to form an isolation line 200 as illustrated in FIG. 33.
  • the etching step (S62) when the etching material of the etching paste 210 contains ammonium difluoride (NH 4 HF 2 ), the etching step (S62) may be performed in the range of 15 °C ⁇ 40 °C, When the etching material of the etching paste 210 contains phosphoric acid (H 3 PO 4 ), the etching step (S62) may be performed for a time of 1 minute to 5 minutes in a range of 400°C to 450°C.
  • NH 4 HF 2 ammonium difluoride
  • H 3 PO 4 phosphoric acid
  • the line width W200 of the isolation line 200 etched by the etching step S62 may be 20 ⁇ m to 500 ⁇ m, and the isolation line 200 etched by the etching step S62.
  • Depth H200 may be 2 ⁇ m to 5 ⁇ m in a range greater than the thickness T 170A of the first conductive area 170A, and more specifically, the isolation line 200 may have a thickness of the first conductive area 170A. It may be formed to a depth of 3 ⁇ m ⁇ 4 ⁇ m in a larger range than (T170A).
  • a part of the base region 10A of the semiconductor substrate 110A as well as a part of the first conductive region 170A may be etched by the etching step S62.
  • a part of the first conductive region 170A may be etched in the etching step S62 to expose the base region 10A of the semiconductor substrate 110A.
  • the first conductive region 170A electrically connected to the second conductive region 120A, that is, the other surface 110S2 of the semiconductor substrate 110A.
  • Edge region, side surface and one surface 110S1 of the semiconductor substrate 110A The first conductive region 170A located outside the isolation line 200 in the edge region is an isolation line (110S1) on one side 110S1 of the semiconductor substrate 110A. 200)
  • the first conductive region 170A and the second conductive region 120A may be electrically insulated from each other.
  • a cleaning step S63 is performed, and the etching paste 210 may be removed.
  • deionized water in which organic solvents such as IPA, ethanol, and methanol, which are general paste cleaning materials, are diluted may be used, and for example, 0.1 wt% KOH may be added to the cleaning water.
  • the passivation film deposition step S17 the first passivation film 180A is deposited on the first conductive region 170A, and the second conductive region ( A second passivation layer 130A may be deposited on 120A).
  • the first passivation film 180A is first deposited, and then the second passivation film 130A is deposited as an example.
  • the deposition order of the first and second passivation films 180A and 130A is necessarily performed.
  • the present invention is not limited to this, and the second passivation film 130A is first deposited and then the first passivation film 180A is also deposited.
  • the first passivation layer 180A is deposited on the first conductive region 170A on which the isolation line 200 is formed, the first passivation layer 180A is the first conductive region in the portion where the isolation line 200 is located.
  • the first passivation layer 180A may be formed in the portion where the isolation line 200 is not positioned, through the 170A, and in contact with the base region 10 of the semiconductor substrate 110A. ).
  • the base region 10A of the semiconductor substrate 110A exposed in the etching step S62 is covered by the first passivation film 180A in the passivation film deposition step S17, and the semiconductor exposed in the isolation line 200 is exposed.
  • the base region 10A of the substrate 110A may be passivated by the first passivation layer 180A.
  • the second passivation film 130A may be formed in contact with the second conductive region 120A on the other surface 110S2 of the semiconductor substrate 110A.
  • the second electrode 140A connected to the second conductive region 120A may be formed.
  • first electrode 150A and the second electrode 140A may be formed inside the isolation line 200, and the patterns of the first and second electrodes 150A and 140A may be previously described in FIGS. 1 to 2 and FIG. It may be the same as described in 23 to 24.
  • the solar cells described with reference to FIGS. 1 to 2 and FIGS. 23 to 24 (a) can be manufactured.
  • the isolation line 200 is formed on the other surface 110S2 of the semiconductor substrate 110.
  • a modified example of the first embodiment will be described.
  • the manufacturing method of the solar cell according to this modified embodiment may have the same process order as the manufacturing method of the solar cell according to the first embodiment of FIGS. 25 to 35 described above.
  • an isolation line may be formed on the other surface 110S2 of the semiconductor substrate 110A.
  • the solar cell manufacturing method includes a texturing step (S11), a control passivation film deposition step (S12), a first conductive region 170A forming step (S13, S15), and a second conductive region 120A forming step. (S14, S15), an isolation step (S16), a passivation film deposition step (S17) and an electrode forming step (S18) may be included. Therefore, hereinafter, description of the same process configuration and procedure as the first embodiment shown in FIGS. 25 to 35 will be omitted, and other parts will be mainly described.
  • the etching paste 210 is applied to the semiconductor in the application step (S61) of the isolation step (S16). It may be applied adjacent to the edge end of the other surface 110S2 of the substrate 110A.
  • the etching paste 210 may be applied spaced from the edge end of the second conductive region 120A positioned on the other surface 110S2 of the semiconductor substrate 110A.
  • the description of the material, position, thickness, width and application pattern of the etching paste 210 to be applied may be applied in the same manner as described in the first embodiment of FIGS.
  • the etching paste 210 may be applied at a distance of 2 mm or less from the edge end of the second conductive region 120A.
  • the depth H200 of the isolation line 200 etched by the etching step S62 may be etched from 2 ⁇ m to 5 ⁇ m in a range greater than the thickness T120A of the second conductive region 120A, and more Specifically, the isolation line 200 may be formed to a depth of 3 ⁇ m to 4 ⁇ m in a range greater than the thickness T120A of the second conductive region 120A. Accordingly, a portion of the base region 10A of the semiconductor substrate 110A as well as a portion of the second conductive region 120A may be etched by the etching step S62.
  • a part of the second conductive region 120A may be etched in the etching step S62 to expose the base region 10A of the semiconductor substrate 110A.
  • the base region 10A of the semiconductor substrate 110A exposed in the etching step S62 is a passivation film deposition step (S17).
  • the second passivation layer 130A may be covered by the second passivation layer 130A.
  • the second passivation layer 130A penetrates through the second conductive region 120A at the portion where the isolation line 200 is located, and thus the semiconductor substrate 110A It may contact the base region 10A.
  • the first electrode 150A and the second passivation film 130A penetrate the first passivation film 180A and are connected to the first conductive region 170A.
  • the second electrode 140A connected to the second conductive region 120A may be formed.
  • the solar cell described in FIG. 24(b) can be manufactured.
  • the case where the isolation step (S16) is performed after the heat treatment step (S15) is performed
  • the present invention is not necessarily limited to this, and the isolation step (S16) may be performed before the heat treatment step (S15).
  • the explanation is as follows.
  • 40 to 43 are views for explaining a second embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to a second embodiment of the present invention.
  • the solar cell manufacturing method as shown in Figure 40, texturing step (S11), control passivation film deposition step (S12), the first conductive region (170A) forming step (S13, S15), the second The conductive region 120A may include forming steps S14 and S15, an isolation step S16, a passivation film deposition step S17, and an electrode forming step S18.
  • the first conductive region 170A forming step (S13, S15) may include a polycrystalline silicon layer deposition step (S13) and a heat treatment step (S15), and the second conductive region 120A forming step is a dopant layer forming step ( S14) and a heat treatment step (S15), and the isolation step (S16) may be performed in the middle of the first and second conductive region forming steps, the application step (S61), the etching step (S62) and It may include a cleaning step (S63).
  • the isolation step (S6) is between the polycrystalline silicon layer deposition step (S13) and the heat treatment step (S15) of the first conductive region 170A forming step and the dopant layer forming step (S14) of the second conductive region 120A forming step. It may be performed between the heat treatment step (S15).
  • the isolation step (S16) is a dopant layer forming step ( S14) and a heat treatment step (S15).
  • the isolation step ( S16) may be performed.
  • the texturing step (S11), the control passivation film deposition step (S12), the polycrystalline silicon layer deposition step (S13), and the dopant layer forming step (S14) are described in FIG. Since it is the same as the solar cell manufacturing method according to the first embodiment, a detailed description thereof will be omitted below.
  • the application step (S61) and the etching step (S62) and the cleaning step (S63) included in the isolation step (S16) are between the dopant layer forming step (S14) and the heat treatment step (S15). In may be performed on one surface (110S1) of the semiconductor substrate 110.
  • the etching paste 210 may be applied adjacent to the edge end of the polycrystalline silicon layer 170'A deposited on 110S1).
  • the material, position, line pattern, line width, and thickness of the applied etching paste 210 may be the same as described in the embodiments of FIGS. 25 to 39 described above.
  • an etching step (S62) is performed, and as shown in FIG. 42, an etching step (S62) and a cleaning step (S63) may be performed.
  • a portion of the polycrystalline silicon layer 170 ′ is etched to expose the base region 10A of the semiconductor substrate 110A.
  • the heat treatment step (S15) is performed, the first conductivity type contained in the polycrystalline silicon layer 170'A located on one surface 110S1 of the semiconductor substrate 110A Since the dopant is activated, the polycrystalline silicon layer 170'A may be formed as the first conductive region 170A, and the second conductive dopant contained in the dopant layer 190A is the other surface 110S2 of the semiconductor substrate 110A. ), the second conductive region 120A may be formed in a portion of the base region 10A of the semiconductor substrate 110A.
  • the isolation step S16 is performed before the heat treatment step S15, the first conductive region 170A and the second conductive region 120A are electrically insulated from each other even after the heat treatment step S15. It can become a state.
  • the first passivation layer 180A is deposited on the first conductive region 170A on which the isolation line 200 is formed, the first passivation layer 180A is the first conductive region in the portion where the isolation line 200 is located.
  • the first passivation layer 180A may be formed in the portion where the isolation line 200 is not positioned, through the 170A, and in contact with the base region 10A of the semiconductor substrate 110A. ).
  • the second passivation layer 130A may be formed in contact with the second conductive region 120A on one surface 110S1 of the semiconductor substrate 110A.
  • an isolation step S16 may be performed on the other surface 110S2 of the semiconductor substrate 110A. This will be described in more detail as follows.
  • 44 to 46 are views for explaining a modified embodiment of the second embodiment shown in FIGS. 40 to 43.
  • the method of manufacturing a solar cell according to the present modified embodiment has the same configuration and sequence as the solar cell manufacturing method shown in FIG. 40 described above, and as shown in FIG. 40, texturing step (S11), control passivation film deposition Step (S12), first conductive region (170A) forming step (S13, S15), second conductive region (120A) forming step (S14, S15), isolation step (S16), passivation film deposition step (S17) and electrodes It may include a forming step (S18).
  • the first conductive region 170A forming step (S13, S15) may include a polycrystalline silicon layer deposition step (S13) and a heat treatment step (S15), and the second conductive region 120A forming step (S14, S15)
  • a dopant layer forming step (S4) and a heat treatment step (S5) may be included, and the isolation step (S6) may include a coating step (S61), an etching step (S62) and a cleaning step (S63).
  • the isolation step (S16) including the application step (S61), the etching step (S62), and the cleaning step (S63) is a dopant layer forming step (S14) and a heat treatment step (S15). It may be performed on the other surface (110S2) of the semiconductor substrate 110 in between.
  • the etching paste 210 is the other surface of the semiconductor substrate 110A ( 110S2) may be applied adjacent to the edge.
  • the etching paste 210 may be applied spaced from the edge end of the dopant layer 190A positioned on the other surface 110S2 of the semiconductor substrate 110A.
  • the description of the material, position, thickness, width and application pattern of the etching paste 210 to be applied may be applied in the same manner as described in the previous embodiment.
  • the etching paste 210 may be applied at a distance of 2 mm or less from the edge end of the dopant layer 190A.
  • the depth H200 of the etched isolation line 200 is a second conductive region formed by the dopant layer 190A and the dopant layer 190A ( 120A) may be etched in a range greater than the sum of the thicknesses of 2 ⁇ m to 5 ⁇ m, and more specifically, the isolation line 200 may be a second conductive region formed by the dopant layer 190A and the dopant layer 190A ( It may be formed to a depth of 3 ⁇ m ⁇ 4 ⁇ m in a range greater than the sum of the thickness of 120A).
  • a part of the dopant layer 190A as well as a portion of the base region 10A of the semiconductor substrate 110A may be etched by the etching step S62.
  • a part of the dopant layer 190A may be etched in the etching step S62 to expose the base region 10A of the semiconductor substrate 110A.
  • the heat treatment step (S15) is performed at 800° C. to 2200° C., as shown in FIG. 46, the first conductivity type dopant contained in the polycrystalline silicon layer 170'A is activated to activate the polycrystalline silicon layer ( 170'A) may be formed as the first conductive region 170A, and the second conductive type dopant contained in the dopant layer 190A has a thickness thinner than the depth H200 of the isolation line 200 and the semiconductor substrate 110A ), the second conductive region 120A may be formed in a portion of the base region 10A of the semiconductor substrate 110A.
  • the thickness of the first conductive region 170A may be 300 nm to 400 nm, and the thickness of the second conductive region 120A is 1.5 in a thickness range that is thinner than the depth H200 of the isolation line 200. It may be formed of ⁇ m to 2.5 ⁇ m.
  • a passivation film deposition step (S17) and an electrode formation step (S18) may be performed.
  • the passivation film deposition step (S17) and the electrode formation step (S18) may be the same as described in the solar cell manufacturing method according to the embodiment of FIG. 40 described above.
  • the base region 10A of the semiconductor substrate 110A exposed in the etching step S62 is a passivation film deposition step (S17) ) May be covered by the second passivation film 130A, and accordingly, the second passivation film 130A penetrates through the second conductive region 120A at the portion where the isolation line 200 is located, and the semiconductor substrate 110A It can be in contact with the base region (10A).
  • first passivation layer 180A may be formed in contact with the first conductive region 170A on one surface 110S1 of the semiconductor substrate 110A.
  • the isolation step (S16) is polycrystalline. It may be performed between the silicon layer deposition step (S13) and the dopant layer forming step (S14).
  • the isolation step (S16) is performed between the polycrystalline silicon layer deposition step (S13) and the dopant layer forming step (S14).
  • 47 to 51 are views for explaining a third embodiment of a solar cell manufacturing method for forming an isolation structure of a solar cell according to a second embodiment of the present invention.
  • the first conductive region 170A forming step (S13, S15) may include a polycrystalline silicon layer deposition step (S13) and a heat treatment step (S15), and the second conductive region 120A forming step (S14, S15) Dopant layer forming step (S14) and may include a heat treatment step (S15), the isolation step (S16) may include a coating step (S61), etching step (S62) and cleaning step (S63), such as The isolation step S16 may be performed in the middle of performing the first conductive region 170A forming step.
  • Step S16 may be performed.
  • the texturing step (S11), the control passivation film deposition step (S12), and the polycrystalline silicon layer deposition step (S13) in the solar cell manufacturing method according to the present embodiment are the same as the solar cell manufacturing method according to the above-described embodiment, Hereinafter, detailed description will be omitted.
  • the application step (S61) and the etching step (S62) and the cleaning step (S63) included in the isolation step (S16) are the polycrystalline silicon layer deposition step (S13) and the dopant layer formation step ( S4) may be performed on one surface 110S1 of the semiconductor substrate 110.
  • the etching paste 210 may be applied adjacent to the edge end of the polycrystalline silicon layer 170'A deposited on the (110S1).
  • the material, position, line pattern, line width and thickness of the etching paste 210 to be applied may be the same as described in the previous embodiment.
  • an etching step (S62) is performed, and as shown in FIG. 49, an etching step (S62) and a cleaning step (S63) may be performed.
  • a portion of the polycrystalline silicon layer 170 ′ is etched to expose the base region 10A of the semiconductor substrate 110A.
  • a dopant layer forming step S14 of forming the dopant layer 190A on the other surface 110S2 of the semiconductor substrate 110A is performed. Can.
  • a heat treatment step (S15) is performed, so that the first conductive dopant contained in the polycrystalline silicon layer 170'A located on one surface 110S1 of the semiconductor substrate 110A is activated.
  • the polycrystalline silicon layer 170'A may be formed as the first conductive region 170A, and the second conductive dopant contained in the dopant layer 190A diffuses into the other surface 110S2 of the semiconductor substrate 110A.
  • the second conductive region 120A may be formed in a part of the base region 10A of the semiconductor substrate 110A.
  • the isolation step (S16) is first performed between the polycrystalline silicon layer deposition step (S13) and the heat treatment step (S15), the first conductive region 170A and the second conductivity after the heat treatment step S15 are performed.
  • the regions 120A may be electrically insulated from each other.
  • a passivation film deposition step (S17) and an electrode formation step (S18) are performed to manufacture a solar cell.
  • the first passivation layer 180A is deposited on the first conductive region 170A on which the isolation line 200 is formed, the first passivation layer 180A is the first conductive region in the portion where the isolation line 200 is located.
  • the first passivation layer 180A may be formed in the portion where the isolation line 200A is not positioned, through the 170A, and in contact with the base region 10A of the semiconductor substrate 110A. ).
  • the second passivation layer 130A may be formed in contact with the second conductive region 120A on one surface 110S1 of the semiconductor substrate 110A.
  • the isolation line 210 is etched by etching the components under the etching paste by applying the etching paste 210 to the edge of one surface 110S1 or the other surface of the semiconductor substrate 110A. 200), it is possible to minimize contamination of the semiconductor equipment, and since the etching paste 210 is uniformly applied to each solar cell, it is possible to minimize the defect rate of the edge isolation structure.
  • the solar cell according to an example of the present invention and its manufacturing method apply and etch the etching paste 210 to form an edge isolation structure, thereby simplifying the manufacturing process.

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Abstract

본 발명은 태양전지 제조 방법에 관한 것이다. 베이스 영역을 포함하는 단결정 실리콘 재질의 반도체 기판의 후면 위에 제1 도펀트를 함유한 다결정 실리콘층을 형성하는 다결정 실리콘층 형성 단계; 상기 반도체 기판의 전면을 텍스쳐링하는 동시에 전면에 형성된 다결정 실리콘층을 제거하는 전면 텍스쳐링 단계; 상기 반도체 기판의 전면에 제2 도펀트를 확산하여 제2 도전 영역을 형성하는 제2 도전 영역 형성 단계; 상기 반도체 기판의 후면에 형성된 상기 다결정 실리콘층 위에는 제1 패시베이션막을 형성하고, 상기 반도체 기판의 전면에 상기 제2 도전 영역 위에는 제2 패시베이션막을 형성하는 패시베이션막 형성 단계; 및 상기 제1 패시베이션막을 관통하여 상기 다결정 실리콘층에 연결되는 제1 전극을 형성하고, 상기 제2 패시베이션막을 관통하여 상기 제2 도전 영역에 제2 전극을 형성하는 전극 형성 단계를 포함한다.

Description

태양전지 제조 방법
본 발명은 태양전지 제조 방법에 관한 것이다. 보다 구체적으로 본 발명은 태양전지 제조 공정 중 반도체 기판의 전면을 텍스쳐링(texturing) 하는 공정 중에 제1 도전 영역과 제2 도전 영역 사이가 아이솔레이션(isolation) 되도록 하여, 태양전지의 제조 공정을 보다 간소화시키는 태양전지 제조 방법에 관한 것이다.
태양전지는 n형 도전 영역과 p형 도전 영역을 구비하고, n형 도전 영역과 p형 도전 영역으로 각 도전성 타입에 맞는 캐리어(carrier)가 이동하면서 전력을 생산할 수 있다.
따라서, n형 도전 영역과 p형 도전 영역이 서로 단락(Shunt)되는 경우, 태양전지의 발전 효율이 현저히 감하므로, n형 도전 영역과 p형 도전 영역을 서로 아이솔레이션(isolation)할 필요가 있다.
아이솔레이션(isolation)을 형성하기 위한 방법으로, 대한민국 공개특허공보 제10-2017-0165374호에는 육불화황(SF6) 가스, 염소(Cl2) 가스 또는 산소(O2) 가스 등을 이용한 반응성 이온 에칭(RIE) 방법을 사용하여 태양전지용 반도체 기판의 측면을 제거하는 방법이 알려져 있다.
그러나, 반응성 이온 에칭(RIE) 방법을 사용하여 아이솔레이션을 형성하는 경우에는 육불화황(SF6) 가스, 염소(Cl2) 가스 또는 산소(O2) 가스 등이 반도체 기판의 표면에 잔류하게 되고, 반도체 기판 표면에 잔류한 육불화황(SF6), 염소(Cl2), 산소(O2) 등이 반도체 기판의 이송 중에 반도체 장비의 외벽을 오염시키게 되며, 이로 인해 반도체 장비의 동작 에러가 발생하는 문제점이 있고, 상기한 문제점을 방지하기 위해서는 반도체 장비에 별도의 추가 보조 장치를 설치해야 하므로, 태양전지의 제조 비용이 상승하는 문제점이 있다.
또한, 반응성 이온 에칭(RIE) 방법을 사용하여 아이솔레이션(isolation)을 형성하는 경우에는 통상적으로 트레이(tray)에 복수의 반도체 기판을 배치한 상태에서 각각의 반도체 기판에 아이솔레이션을 형성하는 데, 트레이에 배치된 복수의 반도체 기판 중에서 트레이의 외곽 부분에 배치되는 반도체 기판에는 아이솔레이션(isolation)이 원하는 만큼 형성되지 않는 문제점이 있고, 이로 인하여 태양전지의 불량률이 증가하고, 비용이 상승하는 문제점이 있다.
본 발명은 태양전지 제조 장비에 대한 영향을 최소화하고, 보다 안정적이고 자연스럽게 아이솔레이션 구조를 구현할 수 있는 태양전지 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법은 베이스 영역을 포함하는 단결정 실리콘 재질의 반도체 기판의 후면 위에, 제1 도펀트를 함유한 다결정 실리콘층을 형성하는 다결정 실리콘층 형성 단계; 반도체 기판의 전면에 형성된 다결정 실리콘층을 제거함과 아울러, 반도체 기판의 전면을 텍스쳐링하는 전면 텍스쳐링 단계; 반도체 기판의 전면에 제2 도펀트를 확산하여 제2 도전 영역을 형성하는 제2 도전 영역 형성 단계; 반도체 기판의 후면에 형성된 다결정 실리콘층 위에는 제1 패시베이션막을 형성하고, 반도체 기판의 전면에 형성된 제2 도전 영역 위에는 제2 패시베이션막을 형성하는 패시베이션막 증착 단계; 및 제1 패시베이션막을 관통하여 다결정 실리콘층에 연결되는 제1 전극을 형성하고, 제2 패시베이션막을 관통하여 제2 도전 영역에 연결되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.
여기서, 제2 도전 영역은, 반도체 기판의 전면에, 제2 도펀트를 갖는 도펀트층을 형성하는 도펀트층 형성 단계; 및 반도체 기판을 열처리 하여, 도펀트층의 제2 도펀트를 반도체 기판의 전면에 확산하는 열처리 단계;를 포함할 수 있다.
전면 텍스쳐링 단계는 반도체 기판의 전면에 대해 선택적으로 수행할 수 있다.
다결정 실리콘층을 형성하는 단계 이전에, 반도체 기판에 대해 SDE(Saw Damage Etching)하는 단계를 더 포함할 수 있다.
다결정 실리콘층을 형성하는 단계 이전에, 반도체 기판의 전체 표면에 제어 패시베이션막을 형성하는 단계를 더 포함할 수 있다.
전면 텍스쳐링 단계에서 반도체 기판의 전면에 형성된 제어 패시베이션막 및 다결정 실리콘층이 동시에 제거될 수 있다.
다결정 실리콘층 형성 단계에서는 다결정 실리콘층이 반도체 기판의 후면 위, 반도체 기판의 측면 위 및 반도체 기판의 전면의 에지 부분에 형성될 수 있다.
전면 텍스쳐링 단계는 습식 식각법에 의해 수행될 수 있다.
일례로, 습식 식각법은 텍스쳐링 식각액에 일부가 잠긴 롤러 위에 반도체 기판의 전면이 맞닿은 상태에서, 롤러가 회전하면서, 텍스쳐링 식각액이 롤러의 표면을 타고 올라와 반도체 기판의 전면을 식각하여, 반도체 기판의 전면에 텍스쳐링 요철이 형성될 수 있다.
여기서, 텍스쳐링 식각액은 수산화칼륨(KOH)와 알칼리 계열의 탈이온수(DI-water)를 포함할 수 있다.
도펀트층 형성 단계는 반도체 기판의 전면과 측면 및 후면의 에지 부분에 도펀트층을 형성하는 단계; 도펀트층 위에 비도핑 실리콘 산화막(undoped silicate glass, USG)를 형성하는 단계; 및 반도체 기판의 측면 및 후면의 에지 부분에 형성된 도펀트층 및 비도핑 실리콘 산화막을 제거하는 단계;를 포함할 수 있다.
열처리 단계에서, 제1 도펀트가 활성화되어 다결정 실리콘층이 제1 도전 영역으로 형성되고, 제2 도펀트가 반도체 기판의 전면에 확산 및 활성화되어, 반도체 기판의 전면에 제2 도전 영역이 형성될 수 있다.
열처리 단계 이후, 도펀트층이 제거되는 세정 단계를 더 포함할 수 있다.
또한, 다결정 실리콘층 형성 단계와 전면 텍스쳐링 단계 사이에, 반도체 기판의 후면 위의 다결정 실리콘층 위에, 텍스쳐링 식각을 방지하기 위한 마스크막을 형성하는 마스크 형성 단계를 더 포함할 수 있다.
마스크 형성 단계는 다결정 실리콘층의 표면 및 반도체 기판의 전면의 표면에 전체적으로 마스크막을 형성하는 단계; 및 마스크막 중 반도체 기판의 후면 위에 위치한 다결정 실리콘층 위에 형성된 부분을 제외하고 나머지 부분을 제거하는 단계;를 포함할 수 있다.
반도체 기판의 후면에 위치한 다결정 실리콘층 위에 마스크막이 형성된 상태에서, 전면 텍스쳐링 단계가 반도체 기판의 전면에 대해 수행되고, 전면 텍스쳐링 단계가 종료된 이후, 마스크막은 제거될 수 있다.
전면 텍스쳐링 단계는 반도체 기판의 후면에 마스크막이 형성된 상태에서 수행되되, 텍스쳐링 식각액에 일부가 잠긴 롤러 위에 마스크막이 형성된 반도체 기판의 전면이 맞닿은 상태에서, 롤러가 회전하면서, 텍스쳐링 식각액이 롤러의 표면을 타고 올라와 반도체 기판의 전면을 식각하여, 반도체 기판의 전면에 텍스쳐링 요철을 형성시키거나, 마스크막이 구비된 반도체 기판을 텍스쳐링 식각액이 담긴 배쓰(bath)에 침지(浸漬)하여, 반도체 기판의 전면에 텍스쳐링 요철을 형성시킬 수 있다.
본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법은 베이스 영역을 포함하는 반도체 기판의 일면 위에, 다결정 실리콘층에 제1 도전형 도펀트가 도핑된 제1 도전 영역을 형성하는 제1 도전 영역 형성 단계; 반도체 기판의 타면에, 제1 도전 영역과 반대인 제2 도전형 도펀트가 도핑된 제2 도전 영역을 형성하는 제2 도전 영역 형성 단계; 제1, 2 도전 영역 형성 단계 중간 또는 제1, 2 도전 영역 형성 단계 이후에, 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 인접하여 에칭 페이스트를 도포하는 도포 단계; 및 에칭 페이스트를 이용하여 가장 자리 끝단과 인접한 반도체 기판 일부를 식각하여, 아이솔레이션 라인을 형성하는 에칭 단계;를 포함한다.
여기서, 제1 도전 영역 형성 단계는 반도체 기판의 일면에 다결정 실리콘층을 증착시키는 다결정 실리콘층 증착 단계를 포함할 수 있고, 제2 도전 영역 형성 단계는 반도체 기판의 타면에 제2 도전형 도펀트가 함유된 도펀트층을 형성하는 도펀트층 형성 단계를 포함할 수 있으며, 제1, 2 도전 영역 형성 단계 각각은 다결정 실리콘층 증착 단계와 도펀트층 형성 단계 이후 반도체 기판을 열처리하는 열처리 단계를 더 포함할 수 있다.
제1 도전 영역 형성 단계 및 제2 도전 영역 형성 단계 이전에, 반도체 기판의 일면과 타면 또는 반도체 기판의 타면을 텍스처링(texturing)하여 요철을 형성하는 텍스처링 단계; 및 반도체 기판의 일면에 제어 패시베이션막을 형성하는 제어 패시베이션막 증착 단계;를 더 포함할 수 있고, 다결정 실리콘층은 제어 패시베이션막 위에 증착될 수 있다.
이 경우, 아이솔레이션 단계에 포함된 도포 단계 및 에칭 단계는 제1, 2 도전 영역 형성 단계 이후에 수행되되, 열처리 단계 이후에 수행될 수 있고, 에칭 페이스트는 반도체 기판의 일면 위에 위치하는 제1 도전 영역의 가장 자리 끝단으로부터 이격되어 도포되거나, 반도체 기판의 타면 위에 위치하는 제2 도전 영역의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
에칭 페이스트는 제1 도전 영역 또는 제2 도전 영역의 가장 자리 끝단으로부터 2mm 이하의 거리에 도포될 수 있고, 에칭 페이스트의 종횡비는 0.1~1일 수 있으며, 에칭 페이스트의 두께는 2㎛~500㎛일 수 있고, 에칭 페이스트의 선폭은 20㎛~500㎛일 수 있다.
에칭 페이스트는 폴리머 입자와 식각물질을 포함할 수 있고, 폴리머 입자로는 폴리스티렌(polystyrene), 폴리 아크릴(polyacryl), 폴리 아미드(polyamide), 폴리 이미드(polyimide), 폴리 메타 크릴 레이트(polymethacrylate), 멜라민(melamine), 우레탄(urethane), 벤조 구아닌(benzoguanine), 페놀 수지(phenolic resin), 실리콘 수지(silicone resin), 불소 중합체(fluorinated polymers) 및 미세화된 왁스(micronised wax) 중 적어도 하나를 포함할 수 있으며, 식각 물질로는 이플루오르화 암모늄(NH 4HF 2) 및 인산(H 3PO 4) 중 적어도 하나를 포함할 수 있다.
에칭 단계에 의해 식각된 아이솔레이션 라인의 깊이는 2㎛~5㎛일 수 있고, 아이솔레이션 라인의 선폭은 20㎛~500㎛일 수 있다.
따라서, 에칭 단계에서 제1 도전 영역 또는 제2 도전 영역의 일부가 식각되어 반도체 기판의 베이스 영역이 노출될 수 있다.
또한, 에칭 단계 이후 에칭 페이스트를 제거하는 세정 단계를 더 포함할 수 있고, 세정 단계 이후, 제1 도전 영역 위에 제1 패시베이션막을 증착하고, 제2 도전 영역 위에 제2 패시베이션막을 증착하는 패시베이션막 증착 단계; 및 제1 패시베이션막을 관통하여 제1 도전 영역에 연결되는 제1 전극과 제2 패시베이션막을 관통하여 제2 도전 영역에 연결되는 제2 전극을 형성하는 전극 형성 단계를 더 포함할 수 있다.
따라서, 에칭 단계에서 노출된 반도체 기판의 베이스 영역은 패시베이션막 증착 단계에서 제1 패시베이션막이나 제2 패시베이션막에 의해 덮힐 수 있다.
그리고 도펀트층 형성 단계는 다결정 실리콘층 증착 단계와 열처리 단계 사이에 수행될 수 있고, 아이솔레이션 단계에 포함된 도포 단계와 에칭 단계는 도펀트층 형성 단계와 열처리 단계 사이에서 반도체 기판의 일면 또는 타면에 대해 수행될 수 있다.
도펀트층 형성 단계는 다결정 실리콘층 증착 단계와 열처리 단계 사이에 수행될 수 있고, 아이솔레이션 단계에 포함된 도포 단계와 에칭 단계는 다결정 실리콘층 증착 단계와 도펀트층 형성 단계 사이에서 반도체 기판의 일면에 대해 수행되는 것도 가능하다.
본 발명의 실시 예에 따른 태양전지는 베이스 영역을 구비한 반도체 기판; 반도체 기판의 일면 위에 위치하며, 다결정 실리콘층에 제1 도전형 도펀트가 도핑된 제1 도전 영역; 반도체 기판의 타면에 위치하며, 제1 도전형 도펀트와 반대인 제2 도전형 도펀트가 도핑된 제2 도전 영역; 제1 도전 영역에 연결되는 제1 전극; 및 제2 도전 영역에 연결되는 제2 전극을 포함하고, 제1 도전 영역의 일부 또는 제2 도전 영역의 일부가 제거된 아이솔레이션 라인이 제1 전극 또는 제2 전극과 이격되어 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 나란하게 라인 형태로 구비될 수 있다.
그리고 태양전지는 제1 도전 영역 위에 위치하는 제1 패시베이션막; 및 제2 도전 영역 위에 위치하는 제2 패시베이션막을 더 구비할 수 있다.
아이솔레이션 라인이 반도체 기판의 일면에 위치하는 경우, 제1 패시베이션막은 아이솔레이션 라인이 위치한 부분에서 제1 도전 영역을 관통하여 반도체 기판의 베이스 영역과 맞닿을 수 있고, 아이솔레이션 라인이 반도체 기판의 타면에 위치하는 경우, 제2 패시베이션막은 아이솔레이션 라인이 위치한 부분에서 제2 도전 영역을 관통하여 반도체 기판의 베이스 영역과 맞닿을 수 있다.
반도체 기판와 제1 도전 영역 사이에는 제어 패시베이션막이 더 위치할 수 있다.
반도체 기판의 일면에 아이솔레이션 라인이 위치하고, 제1 패시베이션막은 아이솔레이션 라인이 위치한 부분에서 제1 도전 영역과 제어 패시베이션막을 관통하여 반도체 기판의 베이스 영역과 맞닿을 수 있다.
이때, 아이솔레이션 라인의 위치는 반도체 기판의 일면 또는 타면의 가장 자리 끝단보다 제1 전극 또는 제2 전극의 끝단에 더 인접할 수 있다.
아울러, 제1 도전 영역 또는 제2 도전 영역의 표면으로부터 형성된 아이솔레이션 라인의 깊이는 제1 도전 영역 또는 제2 도전 영역의 두께보다 크고, 3㎛~5㎛일 수 있다.
아이솔레이션 라인의 선폭은 20㎛ 이상일 수 있다.
아이솔레이션 라인과 가장 자리 끝단과의 거리는 아이솔레이션 라인의 선폭보다 크고 2㎜ 이하일 수 있다.
습식 식각을 이용하여 아이솔레이션 구조를 형성하는 방법에 따르면, 전면 텍스쳐링 단계와 도펀트층 형성 단계를 통해, 자연스럽게 서로 다른 도전 영역이 이격되는 아이솔레이션 구조를 구현할 수 있어, 태양전지의 제조 공정을 보다 단순화 및 용이하게 할 수 있다.
더불어, 본 발명의 태양전지 제조 방법은 아이솔레이션 구조를 형성하기 위해 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 반도체 장비의 오염을 방지할 수 있으며, 장비의 오염을 방지하기 위한 별도의 보조 장치가 필요치 않아, 제조 비용을 보다 절감할 수 있다.
그리고 에칭 페이스트를 반도체 기판의 일면 또는 타면의 가장 자리에 도포하여 반도체 기판의 일부분을 식각하여 아이솔레이션 라인을 형성하는 방법에 따르면, 반도체 장비에 대한 오염을 최소화할 수 있으며, 각 태양전지에 대해 에칭 페이스트가 도포되므로, 에지 아이솔레이션 구조에 대한 불량률을 최소화할 수 있다.
또한, 에칭 페이스트를 도포 및 식각하여 에지 아이솔레이션 구조를 형성하므로, 제조 공정을 단순화할 수 있다.
도 1 및 도 2는 본 발명에 따른 태양전지를 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 설명하기 위한 도면이다.
도 4 내지 도 14는 본 발명의 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제1 실시 예를 설명하기 위한 도면이다.
도 15 내지 도 21은 본 발명의 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제2 실시 예를 설명하기 위한 도면이다.
도 22는 도 4 및 도 15에 도시한 전면 텍스쳐링 단계의 다른 예를 설명하기 위한 도면이다.
도 23은 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 설명하기 위한 도면이다.
도 24는 도 23에 도시된 아이솔레이션 라인의 단면을 설명하기 위해 도 23의 Ⅱ-Ⅱ 라인에 따른 단면을 도시한 것이다.
도 25 내지 도 35는 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제1 실시 예를 설명하기 위한 도면이다.
도 36 내지 도 39는 도 25 내지 도 35에 도시한 제1 실시 예의 변형 실시 예를 설명하기 위한 도면이다.
도 40 내지 도 43은 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제2 실시 예를 설명하기 위한 도면이다.
도 44 내지 도 46은 도 40 내지 도 43에 도시한 제2 실시 예의 변형 실시 예를 설명하기 위한 도면이다.
도 47 내지 도 51은 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제3 실시 예를 설명하기 위한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
또한, 어떤 구성 부분의 두께나 폭이 다른 구성 부분의 두께나 폭과 동일하다는 의미는 공정 오차를 포함하여, 10%의 범위 내에서 동일함을 의미한다.
도 1 및 도 2는 본 발명에 따른 태양전지를 설명하기 위한 도면으로서, 도 1은 태양전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양전지를 Ⅰ-Ⅰ 라인을 따라 잘라 도시한 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 일례에 따른 태양전지는 반도체 기판(110), 제어 패시베이션막(160), 제1 도전 영역(170), 제1 패시베이션막(180), 제2 도전 영역(120), 제2 패시베이션막(130), 제1 전극(150) 및 제2 전극(140)을 포함할 수 있다.
여기서, 제어 패시베이션막(160), 제1 패시베이션막(180)과 제2 패시베이션막(130)은 생략될 수도 있으나, 구비된 경우 태양전지의 효율이 더 향상될 수 있으므로, 구비된 경우를 일례로 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양전지는 우수한 전기적 특성을 가질 수 있다.
본 실시 예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10) 만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다. 그러나, 본 발명은 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 베이스 영역(10) 외에도 다른 도핑 영역을 더 포함하는 것도 가능하다.
이하에서는 반도체 기판(110)에 베이스 영역(10)과 제2 도전 영역(120)이 함께 구비된 경우를 일례로 설명한다.
본 실시 예에서 반도체 기판(110) 또는 베이스 영역(10)에는 제1 또는 제2 도전형 도펀트가 낮은 도핑 농도로 도핑되어 있다. 따라서, 반도체 기판(110) 또는 베이스 영역(10)은 제1 또는 제2 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 및 제2 도전 영역(170, 120) 중 하나보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
이하에서는 반도체 기판(110)에 제1 도전형 도펀트가 도핑되고, 제1 도전형 도펀트는 n형 도펀트인 경우를 일례로 설명한다. 그러나 반드시 이에 한정되는 것은 아니다.
반도체 기판(110)의 후면(back surface) 및/또는 전면(front surface)은 텍스쳐링(texturing)될 수 있고, 이에 따라, 요철을 가질 수 있다.
텍스쳐링 요철은, 일 예로, 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 후면 및 전면 모두에 텍스쳐링 요철이 형성되는 것도 가능하고, 반도체 기판(110)의 후면 및 전면에 텍스쳐링 요철이 형성되지 않는 것도 가능하다.
제어 패시베이션막(160)은 반도체 기판(110)의 후면에 전체적으로 위치하며, 유전체 재질 또는 실리콘 재질로 형성될 수 있으며, 기본적으로 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있으며, 추가적으로 반도체 기판(110)에서 생성된 캐리어를 통과시킬 수도 있으나, 이는 필수적인 것은 아니다.
이와 같은, 제어 패시베이션막(160)은 600℃ 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx 등의 유전체 재질로 형성될 수 있으나, 이 외에도 a-Si, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.
이와 같은, 제어 패시베이션막(160)의 두께는 0.5㎚~2.5㎚로 형성될 수 있다.
제1 도전 영역(170)은 제어 패시베이션막(160)의 후면에 직접 접촉할 수 있고, 제어 패시베이션막(160)의 후면 전체 영역 위에 위치할 수 있으며, 일례로, 다결정 실리콘층에 제1 도전형 도펀트를 반도체 기판(110)보다 고농도로 도핑하여 형성할 수 있다. 일례로, 제1 도전형 도펀트로는 n형 도펀트가 사용될 수 있다.
따라서, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제1 도전 영역(170)에 제1 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑된 경우, 제1 도전 영역(170)은 후면 전계부(BSF, back surface field)로 동작할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 제2 도전형 도펀트를 함유하고, 제1 도전 영역(170)에 제1 도전형 도펀트가 도핑된 경우, 제1 도전 영역(170)은 에미터부(emitter)로 동작할 수 있다. 이하에서는 일례로, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제1 도전 영역(170)은 후면 전계부(BSF)로 동작하는 경우를 설명한다.
제1 도전 영역(170)을 구성하는 다결정 실리콘층은 반도체 기판(110)의 후면 위에 다결정 실리콘을 증착하여 형성하거나, 반도체 기판(110)의 후면 위에 비정질 실리콘을 증착한 후 상기 비정질 실리콘을 열처리하여 상기 비정질 실리콘을 다결정 실리콘으로 변화시키는 것에 의해 형성할 수 있다.
따라서, 다결정 실리콘으로 구성된 제1 도전 영역(170)은 단결정 실리콘으로 구성된 반도체 기판(110)과 다른 결정 구조를 가질 수 있다.
제1 도전 영역(170)이 반도체 기판(110)과는 다른 결정 구조를 갖는 경우, 태양전지의 출력 전압(Voc)를 보다 향상시킬 수 있으며, 제1 도전 영역(170)과 연결된 제1 전극(150)과의 오믹 컨택(ohmic contact)을 보다 향상시킬 수 있다.
이와 같이, 반도체 기판(110)의 후면에 제어 패시베이션막(160)이 형성된 상태에서, 제어 패시베이션막(160)의 후면에 다결정 실리콘 재질의 제1 도전 영역(170)을 형성하면, 제조 공정상 반도체 기판(110)의 열손상을 최소화할 수 있어, 고효율 태양전지를 구현할 수 있다.
제1 도전 영역(170)의 두께(T170)는 일례로, 200㎚~400㎚로 형성될 수 있다. 이와 같은 제1 도전 영역(170)의 두께(T170)는 반도체 기판의 중심부를 기준으로 한 것으로, 반도체 기판의 가장 자리에서는 200㎚~400㎚보다 더 낮아지거나 높아질 수 있다.
제1 패시베이션막(180)은 제1 도전 영역(170)의 위, 즉 제1 도전 영역(170)의 후면에 위치할 수 있으며, 유전체 재질로 형성될 수 있고, 제어 패시베이션막(160)보다 두꺼운 두께를 가질 수 있다.
제1 패시베이션막(180)은 수소가 다량 함유된, SiNx, SiOx, SiOxNy, SiCx 또는 AlOx 중 적어도 하나를 포함할 수 있고, 제1 도전 영역(170)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
제2 도전 영역(120)은 반도체 기판(110)의 전면(front surface)에 위치하며, 제2 도전형 도펀트가 반도체 기판(110)의 전면 안쪽에 도핑되어 형성될 수 있다.
이와 같은 제2 도전 영역(120)은 제2 도전형 도펀트가 반도체 기판(110)의 전면 내로 확산되어 형성될 수 있으며, 이에 따라, 제2 도전 영역(120)은 반도체 기판(110)과 동일한 결정질 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘으로 형성된 경우, 제2 도전 영역(120)도 단결정 실리콘으로 형성될 수 있으며, 이와 다르게 반도체 기판(110)이 다결정 실리콘으로 형성된 경우, 제2 도전 영역(120)도 다결정 실리콘으로 형성될 수 있다.
제2 도전 영역(120)의 두께(T120)는 대략 1.5㎛~2.5㎛로 형성될 수 있다. 하지만 제2 도전 영역(120)의 두께(T120)가 작을수록 바람직하기 때문에, 제2 도전 영역(120)의 두께(T120)는 0.1㎚~0.3㎚까지 얇아지는 것도 가능하다.
반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제2 도전 영역(120)에 제2 도전형 도펀트가 도핑된 경우, 제2 도전 영역(120)은 에미터부로 동작할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)이 제2 도전형 도펀트를 함유하고, 제2 도전 영역(120)에 제2 도전형 도펀트가 반도체 기판(110)보다 고농도로 도핑된 경우, 제2 도전 영역(120)은 전면 전계부로 동작할 수 있다. 이하에서는 일례로, 반도체 기판(110)이 제1 도전형 도펀트를 함유하고, 제2 도전 영역(120)이 에미터부로 동작하는 경우를 설명한다.
제2 패시베이션막(130)은 제2 도전 영역(120)의 전면 위에 바로 위치하여 제2 도전 영역(120)의 전면에 대한 패시베이션 기능을 수행할 수 있다. 이와 같은 제2 패시베이션막(130)은 수소가 함유된 유전체 재질로 형성될 수 있으며, 일례로, SiNx, SiOx, SiOxNy 또는 AlOx 중 적어도 하나로 형성될 수 있다.
제2 패시베이션막(130)은 태양전지로 입사되는 빛에 대한 투과성을 향상시키고 반사도를 저감시켜, 반도체 기판(110)으로 최대한 많은 양의 빛이 입사되도록 할 수 있다.
제1 전극(150)은 반도체 기판(110)의 후면에 위치하며, 제1 패시베이션막(180)을 관통하여 제1 도전 영역(170)에 접속될 수 있다.
이와 같은 제1 전극(150)은 복수의 제1 핑거전극(151)과, 복수의 제1 핑거전극(151)과 연결되어 있는 복수의 제1 버스바(152)를 구비할 수 있다.
복수의 제1 핑거전극(151)은 제1 도전 영역(170)과 전기적 및 물리적으로 연결되어 있고, 제2 방향(y)으로 서로 이격되어 제1 방향(x)으로 나란히 뻗어있을 수 있다. 복수의 제1 핑거전극(151)은 제1 도전 영역(170) 쪽으로 이동한 캐리어를 수집할 수 있다.
복수의 제1 버스바(152)는 제1 도전 영역(170)과 전기적 및 물리적으로 연결되어 있고 제1 방향(x)으로 서로 이격되어 제2 방향(y)으로 나란히 뻗어 있을 수 있다.
이때, 복수의 제1 버스바(152)는 복수의 제1 핑거전극(151)과 동일 층에 위치하여 각 제1 핑거전극(151)과 교차하는 지점에서 해당 제1 핑거전극(151)과 전기적 및 물리적으로 연결될 수 있다.
경우에 따라 복수의 제1 버스바(152)가 제1 핑거전극(151)들로부터 수집된 전하를 외부로 전달하는 역할만 하는 경우에는 제1 도전 영역(170)과는 비접촉하고, 제1 핑거전극(151)과만 연결되도록 구성하는 것도 가능하다. 이때 제1 핑거전극(151)과 다른 전극재료를 사용하는 것도 가능하다.
따라서, 도 1에 도시한 것처럼, 복수의 제1 핑거전극(151)은 제1 방향(x)으로 뻗어 있는 스트라이프(stripe) 형상을 갖고, 복수의 제1 버스바(152)는 제2 방향(y)으로 뻗어 있는 스트라이프 형상을 갖고 있어, 제1 전극(150)은 반도체 기판(110)의 전면에 격자 형태로 위치할 수 있다.
복수의 제1 버스바(152)는 제2 도전 영역(120)으로부터 이동하는 캐리어뿐만 아니라 복수의 제1 핑거전극(151)에 의해 수집되어 이동하는 캐리어를 수집할 수 있다.
복수의 제1 버스바(152)는 복수의 제1 핑거전극(151)에 의해 수집된 전하를 모아서 원하는 방향으로 이동시켜야 하므로, 각각의 제1 버스바(152)의 폭은 각각의 제1 핑거전극(151)의 폭보다 크게 형성할 수도 있다. 그러나 이에 반드시 한정되는 것은 아니고, 제1 버스바와 제1 핑거 전극은 서로 동일한 선폭을 가질 수도 있다. 이 경우, 제1 버스바(152)의 폭은 제1 핑거전극(151)의 폭만큼 작아질 수 있다.
복수의 제1 버스바(152)는 외부 장치와 연결되며, 수집된 캐리어(예, 전자)를 외부 장치로 출력할 수 있다.
제1 전극(150)의 복수의 제1 핑거전극(151)과 복수의 제1 버스바(152)는 은(Ag)과 같은 적어도 하나의 도전성 물질로 형성될 수 있다.
제2 전극(140)은 반도체 기판(110)의 전면에 위치하며, 제2 패시베이션막(130)을 관통하여 제2 도전 영역(120)에 접속될 수 있다.
제2 전극(140)은 제1 전극(150)과 마찬가지로, 도 1 및 도 2에 도시된 바와 같이, 복수의 제2 핑거전극(141)과, 복수의 제2 핑거전극(141)과 연결되어 있는 복수의 제2 버스바(142)를 구비할 수 있고, 제2 전극(140)은 제1 전극(150)과 동일한 패턴으로 형성될 수 있다. 그러나, 제2 전극(140)의 패턴은 제1 전극(150)의 패턴과 다르게 형성되는 것도 가능하다.
일례로, 제2 전극(140)은 제2 핑거전극(141)과 제2 버스바(142)가 격자형 구조로 형성되는 반면에, 제1 전극(150)은 제1 버스바(152)가 형성된 부분을 제외한 반도체 기판(110)의 후면 전체에 위치하는 전극층을 포함할 수 있다.
제2 전극(140)은 제2 도전 영역(120) 쪽으로 이동한 캐리어를 수집할 수 있다.
한편, 이와 같은 태양전지는 반도체 기판의 측면에서 제1 도전 영역과 제2 도전 영역이 서로 아이솔레이션 될 수 있다.
이와 같이 제1 도전 영역과 제2 도전 영역이 아이솔레이션되는 구조는 본 실시 예에 따라, 태양전지 제조 공정 중 반도체 기판의 전면을 텍스쳐링할 때, 태양전지의 측면에 자연스럽게 형성될 수 있다.
이하에서는, 이와 같은 태양전지의 측면에 형성되는 아이솔레이션 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 설명하기 위한 도면이다.
도 3은 도 1 및 도 2에 도시한 태양전지의 측면에 형성된 아이솔레이션 구조를 설명하기 위하여, 태양전지의 측면을 도시한 것이다.
도 3에 도시한 바와 같이, 본 발명에 따른 태양전지는 반도체 기판의 측면에서 제1 도전 영역과 제2 도전 영역이 서로 이격되어 아이솔레이션 구조를 형성할 수 있다.
보다 구체적으로, 제1 도전 영역은 반도체 기판의 측면에 형성될 수 있으나, 반도체 기판의 측면의 중심(반도체 기판의 두께 방향의 중심을 말한다)을 기준으로 반도체 기판의 후면 쪽에 주로 형성될 수 있으며, 제2 도전 영역은 반도체 기판의 측면의 중심을 기준으로 반도체 기판의 전면 쪽에 주로 형성될 수 있다.
그러나, 본 발명이 이에 반드시 한정되는 것은 아니고, 제1, 2 도전 영역이 반도체 기판의 측면에 거의 형성되지 않을 수도 있다.
아울러, 제1 도전 영역과 제2 도전 영역은 반도체 기판의 측면에서 반도체 기판의 두께 방향으로 서로 이격되고, 제1 도전 영역과 제2 도전 영역이 서로 이격된 부분에서는 반도체 기판의 베이스 영역이 노출될 수 있다.
이와 같이, 반도체 기판의 측면에 노출된 베이스 영역에는 제1 패시베이션막이나 제2 패시베이션막이 더 형성될 수 있다. 일례로, 도 3에 도시된 바와 같이, 반도체 기판의 측면에 노출된 베이스 영역에는 제2 패시베이션막이 더 형성되고, 반도체 기판의 측면에 노출된 베이스 영역에 더 형성된 제2 패시베이션막 위에는 제1 패시베이션막이 더 형성될 수 있다.
그러나, 본 발명이 반드시 이에 한정되는 것은 아니고, 반도체 기판의 측면에 노출된 베이스 영역에 제1 패시베이션막, 제2 패시베이션막의 순서대로 적층되어 형성되는 것도 가능하다.
이하에서는 이와 같은 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법에 대해 보다 구체적으로 설명한다.
도 4 내지 도 14는 본 발명의 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 한 예를 설명하기 위한 도면이다.
여기서, 도 4는 태양전지 제조 방법의 플로우 차트이고, 도 5 내지 도 14는 도 4에 도시된 각 단계를 설명하기 위한 도면이다.
본 실시 예에 따른 태양전지 제조 방법은 제어 패시베이션막 증착 단계(S1), 제1 도전 영역(170) 형성 단계(S2, S5), 전면 텍스쳐링 단계(S3), 제2 도전 영역(120) 형성 단계(S4, S5), 세정 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다.
제1 도전 영역(170) 형성 단계(S2, S5)는 다결정 실리콘층 증착 단계(S2)와 열처리 단계(S5)를 포함할 수 있으며, 제2 도전 영역(120) 형성 단계(S4, S5)는 도펀트층 형성 단계(S4)와 열처리 단계(S5)를 포함할 수 있다.
여기서, 제1 도전 영역(170) 형성 단계의 열처리 단계(S5)와 제2 도전 영역(120) 형성 단계의 열처리 단계(S5)는 도 4의 플로우 차트에 기재된 바와 같이, 동시에 하나의 공정으로 진행될 수 있다. 이에 따라, 제조 공정을 보다 단순화할 수 있다.
여기서, 제어 패시베이션막 증착 단계(S1)와 세정 단계(S6)는 경우에 따라 생략되는 것도 가능하다.
더불어, 도 4의 플로우 차트에는 기재되어 있지 않지만, 제어 패시베이션막 증착 단계(S1) 이전에, 반도체 기판(110)의 전체 표면을 텍스쳐링 또는 SDE(saw damage etching)하는 단계가 더 포함될 수도 있다.
일례로, 제어 패시베이션막 증착 단계(S1) 이전에 반도체 기판(110)을 SDE하는 경우, 도 5에 도시된 바와 같이, 반도체 기판(110)의 전체 표면은 실질적으로 평탄하게 형성될 수 있다. 그러나, 이에 반드시 한정되는 것은 아니고, SDE 이후 제어 패시베이션막 증착 단계(S1) 이전에 반도체 기판(110)의 전체 표면을 텍스쳐링 처리하는 것도 가능하다.
이하에서는 설명의 편의상 도 5와 같이, SDE가 수행된 이후, 제어 패시베이션막 증착 단계(S1)가 수행되는 경우를 일례로 설명한다.
제어 패시베이션막 증착 단계(S1)에서는 반도체 기판(110)의 전체 표면에 제어 패시베이션막(160)을 형성할 수 있다. 여기서, 제어 패시베이션막(160)의 재질 및 두께는 도 1 내지 도 3에서 설명한 바와 동일할 수 있다. 일례로 제어 패시베이션막 증착 단계(S1)에서는 열 산화(themal oxidation) 공정을 이용하여, 반도체 기판(110)의 전면, 후면, 측면에 실리콘산화물(SiOx)을 증착함으로써 제어 패시베이션막(160)을 형성할 수 있다.
다결정 실리콘층 증착 단계(S2)에서는 도 7에 도시된 바와 같이, 제1 도전 영역(170)을 형성하기 위해, 반도체 기판(110)의 후면(110S1) 즉, 제어 패시베이션 막 위에 다결정 실리콘층(170')을 CVD 장비로 증착할 수 있으며, 이때 증착되는 다결정 실리콘층(170')의 두께는 1㎛ 이내일 수 있으며, 일례로, 다결정 실리콘층(170')이 300㎚~400㎚ 사이로 증착될 수 있다.
다결정 실리콘층(170')은 반도체 기판(110)의 후면(110S1)뿐만 아니라, 반도체 기판(110)의 후면(110S1)에 형성되는 두께보다 얇은 두께로 반도체 기판(110)의 측면에도 증착될 수 있으며, 반도체 기판(110)의 전면(110S2)의 에지 부분까지 증착될 수도 있다. 다결정 실리콘층(170')에는 제1 도전형 도펀트가 도핑될 수 있다.
본 발명의 다결정 실리콘층 증착 단계(S2)에서는 반도체 기판(110)의 후면(110S1) 위에 처음부터 다결정 실리콘층(170')이 증착되는 경우를 일례로 설명하였지만, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110)의 후면(110S1) 위에 비정질 실리콘층이 증착된 이후, 열처리 단계(S5)에서 비정질 실리콘층이 열처리 되어 다결정 실리콘층으로 형성되는 경우도 가능하다.
전면 텍스쳐링 단계(S3)에서는 반도체 기판(110)의 전면을 선택적으로 텍스쳐링할 수 있다.
즉, 전면 텍스쳐링 단계(S3)에서는 반도체 기판(110)의 전면과 후면 중 전면을 선택적으로 텍스쳐링 할 수 있으며, 반도체 기판(110)의 측면은 일부 또는 전부가 텍스쳐링될 수 있다.
일례로, 전면 텍스쳐링 단계(S3)는 태양전지 제조 공정 라인에서 인 라인(in-line)으로 설치된 식각 장비로 수행할 수 있다. 여기서, 식각 장비의 일부인 롤러(R1)는 텍스쳐링 식각액(EC1)에 일부가 잠긴 상태에서 인 라인 공정의 진행 방향을 따라 반도체 기판(110)을 화살표 방향으로 이동시킬 수 있다.
보다 구체적으로, 전면 텍스쳐링 단계(S3)에서는 도 8에 도시된 바와 같이, 텍스쳐링 식각액(EC1)에 일부가 잠긴 롤러(R1) 위에 반도체 기판(110)의 전면이 맞닿은 상태에서, 롤러(R1)가 회전하면서, 텍스쳐링 식각액(EC1)이 롤러(R1)의 표면을 타고 올라와 반도체 기판(110)의 전면을 식각하여, 반도체 기판(110)의 전면에 텍스쳐링 요철을 형성할 수 있다.
이때, 롤러의 표면을 타고 올라온 텍스쳐링 식각액(EC1)에 의해, 도 9에 도시된 바와 같이, 반도체 기판(110)의 측면에 형성된 다결정 실리콘층(170')과 제어 패시베이션막(160)이 식각될 수 있고, 반도체 기판(110)의 전면에는 텍스쳐링 요철이 형성될 수 있다.
즉, 반도체 기판(110)의 전면에 텍스쳐링 요철이 형성될 때, 다결정 실리콘층(170')이 형성된 반도체 기판(110)의 측면 및 전면의 에지 부분 중 롤러를 타고 올라온 텍스쳐링 식각액(EC1)이 닿는 반도체 기판(110)의 측면 일부 및 전면의 에지 부분에 형성된 제어 패시베이션막(160) 및 다결정 실리콘층(170')도 함께 식각될 수 있다.
이와 같이, 반도체 기판(110)의 측면 일부 및 전면의 에지 부분에 형성된 다결정 실리콘층(170')이 식각되도록 하여, 반도체 기판(110)의 측면에서 제1 도전 영역(170)과 제2 도전 영역(120)이 서로 전기적으로 이격되는 아이솔레이션부가 형성되도록 할 수 있다.
이와 같은 전면 텍스쳐링 단계(S3)에서 텍스쳐링 식각액(EC1)에 의해 식각되는 반도체 기판(110) 전면의 식각 깊이는 5㎛~20㎛일 수 있다.
여기서, 텍스쳐링 식각액(EC1)으로는 수산화칼륨(KOH)와 알칼리 계열의 탈이온수(DI-water)가 이용될 수 있다.
도펀트층 형성 단계(S5)는 도 9에 도시된 바와 같이, 제2 도전 영역(120)을 형성하기 위해, 상압 화학 기상 증착 방법(APCVD) 또는 플라즈마 화학 기상 증착 방법(PECVD)으로 반도체 기판(110)의 전면(110S2)에 제2 도전형 도펀트가 함유된 도펀트층(190)을 형성할 수 있다.
이와 같은 도펀트층(190)은 일례로, BSG(BoroSilicateGlass)막일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 도펀트층(190)은 제1 도전 영역(170)과 반대인 도전형 도펀트만 포함하면 되고, 일례로, PSG(Phospho-SilicateGlass)막이나 다른 도전형 도펀트가 함유된 막도 가능하다.
이와 같은 도펀트층 형성 단계(S5)를 수행하여 도 9와 같이 반도체 기판(110)의 전면에 도펀트층(190)을 형성하기 위해, 도펀트층 형성 단계(S4)에서는 반도체 기판(110)의 전면과 측면 및 후면의 에지 부분에 도펀트층(190)을 형성하고, 이 중에서 반도체 기판(110)의 측면 및 후면의 에지 부분에 형성된 도펀트층(190)을 제거할 수 있다.
더불어, 도펀트층(190)의 불순물과 수소가 후속 열처리 단계(S5)에서 도펀트층(190) 외부로 이탈(Out diffusion)되는 것을 방지하기 위하여, 도펀트층 형성 단계(S5)에서 도펀트층(190) 위에 비도핑 실리콘 산화막(undoped silicate glass, USG)을 더 형성하고, 열처리 단계(S5) 이후에 도펀트층(190)과 함께 비도핑 실리콘 산화막을 제거하는 것도 가능하다.
여기서, 반도체 기판(110)의 측면 및 후면의 에지 부분에 형성된 도펀트층(190)은 불산 희석액(Dilute HF, DHF)으로 에칭하여 제거할 수 있다. 아울러, 이와 같이 불산 희석액(DHF)으로 반도체 기판(110)의 측면 및 후면의 에지 부분에 형성된 도펀트층(190)을 제거할 때에는 반도체 기판(110)이나, 다결정 실리콘층(170')은 식각되지 않을 수 있다.
이에 따라, 도 10에 도시된 바와 같이, 반도체 기판(110)의 측면에서 제1 도전 영역(170)을 형성하기 위한 다결정 실리콘층(170')과 제2 도전 영역(120)을 형성하기 위한 도펀트층(190)이 서로 이격되어 아이솔레이션될 수 있다.
이후, 열처리 단계(S5)에서는 반도체 기판(110)이 일례로, 800℃~1000℃의 온도로 열처리될 수 있고, 도 11에 도시된 바와 같이, 도펀트층(190)의 제2 도펀트가 반도체 기판(110)의 전면에 확산되어, 반도체 기판(110)의 베이스 영역(10) 일부에 확산 영역인 제2 도전 영역(120)이 형성될 수 있다.
더불어, 이와 같은 열처리 단계(S5)에 의해, 도 11에 도시된 바와 같이, 다결정 실리콘층(170') 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘층(170')은 제1 도전 영역(170)으로 형성될 수 있다.
여기서, 제1 도전 영역(170)의 두께는 300㎚~400㎚로 형성될 수 있으며, 제2 도전 영역(120)의 두께는 1.5㎛~2.5㎛로 형성될 수 있다.
이와 같은 열처리 단계(S5) 이후, 세정 단계(S6)에서는 도 12에 도시된 바와 같이, 반도체 기판(110)의 전면(110S2)에 구비되었던, 잔여 도펀트층(190)이 불산 희석액(Dilute HF, DHF)으로 에칭되어 제거될 수 있으며, 이때, 반도체 기판(110)이나 제1, 2 도전 영역(170, 120)은 식각되지 않을 수 있다.
패시베이션막 증착 단계(S7)에서는 도 13에 도시된 바와 같이, 제2 도전 영역(120) 위에 제2 패시베이션막(130)이 증착되고, 제1 도전 영역(170) 위에 제1 패시베이션막(180)이 증착될 수 있다.
도 13에서는 제2 패시베이션막(130)이 먼저 증착된 후, 제1 패시베이션막(180)이 증착되는 경우를 일례로 도시하였으나, 제1, 2 패시베이션막(180, 130)의 증착 순서가 반드시 이에 한정되는 것은 아니다. 즉, 제1 패시베이션막(180)이 먼저 증착되고, 이후에 제2 패시베이션막(130)이 증착되는 것도 가능하다.
이에 따라, 반도체 기판(110)의 측면에서 제1 도전 영역(170)과 제2 도전 영역(120)이 서로 이격되어 노출된 베이스 영역(10)은 제1 패시베이션막(180)이나 제2 패시베이션막(130)에 의해 덮히는 구조로 형성될 수 있다.
이후, 전극 형성 단계(S8)에서는 도 14에 도시된 바와 같이, 제1 패시베이션막(180)을 관통하여 제1 도전 영역(170)에 연결되는 제1 전극(150)과 제2 패시베이션막(130)을 관통하여 제2 도전 영역(120)에 연결되는 제2 전극(140)이 형성될 수 있다. 이에 따라, 앞선 도 1 내지 도 3에서 설명한 태양전지가 제조될 수 있다.
이에 따라, 본 발명에 따른 태양전지 제조 방법은 별도의 아이솔레이션 단계를 수행할 필요가 없이, 전면 텍스쳐링 단계(S3)를 통해, 반도체 기판(110)의 전면을 텍스쳐링하면서, 자연스럽게 아이솔레이션 구조가 형성되도록 할 수 있다.
더불어, 이와 같은 본원 발명의 태양전지 제조 방법은 아이솔레이션 구조를 형성하기 위해 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 반도체 장비의 오염을 방지할 수 있으며, 장비의 오염을 방지하기 위한 별도의 보조 장치가 필요치 않아, 제조 비용을 보다 절감할 수 있다.
더불어, 본원 발명의 태양전지 제조 방법은 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 아이솔레이션 구조에 대한 균일도 문제도 해소할 수 있다.
또한, 전면 텍스쳐링 단계(S3)와 도펀트층 형성 단계(S5) 및 세정 단계(S6)를 통해 자연스럽게 아이솔레이션 구조가 형성되므로, 태양전지의 제조 공정이 보다 단순화될 수 있다.
그러나, 본 발명의 태양전지 제조 방법은 위에서 설명한 실시 예에만 한정되는 것은 아니고, 일부 단계에서 변경이나 추가가 가능하다. 이하에서는 전술한 실시 예와 일부 구성이 다르게 변경된 태양전지 제조 방법의 다른 실시 예에 대해 설명한다.
도 15 내지 도 21는 본 발명의 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 다른 예를 설명하기 위한 도면이다.
여기서, 도 15는 플로우 차트이고, 도 16 내지 도 21은 도 15에 도시된 각 단계를 설명하기 위한 도이다.
본 실시 예에 따른 태양전지 제조 방법은 전술한 실시 예(도 4 참조)의 전면 텍스쳐링 단계(S3)를 실시하기 전에 마스크 형성 단계(S91)가 추가적으로 더 구비될 수 있고, 전면 텍스쳐링 단계(S3)를 실시한 후에 마스크 제거 단계(S92)가 추가적으로 더 구비될 수 있다.
따라서, 본 실시 예에 따른 태양전지 제조 방법은 제어 패시베이션막 증착 단계(S1), 다결정 실리콘층 증착 단계(S2), 마스크 형성 단계(S91), 전면 텍스쳐링 단계(S3), 마스크 제거 단계(S92), 도펀트층 형성 단계(S4), 열처리 단계(S5), 세정 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 포함할 수 있다.
본 실시 예에서는 다결정 실리콘층 증착 단계(S2)까지 전술한 도 4의 실시 예와 동일하므로, 마스크 형성 단계(S91)부터 마스크 제거 단계(S92)까지 설명하고, 전술한 도 4의 실시 예와 동일한 부분에 대한 설명은 도 4의 실시 예로 대체하고, 상세한 설명은 생략한다.
마스크 형성 단계(S91)는 도 15에 기재된 바와 같이, 다결정 실리콘층 증착 단계(S2)와 전면 텍스쳐링 단계(S3) 사이에서 수행될 수 있으며, 도 18에 도시된 바와 같이, 반도체 기판(110)의 후면 위의 다결정 실리콘층(170') 위에, 텍스쳐링 식각을 방지하기 위한 마스크막(200)을 형성할 수 있다.
이를 위해, 마스크 형성 단계(S91)는 도 16에 도시된 바와 같이, 다결정 실리콘층(170')의 표면 및 반도체 기판(110)의 전면의 표면에 전체적으로 마스크막(200)을 형성하고, 도 17에 도시된 바와 같이, 마스크막(200) 중 반도체 기판(110)의 후면 위에 위치한 다결정 실리콘층(170') 위에 형성된 부분을 제외하고 나머지 부분을 마스크 식각액(EC2)으로 제거하여, 도 18에 도시된 바와 같이, 반도체 기판(110)의 후면에만 마스크막(200)이 잔존하도록 할 수 있다.
보다 구체적으로, 도 16에 도시된 마스크막(200)을 형성하기 위해, 상압 화학 기상 증착 방법(APCVD) 또는 플라즈마 화학 기상 증착 방법(PECVD)을 이용될 수 있으며, 마스크막(200)으로 실리콘 산화물(SiOx)이나 실리콘 질화물(SiNx)이 다결정 실리콘층(170')의 표면 및 반도체 기판(110)의 전면(front surface)의 표면에 전체적으로 형성될 수 있다.
이후, 도 17과 같이, 반도체 기판(110)의 후면 위에 위치한 다결정 실리콘층(170') 위에 형성된 부분을 제외한 나머지 부분의 마스크막(200)은 불산 희석액(DHF)이 포함된 마스크 식각액(EC2)으로 제거할 수 있다.
이때, 반도체 기판(110)의 후면에 위치한 마스크막(200)이 잔존하도록 하기 위해, 도 17에 도시된 바와 같이, 반도체 기판(110)의 후면에 위치한 마스크막(200) 위에 마스크 식각 방지막(220)이 코팅될 수 있다. 여기서, 마스크 식각 방지막(220)은 마스크막(200)과 다른 재질일 수 있으며, 불산 희석액(DHF)에 식각되지 않는 한, 어떠한 재질이라도 상관없다.
이와 같은 마스크 식각 방지막(220)은 일례로, 공정의 편의를 위해 마스크막(200) 위에 간단히 접착식으로 붙일수 있는 테이프 형태일 수 있다.
이와 같이, 마스크 식각 방지막(220)이 코팅된 상태에서, 불산 희석액(DHF)에 반도체 기판(110)을 담궈, 반도체 기판(110)의 후면 위에 위치한 다결정 실리콘층(170') 위에 형성된 부분을 제외하고 나머지 부분의 마스크막(200)을 제거할 수 있다.
이와 같은 나머지 부분의 마스크막(200)을 제거하는 공정에서도 공정 시간을 단축하기 위해, 인 라인(In-Line)으로 구비된 롤러(R2)를 불산 희석액(DHF)에 담근 상태에서, 반도체 기판(110)을 롤러(R2)로 이동시키면서, 반도체 기판(110)의 전면 및 측면에 위치한 마스크막(200)을 제거하여, 도 18과 같은 형태로 만들 수 있다.
이후, 반도체 기판(110)의 후면에 위치한 마스크 식각 방지막(220)을 제거하여, 도 19에 도시된 바와 같이, 반도체 기판(110)의 후면에만 마스크막(200)이 잔존하도록 할 수 있다.
이와 같이 반도체 기판(110)의 후면에 위치한 다결정 실리콘층(170') 위에 마스크막(200)이 형성된 상태에서, 도 19에 도시된 바와 같이, 전면 텍스쳐링 단계(S3)가 수행될 수 있고, 전면 텍스쳐링 단계(S3)가 종료된 이후, 마스크막(200)은 제거될 수 있다.
보다 구체적으로, 본 실시 예에 따른 태양전지 제조 방법의 전면 텍스쳐링 단계(S3)에서는 전술한 도 4의 실시 예와 마찬가지로, (1) 인 라인(In-Line)으로 구비된 롤러(R1)를 이용하여 전면 텍스쳐링 단계(S3)가 수행되도록 하거나, (2) 배쓰(bath)에 반도체 기판(110)을 침지(浸漬)하여, 전면 텍스쳐링 단계(S3)를 수행할 수 있다.
보다 구체적으로, 본 실시 예에 따른 태양전지 제조 방법의 전면 텍스쳐링 단계(S3)에서는 반도체 기판(110)의 후면에 마스크막(200)이 형성된 상태에서, (1) 도 19에 도시된 바와 같이, 텍스쳐링 식각액(EC1)에 일부가 잠긴 롤러(R1) 위에 마스크막(200)이 형성된 반도체 기판(110)의 전면이 맞닿도록 하고, 롤러(R1)를 회전시키면서, 텍스쳐링 식각액(EC1)이 롤러(R1)의 표면을 타고 올라와 반도체 기판(110)의 전면을 식각하여, 도 20에 도시된 바와 같이, 반도체 기판(110)의 전면에 텍스쳐링 요철을 형성시키거나, (2) 도 19와 다르게, 마스크막(200)이 구비된 반도체 기판(110)을 텍스쳐링 식각액(EC1)이 담긴 배쓰(bath)에 침지(浸漬)하여, 도 20에 도시된 바와 같이, 반도체 기판(110)의 전면에 텍스쳐링 요철을 형성시킬 수 있다.
아울러, 도 20에서는 반도체 기판(110)의 전면에만 텍스쳐링 요철이 형성된 경우를 일례로 도시하였으나, 이와 다르게, 전면 텍스쳐링 단계(S3)에 의해, 반도체 기판(110)의 전면뿐만 아니라 측면에 텍스쳐링 요철이 형성되는 것도 가능하다.
이후, 마스크 제거 단계(S92)에서는 도 20에 도시된 바와 같이 반도체 기판(110)의 후면에 잔존하는 마스크막(200)을 불산 희석액(DHF)으로 제거할 수 있다.
이후, 도 4의 실시 예에서 설명한 바와 마찬가지로, 도펀트층 형성 단계(S4), 열처리 단계(S5), 세정 단계(S6), 패시베이션막 증착 단계(S7) 및 전극 형성 단계(S8)를 수행하여, 도 1 내지 도 3에서 설명한 태양전지가 제조될 수 있다.
이와 같은 본 실시 예에 따른 태양전지 제조 방법 역시, 별도의 아이솔레이션 단계를 수행할 필요가 없이, 전면 텍스쳐링 단계(S3)를 통해, 반도체 기판(110)의 전면을 텍스쳐링하면서, 자연스럽게 아이솔레이션 구조가 형성되도록 할 수 있어, 제조 공정을 보다 용이하게 할 수 있다.
더불어, 이와 같은 본원 발명의 태양전지 제조 방법은 아이솔레이션 구조를 형성하기 위해 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 반도체 장비의 오염을 방지할 수 있으며, 장비의 오염을 방지하기 위한 별도의 보조 장치가 필요치 않아, 제조 비용을 보다 절감할 수 있다.
더불어, 본원 발명의 태양전지 제조 방법은 반응성 이온 에칭(RIE) 방법을 사용하지 않으므로, 아이솔레이션 구조에 대한 균일도 문제도 해소할 수 있다.
전술한 도 4의 실시 예 및 도 15의 실시 예에서는 전면 텍스쳐링 단계에서, 롤러(R1)가 텍스쳐링 식각액(EC1)에 잠겨 있고, 반도체 기판(110)의 전면이 맞닿은 상태에서, 롤러(R1)가 회전하면서, 텍스쳐링 식각액(EC1)이 롤러의 표면(R1)을 타고 올라와 반도체 기판(11)의 전면을 식각하는 경우를 일례로 설명하였다.
그러나, 본 발명의 태양전지 제조 방법에 구비된 전면 텍스쳐링 단계는 반드시 위에서 설명한 방법에 의해 한정되는 것은 아니고, 다른 방법으로 수행되는 것도 가능하다. 이에 대해 다음의 도 22를 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 22는 도 4 및 도 15에 도시한 전면 텍스쳐링 단계의 다른 예를 설명하기 위한 도면이다.
본 발명의 다른 예에 따른 전면 텍스쳐링 단계는 일례로, 도 7과 같이 다결정 실리콘층 증착 단계(S2)가 수행된 이후, 도 4 및 도 8에 따른 태양전지 제조 방법의 전면 텍스쳐링 단계(S3) 대신에, 도 22와 같이, 롤러(R1) 위에 반도체 기판(110)의 후면이 맞닿은 상태에서 스프레이 분사 방식으로 반도체 기판(110)의 전면을 선택적으로 텍스쳐링함으로써, 수행될 수 있다.
보다 구체적으로, 본 발명의 다른 예에 따른 전면 텍스쳐링 단계에서는 롤러(R1)가 텍스쳐링 식각액에 담겨있지 아니하고, 텍스쳐링 식각액은 스프레이 노즐을 통해 분사될 수 있다.
이에 따라, 반도체 기판이 롤러에 의해 화살표 방향으로 이송되면서, 반도체 기판의 전면에 스프레이 노즐을 통해 분사되는 텍스쳐링 식각액에 의해 반도체 기판의 전면이 선택적으로 텍스쳐링되면서, 전면 텍스쳐링 단계가 수행될 수 있다.
이와 같은 본 발명의 다른 예에 따른 전면 텍스쳐링 단계(도 22 참조)에 의해 반도체 기판의 전면에 존재하는 제어 패시베이션막과 다결정 실리콘층이 식각되어 완전히 제거될 수 있으며, 반도체 기판의 측면에 존재하는 제어 패시베이션막과 다결정 실리콘층은 일부가 식각되어 도 9와 같은 상태로 될 수 있다.
또는 도 9와 다르게 반도체 기판의 측면에 존재하는 제어 패시베이션막과 다결정 실리콘층 전부가 식각되어 제거되는 것도 가능하다.
본 발명의 다른 예에 따른 전면 텍스쳐링 단계(도 22 참조)가 도 4의 태양전지 제조 방법에 적용되는 경우를 일례로 설명하였으나, 반드시 이에 한정되는 것은 아니고, 본 발명의 다른 예에 따른 전면 텍스쳐링 단계는 도 15의 태양전지 제조 방법의 전면 텍스쳐링 단계(S3) 대신에 적용되는 것도 가능하다.
즉, 도 15의 태양전지 제조 방법에서 마스크 형성 단계(S91) 이후에, 본 발명의 다른 예에 따른 전면 텍스쳐링 단계가 도 22와 같이, 롤러(R1) 위에 반도체 기판(110)의 후면이 맞닿은 상태에서 스프레이 분사 방식으로 반도체 기판(110)의 전면을 선택적으로 텍스쳐링함으로써, 수행될 수 있다.
이하, 도 23 내지 도 24를 통해 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조에 대해 설명하고, 도 25 내지 도 51을 통해 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 다양한 실시 예들에 대해 설명한다.
제2 실시 예에 따른 아이솔레이션 구조를 갖는 태양전지는 도 1 및 도 2에 도시한 태양전지와 기본적인 구성이 동일하지만, 각 층 또는 막의 형성 위치 등에서 일부 차이점이 있으므로, 이하의 실시 예를 설명함에 있어서는 각각의 구성 요소에 대해 도면부호를 나타내는 숫자 뒤에 "A"를 표시한다.
따라서, 전술한 제1 실시 예에 따른 태양전지의 아이솔레이션 구조를 설명하기 위한 도면과 이하의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 설명하기 위한 도면에서 서로 동일한 숫자를 갖는 구성요소는 서로 동일한 작용을 하는 동일한 구성 요소로 간주할 수 있다.
도 23은 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 설명하기 위한 도면이고, 도 24는 도 23에 도시된 아이솔레이션 라인(200)의 단면을 설명하기 위해 도 23의 Ⅱ-Ⅱ 라인에 따른 단면을 도시한 것으로, 도 23의 (a)는 태양전지의 일면 또는 타면 중 어느 하나의 전체 패턴을 도시한 것이고, 도 23의 (b)는 도 23의 (a)에 도시된 일부분을 확대 도시한 것이며, 도 24의 (a)는 아이솔레이션 라인(200) 단면의 일례를 도시한 것이고, 도 24의 (b)는 아이솔레이션 라인(200) 단면의 변형 예를 도시한 것이다.
도 23의 (a) 및 (b)에 도시된 바와 같이, 반도체 기판(110A)의 일면 또는 타면에서, 제1 전극(150A)이 형성된 영역 또는 제2 전극(140A)이 형성된 영역과 반도체 기판의 가장 자리 끝단 사이에는 아이솔레이션 라인(200)이 구비될 수 있다.
여기서, 반도체 기판(110A)의 일면은 태양전지의 전면 또는 후면 중 어느 하나의 면일 수 있으며, 반도체 기판(110A)의 타면은 일면의 반대면일 수 있다. 이하에서는 반도체 기판(110A)의 일면이 태양전지의 후면, 타면이 태양전지의 전면인 경우를 일례로 설명하지만, 반드시 이에 한정되는 것은 아니고 반대도 가능하다.
아이솔레이션 라인(200)은 반도체 기판(110A)의 일면 또는 타면 중 어느 하나에만 구비될 수 있다. 예를 들어, 반도체 기판(110A)의 일면에 아이솔레이션 라인(200)이 구비된 경우, 반도체 기판(110A)의 타면에는 아이솔레이션 라인(200)이 구비되지 않을 수 있으며, 반대로 반도체 기판(110A)의 타면에 아이솔레이션 라인(200)이 구비된 경우, 반도체 기판(110A)의 일면에는 아이솔레이션 라인(200)이 구비되지 않을 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 아이솔레이션 라인(200)이 반도체 기판(110A)의 일면 및 타면 모두에 구비되는 것도 가능하다.
그러나, 공정의 단순화를 위해, 이하에서는 아이솔레이션 라인(200)이 반도체 기판(110A)의 일면 또는 타면 중 어느 하나에만 구비된 경우를 일례로 설명한다.
아이솔레이션 라인(200)은 제1 도전 영역(170A)의 일부 또는 제2 도전 영역(120A)의 일부가 제거된 라인일 수 있으며, 제1 전극(150A) 또는 제2 전극(140A)과 이격되어 반도체 기판(110A)의 일면 또는 타면의 가장 자리 끝단과 나란하게 라인 형태로 구비될 수 있다.
아이솔레이션 라인(200)은 제1 도전 영역(170A)과 제2 도전 영역(120A) 사이의 단락을 방지하여, 태양전지의 효율이 저하되는 것을 방지할 수 있다.
아이솔레이션 라인(200)의 위치는 도 23의 (b)에 도시된 바와 같이, 반도체 기판(110A)의 일면 또는 타면의 가장 자리 끝단보다 핑거 전극(151A, 141A)의 끝단에 더 인접할 수 있다.
일례로, 아이솔레이션 라인(200)과 핑거 전극(151A, 141A) 사이의 거리(D1)는 20um보다 크고 아이솔레이션 라인(200)과 반도체 기판(110A)의 가장 자리 끝단 사이의 거리(D2)보다 작은 범위일 수 있다.
그리고 아이솔레이션 라인(200)과 반도체 기판(110A)의 가장 자리 끝단까지의 거리(D2)는 아이솔레이션 라인(200)과 핑거 전극(151A, 141A) 사이의 거리(D1)보다 작은 범위에서 2㎜ 이하일 수 있다.
아이솔레이션 라인(200)과 핑거 전극(151A, 141A)의 끝단 간의 거리(D1)는 아이솔레이션 라인(200)의 선폭(W200)보다 크고 핑거 전극(151A, 141A) 사이의 간격(D3)보다 좁을 수 있다. 여기서, 일례로, 핑거 전극(151A, 141A) 사이의 간격(D3)은 1㎜~2㎜로 형성될 수 있다.
아이솔레이션 라인(200)의 선폭(W200)은 20㎛ 이상으로 형성될 수 있다. 여기서, 핑거 전극(151A, 141A)의 선폭은 20㎛~40㎛로 형성될 수 있다.
아이솔레이션 라인(200)의 단면은 도 24의 (a) 및 (b)에 도시된 바와 같다.
도 24의 (a)는 아이솔레이션 라인(200)이 반도체 기판의 일면에 구비된 경우의 단면을 도시한 것이고, 도 4의 (b)는 아이솔레이션 라인(200)이 반도체 기판의 타면에 구비된 경우의 단면을 도시한 것이다.
도 24의 (a) 및 (b)에 따른 아이솔레이션 라인(200)은 둘 중에 하나만 구비되면 족하나, 둘 다 구비되는 것도 가능하다. 다만, 아래의 설명에서는 둘 중 하나만 구비된 경우를 일례로 설명한다.
도 24의 (a) 및 (b)에 도시된 바와 같이, 제1 도전 영역(170A) 또는 제2 도전 영역(120A)의 표면으로부터 형성된 아이솔레이션 라인(200)의 깊이(H200)는 제1 도전 영역(170A) 또는 제2 도전 영역(120A)의 두께(T170A 또는 T120A)보다 클 수 있고, 제1 도전 영역(170A) 또는 제2 도전 영역(120A)의 두께(T170A 또는 T120A)의 150배보다 작을 수 있다.
일례로, 아이솔레이션 라인(200)의 깊이(H200)는 제1 도전 영역(170A) 또는 제2 도전 영역(120A)의 두께(T170A 또는 T120A)보다 큰 범위에서 2㎛~5㎛로 형성될 수 있으며, 보다 바람직하게는 3㎛~4㎛로 형성될 수 있다.
일례로, 도 24의 (a)와 같이, 아이솔레이션 라인(200)이 반도체 기판(110A)의 일면에 구비된 경우, 제1 도전 영역(170A)의 두께(T170A)는 300㎚~400㎚로 형성될 수 있으며, 아이솔레이션 라인(200)의 깊이(H200)는 2㎛~5㎛로 형성될 수 있다.
또한, 도 24의 (b)와 같이, 아이솔레이션 라인(200)이 반도체 기판(110A)의 타면에 구비된 경우, 제2 도전 영역(120A)의 두께(T120A)는 대략 1.5㎛~2.5㎛로 형성될 수 있으며, 아이솔레이션 라인(200)의 깊이(H200)는 제2 도전 영역(120A)의 두께보다 큰 범위에서 2㎛~5㎛로 형성될 수 있다.
여기서, 도 24의 (a)에 도시된 바와 같이, 아이솔레이션 라인(200)이 반도체 기판(110A)의 일면에 위치하는 경우, 제1 패시베이션막(180A)은 아이솔레이션 라인(200)이 위치한 부분에서 제1 도전 영역(170A) 및 제어 패시베이션막(160A)을 관통하여 반도체 기판(110A)의 베이스 영역(10A)과 맞닿을 수 있다. 즉, 제1 패시베이션막(180A)은 반도체 기판(110A)의 베이스 영역(10A)과 직접 접촉할 수 있다.
또한, 이와 다르게, 도 24의 (b)에 도시된 바와 같이, 아이솔레이션 라인(200)이 반도체 기판(110A)의 타면에 위치하는 경우, 제2 패시베이션막(130A)은 아이솔레이션 라인(200)이 위치한 부분에서 제2 도전 영역(120A)을 관통하여 반도체 기판(110A)의 베이스 영역(10A)과 맞닿을 수 있다. 즉, 제2 패시베이션막(130A)은 반도체 기판(110A)의 베이스 영역(10A)과 직접 접촉할 수 있다.
이러한 구성의 아이솔레이션 구조를 갖는 태양전지는 에칭 페이스트로 반도체 기판(110A)의 일면 또는 타면의 가장 자리에 아이솔레이션 라인(200)이 형성됨으로써, 반도체 장비에 대한 오염을 최소화하면서, 반도체 기판(110A)의 일면 전체 영역 또는 타면 전체 영역에서 아이솔레이션 라인(200)의 깊이(H200)가 균일하게 형성될 수 있어, 에지 아이솔레이션 구조에 대한 불량률을 최소화할 수 있다.
이하에서는 이와 같은 아이솔레이션 라인(200)을 구비한 태양전지를 제조하는 방법에 대해 설명한다.
도 25 내지 도 35는 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제1 실시 예를 설명하기 위한 도면이다.
본 실시 예에 따른 태양전지 제조 방법은 텍스쳐링 단계(S11), 제어 패시베이션막 증착 단계(S12), 제1 도전 영역(170A) 형성 단계(S13, S15), 제2 도전 영역(120A) 형성 단계(S14, S15), 아이솔레이션 단계(S16), 패시베이션막 증착 단계(S17) 및 전극 형성 단계(S18)를 포함할 수 있다.
제1 도전 영역(170A) 형성 단계(S13, S15)는 다결정 실리콘층 증착 단계(S13)와 열처리 단계(S15)를 포함할 수 있으며, 제2 도전 영역(120A) 형성 단계(S14, S15)는 도펀트층 형성 단계(S14)와 열처리 단계(S15)를 포함할 수 있으며, 아이솔레이션 단계(S16)는 제1, 2 도전 영역 형성 단계가 종료된 이후 수행될 수 있으며, 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
텍스쳐링 단계(S11)에서는 반도체 기판(110)의 일면(110S1)과 타면(110S2) 또는 반도체 기판(110)의 타면(110S2)을 텍스쳐링(texturing)하여 요철을 형성할 수 있다. 일례로, 도 26에 도시된 바와 같이, 텍스쳐링 단계(S11)에서는 반도체 기판(110A)의 타면(110S2)에 텍스쳐링 요철을 형성할 수 있다.
보다 구체적으로, 반도체 기판(110A)의 일면(110S1)과 타면에 텍스쳐링 요철을 형성한 이후, 반도체 기판(110)의 일면(110S1)을 폴리싱(polishing)하여 텍스쳐링 요철을 제거함으로써, 반도체 기판(110A)의 타면(110S2)에만 텍스쳐링 요철을 형성할 수 있다. 그러나, 텍스쳐링 단계(S11)가 도 26에 도시한 바와 같이 반드시 한정되는 것은 아니고, 다르게 변경될 수도 있다. 그러나, 이하에서는 설명의 편의상 도 26과 같은 경우를 일례로 설명한다.
제어 패시베이션막 증착 단계(S17)에서는 도 27에 도시된 바와 같이, 반도체 기판(110A)의 일면(110S1) 및 측면에 제어 패시베이션막(160A)을 형성할 수 있다. 이를 위해, 산화막 증착 방법으로, 반도체 기판(110A)의 일면(110S1) 및 측면에 제어 패시베이션막(160A)을 증착시킬 수 있다. 여기서, 단면 증착을 위해, 두 장의 반도체 기판(110A)을 서로 마주보도록 포갠 후, 산화막을 증착시키는 것도 가능하다.
제1 도전 영역(170A) 형성 단계에서는 베이스 영역(10A)을 구비하는 반도체 기판(110A)의 일면(110S1) 위, 즉, 제어 패시베이션막(160A) 위에 위치한 다결정 실리콘층(170'A)에 제1 도전형 도펀트가 도핑된 제1 도전 영역(170A)을 형성할 수 있다. 이를 위해, 제1 도전 영역(170A) 형성 단계는 다결정 실리콘층 증착 단계(S13)와 열처리 단계(S15)를 포함할 수 있다.
아울러, 제2 도전 영역(120A) 형성 단계에서는 반도체 기판(110A)의 타면(110S2)에, 제1 도전 영역(170A)과 반대인 제2 도전형 도펀트가 도핑된 제2 도전 영역(120A)을 형성할 수 있다. 이를 위해 제2 도전 영역(120A) 형성 단계는 도펀트층 형성 단계(S14)와 열처리 단계(S15)를 포함할 수 있다.
아울러, 제1 도전 영역(170A) 형성 단계의 열처리 단계(S15)와 제2 도전 영역(120A) 형성 단계의 열처리 단계(S15)는 동시에 수행될 수 있다.
이하에서는 다결정 실리콘층 증착 단계(S13) 이후에 도펀트층 형성 단계(S14)가 수행되는 경우를 일례로 설명하나, 이와 다르게 도펀트층 형성 단계(S14)가 수행된 이후 다결정 실리콘층 증착 단계(S13)가 수행되는 것도 가능하다.
다결정 실리콘층 증착 단계(S13)에서는 도 28에 도시된 바와 같이, 제1 도전 영역(170A)을 형성하기 위해, 반도체 기판(110A)의 일면(110S1) 즉, 제어 패시베이션 막 위에 다결정 실리콘층(170'A)을 CVD 장비로 200㎚~400㎚(반도체 기판의 중심부 기준)로 증착할 수 있다. 여기서, 불필요한 면에는 다결정 실리콘층(170'A)이 증착되지 않도록, 단면 증착을 위해, 두 장의 반도체 웨이퍼를 서로 마주보도록 포갠 상태에서 증착하는 방법도 가능하다.
이때, 반도체 기판(110A)의 일면(110S1)뿐만 아니라, 다결정 실리콘층이 반도체 기판(110A)의 일면(110S1)에 형성되는 두께보다 얇은 두께로 반도체 기판(110A)의 측면에도 더 증착될 수 있으며, 반도체 기판(110A)의 타면(110S2)의 가장 자리 영역에도 일부 증착될 수 있다. 이때, 가장 자리 영역에는 다결정 실리콘층(170'A)이 200㎚~400㎚ 범위에서 증착되는 반도체 기판의 중심부와 달리, 다결정 실리콘층(170'A)이 1㎛ 내외까지 증착될 수도 있다. 이와 같은 다결정 실리콘층(170'A)에는 제1 도전형 도펀트가 도핑될 수 있다.
더불어, 본 실시 예의 다결정 실리콘층 증착 단계(S13)에서는 반도체 기판(110A)의 일면(110S1) 위에 처음부터 다결정 실리콘층(170'A)이 증착되는 경우를 일례로 설명하지만, 반드시 이에 한정되는 것은 아니고, 반도체 기판(110A)의 일면(110S1) 위에 비정질 실리콘 반도체층이 증착된 이후, 후속하는 열처리 단계(S15)에서 비정질 실리콘 반도체층이 열처리 되어 다결정 실리콘층(170'A)으로 형성되는 경우도 가능하다. 다만, 비정질 실리콘층은 다결정 실리콘층에 비해 수㎛ 내외로 더 두껍게 증착되어야 한다.
도펀트층 형성 단계(S14)는 도 29에 도시된 바와 같이, 제2 도전 영역(120A)을 형성하기 위해, 반도체 기판(110A)의 타면(110S2)에 제2 도전형 도펀트가 함유된 도펀트층(190A)을 형성할 수 있다. 이와 같은 도펀트층(190A)은 일례로, BSG(BoroSilicateGlass)막일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 도펀트층(190A)은 제1 도전 영역(170A)과 반대인 도전형 도펀트만 포함하면 되고, 일례로, PSG(Phospho-SilicateGlass)막이나 다른 도전형 도펀트가 함유된 막도 가능하다.
토펀트층 형성 단계에 의해 반도체 기판(110A)의 타면(110S2)에 형성되는 도펀트층(190A)의 양 끝단은 도 29에 도시된 바와 같이, 제1 도전형 도펀트가 함유된 다결정 실리콘층(170'A)의 끝단과 중첩되어 연결될 수 있다.
열처리 단계(S15)는 일례로, 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S14) 이후, 아이솔레이션 단계(S16)의 도포 단계(S61) 이전에 수행될 수 있으며, 반도체 기판(110A)이 일례로, 800℃~1000℃로 열처리될 수 있다.
이와 같은 열처리 단계(S15)에 의해, 도 30에 도시된 바와 같이, 다결정 실리콘층(170'A) 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘층(170'A)은 제1 도전 영역(170A)으로 형성될 수 있으며, 도펀트층(190A)에 함유된 제2 도전형 도펀트는 반도체 기판(110A)의 타면(110S2) 내에 확산되어, 반도체 기판(110A)의 베이스 영역(10A) 일부에 제2 도전 영역(120A)이 형성될 수 있다.
여기서, 제1 도전 영역(170A)의 두께(T170A)는 300㎚~400㎚로 형성될 수 있으며, 제2 도전 영역(120A)의 두께(T120A)는 0.1㎛~2.5㎛로 형성될 수 있다.
열처리 단계(S15) 이후, 도 31에 도시된 바와 같이, 반도체 기판(110A)의 타면(110S2)에 구비되었던 도펀트층(190)은 별도의 식각액을 통하여 제거될 수 있으며, 이때, 반도체 기판(110A)이나 제1, 2 도전 영역은 식각되지 않을 수 있다.
이와 같이 도펀트층(190A)이 제거된 후에도, 반도체 기판(110A)의 타면(110S2)의 가장 자리 영역에서는 도 31에 도시된 바와 같이, 제1 도전 영역(170A)과 제2 도전 영역(120A)의 끝단이 서로 맞닿는 구조가 형성될 수 있으며, 이와 같은 구조에 의해, 태양전지의 효율이 저하될 수 있다.
이에 따라, 제1 도전 영역(170A)과 제2 도전 영역(120A)의 단락을 제거하는 아이솔레이션 단계(S16)가 수행될 수 있다.
아이솔레이션 단계(S16)는 본 실시 예에서와 같이, 열처리 단계(S15) 이후에 수행될 수 있다. 그러나 이는 일례이고, 이와 다르게 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S14) 중 나중에 수행되는 단계와 열처리 단계(S15) 사이에 수행될 수도 있고, 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S14) 사이에 수행되는 것도 가능하다.
아이솔레이션 단계(S16)는 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
이와 같은 아이솔레이션 단계(S16)에 의해, 제1 도전 영역(170A)과 제2 도전 영역(120A)은 서로 전기적으로 절연되며, 반도체 기판(110A)의 일면(110S1) 또는 타면에서 반도체 기판(110A)의 일부가 식각되어 제1 도전 영역(170A) 또는 제2 도전 영역(120A)의 일부분이 제거된 아이솔레이션 라인(200)이 형성될 수 있다.
이와 같은 아이솔레이션 단계(S16)를 위해, 도포 단계(S61)에서는 반도체 기판(110A)의 일면(110S1) 또는 타면(110S2)의 가장 자리 끝단과 인접하여 에칭 페이스트(210)를 도포할 수 있다.
보다 구체적 일례로, 도 32에 도시된 바와 같이, 에칭 페이스트(210)는 반도체 기판(110A)의 일면(110S1)에 구비된 제1 도전 영역(170A)의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
여기서, 반도체 기판(110A)의 제1 도전 영역(170A)의 가장 자리 끝단에 도포되는 에칭 페이스트(210)는 앞선 도 23의 (a)에 도시한 바와 같이, 반도체 기판(110A)의 일면(110S1)에서 핑거 전극(151A)이 형성된 영역의 밖에 도포되되, 반도체 기판(110A)의 가장 자리 끝단과 나란하게 도포되며, 전체적으로 폐루프 형태를 가질 수 있다.
에칭 페이스트(220)는 제1 도전 영역(170A)의 가장 자리 끝단으로부터 2㎜ 이하의 거리(D2)에 도포될 수 있다.
여기서, 에칭 페이스트(210)의 종횡비, 즉 에칭 페이스트(210)의 두께(T210)/선폭(W210)은 0.1~1 사이가 될 수 있다. 여기서, 에칭 페이스트(210)의 두께(T210)는 일례로, 2㎛~500㎛, 에칭 페이스트(210)의 선폭(W210)은 에칭 페이스트(210)의 두께(T210)보다 같거나 큰 범위에서 20㎛~500㎛로 형성될 수 있다.
에칭 페이스트(210)는 폴리머 입자와 식각 물질을 포함하고, 폴리머 입자로는 폴리스티렌(polystyrene), 폴리 아크릴(polyacryl), 폴리 아미드(polyamide), 폴리 이미드(polyimide), 폴리 메타 크릴 레이트(polymethacrylate), 멜라민(melamine), 우레탄(urethane), 벤조 구아닌(benzoguanine), 페놀 수지(phenolic resin), 실리콘 수지(silicone resin), 불소 중합체(fluorinated polymers) 및 미세화된 왁스(micronised wax) 중 적어도 하나를 포함할 수 있으며, 식각 물질로는 이플루오르화 암모늄(NH4HF2) 및 인산(H3PO4) 중 적어도 하나를 포함할 수 있다.
에칭 단계(S62)에서는 에칭 페이스트(210)로 가장 자리 끝단과 인접한 반도체 기판(110) 일부를 식각하여, 도 33에 도시된 바와 같이, 아이솔레이션 라인(200)을 형성할 수 있다.
에칭 단계(S62)에서, 에칭 페이스트(210)의 식각 물질이 이플루오르화 암모늄(NH 4HF 2)을 함유하는 경우, 에칭 단계(S62)는 15℃~40℃의 범위에서 수행될 수 있으며, 에칭 페이스트(210)의 식각 물질이 인산(H 3PO 4)을 함유하는 경우, 에칭 단계(S62)는 400℃~450℃의 범위에서 1분~5분의 시간 동안 수행될 수 있다.
도 33에 도시된 바와 같이, 에칭 단계(S62)에 의해 식각된 아이솔레이션 라인(200)의 선폭(W200)은 20㎛~500㎛일 수 있으며, 에칭 단계(S62)에 의해 식각된 아이솔레이션 라인(200)의 깊이(H200)는 제1 도전 영역(170A)의 두께(T170A)보다 큰 범위에서 2㎛~5㎛일 수 있으며, 보다 구체적으로 아이솔레이션 라인(200)은 제1 도전 영역(170A)의 두께(T170A)보다 큰 범위에서 3㎛~4㎛의 깊이로 형성될 수 있다.
따라서, 에칭 단계(S62)에 의해 제1 도전 영역(170A)의 일부뿐만 아니라, 반도체 기판(110A)의 베이스 영역(10A) 일부도 식각될 수 있다.
이에 따라, 에칭 단계(S62)에서 제1 도전 영역(170A)의 일부가 식각되어 반도체 기판(110A)의 베이스 영역(10A)이 노출될 수 있다.
이에 따라, 반도체 기판(110A)의 타면(110S2) 가장 자리 영역에서, 제2 도전 영역(120A)과 전기적으로 연결되었던 제1 도전 영역(170A), 즉, 반도체 기판(110A)의 타면(110S2) 가장 자리 영역, 측면 및 반도체 기판(110A)의 일면(110S1) 가장 자리 영역에서 아이솔레이션 라인(200) 밖에 위치하는 제1 도전 영역(170A)은 반도체 기판(110A)의 일면(110S1)에서 아이솔레이션 라인(200) 내측에 위치하는 제1 도전 영역(170A)과 전기적으로 절연되어, 제1 도전 영역(170A)과 제2 도전 영역(120A)은 서로 전기적으로 절연될 수 있다.
이후, 세정 단계(S63)가 수행되어, 에칭 페이스트(210)가 제거될 수 있다.
세정 단계(S63)에서는 일반적인 페이스트 세정 물질인 IPA, 에탄올, 메탄올 등 유기 용매제가 희석된 세정수(Deionized Water, DI)가 사용될 수 있으며, 일례로, 세정수에는 KOH 0.1wt% 첨가될 수 있다.
아이솔레이션 단계(S16)가 종료된 이후, 도 34에 도시된 바와 같이, 패시베이션막 증착 단계(S17)에서는 제1 도전 영역(170A) 위에 제1 패시베이션막(180A)이 증착되고, 제2 도전 영역(120A) 위에 제2 패시베이션막(130A)이 증착될 수 있다.
도 34에서는 제1 패시베이션막(180A)이 먼저 증착된 후, 제2 패시베이션막(130A)이 증착되는 경우를 일례로 도시하였으나, 제1, 2 패시베이션막(180A, 130A)의 증착 순서가 반드시 이에 한정되는 것은 아니고, 이와 반대로 되어, 제2 패시베이션막(130A)이 먼저 증착되고, 이후에 제1 패시베이션막(180A)이 증착되는 것도 가능하다.
이와 같이, 아이솔레이션 라인(200)이 형성된 제1 도전 영역(170A) 위에 제1 패시베이션막(180A)이 증착됨으로, 아이솔레이션 라인(200)이 위치한 부분에서 제1 패시베이션막(180A)은 제1 도전 영역(170A)을 관통하여 반도체 기판(110A)의 베이스 영역(10)과 맞닿아 형성될 수 있으며, 아이솔레이션 라인(200)이 위치하지 않은 부분에서는 제1 패시베이션막(180A)이 제1 도전 영역(170A)과 맞닿아 형성될 수 있다.
따라서, 에칭 단계(S62)에서 노출된 반도체 기판(110A)의 베이스 영역(10A)은 패시베이션막 증착 단계(S17)에서 제1 패시베이션막(180A)에 의해 덮혀, 아이솔레이션 라인(200)에서 노출된 반도체 기판(110A)의 베이스 영역(10A)은 제1 패시베이션막(180A)에 의해 패시베이션될 수 있다.
더불어, 반도체 기판(110A)의 타면(110S2)에서는 제2 패시베이션막(130A)이 제2 도전 영역(120A)과 맞닿아 형성될 수 있다.
이후, 전극 형성 단계(S18)에서는 도 35에 도시된 바와 같이, 제1 패시베이션막(180A)을 관통하여 제1 도전 영역(170A)에 연결되는 제1 전극(150A)과 제2 패시베이션막(130A)을 관통하여 제2 도전 영역(120A)에 연결되는 제2 전극(140A)이 형성될 수 있다.
여기서, 제1 전극(150A)과 제2 전극(140A)은 아이솔레이션 라인(200)의 내측에 형성될 수 있고, 제1, 2 전극(150A, 140A)의 패턴은 앞선 도 1 내지 도 2 및 도 23 내지 도 24에서 설명한 바와 동일할 수 있다.
이에 따라, 앞선 도 1 내지 도 2 및 도 23 내지 도 24의 (a)에서 설명한 태양전지를 제조할 수 있다.
이상에서는 반도체 기판(110A)의 일면(110S1)에 아이솔레이션 라인(200)을 형성하는 방법의 일례에 대해 설명하였으나, 이하에서는 반도체 기판(110)의 타면(110S2)에 아이솔레이션 라인(200)을 형성하는 제1 실시 예의 변형 실시 예에 대해 설명한다.
본 변형 실시 예에 따른 태양전지 제조 방법은 앞에 설명한 도 25 내지 도 35의 제1 실시 예에 따른 태양전지의 제조 방법과 공정 순서가 동일할 수 있다.
그러나, 도 25에 도시된 제1 실시 예에 따른 태양전지 제조 방법 중, 아이솔레이션 단계(S16)에서 아이솔레이션 라인이 반도체 기판(110A)의 타면(110S2)에 형성될 수 있다.
본 변형 실시 예에 따른 태양전지 제조 방법은 텍스쳐링 단계(S11), 제어 패시베이션막 증착 단계(S12), 제1 도전 영역(170A) 형성 단계(S13, S15), 제2 도전 영역(120A) 형성 단계(S14, S15), 아이솔레이션 단계(S16), 패시베이션막 증착 단계(S17) 및 전극 형성 단계(S18)를 포함할 수 있다. 따라서, 이하에서는 도 25 내지 도 35에 도시한 제1 실시 예와 동일한 공정 구성 및 순서에 대한 설명은 생략하고, 다른 부분을 위주로 설명한다.
본 변형 실시 예에 따른 태양전지 제조 방법은 도 25에 도시된 열처리 단계(S15) 이후, 도 36에 도시된 바와 같이, 아이솔레이션 단계(S16)의 도포 단계(S61)에서 에칭 페이스트(210)가 반도체 기판(110A)의 타면(110S2)의 가장 자리 끝단에 인접하여 도포될 수 있다.
보다 구체적으로, 에칭 페이스트(210)는 반도체 기판(110A)의 타면(110S2) 위에 위치하는 제2 도전 영역(120A)의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 두께, 폭 및 도포 패턴에 대한 설명은 앞선 도 25 내지 도 35의 제1 실시 예에서 설명한 바와 동일하게 적용될 수 있다.
따라서, 에칭 페이스트(210)는 제2 도전 영역(120A)의 가장 자리 끝단으로부터 2mm 이하의 거리에 도포될 수 있다.
이후, 에칭 단계(S62)에 의해 식각된 아이솔레이션 라인(200)의 깊이(H200)는 제2 도전 영역(120A)의 두께(T120A)보다 큰 범위에서 2㎛~5㎛로 식각될 수 있으며, 보다 구체적으로 아이솔레이션 라인(200)이 제2 도전 영역(120A)의 두께(T120A)보다 큰 범위에서 3㎛~4㎛의 깊이로 형성될 수 있다. 따라서, 에칭 단계(S62)에 의해 제2 도전 영역(120A)의 일부뿐만 아니라, 반도체 기판(110A)의 베이스 영역(10A) 일부도 식각될 수 있다.
이에 따라, 에칭 단계(S62)에서 제2 도전 영역(120A)의 일부가 식각되어 반도체 기판(110A)의 베이스 영역(10A)이 노출될 수 있다.
따라서, 아이솔레이션 라인(200)이 반도체 기판(110A)의 타면(110S2)에 위치하는 경우, 에칭 단계(S62)에서 노출된 반도체 기판(110A)의 베이스 영역(10A)은 패시베이션막 증착 단계(S17)에서 제2 패시베이션막(130A)에 의해 덮힐 수 있으며, 이에 따라, 제2 패시베이션막(130A)은 아이솔레이션 라인(200)이 위치한 부분에서 제2 도전 영역(120A)을 관통하여 반도체 기판(110A)의 베이스 영역(10A)과 맞닿을 수 있다.
이후, 도 39에 도시된 바와 같이, 전극 형성 단계(S18)에서는 제1 패시베이션막(180A)을 관통하여 제1 도전 영역(170A)에 연결되는 제1 전극(150A)과 제2 패시베이션막(130A)을 관통하여 제2 도전 영역(120A)에 연결되는 제2 전극(140A)이 형성될 수 있다.
이에 따라, 앞선 도 24의 (b)에서 설명한 태양전지를 제조 할 수 있다.
이상에서 설명한 도 25 내지 도 35의 제1 실시 예와 도 36 내지 도 39의 변형 실시 예에 따른 태양전지 제조 방법에서는 열처리 단계(S15)가 수행된 이후에 아이솔레이션 단계(S16)가 수행되는 경우를 일례로 설명하였으나, 본 발명은 반드시 이에 한정되는 것은 아니고, 아이솔레이션 단계(S16)가 열처리 단계(S15) 이전에 수행되는 것도 가능하다. 이에 대해 설명하면 다음과 같다.
도 40 내지 도 43은 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제2 실시 예를 설명하기 위한 도면이다.
본 실시 예에 따른 태양전지 제조 방법은 도 40에 도시된 바와 같이, 텍스쳐링 단계(S11), 제어 패시베이션막 증착 단계(S12), 제1 도전 영역(170A) 형성 단계(S13, S15), 제2 도전 영역(120A) 형성 단계(S14, S15), 아이솔레이션 단계(S16), 패시베이션막 증착 단계(S17) 및 전극 형성 단계(S18)를 포함할 수 있다.
제1 도전 영역(170A) 형성 단계(S13, S15)는 다결정 실리콘층 증착 단계(S13)와 열처리 단계(S15)를 포함할 수 있으며, 제2 도전 영역(120A) 형성 단계는 도펀트층 형성 단계(S14)와 열처리 단계(S15)를 포함할 수 있으며, 아이솔레이션 단계(S16)는 제1, 2 도전 영역 형성 단계가 수행되는 중간에 수행될 수 있으며, 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
아이솔레이션 단계(S6)는 제1 도전 영역(170A) 형성 단계의 다결정 실리콘층 증착 단계(S13)와 열처리 단계(S15) 사이 및 제2 도전 영역(120A) 형성 단계의 도펀트층 형성 단계(S14)와 열처리 단계(S15) 사이에 수행될 수 있다.
따라서, 제1 도전 영역(170A) 형성 단계의 열처리 단계(S15)와 제2 도전 영역(120A) 형성 단계의 열처리 단계(S15)가 동시에 수행되는 경우, 아이솔레이션 단계(S16)는 도펀트층 형성 단계(S14)와 열처리 단계(S15) 사이에 수행될 수 있다.
따라서, 다결정 실리콘층 증착 단계(S13) 이후 도펀트층 형성 단계(S14)가 수행되는 경우, 도 40에 도시된 바와 같이, 도펀트층 형성 단계(S14) 이후 열처리 단계(S15) 이전에, 아이솔레이션 단계(S16)가 수행될 수 있다.
이와 같은 본 실시 예에 따른 태양전지 제조 방법에서 텍스쳐링 단계(S11), 제어 패시베이션막 증착 단계(S12), 다결정 실리콘층 증착 단계(S13), 도펀트층 형성 단계(S14)는 앞에서 설명한 도 25의 제1 실시 예에 따른 태양전지 제조 방법과 동일하므로, 이하에서 구체적인 설명은 생략한다.
본 실시 예에 따른 태양전지 제조 방법에서는 아이솔레이션 단계(S16)에 포함되는 도포 단계(S61)와 에칭 단계(S62) 및 세정 단계(S63)가 도펀트층 형성 단계(S14)와 열처리 단계(S15) 사이에서 반도체 기판(110)의 일면(110S1)에 대해 수행될 수 있다.
따라서, 도펀트층 형성 단계(S14) 이후, 도 41에 도시된 바와 같이, 아이솔레이션 단계(S16)의 도포 단계(S61)에서는 제1 도전 영역(170A)을 형성하기 위해 반도체 기판(110A)의 일면(110S1) 위에 증착된 다결정 실리콘층(170'A)의 가장 자리 끝단에 인접하여 에칭 페이스트(210)가 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 라인 패턴, 선폭 및 두께는 앞에서 설명한 도 25 내지 도 39의 실시 예에서 설명한 바와 동일할 수 있다.
이후, 에칭 단계(S62)가 수행되어, 도 42에 도시된 바와 같이, 에칭 단계(S62)와 세정 단계(S63)가 수행될 수 있다.
이에 따라, 도 42에 도시된 바와 같이, 다결정 실리콘층(170'A)의 일부가 식각되어 반도체 기판(110A)의 베이스 영역(10A)이 노출될 수 있다.
이와 같이, 아이솔레이션 단계(S16)가 종료된 이후, 열처리 단계(S15)가 수행되어, 반도체 기판(110A)의 일면(110S1)에 위치한 다결정 실리콘층(170'A) 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘층(170'A)은 제1 도전 영역(170A)으로 형성될 수 있으며, 도펀트층(190A)에 함유된 제2 도전형 도펀트는 반도체 기판(110A)의 타면(110S2) 내로 확산되어, 반도체 기판(110A)의 베이스 영역(10A) 일부에 제2 도전 영역(120A)이 형성될 수 있다.
본 실시 예의 경우, 열처리 단계(S15) 이전에 아이솔레이션 단계(S16)가 먼저 수행되므로, 열처리 단계(S15) 이후에도 제1 도전 영역(170A)과 제2 도전 영역(120A)은 서로 전기적으로 절연되어 있는 상태가 될 수 있다.
이와 같은 열처리 단계(S15) 이후, 도 40에 도시된 바와 같이, 패시베이션막 증착 단계(S17)와 전극 형성 단계(S18)가 수행되어, 본 발명의 실시 예에 따른 태양전지를 제조할 수 있다.
이에 따라, 아이솔레이션 라인(200)이 형성된 제1 도전 영역(170A) 위에 제1 패시베이션막(180A)이 증착됨으로, 아이솔레이션 라인(200)이 위치한 부분에서 제1 패시베이션막(180A)은 제1 도전 영역(170A)을 관통하여 반도체 기판(110A)의 베이스 영역(10A)과 맞닿아 형성될 수 있으며, 아이솔레이션 라인(200)이 위치하지 않은 부분에서는 제1 패시베이션막(180A)이 제1 도전 영역(170A)과 맞닿아 형성될 수 있다.
또한, 반도체 기판(110A)의 일면(110S1)에서는 제2 패시베이션막(130A)이 제2 도전 영역(120A)과 맞닿아 형성될 수 있다.
아울러, 본 실시 예에 따른 태양전지 제조 방법에서도 반도체 기판(110A)의 타면(110S2)에 대해서 아이솔레이션 단계(S16)를 수행할 수 있다. 이에 대해, 보다 구체적으로 설명하면 다음과 같다.
도 44 내지 도 46은 도 40 내지 도 43에 도시한 제2 실시 예의 변형 실시 예를 설명하기 위한 도면이다.
본 변형 실시 예에 따른 태양전지 제조 방법은 전술한 도 40에 도시한 태양전지 제조 방법과 공정의 구성 및 순서가 동일하고, 도 40에 도시된 바와 같이, 텍스쳐링 단계(S11), 제어 패시베이션막 증착 단계(S12), 제1 도전 영역(170A) 형성 단계(S13, S15), 제2 도전 영역(120A) 형성 단계(S14, S15), 아이솔레이션 단계(S16), 패시베이션막 증착 단계(S17) 및 전극 형성 단계(S18)를 포함할 수 있다.
제1 도전 영역(170A) 형성 단계(S13, S15)는 다결정 실리콘층 증착 단계(S13)와 열처리 단계(S15)를 포함할 수 있으며, 제2 도전 영역(120A) 형성 단계(S14, S15)는 도펀트층 형성 단계(S4)와 열처리 단계(S5)를 포함할 수 있으며, 아이솔레이션 단계(S6)는 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있다.
따라서, 이하에서는 도 40에 도시한 제2 실시 예와 동일한 공정 구성 및 순서에 대한 설명은 생략하고, 다른 부분을 위주로 설명한다.
본 변형 실시 예에 따른 태양전지 제조 방법에서는 도포 단계(S61)와 에칭 단계(S62) 및 세정 단계(S63)를 포함하는 아이솔레이션 단계(S16)가 도펀트층 형성 단계(S14)와 열처리 단계(S15) 사이에서 반도체 기판(110)의 타면(110S2)에 대해 수행될 수 있다.
따라서, 도 40에 도시된 도펀트층 형성 단계(S14) 이후, 도 44에 도시된 바와 같이, 아이솔레이션 단계(S16)의 도포 단계(S61)에서는 에칭 페이스트(210)가 반도체 기판(110A)의 타면(110S2)의 가장 자리 끝단에 인접하여 도포될 수 있다.
보다 구체적으로, 에칭 페이스트(210)는 반도체 기판(110A)의 타면(110S2) 위에 위치하는 도펀트층(190A)의 가장 자리 끝단으로부터 이격되어 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 두께, 폭 및 도포 패턴에 대한 설명은 앞선 실시 예에서 설명한 바와 동일하게 적용될 수 있다.
따라서, 에칭 페이스트(210)는 도펀트층(190A)의 가장 자리 끝단으로부터 2㎜ 이하의 거리에 도포될 수 있다.
이후, 에칭 단계(S62)에 의해 도 46에 도시된 바와 같이, 식각된 아이솔레이션 라인(200)의 깊이(H200)는 도펀트층(190A) 및 도펀트층(190A)에 의해 형성되는 제2 도전 영역(120A)의 두께의 합보다 큰 범위에서 2㎛~5㎛로 식각될 수 있으며, 보다 구체적으로 아이솔레이션 라인(200)이 도펀트층(190A) 및 도펀트층(190A)에 의해 형성되는 제2 도전 영역(120A)의 두께의 합보다 큰 범위에서 3㎛~4㎛의 깊이로 형성될 수 있다.
따라서, 에칭 단계(S62)에 의해 도펀트층(190A)의 일부뿐만 아니라, 반도체 기판(110A)의 베이스 영역(10A) 일부도 식각될 수 있다.
이에 따라, 에칭 단계(S62)에서 도펀트층(190A)의 일부가 식각되어 반도체 기판(110A)의 베이스 영역(10A)이 노출될 수 있다.
이후, 열처리 단계(S15)가 800℃~2200℃로 수행되어, 도 46에 도시된 바와 같이, 다결정 실리콘층(170'A) 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘층(170'A)은 제1 도전 영역(170A)으로 형성될 수 있으며, 도펀트층(190A)에 함유된 제2 도전형 도펀트는 아이솔레이션 라인(200)의 깊이(H200)보다 얇은 두께로 반도체 기판(110A)의 타면(110S2) 내에 확산되어, 반도체 기판(110A)의 베이스 영역(10A) 일부에 제2 도전 영역(120A)이 형성될 수 있다.
일례로, 제1 도전 영역(170A)의 두께는 300㎚~400㎚로 형성될 수 있으며, 제2 도전 영역(120A)의 두께는 아이솔레이션 라인(200)의 깊이(H200)보다 얇은 두께 범위에서 1.5㎛~2.5㎛로 형성될 수 있다.
이후, 도 40에 도시된 바와 같이, 패시베이션막 증착 단계(S17) 및 전극 형성 단계(S18)가 수행될 수 있다. 이와 같은 패시베이션막 증착 단계(S17) 및 전극 형성 단계(S18)는 전술한 도 40의 실시 예에 따른 태양전지 제조 방법에서 설명한 것과 동일할 수 있다.
이에 따라, 아이솔레이션 라인(200)이 반도체 기판(110A)의 타면(110S2)에 위치하는 경우, 에칭 단계(S62)에서 노출된 반도체 기판(110A)의 베이스 영역(10A)은 패시베이션막 증착 단계(S17)에서 제2 패시베이션막(130A)에 의해 덮힐 수 있으며, 이에 따라, 제2 패시베이션막(130A)은 아이솔레이션 라인(200)이 위치한 부분에서 제2 도전 영역(120A)을 관통하여 반도체 기판(110A)의 베이스 영역(10A)과 맞닿을 수 있다.
더불어, 반도체 기판(110A)의 일면(110S1)에서는 제1 패시베이션막(180A)이 제1 도전 영역(170A)과 맞닿아 형성될 수 있다.
더불어, 본 실시 예에 따른 태양전지 제조 방법은 아이솔레이션 단계(S16)를 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S14) 사이에 수행하는 것도 가능하다.
일례로, 다결정 실리콘층 증착 단계(S13) 이후 도펀트층 형성 단계(S14)가 수행되거나 도펀트층 형성 단계(S14) 이후 다결정 실리콘층 증착 단계(S13)가 수행되는 경우, 아이솔레이션 단계(S16)가 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S14) 사이에 수행될 수 있다.
이하에서는 다결정 실리콘층 증착 단계(S13) 이후 도펀트층 형성 단계(S14)가 수행되는 경우, 아이솔레이션 단계(S16)가 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S14) 사이에 수행되는 경우에 대해 설명한다.
도 47 내지 도 51은 본 발명의 제2 실시 예에 따른 태양전지의 아이솔레이션 구조를 형성하기 위한 태양전지 제조 방법의 제3 실시 예을 설명하기 위한 도면이다.
본 실시 예에 따른 태양전지 제조 방법은 도 47에 도시된 바와 같이, 텍스쳐링 단계(S11), 제어 패시베이션막 증착 단계(S12), 제1 도전 영역(170A) 형성 단계(S13, S15), 아이솔레이션 단계(S16), 제2 도전 영역(120A) 형성 단계(S14, S15), 패시베이션막 증착 단계(S17) 및 전극 형성 단계(S18)를 포함할 수 있다.
제1 도전 영역(170A) 형성 단계(S13, S15)는 다결정 실리콘층 증착 단계(S13)와 열처리 단계(S15)를 포함할 수 있으며, 제2 도전 영역(120A) 형성 단계(S14, S15)는 도펀트층 형성 단계(S14)와 열처리 단계(S15)를 포함할 수 있으며, 아이솔레이션 단계(S16)는 도포 단계(S61), 에칭 단계(S62) 및 세정 단계(S63)를 포함할 수 있으며, 이와 같은 아이솔레이션 단계(S16)는 제1 도전 영역(170A) 형성 단계를 수행하는 중간에 수행될 수 있다.
따라서, 도 47에 도시된 바와 같이, 다결정 실리콘층 증착 단계(S13) 이후 도펀트층 형성 단계(S14)가 수행되는 경우, 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S14) 사이에 아이솔레이션 단계(S16)가 수행될 수 있다.
본 실시 예에 따른 태양전지 제조 방법에서 텍스쳐링 단계(S11), 제어 패시베이션막 증착 단계(S12), 다결정 실리콘층 증착 단계(S13)는 앞에서 설명한 전술한 실시 예에 따른 태양전지 제조 방법과 동일하므로, 이하에서 구체적인 설명은 생략한다.
본 실시 예에 따른 태양전지 제조 방법에서는 아이솔레이션 단계(S16)에 포함되는 도포 단계(S61)와 에칭 단계(S62) 및 세정 단계(S63)가 다결정 실리콘층 증착 단계(S13)와 도펀트층 형성 단계(S4) 사이에서 반도체 기판(110)의 일면(110S1)에 대해 수행될 수 있다.
따라서, 다결정 실리콘층 증착 단계(S13) 이후, 도 48에 도시된 바와 같이, 아이솔레이션 단계(S16)의 도포 단계(S61)에서는 제1 도전 영역(170A)을 형성하기 위해 반도체 기판(110A)의 일면(110S1) 위에 증착된 다결정 실리콘층(170'A)의 가장 자리 끝단에 인접하여 에칭 페이스트(210)가 도포될 수 있다.
이때, 도포되는 에칭 페이스트(210)의 재질, 위치, 라인 패턴, 선폭 및 두께는 앞선 실시 예에서 설명한 바와 동일할 수 있다.
이후, 에칭 단계(S62)가 수행되어, 도 49에 도시된 바와 같이, 에칭 단계(S62)와 세정 단계(S63)가 수행될 수 있다.
이에 따라, 도 49에 도시된 바와 같이, 다결정 실리콘층(170'A)의 일부가 식각되어 반도체 기판(110A)의 베이스 영역(10A)이 노출될 수 있다.
이와 같이, 아이솔레이션 단계(S16)가 종료된 이후, 도 50에 도시된 바와 같이, 반도체 기판(110A)의 타면(110S2) 위에 도펀트층(190A)을 형성하는 도펀트층 형성 단계(S14)가 수행될 수 있다.
이후, 도 51에 도시된 바와 같이, 열처리 단계(S15)가 수행되어, 반도체 기판(110A)의 일면(110S1)에 위치한 다결정 실리콘층(170'A) 내부에 함유된 제1 도전형 도펀트가 활성화되어, 다결정 실리콘층(170'A)은 제1 도전 영역(170A)으로 형성될 수 있으며, 도펀트층(190A)에 함유된 제2 도전형 도펀트는 반도체 기판(110A)의 타면(110S2) 내로 확산되어 반도체 기판(110A)의 베이스 영역(10A) 일부에 제2 도전 영역(120A)이 형성될 수 있다.
본 실시 예에 의한 경우, 다결정 실리콘층 증착 단계(S13)와 열처리 단계(S15) 사이에 아이솔레이션 단계(S16)가 먼저 수행되므로, 열처리 단계(S15) 이후에도 제1 도전 영역(170A)과 제2 도전 영역(120A)은 서로 전기적으로 절연되어 있는 상태가 될 수 있다.
열처리 단계(S15) 이후, 도 47에 도시된 바와 같이, 패시베이션막 증착 단계(S17)와 전극 형성 단계(S18)가 수행되어 태양전지를 제조할 수 있다.
이에 따라, 아이솔레이션 라인(200)이 형성된 제1 도전 영역(170A) 위에 제1 패시베이션막(180A)이 증착되므로, 아이솔레이션 라인(200)이 위치한 부분에서 제1 패시베이션막(180A)은 제1 도전 영역(170A)을 관통하여 반도체 기판(110A)의 베이스 영역(10A)과 맞닿아 형성될 수 있으며, 아이솔레이션 라인(200A)이 위치하지 않은 부분에서는 제1 패시베이션막(180A)이 제1 도전 영역(170A)과 맞닿아 형성될 수 있다.
또한, 반도체 기판(110A)의 일면(110S1)에서는 제2 패시베이션막(130A)이 제2 도전 영역(120A)과 맞닿아 형성될 수 있다.
이와 같이, 본 발명에 따른 태양전지 제조 방법은 에칭 페이스트(210)를 반도체 기판(110A)의 일면(110S1) 또는 타면의 가장 자리에 도포하여 에칭 페이스트 하부의 구성 요소를 식각하는 것에 의해 아이솔레이션 라인(200)을 형성할 수 있어, 반도체 장비에 대한 오염을 최소화할 수 있으며, 각 태양전지에 대해 에칭 페이스트(210)가 균일하게 도포되므로, 에지 아이솔레이션 구조에 대한 불량률을 최소화할 수 있다.
또한, 본 발명의 일례에 따른 태양전지 및 그 제조 방법은 에칭 페이스트(210)를 도포 및 식각하여 에지 아이솔레이션 구조를 형성하므로, 제조 공정을 단순화할 수 있다.

Claims (20)

  1. 베이스 영역을 포함하는 단결정 실리콘 재질의 반도체 기판의 후면 위에 제1 도펀트를 함유한 다결정 실리콘층을 형성하는 다결정 실리콘층 형성 단계;
    상기 반도체 기판의 전면을 텍스쳐링하는 동시에 전면에 형성된 다결정 실리콘층을 제거하는 전면 텍스쳐링 단계;
    상기 반도체 기판의 전면에 제2 도펀트를 확산하여 제2 도전 영역을 형성하는 제2 도전 영역 형성 단계;
    상기 반도체 기판의 후면에 형성된 상기 다결정 실리콘층 위에는 제1 패시베이션막을 형성하고, 상기 반도체 기판의 전면에 상기 제2 도전 영역 위에는 제2 패시베이션막을 형성하는 패시베이션막 형성 단계; 및
    상기 제1 패시베이션막을 관통하여 상기 다결정 실리콘층에 연결되는 제1 전극을 형성하고, 상기 제2 패시베이션막을 관통하여 상기 제2 도전 영역에 제2 전극을 형성하는 전극 형성 단계
    를 포함하는 태양전지 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 도전 영역은
    상기 반도체 기판의 전면에 제2 도펀트를 갖는 도펀트층을 형성하는 도펀트층 형성 단계; 및
    상기 반도체 기판을 열처리 하여, 상기 도펀트층의 제2 도펀트를 상기 반도체 기판의 전면에 확산하는 열처리 단계
    를 포함하는 태양전지 제조 방법.
  3. 제1 항에 있어서,
    상기 다결정 실리콘층을 형성하는 단계 이전에,
    상기 반도체 기판의 전체 표면에 제어 패시베이션막을 형성하는 단계를 더 포함하는 태양전지 제조 방법.
  4. 제1 항에 있어서,
    상기 전면 텍스쳐링 단계에서 상기 반도체 기판의 전면에 형성된 상기 제어 패시베이션막 및 상기 다결정 실리콘층이 동시에 제거되는 태양전지 제조 방법.
  5. 제1 항에 있어서,
    상기 다결정 실리콘층 형성 단계에서는
    상기 다결정 실리콘층이 상기 반도체 기판의 후면 위, 상기 반도체 기판의 측면 위 및 상기 반도체 기판의 전면의 에지 부분에 형성되는 태양전지 제조 방법.
  6. 제1 항에 있어서,
    상기 전면 텍스쳐링 단계는 습식 식각법에 의해 수행되는 태양전지 제조 방법.
  7. 제6 항에 있어서,
    상기 습식 식각법은
    텍스쳐링 식각액에 일부가 잠긴 롤러 위에 상기 반도체 기판의 전면이 맞닿은 상태에서, 상기 롤러가 회전하면서, 상기 텍스쳐링 식각액이 상기 롤러의 표면을 타고 올라와 상기 반도체 기판의 전면을 식각하여, 상기 반도체 기판의 전면에 텍스쳐링 요철이 형성되는 태양전지 제조 방법.
  8. 제1 항에 있어서,
    상기 다결정 실리콘층 형성 단계와 상기 전면 텍스쳐링 단계 사이에, 상기 반도체 기판의 후면 위의 상기 다결정 실리콘층 위에, 상기 텍스쳐링 식각을 방지하기 위한 마스크막을 형성하는 마스크 형성 단계;를 더 포함하는 태양전지 제조 방법.
  9. 제8 항에 있어서,
    상기 마스크 형성 단계는
    상기 다결정 실리콘층의 표면 및 상기 반도체 기판의 전면의 표면에 전체적으로 상기 마스크막을 형성하는 단계; 및
    상기 마스크막 중 상기 반도체 기판의 후면 위에 위치한 다결정 실리콘층 위에 형성된 부분을 제외하고 나머지 부분을 제거하는 단계
    를 포함하는 태양전지 제조 방법.
  10. 제9 항에 있어서,
    상기 전면 텍스쳐링 단계는
    상기 반도체 기판의 후면에 상기 마스크막이 형성된 상태에서 수행되되,
    텍스쳐링 식각액에 일부가 잠긴 롤러 위에 상기 마스크막이 형성된 상기 반도체 기판의 전면이 맞닿은 상태에서, 상기 롤러가 회전하면서, 상기 텍스쳐링 식각액이 상기 롤러의 표면을 타고 올라와 상기 반도체 기판의 전면을 식각하여, 상기 반도체 기판의 전면에 상기 텍스쳐링 요철을 형성시키거나,
    상기 마스크막이 구비된 상기 반도체 기판을 상기 텍스쳐링 식각액이 담긴 배쓰(bath)에 침지(浸漬)하여, 상기 반도체 기판의 전면에 상기 텍스쳐링 요철을 형성시키는 태양전지 제조 방법.
  11. 베이스 영역을 포함하는 반도체 기판의 일면 위에, 제1 도전형 도펀트가 다결정 실리콘층에 도핑된 제1 도전 영역을 형성하는 제1 도전 영역 형성 단계;
    상기 반도체 기판의 타면에, 상기 제1 도전 영역과 반대인 제2 도전형 도펀트가 도핑된 제2 도전 영역을 형성하는 제2 도전 영역 형성 단계;
    상기 제1, 2 도전 영역 형성 단계 중간 또는 제1, 2 도전 영역 형성 단계 이후에, 상기 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 인접하여 에칭 페이스트를 도포하는 도포 단계; 및
    상기 에칭 페이스트로 상기 가장 자리 끝단과 인접한 상기 반도체 기판 일부를 식각하여, 아이솔레이션 라인을 형성하는 에칭 단계
    를 포함하는 태양 전지 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 도전 영역 형성 단계는
    상기 제1 도전 영역을 형성하기 위해, 상기 반도체 기판의 일면에 상기 다결정 실리콘층을 증착시키는 다결정층 증착 단계를 포함하고,
    상기 제2 도전 영역 형성 단계는
    상기 제2 도전 영역을 형성하기 위해, 상기 반도체 기판의 타면에 상기 제2 도전형 도펀트가 함유된 도펀트층을 형성하는 도펀트층 형성 단계를 포함하며,
    상기 제1, 2 도전 영역 형성 단계 각각은 상기 다결정층 증착 단계와 상기 도펀트층 형성 단계 이후, 상기 도포 단계 이전 상기 반도체 기판을 열처리하는 열처리 단계를 더 포함하는 태양 전지 제조 방법.
  13. 제11 항에 있어서,
    상기 제1 도전 영역 형성 단계 및 상기 제2 도전 영역 형성 단계 이전에,
    상기 반도체 기판의 일면과 타면 또는 반도체 기판의 타면을 텍스처링(texturing)하여 요철을 형성하는 텍스처링 단계; 및
    상기 반도체 기판의 일면에 제어 패시베이션막을 형성하는 제어 패시베이션막 증착 단계
    를 더 포함하고,
    상기 다결정 실리콘층은 상기 제어 패시베이션막 위에 증착되는 태양전지 제조 방법.
  14. 제12 항에 있어서,
    상기 도포 단계 및 상기 에칭 단계는 상기 제1, 2 도전 영역 형성 단계 이후에 수행되되, 상기 열처리 단계 이후에 수행되고,
    상기 에칭 페이스트는 상기 반도체 기판의 일면 위에 위치하는 상기 제1 도전 영역의 가장 자리 끝단으로부터 이격되어 도포되거나, 상기 반도체 기판의 타면 위에 위치하는 상기 제2 도전 영역의 가장 자리 끝단으로부터 이격되어 도포되는 태양 전지 제조 방법.
  15. 제14 항에 있어서,
    상기 에칭 단계 이후, 상기 에칭 페이스트를 제거하는 세정 단계;
    상기 세정 단계 이후, 상기 제1 도전 영역 위에 제1 패시베이션막을 증착하고, 상기 제2 도전 영역 위에 제2 패시베이션막을 증착하는 패시베이션막 증착 단계; 및
    상기 제1 패시베이션막을 관통하여 상기 제1 도전 영역에 연결되는 제1 전극과 상기 제2 패시베이션막을 관통하여 제2 도전 영역에 연결되는 제2 전극을 형성하는 전극 형성 단계
    를 더 포함하는 태양 전지 제조 방법.
  16. 제14 항에 있어서,
    상기 에칭 단계에서 노출된 상기 반도체 기판의 베이스 영역은 상기 패시베이션막 증착 단계에서 상기 제1 패시베이션막이나 상기 제2 패시베이션막에 의해 덮히는 태양 전지 제조 방법.
  17. 제12 항에 있어서,
    상기 도펀트층 형성 단계는 상기 다결정층 증착 단계와 상기 열처리 단계 사이에 수행되고,
    상기 도포 단계와 상기 에칭 단계는 도펀트층 형성 단계와 상기 열처리 단계 사이에 상기 반도체 기판의 일면 또는 타면에 대해 수행되는 태양 전지 제조 방법.
  18. 제12 항에 있어서,
    상기 도펀트층 형성 단계는 상기 다결정층 증착 단계와 상기 열처리 단계 사이에 수행되고,
    상기 도포 단계와 상기 에칭 단계는 상기 다결정층 증착 단계와 상기 도펀트층 형성 단계 사이에 상기 반도체 기판의 일면에 대해 수행되는 태양 전지 제조 방법.
  19. 베이스 영역을 구비한 반도체 기판;
    상기 반도체 기판의 일면 위에 위치하며, 다결정 실리콘층에 제1 도전형 도펀트가 도핑된 제1 도전 영역;
    상기 반도체 기판의 타면에 위치하며, 상기 제1 도전형 도펀트와 반대인 제2 도전형 도펀트가 도핑된 제2 도전 영역;
    상기 제1 도전 영역에 연결되는 제1 전극; 및
    상기 제2 도전 영역에 연결되는 제2 전극
    을 포함하고,
    상기 제1 도전 영역의 일부 또는 상기 제2 도전 영역의 일부가 제거된 아이솔레이션 라인이 상기 제1 전극 또는 상기 제2 전극과 이격되어 상기 반도체 기판의 일면 또는 타면의 가장 자리 끝단과 나란하게 라인 형태로 구비되는 태양 전지.
  20. 제19 항에 있어서,
    상기 제1 도전 영역 위에 제1 패시베이션막; 및
    상기 제2 도전 영역 위에 제2 패시베이션막
    을 더 구비하고,
    상기 아이솔레이션 라인이 상기 반도체 기판의 일면에 위치하는 경우,
    상기 제1 패시베이션막은 상기 아이솔레이션 라인이 위치한 부분에서 상기 제1 도전 영역을 관통하여 상기 반도체 기판의 베이스 영역과 맞닿고,
    상기 아이솔레이션 라인이 상기 반도체 기판의 타면에 위치하는 경우,
    상기 제2 패시베이션막은 상기 아이솔레이션 라인이 위치한 부분에서 상기 제2 도전 영역을 관통하여 상기 반도체 기판의 베이스 영역과 맞닿는 태양 전지.
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