KR102005444B1 - 태양 전지 및 태양 전지 제조 방법 - Google Patents

태양 전지 및 태양 전지 제조 방법 Download PDF

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Abstract

반도체 기판을 준비하고, 상기 반도체 기판의 일면 상에 제어 패시베이션 막을 형성하고, 상기 제어 패시베이션 막 상에 제1 도전형 도펀트를 포함하는 제1 도전형 영역을 형성하고, 상기 반도체 기판의 타면 상에 상기 제1 도전형 도펀트와 반대되는 제2 도전형 도펀트를 포함하는 제2 도전형 영역을 형성하고, 상기 제1 도전형 영역 상에 제1 패시베이션 막을 형성하고, 상기 제2 도전형 영역 상에 제2 패시베이션 막을 형성하고, 상기 제1 패시베이션 막 및 상기 제2 패시베이션 막 중 적어도 하나의 일부를 제거하여, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나가 노출된 노출 영역을 형성하고, 상기 노출 영역 상에 제1 전극을 형성하는 것을 포함하는 태양 전지 제조 방법 및 반도체 기판의 일면 위에 위치하는 제어 패시베이션 막 상기 제어 패시베이션 막 위에 위치하는 제1 도전형 영역 상기 제1 도전형 영역 위에서 상기 제1 도전형 영역을 패시베이션하는 제1 패시베이션 막 상기 반도체 기판의 타면 쪽에 위치하며 도핑 영역으로 구성되는 제2 도전형 영역 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하고, 상기 제1 전극은 저반응성 전극 페이스트의 소성물을 포함하고, 상기 저반응성 전극 페이스트는 상기 저반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 대비 산화납(PbO)를 5 중량부 내지 20 중량부 함하는 태양 전지를 제공한다.

Description

태양 전지 및 태양 전지 제조 방법{SOLAR CELL AND THE METHOD FOR MANUFACTURING THE SOLAR CELL}
발명은 태양 전지 및 태양 전지 제조 방법에 관한 것이다. 더욱 상세하게, 레이저에 의해 형성된 개구부에 전극이 형성되는 태양 전지 및 태양 전지 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 반도체 소자를 이용하여 태양광 에너지를 직접 전기 에너지로 변환 시키는 차세대 전지로서 각광받고 있다.
태양 전지는 실리콘 태양 전지, 화합물 태양 전지, 염료감응 태양 전지, 박막 태양 전지 등으로 구분될 수 있다. 이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 전극과 접촉하는 층의 종류와 깊이에 따라 태양 전지 효율이 저하될 수 있다.
따라서, 태양 전지 효율을 극대화 하고 안정적인 신뢰성을 확보할 수 있는 전극의 구조 및 제조 방법 등에 대한 연구가 요구된다.
본원 발명이 해결하고자 하는 기술적 과제는 태양 전지의 우수한 신뢰성을 확보할 수 있는 태양 전지 및 태양 전지 제조 방법을 제공하는 것이다.
본원 발명이 해결하고자 하는 기술적 과제는 우수한 접촉 특성 및 반사 특성을 구현할 수 있는 태양 전지 및 태양 전지 제조 방법을 제공하는 것이다.
본원 발명이 해결하고자 하는 기술적 과제는 전극의 제어 패시베이션 막 침투를 방지하고, 전극을 형성하는 페이스트의 선택을 용이하게 하고, 후면 기판의 반사 특성을 최적화 할 수 있는 태양 전지 및 태양 전지 제조 방법을 제공하는 것이다.
상술한 기술적 과제를 해결하기 위하여, 본원 발명은 몇몇 실시예를 제공한다.
구체적으로 본원 발명의 몇몇 실시예에 따른 태양 전지 제조 방법은 반도체 기판을 준비하고, 상기 반도체 기판의 하면 상에 제어 패시베이션 막을 형성하고, 상기 제어 패시베이션 막 상에 제1 도전형 도펀트를 포함하는 제1 도전형 영역을 형성하고, 상기 반도체 기판의 전면 상에 상기 제1 도전형 도펀트와 반대되는 제2 도전형 도펀트를 포함하는 제2 도전형 영역을 형성하고, 상기 제1 도전형 영역 상에 제1 패시베이션 막을 형성하고, 상기 제2 도전형 영역 상에 제2 패시베이션 막을 형성하고, 상기 제1 패시베이션 막 및 상기 제2 패시베이션 막 중 적어도 하나의 일부를 제거하여, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나가 노출된 노출 영역을 형성하고, 상기 노출 영역 상에 제1 전극을 형성하는 것을 포함한다.
본원 발명의 몇몇 실시예에 있어서 상기 제1 전극을 형성하는 것은 상기 노출 영역 상에 저반응성 전극 페이스트를 소성하여 전극을 형성하고, 상기 저반응성 전극 페이스트는 상기 저반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 기준 , 산화납(PbO)가 5 중량부 내지 20 중량부 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 노출 영역을 형성하는 것은 레이저 식각에 의해 형성되는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 레이저 식각은 레이저의 출력이 0.5W 내지 2W일 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 레이저 식각은 5초 내지 10분 동안 수행될 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제1 패시베이션 막에 상기 노출 영역을 형성하는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 노출 영역은 너비가 20um 내지 50um인 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제1 패시베이션 막을 형성하는 것은
상기 제1 패시베이션 막의 두께를 10nm 내지 150nm로 형성하는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제1 도전형 영역을 형성하는 것은, 상기 반도체 기판과 별개로 형성할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제2 도전형 영역을 형성하는 것은, 상기 반도체 기판에 상기 제2 도전형 도펀트를 도핑하여 형성하는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제2 패시베이션 막은 상기 노출 영역을 형성하지 않을 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제2 패시베이션 막 상에 제2 전극을 형성하는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제2 전극을 형성하는 것은 상기 제2 패시베이션 막 상에서 고반응성 전극 페이스트를 소성하여 제2 전극을 형성하는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 고반응성 전극 페이스트는 상기 고반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 기준, 산화납(PbO)을 30 중량부 내지 60중량부 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 고반응성 전극 페이스트를 소성하는 것은 700도 내지 900도에서 열처리하는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제2 패시베이션 막을 형성하는 것은 상기 제2 패시베이션 막의 두께를 50nm 내지 150nm로 형성하는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제1 패시베이션 막 상에 상기 제1 전극과 직교하는 방향으로 제3 전극을 형성하고, 상기 제3 전극은 저반응성 전극 페이스트로 형성되는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 상기 제2 패시베이션 막 상에 상기 제2 전극에 직교하는 방향으로 제4 전극을 형성하는 것을 더 포함하고, 상기 제4 전극은 상기 고반응성 전극 페이스트로 형성되는 것을 포함할 수 있다.
본원 발명의 몇몇 실시예에 있어서 반도체 기판의 일면 위에 위치하는 제어 패시베이션 막, 상기 제어 패시베이션 막 위에 위치하는 제1 도전형 영역, 상기 제1 도전형 영역 위에서 상기 제1 도전형 영역을 패시베이션하는 제1 패시베이션 막, 상기 반도체 기판의 타면 쪽에 위치하며 도핑 영역으로 구성되는 제2 도전형 영역, 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하고, 상기 제1 전극은 저반응성 전극 페이스트의 소성물을 포함하고, 상기 저반응성 전극 페이스트는 상기 저반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 대비 산화납(PbO)을 5 중량부 내지 20 중량부 함하는 태양 전지를 제공한다.
본원 발명의 몇몇 실시예에 있어서 상기 제어 패시베이션 막은 상기 제1 전극과 접하지 않을 수 있다.
본원 발명은 공정 원가가 저렴하고 전극이 제어 패시베이션 막을 침범하지 않는 태양 전지 제조 방법에 관한 것이다.
구체적으로, 태양 전지 후면에 배치된 패시베이션에 노출 영역을 형성하고, 저반응성 전극 페이스트를 사용함으로써, 형성된 전극이 제어 패시베이션 막을 침범할 우려가 없어 우수한 태양 전지 효율을 장기간 유지할 수 있다.
도 1은 본원 발명의 몇몇 실시예에 따른 태양 전지의 후면도이다.
도 2는 도 1의 I-I 선을 따라 자른 경우의 태양 전지 단면의 일부를 나타낸 단면도이다.
도 3의 a 내지 도 3의 j는 본원 발명의 몇몇 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본원 발명의 몇몇 실시예에 따른 태양 전지의 단면을 나타낸 단면도이다.
도 5 는 본원 발명의 몇몇 실시예에 따른 태양 전지의 단면을 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 후술하는 실시예들을 참조하면 명확해질 것이다 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 본 명세서에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상부에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 아울러, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 또는 "하부에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이어서, 도 1 내지 도 4를 참고하여, 본원 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명한다.
도 1은 본원 발명의 몇몇 실시예에 따른 태양 전지의 후면도이다.
구체적으로, 도 1은 본원 발명의 태양 전지의 후면도 및 상기 후면도의 일부를 확대한 확대도이다.
도 2는 본원 발명의 몇몇 실시예에 따른 태양 전지의 단면도이다.
구체적으로, 도 2는 도 1의 I-I선을 따라 자른 경우의 태양 전지의 단면 중 일부를 나타낸 단면도이다.
도 3의 (a) 내지 도 3의 (j)는 본원 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다.
도 4는 본원 발명의 몇몇 실시예에 따른 태양 전지의 단면도이다.
이어서, 도 1 및 도 2를 참고하면, 태양 전지(100)는 제1 패시베이션 막(50) 상에 제1 전극(70) 및 제3 전극(90)을 포함한다. 이를 좀 더 상세하게 설명한다.
도 1을 참고하면, 제1 패시베이션 막(50) 상에 제1 피치(P1)을 가지면서 서로 평행하게 배치되는 복수의 제1 전극(70)을 포함할 수 있다. 이와 함께 제1 전극(70)과 교차하는 방향으로 형성되어 제1 전극(70)들을 전기적으로 연결하는 제3 전극(90)을 포함할 수 있다.
이러한 제3 전극은 하나만 구비될 수도 있고, 도 1에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 배치될 수 있다.
도 1의 제1 패시베이션 막, 제1 전극(70) 및 제3 전극에 대한 설명은 태양 전지(100)의 제2 패시베이션 막, 제2 전극 및 제4 전극(미도시)에도 그대로 적용될 수 있다.
다만, 제1 피치 및 제2 피치 간의 대소 관계는 상기 기재나 도면에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
예를 들어, 제1 피치 및 제2 피치의 크기가 동일하거나, 제1 피치의 크기가 제2 피치의 크기 보다 클 수도 있다.
뿐만 아니라. 태양 전지(100)에 포함된 구성 및 배열 구조도 상기 기재나 도면에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
예를 들어, 제3 전극을 구비하지 않을 수도 있다.
도 2를 참고하면, 반도체 기판(10)의 하면에 제어 패시베이션 막(20)이 배치되고, 상기 제어 패시베이션 막(20) 상에 제1 도전형 영역(30) 및 제1 패시베이션 막(50)이 순차적으로 배치되고, 반도체 기판(10)의 전면에는 제2 도전형 영역(40) 및 제2 패시베이션 막(60)이 배치된다. 제1 패시베이션 막(50) 및 제2 패시베이션 막(60) 각각에는 제1 전극(70) 및 제2 전극(80)이 배치된다.
다만, 태양 전지(100)에 포함된 구성 및 배치 구조는 상기 기재 또는 도면에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
상술한 태양 전지(100)의 제조 방법을 도 3의 (a) 내지 도 3의 (j)를 참고하여 상세하게 설명한다. 도 3의 (a) 내지 도 3의 (j)는 본원 발명 몇몇 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3의 (a)에 도시한바와 같이, 반도체 기판(10)을 준비한다.
반도체 기판(10)은, 예를 들어, 제1 도전형 도펀트를 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 본 제1 도전형 도펀트로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 도펀트를 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 도펀트를 사용할 수 있다.
예를 들어, 반도체 기판(10)은 제1 도전형 도펀트로 n형의 도펀트를 가질 수 있다. 그러면, 반도체 기판(10)과 pn 접합을 이루는 제2 도전형 영역(40)이 p형을 가지게 된다.
또한 반도체 기판(10)이 제1 도전형 도펀트로 p형 도펀트를 가질 수 있으며, 이 경우, 반도체 기판(10)과 pn 접하는 제1 도전형 영역(30)이 n형을 가지게 된다.
이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자이 반도체 기판(10)의 전면 쪽으로 이동하여 제2 전극(80)에 의하여 수집되고, 정공이 반도체 기판(10)의 후면 쪽으로 이동하여 제1 전극(70)에 의하여 수집된다.
이에 의하여 전기 에너지가 발생한다. 그러나 본원 발명의 반도체 기판(10)의 도전형은 상기 기재에 한정되는 것은 아니며, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
반도체 기판(10)의 전면 및 후면 중 적어도 하나는 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다.
본 발명의 일실시예에 따른 태양 전지의 경우, 도 2 및 도 3을 참고함녀, 반도체 기판(10)의 전면 뿐만 아니라 후면에도 텍스쳐링에 의한 요철을 형성할 수 있고, 각 요철은 피라미드 등의 형상을 가질 수 있으나, 요철의 형상이 이에 한정되는 것은 아니고, 반구형 등의 다양한 형상을 가질 수 있다. 뿐만 아니라 전면에 형성된 요철과 후면에 형성된 요철의 형상이 동일할 수도 있으나 서로 상이할 수도 있다.
다만, 반도체 기판(10)의 표면 형상은 상기 기재나 도면에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
예를 들어, 반도체 기판(10)의 전면 및 후면 중 어느 하나만이 텍스쳐링되거나, 양면 모두 텍스쳐링되지 않을 수도 있다.
도 5를 참고하면, 반도체 기판(210)의 전면에는 텍스쳐링이 있으나, 후면에는 텍스쳐링 없이 평평한 면을 형성할 수 있고, 이 경우, 후술할 제어 패시베이션 막(220), 제1 도전형 영역(230), 제1 패시베이션 막(250) 및 제1 전극(270) 각각의 표면이 요철을 포함하지 않고 평평할 수 있다.
텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 드릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다.
이어서, 반도체 기판(10)에 제어 패시베이션 막(20)을 형성한다.
도 3의 (b)를 참고하면, 반도체 기판(10)의 양면에 전체적으로 제어 패시베이션 막(20)이 형성된다. 본원 발명 명세서에서, 전체적으로 형성된다고 함은 빈 영역 없이 전체 면에 모두 형성되는 것뿐만 아니라, 외곽 영역 등과 같이 불가피하게 형성되어야 하는 영역을 제외한 전체 영역에 형성되는 것을 포함한다.
제어 패시베이션막(20)은 제1 및 제2 도전형 영역(30, 40) 중 어느 하나의 도펀트가 반도체 기판(10)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제어 패시베이션막(20)은 도펀트의 확산을 조절할 수 있으며 다수 캐리어를 전달할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수있다. 일 예로, 제어 패시베이션막(20)이 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 실리콘 산화막은 패시베이션 특성이 우수하며 캐리어의 전달이 원활한막이기 때문이다. 또한, 실리콘 산화막은 다양한 공정에 의하여 반도체 기판(10)의표면에 쉽게 형성될 수 있다. 여기서, 제어 패시베이션막(20)은 증착, 열적 산화,
화학적 산화 등의 다양한 방법에 의하여 형성될 수 있다. 그러나 제어 패시베이션
막(20)이 필수적인 구성은 아니다.
이어서, 제어 패시베이션 막(20) 상에 각각 제1 도전형 영역(30)을 형성한다.
도 3의 (c) 및 도 3의 (d)를 참고하면, 반도체 기판(10)의 양면에 각각 형성된 제어 패시베이션 막(20) 상에 제1 도전형 영역(30)이 전체적으로 형성된다.
제1 도전형 영역(30)은 반도체 기판(10)과 동일한 반도체 물질(좀더 구체적으로, 단일 반도체 물질, 일례로, 실리콘)을 포함할 수 있다. 그러면, 제2 도전형 영역(40)이 반도체 기판(10)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다.
다만, 제1 도전형 영역(30)이 반도체 기판(10) 위에서 반도체 기판(10)과 별개로 형성되므로, 반도체 기판(10) 위에서 쉽게 형성될 수 있도록 제1 도전형 영역(30)이 반도체 기판(10)과 다른 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다.
특히, 제1 도전형 영역(30)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다. 그러면 우수한 전기 전도도를 가져 캐리어의 이동을 원활하게 할 수 있고, 산화물 등으로 구성된 제어 패시베이션 막(20)에서 캐리어의 터널링이 원활하게 일어나도록 유도할 수 있다.
본 실시예에서 제1 도전형 영역(30)을 반도체 기판(10)과 별개로 형성하여 반도체 기판(10) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 저감할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다. 다만 제1 도전형 영역(30)의 형성 방법 및 구성 물질 등은 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위를 포함할 것이다.
제1 도전형 영역(30)의 두께는 약 100nm 내지 500nm 일 수 있다.
제1 도전형 영역(30)의 두께가 상기 범위를 유지함으로써, 적절한 면저항 특성을 갖는 태양 전지를 구현할 수 있다.
다만, 제1 도전형 영역(30)의 두께는 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
나아가, 반도체 기판(10)이 제1 도전형을 가지게 되면, 제1 도전형을 가지는 제1 도전형 영역(30)이 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가지는 후면 전계(back surface field, BSF)를 형성하는 후면 전계 영역을 구성하고, 후술할 제2 도전형을 가지는 제2 도전형 영역(40)이 반도체 기판(10)과 다른 도전형을 가져 반도체 기판(10)과 pn 접합을 형성하는 에미터 영역을 구성한다.
다만 반도체 기판(10), 제1 도전형 영역(30) 및 제2 도전형 영역(40)에 대한 내용이 상기 기술에 한정되는 것은 아니고, 반도체 기판(10)이 제1 도전형을 가지게 되면, 제1 도전형 영역(30)이 반도체 기판(10)과 다른 도전형인 제2 도전형을 가지면서 반도체 기판(10)과 pn 접합을 형성하는 에미터 영역을 구성하고, 제2 도전형 영역(40)이 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가지는 전면 전계층(front surface field, FSF)를 형성할 수 있다.
그러면, 반도체 기판(10)의 전면 쪽에 에미터 영역을 구성하는 제2 도전형 영역(40)이 위치하여 pn 접합에 접합하는 광의 경로를 최소화할 수 있다.
다른 예로, 반도체 기판(10)이 제2 도전형을 가지게 되면, 제1 도전형 영역(30)이 에미터 영역을 구성하고 제2 도전형 영역(40)이 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가지는 전면 전계(front surface field, FSF)를 형성하는 전면 전계 영역을 구성한다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
제1 도전형 영역(30)은 진성 반도체층을 형성하고, 제1 도전형 도펀트를 도핑하여 반도체 기판(10)과 별도로 형성할 수 있다.
구체적으로, 다시 도 3의 (c)를 참고하면, 반도체 기판(10)의 양측 각각에서 제어 패시베이션 막(20) 위에 전체적으로 진성 반도체층(200)을 형성한다. 이때, 진성 반도체층(200)은 반도체 기판(10)의 측면 위에 위치한 제어 패시베이션 막(20) 위에도 전체적으로 형성될 수 있다. 이와 같이 진성 반도체층(200)이 양면에 위치하면 제1 도전형 영역(30)을 도핑하는 공정에서 반도체 기판(10)의 전면의 도핑, 손상 등을 효과적으로 방지할 수 있다.
본 실시예에서 진성 반도체층(200)은 화학 기상 증착에 의하여 형성될 수 있고, 좀더 구체적으로는 저압 화학 기상 증착에 의하여 형성될 수 있다. 이에 따라 앞서 설명한 바와 같이 진성 반도체층(200)이 제어 패시베이션 막(20)과 인-시츄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션 막(20) 및 진성 반도체층(200)에 인-시츄 공정이 적용되지 않을 수도 있다.
진성 반도체층(200)의 증착 공정에 사용되는 기체는 진성 반도체층(200)을 구성하는 반도체 물질을 포함하는 기체(예를 들어, 실란 기체)를 포함할 수 있다. 본 실시예에서는 진성을 가지도록 진성 반도체층(200)을 증착하므로 기체 분위기가 반도체 물질을 포함하는 기체만으로 구성될 수 있다. 이에 의하여 공급 기체를 단순화할 수 있고, 형성되는 진성 반도체층(200)의 순도를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 진성 반도체층(200)의 증착 공정을 촉진하거나, 진성 반도체층(200)의 특성을 향상하기 위한 별도의 기체 등을 더 사용될 수 있다. 그리고 진성 반도체층(200)의 증착 공정에서는 반도체 물질을 포함하는 기체 외에도 산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
진성 반도체층(200)의 증착 온도는 제어 패시베이션 막(20)의 형성 시의 온도와 동일하거나 이보다 작을 수 있다. 특히, 진성 반도체층(200)의 증착 온도를 제어 패시베이션 막(20) 형성 시의 온도보다 작게 하면, 광전 변환에 직접적으로 관여하는 진성 반도체층(200)의 특성을 균일하게 할 수 있다. 또는, 진성 반도체층(200)의 증착 온도는 500℃ 내지 700℃일 수 있다. 이는 반도체 기판(10)과 다른 결정 구조를 가지는 진성 반도체층(200)을 증착하기에 적합한 온도로 한정된 것이다.
앞서 설명한 바와 같이, 제어 패시베이션 막(20)의 온도를 진성 반도체층(200)의 증착 온도와 동일 또는 유사하게 하였으므로, 온도를 조절하기 위한 시간, 온도를 안정화하기 위한 시간 등이 필요하지 않아 공정을 단순화할 수 있다.
그리고 진성 반도체층(200)의 증착 압력은 상압보다 낮은 압력, 일 예로, 600 Torr 이하(일 예로, 1 Torr 내지 600 Torr)일 수 있다. 증착 압력을 1 Torr 미만으로 유지하는 것은 공정 상 한계가 있을 수 있고 진성 반도체층(200)의 공정 시간이 크게 길어져서 실제 양산에 적용되기 어려울 수 있다. 증착 압력이 600 Torr를 초과하면, 진성 반도체층(200)의 균일도가 저하될 수 있다. 또는, 진성 반도체층(200)의 증착 압력은 제어 패시베이션 막(20)의 형성 시 압력과 같거나 이보다 작을 수 있다. 특히, 진성 반도체층(200)의 증착 압력을 제어 패시베이션 막(20) 형성 시의 압력보다 작게 하면, 광전 변환에 직접적으로 관여하는 진성 반도체층(200)의 특성을 균일하게 할 수 있다.
이를 좀더 상세하게 설명한다. 반도체 물질(예를 들어, 실리콘)을 포함하는 기체가 열분해되어 반도체 물질이 제어 패시베이션 막(20) 위에 증착되는 것에 의하여 진성 반도체층(200)이 형성된다. 그런데, 증착 속도를 증가시키기 위하여 온도 및/또는 압력을 증가시키게 되면 진성 반도체층(200) 내부에서 결정성의 산포가 커지게 된다. 진성 반도체층(200)의 결정성은 캐리어의 이동 속도 등에 관여하게 되므로, 진성 반도체층(200)의 결정성의 산포가 커지면 진성 반도체층(200)의 특성이 불균해질 수 있다. 반면, 제어 패시베이션 막(20)은 아주 얇은 두께로 형성되며 결정성이 제어 패시베이션 막(20)의 특성에 큰 영향을 미치지 않는다. 이를 고려하여, 진성 반도체층(200)이 제어 패시베이션 막(20)보다 두꺼운 두께로 형성되어야 함에도 불구하고 진성 반도체층(200)의 증착 온도 및/또는 압력을 제어 패시베이션 막(20)의 형성 시보다 낮게 하여 진성 반도체층(200)의 특성을 향상하는 것이다.
그러나 본원 발명이 이에 한정되는 것은 아니며 진성 반도체층(200)의 기체 분위기, 온도, 압력 등은 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
이와 같이 진성 반도체층(200)은 제어 패시베이션 막(20)의 형성 후에 공급되는 기체의 종류를 변경하고 공급되는 기체의 양을 조절하는 것에 의하여 형성될 수 있다. 예를 들어, 제어 패시베이션 막(20)의 형성이 완료된 후에 제어 패시베이션 막(20)의 형성 시에 사용되었던 기체(예를 들어, 산소 기체, 질소 기체, 염소 기체 등)을 펌핑(pumping) 및 퍼지(purge)에 의하여 제거한 후에, 진성 반도체층(200)을 형성하기 위한 기체(예를 들어, 반도체 물질을 포함하는 기체 등)를 주입하는 것에 의하여 진성 반도체층(200)을 형성할 수 있다.)
이에 따라 제어 패시베이션 막(20) 및 진성 반도체층(200)의 형성 공정을 단순화할 수 있다. 또한, 종래와 같이 제어 패시베이션 막을 형성한 다음 제어 패시베이션 막이 형성된 반도체 기판(10)을 장비 외부로 꺼내게 되면, 제어 패시베이션 막이 불순물에 오염되거나 추가적인 산화에 의하여 제어 패시베이션 막의 두께가 두꺼워지는 문제가 있었다. 본 실시예에서는 제어 패시베이션 막(20)을 형성한 장비 내에서 진성 반도체층(200)을 연속하여 형성하므로 제어 패시베이션 막(20)이 진성 반도체층(200) 형성 전에 외부로 노출되지 않는다. 따라서 제어 패시베이션 막(20)이 진성 반도체층(200) 형성 전에 외부로 노출되어 발생할 수 있는 문제를 방지할 수 있다.
참고로, 플라스마 화학 기상 증착(PECVD)을 사용하는 경우에는 진성 반도체층(200)을 형성한 후에 다결정 구조를 가지게 하기 위하여 별도의 결정화 어닐링 공정을 수행하여야 한다. 이에 따라 구조가 복잡해지고 성능 또한 낮을 수 있다. 또한, 플라스마 화학 기상 증착은 단면 공정으로 반도체 기판(10)의 양측 각각에 전체적으로 진성 반도체층(200)을 형성하기 어려울 수 있다.
이어서, 도 3의 (d)에 도시한 바와 같이, 적어도 반도체 기판(10)의 후면 쪽에 위치한 진성 반도체층(200)을 제1 도전형 도펀트로 도핑하여 제1 도전형 영역(30)을 형성한다. 이때, 본 실시예에서는 열 확산법에 의하여 제1 도전형 도펀트를 도핑할 수 있다. 열 확산법이 제어 패시베이션 막(20)의 특성 저하를 최소화하면서 도핑이 가능하기 때문이다.
제1 도전형 영역(30)이 n형을 가질 경우에는 POCl3를 포함하는 기체 분위기에서 열처리할 수 있다. 또는, 제1 도전형 영역(30)이 p형을 가질 경우에는 BBr3를 포함하는 기체 분위기에서 열처리할 수 있다.
이와 같이 제1 도전형 도펀트를 포함하는 기체를 사용하여 제1 도전형 영역(30)을 형성하는 공정을 단순화할 수 있다.
한편, 도핑 소스로 POCl3를 사용하는 경우에는 로 안으로 운반된 고온의 POCl3와 O2가 서로 반응하여 진성 반도체층(200) 표면에 P2O5 층을 형성하고, 850도 이상의 온도에서 열처리를 하면 P2O5 층의 P(인)가 Si으로 이뤄진 진성 반도체층(200) 속으로 확산되어 제1 도전형 영역(30)을 형성한다.
이 도핑과정이 제2 도전형 영역(40)을 형성하기 위해 끝나면 반도체 기판(10)의 전면에 배치된 제어 패시베이션 막 및 제1 도전형 영역(30)을 제거한다.
도 3의 (e)를 참고하면, 반도체 기판(10)의 전면이 노출되도록 반도체 기판(10)의 전면 상에 배치된 제어 패시베이션 막 및 제1 도전형 영역(30)을 제거한다. 반도체 기판(10) 전면 상에 배치된 제어 패시베이션 막 및 제1 도전형 영역(30)을 제거하는 방법은 다양한 방식에 의해 수행될 수 있으며, 예를 들어, 레이저에 의한 식각, 기계적 식각 또는 에칭 소스에 노출시킴으로써 반도체 기판(10)의 전면 상에 배치된 제어 패시베이션 막 및 제1 도전형 영역(30)을 제거할 수 있다. 다만, 제어 패시베이션 막 및 제1 도전형 영역(30)을 제거하는 방법은 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 용이하게 적용할 수 있는 범위를 포함할 것이다.
이어서, 도 3의 (f)를 참고하면, 제어 패시베이션 막 및 제1 도전형 영역(30)이 제거된 반도체 기판(10)의 전면 상에 제1 도전형 도펀트와 반대되는 제2 도전형 도펀트를 포함하는 제2 도전형 영역(40)을 형성한다.
즉, 제2 도전형 영역(40)은 반도체 기판(10)의 전면에 형성될 수 있고, 제2 도전형 영역(40)이 반도체 기판(10)의 일부에 제2 도전형 도펀트가 도핑되어 형성된 도핑 영역으로 구성될 수 있다.
그러면, 제2 도전형 영역(40)은 반도체 기판(10)과 동일한 결정 구조 및 반도체 물질을 포함하면서 도전형이 서로 다르거나 또는 도핑 농도가 서로 다를 수 있다. 구체적으로, 반도체 기판(10)이 제1 도전형을 가지는 경우에는 반도체 기판(10)과 제2 도전형 영역(40)의 도전형이 서로 다르고, 반도체 기판(10)이 제2 도전형을 가지는 경우에는 제2 도전형 영역(40)의 도핑 농도가 반도체 기판(10)의 도핑 농도보다 높다.
나아가, 전술한 바와 같이, 제2 도전형 영역(40)은 반도체 기판(10)의 도전형에 따라 반도체 기판(10)과 pn 접합을 형성하는 에미터 영역을 구성하거나, 반도체 기판(10)보다 높은 도핑 농도를 가지는 전면 전계(front surface field, FSF)를 형성하는 전면 전계 영역을 구성할 수 있다.
제2 도전형 영역(40)의 두께는 약 300nm 내지 1000nm 일 수 있다.
제2 도전형 영역(40)의 두께가 상기 범위를 유지함으로써, 파이어 쓰루(fire-through)에 의해 전극을 형성하는 경우에도, 전극이 반도체 기판(10)까지 형성되는 것을 방지할 수 있고, 우수한 태양 전지 효율을 유지할 수 있다.
다만, 제2 도전형 영역(40)의 두께는 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
제2 도전형 영역(40)은 알려진 다양한 방법에 의하여 형성될 수 있고, 반도체 기판(10)에 제2 도전형 도펀트를 도핑하여 형성할 수 있다. 예를 들어, 제2 도전형 영역(40)이 열 확산법에 의하여 형성될 수 있다. 열 확산법이 제어 패시베이션 막(20)의 특성 저하를 최소화하면서 도핑이 가능하기 때문이다.
반면, 이온 주입법 등은 이온 주입 후에 고온에서 이루어지는 활성화 열처리에 의하여 제어 패시베이션 막(20)의 특성이 저하될 수 있다.
따라서, 반도체 기판(10)의 전면을 제외한, 양쪽 측면 및 제1 도전형 영역(30) 위로 실리콘 질화물(SiNx)로 이뤄진 보호막을 형성하고 제2 도전형 도펀트를 포함하는 가스 분위기에서 열처리하는 것에 의하여 반도체 기판(10)의 전면에 제2 도전형 영역(40)을 형성할 수 있다.
제2 도전형 영역(40)이 p형을 가질 경우에는 BBr3를 포함하는 기체 분위기에서 열처리할 수 있다. 또는, 제2 도전형 영역(40)이 n형을 가질 경우에는 POCl3를 포함하는 기체 분위기에서 열처리할 수 있다. 제2 도전형 영역(40)이 형성된 후에는 이 보호막을 제거한다.
보호막은 제2 도전형 도펀트의 도핑을 막을 수 있는 다양한 막이 사용될 수 있으며, 물질에 따른 제거 방법에 의하여 제거될 수 있다.
다른 예로, 반도체 기판(10)의 전면 위에 대해서만 선택적으로 제2 도전형 도펀트를 포함하는 도핑층을 형성하고, 열처리에 의하여 제2 도핑층 내에 포함된 제2 도전형 도펀트를 반도체 기판(10)의 내부로 확산시켜 제2 도전형 영역(40)을 형성할 수 있다.
일 예로, 제2 도핑층은 보론 실리케이트 유리(boron silicate glass, BSG), 인 실리케이트 유리(phosphorus silicate glass, PSG) 등을 포함할 수 있다. 이러한 제2 도핑층은 증착 등에 의하여 쉽게 형성할 수 있다. 일 예로, 제2 도핑층은 상압 화학 기상 증착 등에 의하여 형성되어 반도체 기판(10)의 후면에는 형성되지 않는다. 다만, 제2 도전형 영역(40)을 형성하는 방법은 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 용이하게 적용할 수 있는 범위까지 포함할 것이다.
나아가, 여기서, 본 실시예에서는 반도체 기판(10)과 별개로 형성되는 제1 도전형 영역(30)이 반도체 기판(10)의 후면 쪽에 위치하고, 반도체 기판(10)의 일부를 구성하는 제2 도전형 영역(40)이 반도체 기판(10)의 전면 쪽에 위치한다. 반도체 기판(10)과 다른 결정 구조를 가지는 제1 도전형 영역(30)이 반도체 기판(10)의 전면 쪽에 위치하면 제1 도전형 영역(30)에서의 광 흡수가 증가되어 pn 접합에 도달하는 광량이 저하될 수 있으므로, 제1 도전형 영역(30)을 반도체 기판(10)의 후면 쪽에 위치시킨 것이다. 그러나 본원 발명이 이에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
이어서, 도 3의 (g)를 참고하면, 제1 도전형 영역(30) 상에 제1 패시베이션 막(50)을 형성하고, 제2 도전형 영역(40) 상에 제2 패시베이션 막(60)을 각각 형성한다.
제1 및 제2 패시베이션 막(50, 60)은 제1 및 제2 도전형 영역(30, 40)에 접촉하여 형성되어 제1 및 제2 도전형 영역(30, 40)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
추가로 본 실시예에서 태양 전지(100)는 반사 방지막(미도시)을 더 포함할 수 있고, 이를 통해 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다.
이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(10)과 제1 도전형 영역(30)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다.
이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 및 제2 패시베이션 막(50, 60) 및 반사 방지막에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
일례로, 제1 및 제2 패시베이션 막(50, 60) 또는 반사 방지막은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
일 예로, 제1 및 제2 패시베이션 막(50, 60)은, 제1 및 제2 도전형 영역(30, 40)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 일 예로, 반사 방지막은 실리콘 질화물을 포함할 수 있다. 그러나 본원 발명이 이에 한정되는 것은 아니며 제1 및 제2 패시베이션 막(50, 60), 그리고 반사 방지막이 다양한 물질을 포함할 수 있다.
제1 및 제2 패시베이션 막(50, 60)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 우선, 제2 패시베이션 막(60) 형성 시에 플라스마 유도 화학 기상 증착(PECVD)과 같은 단면 증착을 사용하면 제2 패시베이션막(60)을 반도체 기판(10)의 전면에만 쉽게 형성할 수 있다.
이어서, 반도체 기판(10)의 후면 쪽에서 제1 도전형 영역(30) 상에 제1 패시베이션 막(50)을 형성할 수 있다. 제1 패시베이션 막(50)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 제1 패시베이션 막(50)의 형성 시에 플라스마 유도 화학 기상 증착(PECVD)과 같은 단면 증착을 사용하면 후면 및/또는 측면에만 제1 패시베이션 막(50)을 형성할 수 있다. 따라서 제1 패시베이션 막(50)을 위한 별도의 패터닝 공정을 구비하지 않아도 된다.
본 실시예에서는 반도체 기판(10)의 전면 쪽을 덮는 제2 패시베이션 막(60)을 먼저 형성한 후에 반도체 기판(10)의 후면 쪽을 덮는 제1 패시베이션 막(50)을 형성하는 것을 예시하였다. 이에 의하면 제1 패시베이션 막(50)을 형성하는 공정 중에 제1 도전형 영역(30)의 특성이 저하되거나 손상되는 것을 방지할 수 있다. 특히, 제1 도전형 영역(30)이 에미터 영역일 때에는 제1 도전형 영역(30)의 특성이 매우 중요할 수 있기 때문이다. 그러나 본 발명이 이에 한정되지 않고, 반도체 기판(10)의 후면 쪽을 덮는 제1 패시베이션 막(50)을 먼저 형성한 후에 반도체 기판(10)의 전면 쪽을 덮는 제2 패시베이션 막(60)을 형성할 수도 있다.
이어서, 제1 패시베이션 막(50) 및 제2 패시베이션 막(60) 중 적어도 하나의 일부를 제거하여, 제1 도전형 영역(30) 및 제2 도전형 영역(40) 중 적어도 하나가 노출된 노출 영역을 형성할 수 있다. 도 3의 (h)를 참고하면 제1 패시베이션 막(50)에 노출 영역을 형성하여, 제1 도전형 영역(30)을 노출 시킬 수 있다. 다만, 노출 영역이 형성되는 곳은 이에 한정되는 것은 아니고, 통상의 기술자가 용이하게 적용할 수 있는 범위까지 포함할 것이다.
예를 들어, 제2 패시베이션 막(60)에도 레이저 식각을 통해 제2 도전형 영역(40)을 노출시키는 노출 영역이 형성될 수 있다.
구체적으로, 본 실시예에서 제1 패시베이션 막(50)은 레이저 식각에 의해 제1 패시베이션 막(50)의 일부가 제거되어 노출 영역이 형성되고 결과적으로 제1 도전형 영역(30)이 노출될 수 있다.
레이저 식각을 이용하면, 노출 영역의 폭을 얇게 구현할 수 있고 다양한 패턴의 노출 영역을 쉽게 형성할 수 있다. 또한, 레이저의 종류, 파장 등에 따라 제1 도전형 영역(30)을 식각하지 않으면서 제1 패시베이션 막(50) 만을 선택적으로 제거할 수 있다.
레이저 식각에서는 제1 패시베이션 막(50)을 녹일 수 있고 제1 도전형 영역(30)은 쉽게 녹일 수 없는 레이저를 사용하여 제1 도전형 영역(30)을 어느정도 잔존시키면서 제1 패시베이션 막(50)의 해당 부분을 제거하여 노출 영역를 형성한다.
이때, 레이저는 특정 파장을 가져 제1 도전형 영역(30)의 밴드갭보다 작은 밴드갭을 가지고 제1 패시베이션 막(50)의 밴드갭보다 큰 밴드갭을 가질 수 있다. 즉, 레이저의 파장은 밴드갭과 직접 관련되므로 레이저의 파장을 밴드갭으로 환산한 값이 제1 도전형 영역(30)보다 밴드갭보다 작은 밴드갭을 가지고 제1 패시베이션 막(50)의 밴드갭보다 큰 밴드갭을 가지면 된다. 예를 들어, 레이저의 밴드갭은 1.24 eV·um의 값을 레이저의 파장(um)로 나눈 값으로 계산될 수 있다. 그러나 이는 레이저의 종류, 특성 등에 달라질 수 있으므로 본원 발명이 이에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다.
이와 같이 본 실시예에서는 레이저의 밴드갭을 조절하는 것에 의하여 제1 패시베이션 막(50)에 노출 영역을 형성할 수 있다. 이에 따라 제1 도전형 영역(30)을 잔존시키고 제1 패시베이션 막(50)을 선택적으로 식각하는 공정이 쉽게 수행될 수 있다.
예를 들어, 레이저 식각에서 레이저는 약 0.5 W 내지 약 2 W의 출력을 가질 수 있다. 레이저의 출력을 상기 범위로 제어함으로써, 제1 패시베이션 막(50)을 용이하게 녹이는 대신, 제1 도전형 영역(30)에 데미지를 입히지 않아 우수한 태양 전지 효율을 유지할 수 있다.
뿐만 아니라, 레이저는 자외선 레이저일 수 있다. 그리고 레이저는 피코초(ps) 내지 나노초(ns)의 레이저 펄스 폭(laser pulse width)를 가져 레이저 식각이 잘 일어나도록 할 수 있다. 특히, 레이저가 피코초(ps)(즉, 1ps 내지 999ps)의 레이저 펄스 폭을 가져 레이저 식각이 잘 되도록 할 수 있다. 그리고 레이저는 싱글 샷(single shot) 및 버스트 샷(burst shot)의 레이저 샷 모드(laser shot mode) 중 적어도 하나를 가질 수 있다. 싱글 샷은 필요한 에너지가 한번에 전달될 수 있도록 한번에 연속적으로 조사하는 것이고, 버스트 샷은 하나의 레이저를 복수 샷으로 나누어 조사하는 것으로서, 버스트 샷을 이용하면 제1 도전형 영역(30)의 손상을 최소화할 수 있다. 다만 본원 발명이 이에 한정되는 것은 아니며 통상의 기술자가 용이하게 적용할 수 있는 다양한 레이저를 사용할 수 있다.
나아가 레이저에 의한 식각은 약 5초 내지 약 10분 동안 수행될 수 있다. 상기 범위 동안 레이저 식각을 수행함으로써 제1 도전형 영역(30)에 데미지를 주지 않으면서 노출 영역을 형성할 수 있다. 레이저에 의한 식각이 5초 미만인 경우, 노출 영역 형성이 잘 안될 수 있고, 레이저에 의한 식각이 10분 초과인 경우, 제1 도전형 영역(30)에 데미지를 가해 태양 전지 효율을 저하시킬 수 있다. 레이저 식각에 의해 형성되는 노출 영역은 너비가 약 20um 내지 약 50um일 수 있다. 노출 영역의 너비가 상기 범위를 유지함으로써, 적절한 수준의 수광면적을 유지할 수 있다. 노출 영역의 너비가 20um미만 이라면, 전극 페이스트가 노출 영역에 도포되기 어렵고, 노출영역의 너비가 50um초과라면, 수광 면적이 감소하여 태양 전지 효율이 감소될 수 있다.
다시 도 3의 (h)를 참고하면, 이 때, 제1 패시베이션 막(50)의 두께는 약 10nm 내지 약 150nm일 수 있다. 제1 패시베이션 막(50)의 두께가 상기 범위를 유지함으로써, 제1 도전형 영역(30)을 효과적으로 보호하면서 노출 영역을 형성할 수 있다. 제1 패시베이션 막(50)의 두께가 10nm 미만인 경우, 제1 도전형 영역(30)의 패시베이션 특성이 저하될 수 있다. 제1 패시베이션 막(50)의 두께가 150nm 초과인 경우, 노출 영역 형성이 어려울 수 있다.
이어서, 레이저 식각 과정에서 레이저에 노출된 제1 도전형 영역(30)을 설명한다.
도 4를 참고하면, 제1 도전형 영역(30)은 레이저 식각 과정에서 레이저에 노출된 제1 부분(31) 및 제1 부분(31)을 제외한 제2 부분(32)을 포함한다.
제1 부분(31)의 경우, 레이저 식각을 통해 열이 전달되기 때문에, 제2 부분(32)에 비해 더 큰 결정립 크기를 포함한다. 그 결과, 전극이 형성될 제1 부분(31)의 전기 전도도가 향상되어 태양 전지 효율을 향상 시킬 수 있다. 뿐만 아니라, 제1 부분(31)은 레이저에 의해 녹았다가 다시 결정화 되면서 일부분이 결정화되지 않는 등의 현상이 발생하므로, 제1 부분(31)의 표면 거칠기가 제2 부분(32)의 거칠기 보다 클 수 있고, 그 결과 제1 전극(70)과 제1 도전형 영역(30)간의 우수한 접착력을 구현할 수 있다.
추가로, 노출 영역에 드러나 제1 도전형 영역(30)의 표면은 레이저 식각에 의해 드러나기 전의 표면 요철을 포함하지 않을 수 있고 전체적으로 평면 혹은 아래로 패인 형상을 할 수도 있다.
도 3의 (h)를 참고하면, 확인할 수 있듯이, 레이저 식각에 의한 노출 영역 형성은 제1 패시베이션 막(50)에서 수행되고, 제2 패시베이션 막(60)에서는 수행되지 않을 수 있다. 따라서, 제2 패시베이션 막(60)에서는 노출 영역이 형성되지 않고, 제2 도전형 영역(40)이 노출되지 않을 수 있다.
본 실시예에서, 제1 패시베이션 막(50)에 형성된 노출 영역 및 제2 패시베이션 막(60) 상에서 각각 제1 전극(70) 및 제2 전극(80)이 형성될 수 있다.
도 3의 (i) 및 도 3의 (j)를 참고하면, 제1 전극(70)은 제1 패시베이션 막(50)에 형성된 노출 영역 상에 저반응성 전극 페이스트(71)를 소성하여 전극을 형성할 수 있다.
저반응성 전극 페이스트(71)는 산화납(PbO), 은(ag), 글래스 프릿(glass-frit) 및 점착제 등을 포함할 수 있다. 구체적으로, 저반응성 전극 페이스트(71)는 저반응성 전극 페이스트(71) 100중량부 기준 글래스 프릿(glass-frit)을 약 1 중량부 내지 약 2 중량부 포함할 수 있고, 저반응성 전극 페이스트(71)에 포함된 글래스 프릿(glass-frit) 100중량부 기준, 산화납(PbO)를 약 5 중량부 내지 약 20 중량부 포함할 수 있다.
종래의 경우, 본원 발명의 저반응성 전극 페이스트(71) 대신 기존의 전극 페이스트를 사용하여, 전극이 제어 패시베이션 막에 닿아 패시베이션 특성이 저하되어 개방회로전압(Voc)가 감소하는 경우가 있었으나, 본원 발명은 저반응성 전극 페이스트(71)는 노출 영역 상에 배치되어 소성 과정을 통해 제어 패시베이션 막(20)에 닿지 않도록 제1 전극(70)으로 형성된다. 구체적으로, 이미 제1 패시베이션 막(50)이 제거되어 있는 상태이기 때문에, 저반응성 전극 페이스트(71)는 상기 범위만큼의 산화납을 포함하여, 효과적으로 제1 전극(70)을 형성할 수 있다.
구체적으로, 저반응성 전극 페이스트(71)는 글래스 프릿을 포함하더라도, 산화납을 상기 범위만큼 제어하여 포함함으로써 제1 전극(70) 형성 공정을 수행하더라도, 파이어 스루(fire-through)의 발생을 감소시켜 제1 전극과(70)과 제어 패시베이션 막(20)이 접하지 않도록 제어 패시베이션 막(20)까지 제1 전극(70)이 침투하는 것을 효과적으로 방지할 수 있다.
다만 저반응성 전극 페이스트(71)에 포함된 구성물의 물질을 종류를 상기 기재에 한정되는 것은 아니고, 통상의 기술자가 적용할 수 있는 범위까지 포함할 것이다
추가로, 제1 패시베이션 막(50) 상에는 제1 전극(70)과 직교하는 방향으로 형성된 제3 전극이 배치될 수 있고, 제3 전극은 저반응성 전극 페이스트(71)에 의해 형성될 수 있다.
구체적으로, 제1 전극(70)과 직교하고 전기적으로 연결된 제3 전극은 제1 전극(70)과 동일한 저반응성 전극 페이스트(71)를 이용해 형성하므로, 일체화된 공정으로 생산성 향상에 유리하다. 뿐만 아니라, 제3 전극은 제1 전극(70)으로 이동된 전류를 수집하여 전달하는 역할을 할 수 있으므로, 제1 전극(70)과 달리 별도의 레이저 식각 없이, 저반응성 전극 페이스트(71)를 제1 전극(70)과 전기적으로 연결한 구조일 수 있다.
다시 도 3의 (i) 및 도 3의 (j)를 참고하면, 제2 패시베이션 막(60)은 제2 도전형 영역(40)을 노출시키는 노출 영역을 형성하지 않고, 제2 패시베이션 막(60) 상에서 고반응성 전극 페이스트(82)를 소성하여 제2 전극(80)을 형성한다. 반도체 기판(10)의 전면의 경우, 제어 패시베이션 막(20)이 배치되어 있지 않아 제2 전극(80)이 제어 패시베이션 막(20)을 침투할 우려가 없어, 간이한 공정으로 제2 전극(80)을 신속히 형성할 수 있다.
고반응성 전극 페이스트(82)는 산화납(PbO), 은(ag), 글래스 프릿(glass-frit) 및 점착제 등을 포함할 수 있고, 구체적으로, 고반응성 전극 페이스트(82)는 고반응성 전극 페이스트(82) 100중량부 기준 글래스 프릿(glass-frit)을 약 5 중량부 내지 약 10 중량부 포함할 수 있고, 고반응성 전극 페이스트(82)에 포함된 글래스 프릿(glass-frit) 100중량부 기준, 산화납(PbO)을 약 30 중량부 내지 약 60 중량부 포함할 수 있다.
고반응성 전극 페이스트(82)는 노출 영역을 형성하지 않는 제2 패시베이션 막(60) 상에 배치되어 소성과정을 통해 제2 전극(80)으로 형성된다. 즉, 고반응성 전극 페이스트(82)는 제2 패시베이션 막(60)에 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire-through)등을 통해 제2 전극(80)을 형성하기 때문에, 제2 패시베이션 막(60)을 관통할 수 있도록 저반응성 전극 페이스트(71)에 비해 더 많은 산화납을 포함할 수 있다.
고반응 전극 페이스는 상기 범위의 산화납을 포함함으로써, 효과적으로 제2 패시베이션 막(60)을 관통하는 제2 전극(80)을 형성할 수 있다.
뿐만 아니라, 고반응성 전극 페이스트(82)를 소성하여 제2 전극(80)으로 형성하는 것은 약 700℃ 내지 약 900℃에서 열처리되는 것을 포함한다. 상기 범위의 온도로써 열처리함으로써 고반응성 전극 페이스트(82)에 포함된 글래스 프릿 및 산화납을 충분히 용융시켜 제2 패시베이션 막(60)을 관통하는 제2 전극(80)을 형성할 수 있다.
다만, 제2 전극(80)의 형성 방법은 상기 기재 및 도면에 한정되는 것은 아니고, 통상의 기술자가 용이하게 설계 변경할 수 있는 범위까지 포함할 것이다. 예를 들어, 제2 전극(80) 역시, 제1 전극(70)과 마찬가지고, 노출 영역이 형성된 제2 패시베이션 막(60) 상에 저반응성 전극 페이스트(71)를 배치하고 소성하여 형성할 수도 있다.
본 실시예에서, 제2 패시베이션 막(60)의 두께는 약 50nm 내지 약 150nm일 수 있다. 제2 패시베이션 막(60)의 두께가 상기 범위를 유지함으로써, 과도한 열처리 없이도 제2 전극(80)을 형성할 수 있는 동시에 제2 도전형 영역(40)을 효과적으로 보호할 수 있다. 제2 패시베이션 막(60)의 두께가 50nm 미만인 경우, 제2 도전형 영역(40)의 패시베이션 특성이 저하될 수 있다. 제2 패시베이션 막(60)의 두께가 150nm 초과인 경우, 제2 전극(80) 형성이 어려울 수 있다.
추가로, 제2 패시베이션 막(60) 상에는 제2 전극(80)과 직교하는 방향으로 형성된 제4 전극(미도시)이 배치될 수 있고, 제4 전극은 고반응성 전극 페이스트(82)에 의해 형성될 수 있다.
구체적으로, 제2 전극(80)과 직교하고 전기적으로 연결된 제4 전극은 제2 전극(80)과 동일한 고반응성 전극 페이스트(82)를 이용해 형성하므로, 일체화된 공정으로 생산성 향상 및 생산원가 절감에 유리하다.
100: 태양 전지
10: 반도체 기판 20: 제어 패시베이션 막
30: 제1 도전형 영역 40: 제2 도전형 영역
31: 제1 부분 32: 제2 부분
50: 제1 패시베이션 막 60: 제2 패시베이션 막
70: 제1 전극 71: 저반응성 전극 페이스트
80: 제2 전극 82: 고반응성 전극 페이스트
90: 제3 전극

Claims (21)

  1. 반도체 기판을 준비하고,
    상기 반도체 기판의 일면 상에 제어 패시베이션 막을 형성하고,
    상기 제어 패시베이션 막 상에 제1 도전형 도펀트를 포함하는 제1 도전형 영역을 형성하고,
    상기 반도체 기판의 타면 상에 상기 제1 도전형 도펀트와 반대되는 제2 도전형 도펀트를 포함하는 제2 도전형 영역을 형성하고,
    상기 제1 도전형 영역 상에 제1 패시베이션 막을 형성하고,
    상기 제2 도전형 영역 상에 제2 패시베이션 막을 형성하고,
    상기 제1 패시베이션 막의 일부를 제거하여, 상기 제1 도전형 영역이 노출된 노출 영역을 형성하고,
    상기 노출 영역상에 저반응성 전극 페이스트를 인쇄하고,
    상기 제2 패시베이션 막 상에 고반응성 전극 페이스트를 인쇄하고,
    상기 저반응성 전극 페이스트를 소성하여 상기 제1 도전형 영역의 상기 노출 영역에 직접적으로 접촉하고, 상기 제어 패시베이션 막에는 접촉되지 않는 제1 전극을 형성하고,
    상기 고반응성 전극 페이스트를 소성하여 상기 제2 패시베이션 막을 통과하여 상기 제2 도전형 영역에 직접적으로 접촉하는 제2 전극을 형성하고,
    상기 저반응성 전극 페이스트는 상기 저반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 기준 , 산화납(PbO)가 5 중량부 내지 20 중량부 포함하고,
    상기 고반응성 전극 페이스트는 상기 고반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 기준, 산화납(PbO)을 30 중량부 내지 60중량부 포함하며,
    상기 저반응성 전극 페이스트 및 고반응성 전극 페이스트 모두 은을 포함하여 형성하는
    태양 전지 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 노출 영역을 형성하는 것은
    레이저 식각에 의해 형성되는 것을 포함하는
    태양 전지 제조 방법.
  4. 제3항에 있어서,
    상기 레이저 식각은
    레이저의 출력이 0.5W 내지 2W인
    태양 전지 제조 방법.
  5. 제3항에 있어서,
    상기 레이저 식각은
    5초 내지 10분 동안 수행되는
    태양 전지 제조 방법.
  6. 삭제
  7. 제 1항에 있어서,
    상기 노출 영역은 너비가 20um 내지 50um인 것을 포함하는
    태양 전지 제조 방법.
  8. 제1항에 있어서,
    상기 제1 패시베이션 막을 형성하는 것은
    상기 제1 패시베이션 막의 두께를 10nm 내지 150nm로 형성하는 것을 포함하는
    태양 전지 제조 방법
  9. 제1항에 있어서,
    상기 제1 도전형 영역을 형성하는 것은,
    상기 제어 패시베이션 막 상에 상기 제1 도전형 도펀트를 포함하는 반도체층을 증착하여 형성하는
    태양 전지 제조 방법.
  10. 제1항에 있어서
    상기 제2 도전형 영역을 형성하는 것은,
    상기 반도체 기판에 상기 제2 도전형 도펀트를 도핑하여 형성하는 것을 포함하는
    태양 전지 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1항에 있어서,
    상기 고반응성 전극 페이스트를 소성하는 것은
    700도 내지 900도에서 열처리하는 것을 포함하는
    태양 전지 제조 방법.
  16. 제1항에 있어서,
    상기 제2 패시베이션 막을 형성하는 것은
    상기 제2 패시베이션 막의 두께를 50nm 내지 150nm로 형성하는 것을 포함하는
    태양 전지 제조 방법
  17. 제1항에 있어서,
    상기 제1 패시베이션 막 상에 상기 제1 전극과 직교하는 방향으로 제3 전극을 형성하고,
    상기 제3 전극은 저반응성 전극 페이스트로 형성되는 것을 포함하는
    태양 전지 제조 방법.
  18. 제1항에 있어서,
    상기 제2 패시베이션 막 상에 상기 제2 전극에 직교하는 방향으로 제4 전극을 형성하는 것을 더 포함하고,
    상기 제4 전극은 상기 고반응성 전극 페이스트로 형성되는 것을 포함하는
    태양 전지 제조 방법.
  19. 반도체 기판의 일면 위에 위치하는 제어 패시베이션 막;
    상기 제어 패시베이션 막 위에 위치하는 제1 도전형 영역;
    상기 제1 도전형 영역 위에서 상기 제1 도전형 영역을 패시베이션하고, 상기 제1 도전형 영역의 일부가 노출된 노출 영역을 포함하는 제1 패시베이션 막;
    상기 반도체 기판의 타면 쪽에 위치하며 도핑 영역으로 구성되는 제2 도전형 영역;
    상기 제2 도전형 영역 위에서 상기 제2 도전형 영역을 패시베이션하는 제2 패시베이션 막;
    상기 노출 영역을 통해 제1 도전형 영역에 연결되고, 상기 제어 패시베이션 막에는 접촉되지 않는 제1 전극; 및
    상기 제2 패시베이션 막을 관통하여 상기 제2 도전형 영역에 연결되는 제2 전극
    을 포함하고,
    상기 제1 전극은 저반응성 전극 페이스트의 소성물을 포함하고,
    상기 저반응성 전극 페이스트는 상기 저반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 대비 산화납(PbO)을 5 중량부 내지 20 중량부 포함하고,
    상기 제2 전극은 고반응성 전극 페이스트의 소성물을 포함하고,
    상기 고반응성 전극 페이스트는 상기 고반응성 전극 페이스트에 포함된 글래스 프릿(glass-frit) 100 중량부 기준, 산화납(PbO)을 30 중량부 내지 60중량부 포함하며,
    상기 저반응성 전극 페이스트 및 고반응성 전극 페이스트 모두 은을 포함하는 태양 전지.
  20. 삭제
  21. 제19항에 있어서,
    상기 반도체 기판은 단결정 실리콘이고, 상기 제1 도전형 영역은 다결정 실리콘인
    태양 전지.
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