KR20170084564A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성된 터널링층; 상기 터널링층 위에 위치하며 제1 도전형을 가지며 결정질 구조를 가지는 반도체를 포함하는 제1 도전형 영역; 상기 제1 도전형과 다른 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제1 도전형 영역이, 상기 터널링층 위에 위치하며 제1 결정립 크기를 가지는 제1 부분과, 상기 제1 부분 위에 위치하며 상기 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율 및 낮은 생산성을 극복하여야 하는바, 태양 전지의 효율 및 생산성을 최대화할 수 있는 태양 전지 및 이의 제조 방법이 요구된다.
본 발명은 우수한 도핑 특성 및 계면 패시베이션 특성을 가져 높은 효율을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성된 터널링층; 상기 터널링층 위에 위치하며 제1 도전형을 가지며 결정질 구조를 가지는 반도체를 포함하는 제1 도전형 영역; 상기 제1 도전형과 다른 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제1 도전형 영역이, 상기 터널링층 위에 위치하며 제1 결정립 크기를 가지는 제1 부분과, 상기 제1 부분 위에 위치하며 상기 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분을 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 결정성을 가지는 도전형 영역을 형성하는 단계; 및 상기 도전형 영역에 전기적으로 연결되는 전극을 포함한다. 상기 도전형 영역을 형성하는 단계에서는, 상기 도전형 영역이 상기 터널링층 위에 위치하며 제1 결정립 크기를 가지는 제1 부분과 상기 제1 부분 위에 위치하며 상기 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분을 포함하도록 상기 도전형 영역을 형성한다.
본 실시예에 따른 태양 전지에 의하면, 터널링층 위에 위치하는 제1 도전형 영역이 서로 다른 결정립 크기를 가지는 제1 부분 및 제2 부분으로 구성되어 제1 전극에 인접한 부분에서 접촉 저항을 낮추고 터널링층에 인접한 부분에서 패시베이션 특성을 향상할 수 있다. 이에 의하여 제1 도전형 영역이 높은 저항을 가져도 태양 전지가 우수한 개방 전압을 가질 수 있어, 태양 전지의 효율을 향상할 수 있다.
그리고 본 실시예에 따른 태양 전지의 제조 방법에 의하면, 우수한 효율을 가지는 태양 전지를 간단한 공정에 의하여 쉽게 제조할 수 있다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 제조 방법의 일부를 도시한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 제조 방법의 일부를 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 9는 제조예 1의 제1 태양 전지의 단면 사진이다.
도 10은 비교예 1의 제1 비교 태양 전지의 단면 사진이다.
도 11은 제조예 1에 따른 제1 내지 제4 태양 전지의 제1 도전형 영역의 면저항 및 제1 내지 제4 태양 전지의 암시 개방 전압(implied Voc, Vimp)를 도시한 그래프이다.
도 12는 비교예 1에 따른 제1 내지 제3 비교 태양 전지의 제1 도전형 영역의 면저항 및 제1 내지 제3 태양 전지의 암시 개방 전압을 도시한 그래프이다.
도 13은 제조예 1에 따른 제1 태양 전지, 비교예 1의 제1 비교 태양 전지, 그리고 비교예 2, 제조예 2 내지 4에 따른 태양 전지의 제1 도전형 영역에서의 캐리어 이동도의 상대값을 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. 본 명세서에서 제1, 제2 등의 용어는 서로 간의 구별을 위하여 사용한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(이하 "후면") 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 위치하며 결정질 구조를 가지는 반도체로 구성되며 제1 도전형을 가지는 제1 도전형 영역(32) 및 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(34)과, 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되는 제1 전극(42) 및 제2 전극(44)을 포함한다. 이때, 본 실시예에서는 제1 도전형 영역(32)이 터널링층(20) 위에 위치하며 제1 결정립 크기(일 예로, 제1 평균 결정립 크기)를 가지는 제1 부분(321)과, 제1 부분(321) 위에 터널링층(20)과 이격하여 위치하며 제1 결정립 크기보다 큰 제2 결정립 크기(일 예로, 제2 평균 결정립 크기)를 가지는 제2 부분(322)을 포함한다. 그리고 태양 전지(100)는 패시베이션막(24, 40), 반사 방지막(26) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
그리고 반도체 기판(10)은 반도체 기판(10)의 타면(이하 "전면") 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제1 또는 제2 도전형을 가지는 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제1 또는 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제1 또는 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다.
이때, 전면 전계 영역(130)의 도핑 농도는 동일한 제1 또는 제2 도전형을 가지는 제1 또는 제2 도전형 영역(32, 34)의 도핑 농도보다 작을 수 있다. 전면 전계 영역(130)은 반도체 기판(10)의 전면 쪽으로 캐리어가 흐르는 것을 방지하거나 캐리어가 수평 이동할 수 있을 정도로만 도핑되면 되므로 상대적으로 도핑 농도가 작아도 무방하기 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
전면 전계 영역(130)에 포함된 도펀트는 제1 또는 제2 도전형 영역(31, 34)에 포함된 제1 또는 제2 도전형 도펀트와 동일한 도전형을 가지되 제2 도전형 영역(34)에 포함된 제1 또는 제2 도전형 도펀트와 동일 물질일 수도 있고 서로 다른 물질일 수도 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제1 또는 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(일 예로, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 또는 제2 도전형 영역(32, 34)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)은 반도체 기판(10)의 후면에 접촉하여 반도체 기판(10) 위에 전체적으로 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 비정질 실리콘, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 일 예로, 터널링층(20)은 산화물, 질화물 등과 같은 절연 물질일 수 있고, 특히, 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 후면 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 터널링층(20)의 두께가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 터널링층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 터널링층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
일 예로, 본 실시예에서 베이스 영역(110)은 제2 도전형을 가질 수 있다. 이때, 제1 도전형 영역(32)이 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제2 도전형 영역(34)이 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
그러나 본 발명이 이에 한정되는 것은 아니다. 베이스 영역(110)이 제1 도전형을 가질 수도 있다. 이 경우에는 제2 도전형 영역(34)이 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제1 도전형 영역(32)이 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제1 도전형 영역(32)은 제1 도전형 도펀트를 포함하는 결정질 구조의 반도체(일례로, 실리콘)를 포함할 수 있다. 그리고 제2 도전형 영역(34)은 제2 도전형 도펀트를 포함하는 결정질 구조의 반도체(일례로, 실리콘)를 포함할 수 있다.
본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 또는 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 예를 들어, 제1 및 제2 도전형 영역(32, 34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 다결정 반도체(일 예로, 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 또는 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 도전형 도펀트는 p형을 나타내는 보론(B)이고 제2 도전형 도펀트가 n형을 나타내는 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 다결정 반도체, 좀더 구체적으로는, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다.
본 실시예에서는 일 예로, 베이스 영역(110)이 제2 도전형을 가질 수 있다. 이때, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 도전형 영역(32) 및 제2 도전형 영역(34), 그리고 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
후면 패시베이션막(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 개구부(404)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 전면 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 접촉 형성되어, 반도체 기판(10)이 전면 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
후면 패시베이션막(40), 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
후면 패시베이션막(40)은 제1 및 제2 전극(42, 44)이 관통하는 개구부(402, 404)를 제외하고는 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 그리고 전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
전면 또는 후면 패시베이션막(24, 40)은 반도체 기판(10)의 전면 또는 제1 및 제2 도전형 영역(32, 34)에 접촉하여 형성되어 반도체 기판(10) 또는 제1 및 제2 도전형 영역(32, 34)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 또는 제2 도전형 영역(32, 34)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 또는 후면 패시베이션막(24, 40) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
후면 패시베이션막(40), 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 후면 패시베이션막(40), 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(10) 위에 형성되며 실리콘 산화막일 수 있고, 반사 방지막(26)은 실리콘 질화막 및 실리콘 탄화막이 차례로 적층된 구조를 가질 수 있다. 그리고 일 예로, 후면 패시베이션막(40)은 실리콘 질화막과 실리콘 탄화막이 차례로 적층된 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 패시베이션막(40)이 다양한 물질을 포함할 수 있음은 물론이다.
일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26, 40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 후면 패시베이션막(40)의 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 후면 패시베이션막(40)의 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극(42, 44)은 금속으로 이루어지면서 제1 및 제2 도전형 영역(32, 34)에 각기 접촉하여 형성될 수 있다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이는 제1 도전형 영역(32)에 에미터 영역으로 기능할 경우를 예시한 것이며, 제2 도전형 영역(34)이 에미터 영역으로 기능할 경우에는 제2 도전형 영역(34)이 제1 도전형 영역(32)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 개구부(도 1의 참조부호 402, 404, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
본 실시예에서는 제1 도전형 영역(32)이, 터널링층(20) 위에 위치하며 제1 결정립 크기를 가지는 제1 부분(321)과, 제1 부분(321) 위에 위치하여 터널링층(20)과 이격되면서 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분(322)을 포함한다. 여기서, 결정립 크기는 평균 결정립 크기를 의미할 수 있다. 그리고 본 실시예에서는 제2 도전형 영역(34)이 터널링층(20) 위에 위치하며 제1 결정립 크기를 가지는 제1 부분(341)과, 제1 부분(341) 위에 위치하여 터널링층(20)과 이격되면서 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분(342)을 포함한다. 이와 함께 배리어 영역(36)도, 터널링층(20) 위에 위치하며 제1 결정립 크기를 가지는 제1 부분(361)과, 제1 부분(361) 위에 위치하여 터널링층(20)과 이격되면서 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분(362)을 포함한다. 즉, 본 실시예에서는 반도체층(30)의 제1 부분(301)이 제1 도전형 영역(32)의 제1 부분(321), 제2 도전형 영역(34)의 제1 부분(341) 및 배리어 영역(36)의 제1 부분(361)을 포함하고, 반도체층(30)의 제2 부분(302)이 제1 도전형 영역(32)의 제1 부분(321), 제2 도전형 영역의 제2 부분(342) 및 배리어 영역(36)의 제2 부분(362)을 포함할 수 있다.
이와 같이 터널링층(20) 위에 위치하는 제1 및 제2 도전형 영역(32)의 제1 부분(321, 341)보다 제2 부분(322, 342)의 결정립 크기가 더 크면, 제2 부분(322, 342)을 통하여 도핑되는 도펀트의 확산 속도가 크지 않아 제2 부분(322, 342)에 많은 양의 도펀트가 위치하게 되고 제1 부분(321, 341)에는 제2 부분(322, 342)보다 상대적으로 적은 양의 도펀트가 위치하게 된다. 이에 의하여 전극(42, 44)과 가까이 위치(일 예로, 접촉)하는 제1 및 제2 도전형 영역(32, 34)의 제2 부분(322, 342)에 상대적으로 많은 양의 도펀트가 위치하여 표면 농도를 높일 수 있어, 전극(42, 44)과의 접촉 저항을 낮출 수 있다. 그리고 터널링층(20)에 인접한 제1 및 제2 도전형 영역(32, 34)의 제1 부분(321, 341)에 상대적으로 적은 양의 도펀트가 위치하여 터널링층(20) 또는 이에 인접한 반도체 기판(10)까지 확산되는 도펀트의 양을 줄여 우수한 패시베이션 특성을 유지할 수 있다.
반면, 제1 및 제2 도전형 영역(32, 34)의 실질적으로 동일한 크기의 결정립 크기를 가지는 부분으로만 구성되면 도핑 프로파일을 조절하여 접촉 저항, 패시베이션 특성 및 캐리어 이동도를 함께 향상하기 어려울 수 있다. 예를 들어, 제1 및 제2 도전형 영역(32, 34)이 제2 부분(322, 342) 없이 상대적으로 작은 제1 결정립 크기를 가지는 제1 부분(321, 341)으로만 구성되면, 결정립계(grain boundary)가 많아 캐리어의 이동도가 높지 않을 수 있다. 다른 예로, 제1 및 제2 도전형 영역(32, 34)이 제1 부분(321, 341) 없이 상대적으로 큰 제2 결정립 크기를 가지는 제2 부분(322, 342)으로만 구성되면, 도펀트의 확산 속도가 낮아져서 제1 및 제2 도전형 영역(32, 34)이 충분한 도핑 농도를 가지기 어려울 수 있다. 이에 의하면 전극(42, 44)과의 접촉 저항이 증가할 수 있다. 그리고 캐리어의 이동도를 높게 하기 위한 다른 방법으로 도펀트의 양을 증가시키면 과량의 도펀트가 터널링층(20) 또는 이에 인접한 반도체 기판(10)까지 확산되어 패시베이션 특성을 저하시킬 수 있다.
일 예로, 제1 부분(301)의 제1 결정립 크기가 10nm 내지 1um이고, 제2 부분(302)의 제2 결정립 크기가 제1 결정립 크기보다 크면서 20nm 내지 600um일 수 있다. 이때, 제1 또는 제2 결정립 크기는 두께 방향으로 볼 때의 평균 결정립 크기 및 평면으로 볼 때의 평균 결정립 크기 중 큰 것일 수 있다. 제1 결정립 크기가 10nm 미만이면, 제1 부분(321)을 통하여 도펀트가 쉽게 확산하여 터널링층(20)의 계면에서의 패시베이션 특성이 저하될 수 있으며 이 정도 결정립 크기의 제1 부분(321)을 형성하기 어려울 수 있다. 그리고 제1 결정립 크기가 1um를 초과하면, 제1 부분(321)에 충분히 도펀트가 확산되지 않아 저항이 증가할 수 있다. 제2 결정립의 크기가 20nm 미만이면, 제1 부분(301)과의 결정립 크기가 충분하지 않아 상술한 제1 부분(301) 및 제2 부분(302)에 의한 효과가 충분히 구현되기 어려울 수 있다. 제2 결정립의 크기가 600um를 초과하면, 도펀트가 거의 확산하지 않아 원하는 도핑 농도를 가지는 제1 및 제2 도전형 영역(32, 34)을 형성하기 어려우며 이를 형성하기 위한 공정이 실질적으로 어려울 수 있다.
좀더 구체적으로는, 제1 부분(301)의 제1 결정립 크기가 20nm 내지 50nm이고, 제2 부분(302)의 제2 결정립 크기가 200nm 내지 500nm(일 예로, 200nm 내지 300nm)일 수 있다. 이러한 제1 및 제2 결정립 크기에 의하여 상술한 제1 부분(301) 및 제2 부분(302)에 의한 효과를 효과적으로 구현할 수 있다.
또는, 제1 부분(301)의 결정립 크기와 제2 부분(302)의 결정립 크기의 차이가 10nm 내지 600um일 수 있다. 상술한 결정립 크기의 차이가 10nm 미만이면, 상술한 제1 부분(301) 및 제2 부분(302)에 의한 효과가 충분하지 않을 수 있다. 상술한 결정립 크기의 차이가 600um를 초과하도록 제2 부분(302)을 형성하기 어려울 수 있다. 좀더 구체적으로, 제1 부분(301)의 결정립 크기와 제2 부분(302)의 결정립 크기의 차이가 10nm 내지 500nm(일 예로, 100nm 내지 300um)일 수 있다. 이러한 범위 내에서 상술한 제1 부분(301) 및 제2 부분(302)에 의한 효과를 효과적으로 구현할 수 있다.
또는, 제1 부분(301)의 제1 결정립 크기 : 제2 부분(302)의 제2 결정립 크기의 비율이 1.5배 내지 100배(예를 들어, 2배 내지 40배, 일 예로, 6배 내지 20배)일 수 있다. 상술한 비율이 1.5배 미만이면, 상술한 제1 부분(301) 및 제2 부분(302)에 의한 효과가 충분하지 않을 수 있다. 상술한 비율이 100배 이상이면, 공정 상 구현이 어려우며 제1 및 제2 도전형 영역(32, 34)이 원하는 도핑 농도 등을 가지기 어려울 수 있다. 상술한 비율이 2배 내지 40배이면, 제1 부분(301) 및 제2 부분(302)의 결정립 차이에 의한 효과를 충분하게 구현하면서 공정 상 쉽게 구현할 수 있다. 그리고 상술한 비율이 6배 내지 20배일 때 결정립 차이에 의한 효과를 최대화하면서 공정 상 쉽게 제조할 수 있다.
그러나 본 발명이 상술한 수치 범위에 한정되는 것은 아니며, 다양한 변형이 가능하다.
본 실시예에서 제1 및 제2 도전형 영역(32, 34)은 터널링층(20)에 접촉 형성되는 제1 부분(321, 341)과 전극(42, 44)에 접촉 형성되는 제2 부분(322, 342)으로 이루어질 수 있다. 이와 같이 제1 및 제2 도전형 영역(32, 34)이 두 개의 층인 제1 및 제2 부분(321, 341)(322, 342)만으로 구성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 부분(321, 341)(322, 342) 이외의 다른 층이 더 구비될 수도 있다.
제1 및 제2 도전형 영역(32, 34)의 전체 두께(또는 반도체층(30))에 대한 제2 부분(322, 342)의 두께(또는 제2 부분(302))의 비율이 20% 내지 90%일 수 있다. 상기 비율이 20% 미만이면, 제2 부분(322, 342)의 두께가 충분하지 않아 전극(42, 44)과의 접촉 저항을 낮추는 데 한계가 있을 수 있다. 그리고 상기 비율이 90%를 초과하면, 제1 부분(321, 341)의 두께가 작아 도핑이 충분하게 일어나지 않을 수 있어 터널링층(20)에 접한 부분에서 제1 및 제2 도전형 영역(32, 34)의 저항이 높을 수 있다.
일 예로, 제2 부분(322, 342)의 두께가 제1 부분(321, 341)의 두께와 같거나 그보다 클 수 있다. 특히, 제2 부분(322, 342)의 두께가 제1 부분(321, 341)의 두께보다 클 수 있다. 이에 따라 제1 및 제2 도전형 영역(32, 34)의 전체 두께에 대한 제2 부분(322, 342)의 두께 비율이 50% 내지 90%(좀더 구체적으로, 50% 초과 90% 이하)일 수 있다. 제2 부분(322, 342)의 두께가 상대적으로 커지면 캐리어의 이동도가 증가하여 전기적 특성을 향상할 수 있기 때문이다.
본 실시예에서는 배리어 영역(36)이 제1 부분(361)과 제2 부분(362)을 포함하여, 터널링층(20)에 인접 또는 접촉하는 부분에 작은 결정립을 가지는 제1 부분(361)이 위치할 수 있다. 이에 의하여 캐리어 이동이 많은 터널링층(20)에 인접한 부분에서 제1 및 제2 도전형 영역(32, 34)의 측면으로부터 배리어 영역(36)을 경유하여 캐리어가 이동하는 것을 효과적으로 방지할 수 있다. 이와 같이 제1 부분(361) 및 제2 부분(362)을 구비하는 배리어 영역(36)은 반도체층(30)에 도핑을 하여 제1 및 제2 도전형 영역(32, 34)을 형성할 때 일부 영역을 도핑하지 않아 미도핑 영역으로 형성하는 것에 의하여 쉽게 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 부분(361) 및 제2 부분(362)을 구비하는 배리어 영역(36)을 형성할 수 있다.
본 명세서에서는 제1 부분(301)을 구성하는 제1 도전형 영역(32)의 제1 부분(321), 제2 도전형 영역(34)의 제1 부분(341) 및 배리어 영역(36)의 제1 부분(361)이 서로 동일한 제1 결정립 크기를 가지고, 제2 부분(302)을 구성하는 제1 도전형 영역(32)의 제2 부분(322), 제2 도전형 영역(34)의 제2 부분(342) 및 배리어 영역(36)의 제2 부분(361)이 서로 동일한 제2 결정립 크기를 가지는 것을 예시하였다. 이는 동일 공정에서 연속적으로 형성된 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34) 및 배리어 영역(36)을 구비되므로, 결정립 크기를 판단할 때 이들 전체에서 평균 결정립 크기를 구했기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(32)의 제1 부분(321), 제2 도전형 영역(34)의 제1 부분(341) 및 배리어 영역(36)의 제1 부분(361)이 서로 다른 결정립 크기를 가지고, 제1 도전형 영역(32)의 제2 부분(322), 제2 도전형 영역(34)의 제2 부분(342) 및 배리어 영역(36)의 제2 부분(361)이 서로 다른 결정립 크기를 가질 수 있다. 이 경우에도 제1 도전형 영역(32)의 제1 부분(321)보다 제2 부분(322)이 더 큰 결정립 크기를 가지고, 제2 도전형 영역(34)의 제1 부분(341)보다 제2 부분(342)이 더 큰 결정립 크기를 가지며, 배리어 영역(36)의 제1 부분(361)보다 제2 부분(362)이 더 큰 결정립 크기를 가질 수 있다.
상술한 구조의 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)은 다양한 방법에 의하여 형성될 수 있다.
일 예로, 제1 및 제2 도전형 영역(32, 34)을 구성하는 반도체층(30)을 형성할 때, 전체적으로 제1 결정립 크기를 가지는 제1 반도체 부분(도 3b의 참조부호 310)을 형성하고 그 후에 제2 결정립 크기를 가지는 제2 반도체 부분(도 3c의 참조부호 320)을 형성할 수 있다. 도핑은 반도체층(30)을 형성하는 공정에서 수행할 수도 있고 그 후의 별도의 도핑 공정에 의하여 수행될 수도 있다. 이를 도 3a 내지 도 3g를 참조하여 좀더 상세하게 설명한다.
또는, 균일한 제1 결정립 크기를 가지는 제1 반도체 부분(도 4b 또는 도 b의 참조부호 310a, 이하 동일)을 형성한 다음 제1 반도체 부분(310a)의 두께 방향에서의 일부에 국부적인 열처리를 하여 제2 결정립 크기를 가지는 제2 반도체 부분(도 4c의 참조부호 320 또는 도 5d의 참조부호 320)을 형성할 수도 있다. 이를 도 4a 내지 도 4c, 그리고 도 5a 내지 도 5d를 참조하여 좀더 상세하게 설명한다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 베이스 영역(110)으로 구성되는 반도체 기판(10) 위에 터널링층(20)을 형성한다. 터널링층(20)은 화학적 산화, 열적 산화, 증착 등의 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3b 및 도 3c에 도시한 바와 같이, 반도체 기판(10) 위에(좀더 정확하게는, 반도체 기판(10) 위에 형성된 터널링층(20) 위에) 결정질 구조를 가지며 진성을 가지는 반도체층(300)을 형성한다.
이때, 본 실시예에서는 도 3b에 도시한 바와 같이 터널링층(20) 위에 제1 공정 조건에 의하여 제1 결정립 크기를 가지는 제1 반도체 부분(310)을 형성할 수 있다. 그 이후에 도 3c에 도시한 바와 같이 제1 부분(320) 위에 제1 공정 조건과 다른 제2 공정 조건에 의하여 제2 결정립 크기를 가지는 제2 반도체 부분(320)을 형성할 수 있다. 이에 의하여 서로 다른 결정립 크기를 가지는 제1 반도체 부분(310)과 제2 반도체 부분(320)을 구비하는 반도체층(300)이 형성될 수 있다.
이때, 제1 반도체 부분(310)을 형성하는 단계와 제2 반도체 부분(320)을 형성하는 단계는 공정 조건만을 변경하여 동일한 장비 내에서 연속적인 공정에 의하여 이루어지는 인-시츄(in-situ) 공정으로 수행될 수 있다. 이에 의하여 공정을 단순화할 수 있다. 또한, 제1 반도체 부분(310)을 형성하는 공정과 제2 반도체 부분(320)을 형성하는 공정 중에 반도체 기판을 장비 외부로 꺼내게 되면, 반도체층(300)이 불순물에 오염되거나 산화에 의하여 제1 반도체 부분(310)과 제2 반도체 부분(320) 사이에 산화층이 형성될 수 있다. 본 실시예에서는 서로 다른 결정립 크기를 가지는 제1 반도체 부분(310)과 제2 반도체 부분(320)을 동일한 장비 내에서 연속하여 형성하므로 반도체층(300)이 형성 공정 중에 외부로 노출되어 발생할 수 있는 문제를 방지할 수 있다.
일 예로, 본 실시예에서 진성의 반도체층(300)은 저압 화학 기상 증착에 의하여 형성될 수 있다. 즉, 반도체층(300)을 구성하는 반도체 물질을 포함하는 기체(예를 들어, 실란 기체)를 포함할 수 있다. 본 실시예에서는 진성을 가지도록 반도체층(300)을 증착하므로 기체 분위기가 반도체 물질을 포함하는 기체만으로 구성될 수 있다. 이에 의하여 공급 기체를 단순화할 수 있고, 형성되는 반도체층(300)의 순도를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체층(300)의 증착 공정을 촉진하거나, 반도체층(300)의 특성을 향상하기 위한 별도의 기체 등을 더 사용될 수 있다. 또한, 반도체층(300)의 증착 공정에서 제1 및/제2 도전형 도펀트의 도핑을 함께 하는 경우에는 제1 또는 제2 도전형 도펀트를 포함하는 기체(예를 들어, B2H6, PH3 등)를 더 포함할 수도 있다.
이때, 제1 반도체 부분(310)과 제2 반도체 부분(320)은 공정 온도를 서로 다르게 하는 것에 의하여 서로 다른 결정립 크기를 가질 수 있다. 일 예로, 제1 반도체 부분(310)을 형성하는 공정의 공정 온도보다 제2 반도체 부분(320)을 형성하는 공정의 공정 온도가 높은 수 있다. 그러면, 높은 공정 온도에 의하여 제2 반도체 부분(320)의 결정립 성장이 촉진되어 제2 반도체 부분(320)이 상대적으로 큰 제2 결정립 크기를 가질 수 있다. 일 예로, 제1 반도체 부분(310)을 형성하는 공정의 공정 온도보다 제2 반도체 부분(320)을 형성하는 공정의 공정 온도가 10℃ 내지 300℃ 정도 높을 수 있다. 상기 온도 차이가 10℃ 미만이면 온도 차이가 충분하지 않아 결정립 크기를 다르게 하는데 한계가 있을 수 있다. 그리고 상기 온도 차이가 300℃를 초과하면, 온도를 변화시키기 위한 시간, 비용 등이 증가하며 제1 또는 제2 반도체 부분(310, 320)의 특성이 저하될 수 있다.
또는, 제1 반도체 부분(310)과 제2 반도체 부분(320)은 사용되는 원료 기체의 양, 종류 등을 서로 다르게 하는 것에 의하여 서로 다른 결정립 크기를 가질 수 있다. 일 예로, 제1 반도체 부분(310)을 형성하는 공정의 반도체 물질 포함 기체의 양보다 제2 반도체 부분(320)을 형성하는 공정의 반도체 물질 포함 기체의 양을 더 크게 할 수 있다. 그러면, 상대적으로 많은 양의 반도체 물질 포함 기체에 의하여 제2 반도체 부분(320)의 결정립 성장이 촉진되어 제2 반도체 부분(320)이 상대적으로 큰 제2 결정립 크기를 가질 수 있다. 또는, 반도체 물질 포함 기체와 같은 원료 기체 외에 다른 기체 등을 추가로 주입하여 제2 반도체 부분(320)의 제2 결정립 크기를 상대적으로 크게 할 수 있다.
도면에서는 터널링층(20) 및/또는 반도체층(300)이 반도체 기판(10)의 후면에만 형성된 것으로 도시하였다. 그러나 실제로는 터널링층(20) 및/또는 반도체층(300)이 반도체 기판(10)의 전면 및/또는 측면에도 형성될 수 있으며, 전면 및/또는 측면에 형성된 터널링층(20) 및/또는 반도체층(300)은 추후 공정에 제거될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 반도체층(300) 위에 제1 도핑층(324), 마스크층(328)을 형성할 수 있다. 그리고 제1 도핑층(324)과 마스크층(328) 사이에 동일한 형상의 언도프트층(326)을 더 구비할 수 있다.
제1 도핑층(324)은 제1 도전형 도펀트를 구비하며 제1 도전형 영역(32)에 대응하는 패턴을 가질 수 있다. 이때, 제1 도핑층(324) 위에 제1 도핑층(324)과 동일한 패턴을 구비하는 언도프트층(326)이 함께 위치할 수 있다. 이러한 제1 도핑층(324) 및 언도프트층(326)은 전체적으로 형성된 이후에 패터닝하는 것에 의하여 패턴을 가질 수 있다. 일 예로, 에칭 페이스트 또는 마스크를 이용한 에칭에 의하여 제1 도핑층(324) 및 언도프트층(326)에서 필요한 부분을 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도핑층(324) 및 언도프트층(326)이 패턴을 가지는 상태로 형성될 수도 있다.
제1 도핑층(324)은 제1 도전형 도펀트를 포함하여 도핑 공정(도 3e에 도시한 공정)에서 확산에 의하여 제1 도전형 도펀트를 반도체층(300)으로 제공하는 역할을 한다. 언도프트층(326)은 도핑 공정에서 제1 도핑층(322)에 포함된 제1 도전형 불순물이 외부 확산(out-diffusion)되는 것을 방지하는 역할을 한다.
제1 도핑층(324)은 제1 도전형 도펀트를 포함하는 다양한 물질로 구성될 수 있다. 그리고 언도프트층(326)은 제1 및 제2 도펀트를 포함하지 않는 다양한 물질로 구성될 수 있다. 일 예로, 제1 도핑층(324)은 보론 실리케이트 유리(boron silicate glass, BSG)를 포함하고, 언도프트층(326)은 언도프트 실리케이트 유리(undoped silicate glass, USG)를 포함할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며 제1 도핑층(324), 언도프트층(326)의 물질이 그 외의 다양한 물질을 포함할 수 있다. 일 예로, 제1 도핑층(324)이 n형을 가지는 경우에는 제1 도핑층(324)이 인 실리케이트 유리(phosphorus silicate glass, PSG)일 수 있다.
제1 도핑층(324) 및 언도프트층(326)은 증착 등의 다양한 방법에 의하여 형성될 수 있다. 이때, 본 실시예에서는 제1 도핑층(324)과 언도프트층(326)은 동일 장비 내에서 연속적인 공정에 의하여 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 상술한 바와 같이 제1 도핑층(324)이 보론 실리케이트 유리로 구성되고 언도프트층(326)이 언도프트 실리케이트 유리로 구성되는 경우에는, 제1 도전형 도펀트를 포함하는 기체를 공급하는 상태에서 증착을 수행하여 제1 도핑층(324)을 형성하다가 제1 도전형 도펀트를 포함하는 기체를 공급하지 않는 것에 의하여 언도프트층(326)을 형성할 수 있다. 이와 같이 기체를 변경하는 것에 의하여 제1 도핑층(324)과 언도프트층(326)을 연속적으로 형성할 수 있어 공정을 단순화할 수 있다.
도면에서는 제1 도전형 영역(32)에 대응하는 제1 도핑층(324)이 형성되고 이 위에 마스크층(328)이 형성된 것을 예시하였다. 이에 의하면 본 실시예의 일 예에서와 같이 제2 도전형 영역(34) 및 전면 전계 영역(130)이 동일한 제2 도전형을 가질 경우에 제2 도전형 도펀트를 열확산 방법으로 확산시켜 제2 도전형 영역(34) 및 전면 전계 영역(130)을 함께 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(34) 및 전면 전계 영역(130)으로 다른 방법을 사용할 수도 있다. 또는, 제2 도전형 영역(34)에 대응하는 제2 도핑층을 형성하고 그 위에 마스크층(328)을 형성하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
마스크층(328)은 도핑 공정에서 마스크층(328)이 형성된 부분으로 도펀트가 확산되는 것을 방지하는 역할을 한다. 마스크층(328)은 제1 및 제2 도전형 도펀트를 포함하지 않는 언도프트 물질로서, 도펀트의 확산을 방지할 수 있는 다양한 물질로 구성될 수 있다. 일 예로, 마스크층(328)은 실리콘 탄화막(SiC)으로 구성될 수 있다. 실리콘 탄화막은 도펀트의 확산을 효과적으로 방지할 수 있다. 그리고 레이저에 의하여 원하는 형상을 가지도록 쉽게 가공될 수 있고, 도핑 공정 이후에는 식각 용액(일 예로, 산성 용액, 예를 들어, 희석된 불산(HF))에 의하여 쉽게 제거될 수 있다.
마스크층(328)은 제1 도핑층(324) 및 언도프트층(326)을 덮으면서 제2 도전형 영역(34)이 형성될 부분에 대응하는 부분을 노출하면서 형성될 수 있다. 이러한 마스크층(328)은 제1 도핑층(324), 언도프트층(326) 및 반도체 기판(10)의 후면 위에 전체적으로 형성된 이후에 패터닝하는 것에 의하여 패턴을 가질 수 있다. 일 예로, 레이저 어블레이션 등에 의하여 마스크층(328)에서 원하는 부분을 제거할 수 있다. 레이저를 이용하여 마스크층(328)을 패터닝하며 원하는 폭, 간격 등을 가지도록 제2 도전형 영역(34)이 형성될 부분에 대응하는 개구부를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 마스크층(328)이 패턴을 가지는 상태로 형성될 수도 있다.
본 실시예에서는 마스크층(328)은 제1 도핑층(324) 및 언도프트층(326)의 주변에서 제1 도핑층(324) 및 언도프트층(326)에 형성된 개구부를 부분적으로 덮는 배리어 부분(B)을 포함할 수 있다. 일 예로, 배리어 부분(B)은 제1 도핑층(324)에 형성된 개구부의 가장자리에서 제1 도핑층(324)의 가장자리를 따라 형성될 수 있다. 이에 의하여 마스크층(328)의 개구부의 면적이 제1 도핑층(324) 및 언도프트층(326)에 형성된 개구부의 면적보다 작을 수 있다. 이러한 배리어 부분(B)은 배리어 영역(도 3e의 참조부호 36)을 형성하기 위한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 마스크층(328)의 개구부가 제1 도핑층(324) 및 언도프트층(326)의 개구부와 동일한 형상 및 면적을 가져 배리어 부분(B)를 구비하지 않을 수도 있다.
이어서, 도 3e에 도시한 바와 같이, 반도체층(도 3d의 참조부호 300, 이하 동일)에 도펀트를 확산하여 제1 및 제2 도전형 영역(32, 34)을 포함하는 반도체층(30)을 형성한다. 일 예로, 제2 도전형 도펀트를 포함하는 기체 분위기에서 열처리가 이루어질 수 있다. 기체 분위기로는 제2 도전형 도펀트를 포함하는 다양한 기체가 사용될 수 있다. 이때, 도 1의 확대원에 도시한 바와 같이, 반도체층(30)이 제1 부분(도 1의 참조부호 301, 이하 동일)과 제2 부분(도 1의 참조부호 302, 이하 동일)를 가지게 된다. 도 3e 내지 도 3g에서는 간략한 도시를 위하여 제1 부분(301) 및 제2 부분(302)을 도면에 표시하지 않았다.
좀더 구체적으로, 제1 도핑층(324) 내에 위치한 제1 도전형 도펀트가 반도체층(300)에 확산되어 제1 도전형 영역(32)이 형성된다. 그리고 제2 도전형 도펀트가 열 확산에 의하여 반도체 기판(10)의 후면 쪽에서 마스크층(328)의 개구부를 통하여 반도체층(300)에 확산되어 제2 도전형 영역(34)이 형성된다.
이와 같이 본 실시예에서는 제1 도전형 도펀트는 제1 도핑층(324)을 이용하여 도핑하여 제1 도전형 영역(32)을 형성하고, 제2 도전형 도펀트를 포함하는 기체를 이용하여 제2 도전형 도펀트를 열 확산하는 것에 의하여 제2 도전형 영역(32, 34)을 형성한다. 이에 의하여 간단한 공정에 의하여 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다.
그리고 배리어 부분(B)에 대응하는 반도체층(300)의 부분에는 제1 도전형 도펀트 및 제2 도전형 도펀트가 확산되지 않으므로, 진성을 가지는 다결정 구조의 반도체로 구성되는 배리어 영역(36)이 위치하게 된다. 이에 의하여 배리어 영역(36)을 구비하는 반도체층(30)을 간단한 공정에 의하여 형성할 수 있다.
본 실시예에서는 제2 도전형 도펀트를 열 확산에 의하여 형성하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다.
다른 예로, 마스크층(328)을 형성한 이후에 제2 도전형 도펀트를 포함하는 제2 도핑층(도시하지 않음)을 적어도 마스크층(328)의 개구부 내를 채우도록 형성할 수 있다. 일 예로, 제2 도핑층은 반도체층(300) 및 마스크층(328) 위에 전체적으로 형성될 수 있다. 그리고 제2 도핑층은 플라스마 화학 기상 증착에 의하여 형성된 인 실리케이트 유리(phosphorus silicate)로 구성될 수 있다. 이 경우에는 열처리를 하면 제2 도핑층에 포함된 제2 도전형 도펀트가 반도체층(300)으로 확산되어 제2 도전형 영역(34)이 형성된다.
이때, 반도체 기판(10)의 전면을 텍스쳐링하고 전면 전계 영역(130)을 형성할 수 있다. 일 예로, 열 확산 전에 반도체 기판(10)의 전면을 텍스쳐링한 후에 제2 도전형 도펀트를 열 확산하는 열처리를 수행하여 전면 전계 영역(130)을 제2 도전형 영역(34)과 함께 형성할 수 있다. 또는, 제1 및 제2 도전형 영역(32, 34)을 형성한 후에 반도체 기판(10)의 전면을 텍스쳐링하고 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 이 경우에는 전면 전계 영역(130)을 제2 도전형 영역(34)의 도핑 공정과 다른 공정으로 형성하여 전면 전계 영역(130)의 도핑 프로파일을 정밀하게 제어할 수 있다. 이때, 터널링층(20), 반도체층(300) 등이 반도체 기판(10)의 전면에도 형성되는 경우에는 텍스쳐링 공정에서 제거할 수 있다.
반도체 기판(10)의 전면의 텍스쳐링으로는 다양한 방법을 사용할 수 있다. 예를 들어, 알칼리 용액(예를 들어, KOH 용액)에 반도체 기판(10)의 전면 부분만을 침지하는 것에 의해 수행될 수 있다. 이러한 공정에 의하면 공정 시간이 짧은 장점이 있다. 또는, 단면 식각인 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)의 전면만을 텍스쳐링 할 수도 있다. 반응성 이온 식각에 의하면 단면만을 쉽게 식각할 수 있으며 균일한 요철을 가지는 텍스쳐링 구조를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 3f에 도시한 바와 같이, 제1 도핑층(324), 언도프트층(326) 및 마스크층(328)을 제거하고, 반도체 기판(10)의 전면 위에 전면 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 반도체 기판(10)의 타면 위에(좀더 정확하게는, 도전형 영역(32, 34)을 포함하는 반도체층(30) 위에) 후면 패시베이션막(40)을 형성한다.
전면 패시베이션막(24), 반사 방지막(26), 및/또는 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 도핑층(324), 언도프트층(326) 및 마스크층(328)을 제거한 이후에 전면 패시베이션막(24), 반사 방지막(26), 및/또는 후면 패시베이션막(40)을 형성할 수 있다. 또는, 제1 도핑층(324), 언도프트층(326) 및 마스크층(328)의 제거 전에 전면 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 그 이후에 제1 도핑층(324), 언도프트층(326) 및 마스크층(328)을 제거하고, 그 이후에 후면 패시베이션막(40)을 형성할 수 있다. 그러면, 제1 도핑층(324), 언도프트층(326) 및 마스크층(328)의 제거 시에 전면 패시베이션막(24) 및 반사 방지막(26)이 마스크 역할을 하여 반도체 기판(10)의 전면이 손상되거나 특성이 저하되는 것을 방지할 수 있다.
이어서, 도 3g에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일례로, 후면 패시베이션막(40)에 개구부(402, 404)를 형성한 다음 개구부(402, 404) 내를 채우면서 후면 패시베이션막(40) 위에 전극층을 형성하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. 전극층은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다. 이때, 전극층을 마스크에 의하여 패턴을 가지는 상태로 형성되거나, 전체적으로 형성된 후에 패터닝하여 패턴을 가질 수 있다. 전극층의 패터닝으로는 알려진 다양한 방법이 사용될 수 있다.
또는, 제1 및 제2 전극 형성용 페이스트를 후면 패시베이션막(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 소성 공정 시에 개구부(402, 404)가 형성되므로, 별도로 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면 우수한 효과를 가지는 태양 전지(100)를 단순한 공정에 의하여 제조하여 태양 전지(100)의 효율 및 생산성을 함께 향상할 수 있다. 좀더 구체적으로, 공정 조건을 다르게 하는 간단한 방법에 의하여 제1 부분(321, 322) 및 제2 부분(341, 342)을 각기 포함하는 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. 제1 부분(321, 322)과 제2 부분(341, 342)은 동일한 장비 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있어 공정을 효과적으로 단순화할 수 있다.
이하에서는 도 4a 내지 도 4c를 참조하여 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 도 3a 내지 도 3g를 참조하여 설명한 부분과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분을 상세하게 설명한다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 제조 방법의 일부를 도시한 단면도들이다.
도 4a에 도시한 바와 같이, 반도체 기판(10)의 후면 위에 터널링층(20)을 형성하고, 터널링층(20) 위에 제1 결정립 크기를 가지는 제1 반도체 부분(310)으로 구성되는 반도체층(300)을 형성한다. 제1 반도체 부분(310)을 형성하는 공정은 도 3b에 도시한 제1 반도체 부분(310)을 형성하는 공정의 설명이 그대로 적용될 수 있다. 다만, 도 3b의 공정에서는 제1 반도체 부분(310)이 제1 부분(301)에 대응하도록 반도체층(도 3c의 참조부호 300 또는 도 3e의 참조부호 30)보다 작은 두께로 형성되는 반면, 도 4a의 공정에서는 제1 반도체 부분(310)이 반도체층(300)에 대응하도록 이와 실질적으로 동일한 두께로 형성된다.
이어서, 도 4b에 도시한 바와 같이, 레이저(330)를 이용한 열처리에 의하여 제1 반도체 부분(310)의 두께 방향에서 터널링층(20)에 이격한 일부 부분에 제2 반도체 부분(320)을 형성한다. 레이저(330)를 사용하여 열처리를 하면 높은 온도에 의하여 결정립이 성장되어 제1 반도체 부분(310)의 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 반도체 부분(320)이 형성될 수 있다.
제1 반도체 부분(310a)의 두께, 특성 등을 고려하여 레이저(330)의 출력, 에너지 밀도, 주파수, 펄스 등을 조절하는 것에 의하여 터널링층(20)에 인접한 부분에서 제1 반도체 부분(310)을 일부 잔류한 상태로 제2 반도체 부분(320)을 형성할 수 있다. 레이저(330)로는 단파장 레이저를 사용할 수 있다. 제1 반도체 부분(310)은 단파장 레이저가 쉽게 흡수되므로 제1 반도체 부분(310)의 일부 부분만을 쉽게 결정화할 수 있다. 이에 의하여 제1 반도체 부분(310)이 잔류한 상태로 제2 반도체 부분(320)을 형성할 수 있다. 일 예로, 레이저(330)로 자외선 레이저(UV laser) 또는 그린 레이저(green laser)를 사용할 수 있다.
이때, 도 4c에 도시한 바와 같이, 제1 반도체 부분(310) 위에 별도의 레이저 흡수막(320a)을 형성한 상태에서 레이저(330)를 조사할 수 있다. 그러면, 레이저 흡수막(320a)에서 레이저(330)를 일부 흡수하여 레이저(330)가 제1 반도체 부분(310)의 두께 방향에서의 전체적으로 결정립 크기를 증가시켜 제1 반도체 부분(310)이 없어지는 것을 방지할 수 있다. 특히, 레이저 흡수막(320a)은 제1 반도체 부분(310a)의 두께, 특성 등을 고려하여 두께를 조절하는 것에 의하여 쉽게 제1 반도체 부분(310)의 두께 방향에서의 일부의 결정립 크기만을 증가시킬 수 있다. 레이저 흡수막(320a)은 레이저(330)를 흡수할 수 있으며 레이저(330)가 조사될 때 제1 반도체 부분(310)에 나쁜 영향을 미치지 않는 다양한 물질을 사용할 수 있다. 일 예로, 레이저 흡수막(320a)은 절연층 또는 비정질 반도체층(일 예로, 비정질 실리콘층)을 포함할 수 있다. 그러면, 쉽게 형성될 수 있으며 기본적으로 제1 반도체 부분(310)과 동일한 물질을 가져 이종 물질에 의하여 발생할 수 있는 오염, 특성 변화 등을 방지할 수 있다. 레이저(330)의 조사에 의하여 제2 반도체 부분(320)이 형성된 후에 레이저 흡수막(320a)을 다양한 방법으로 제거할 수 있다.
본 실시예에 따르면, 레이저(330)가 레이저 흡수막(320a)에 의하여 일부 흡수되어 터널링층(20)에 인접한 부분에 안정적으로 제1 반도체 부분(310)이 잔류하여 제1 부분(321, 341, 361)을 형성할 수 있다. 그리고 레이저 흡수막(320a)의 두께를 조절하는 것에 의하여 제1 부분(321, 341, 361)의 두께를 쉽게 조절할 수 있다.
그러나 이러한 레이저 흡수막(320a)이 필수적인 것은 아니며, 레이저 흡수막(320a)을 사용하지 않고 제1 반도체 부분(310) 위에 직접 레이저(330)를 조사하는 것도 가능하다. 이에 따르면 레이저 흡수막(320a)을 형성하는 공정 등을 생략할 수 있어 공정을 단순화할 수 있다.
이어서, 도 3d 내지 도 3g에 도시한 공정을 수행하여 태양 전지(100)를 제조할 수 있다.
이러한 제조 방법에 의하면, 레이저(330)에 의하여 제2 반도체 부분(320)을 간단하게 형성할 수 있다. 특히, 평면 상에서 레이저(330)가 조사되는 부분을 조절할 수 있으므로 평면 상에서 반도체층(300)의 일부에만 레이저(330)를 조사하여 도 6과 같은 구조의 태양 전지를 형성할 수도 있다. 이에 대해서는 도 6을 참조하여 상세하게 설명한다
이하에서는 도 5a 내지 도 5d를 참조하여 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 도 3a 내지 도 3g를 참조하여 설명한 부분 및/또는 도 4a 내지 도 4c를 참조하여 설명한 부분과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분을 상세하게 설명한다.
도 5a 내지 도 5d는 본 발명의 또 다른 실시예에 따른 제조 방법의 일부를 도시한 단면도들이다.
도 5a에 도시한 바와 같이, 반도체 기판(10)의 후면 위에 터널링층(20)을 형성한다.
이어서, 도 5b에 도시한 바와 같이, 터널링층(20) 위에 제1 결정립 크기를 가지는 제1 반도체 부분(310)으로 구성되는 반도체층(300)을 형성한다. 제1 반도체 부분(310)을 형성하는 공정은 도 3b에 도시한 제1 반도체 부분(310)을 형성하는 공정의 설명이 그대로 적용될 수 있다. 다만, 도 3b의 공정에서는 제1 반도체 부분(310)이 제1 부분(301)에 대응하도록 반도체층(도 3c의 참조부호 300 또는 도 3e의 참조부호 30)보다 작은 두께로 형성되는 반면, 도 4a의 공정에서는 제1 반도체 부분(310)이 반도체층(300)에 대응하도록 이와 실질적으로 동일한 두께로 형성된다.
이어서, 도 5c에 도시한 바와 같이, 제1 반도체 부분(310) 위에 제1 도핑층(324), 마스크층(328) 및 제2 도핑층(329)을 형성한다. 이때, 제1 도핑층(324)과 마스크층(328) 사이에 언도프트층(326)이 위치할 수도 있다. 제1 도핑층(324), 마스크층(328), 언도프층(326)에 대해서는 도 3d를 참조한 설명이 그대로 적용될 수 있으므로 이에 대한 설명을 생략한다.
제2 도핑층(329)은 제2 도전형 도펀트를 구비하며 반도체층(300), 도핑층(324), 언도프트층(326) 및 마스크층(328) 위에 전체적으로 형성될 수 있다. 제2 도핑층(329)는 제2 도전형 도펀트를 포함하여 도핑 공정(도 5d에 도시한 공정)에서 확산에 의하여 제2 도전형 도펀트를 반도체층(300)으로 제공하는 역할을 한다.
제2 도핑층(329)은 제2 도전형 도펀트를 포함하는 다양한 물질로 구성될 수 있다. 일 예로, 제2 도핑층(329)은 인 실리케이트 유리(phosphorus silicate glass, BSG)를 포함할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며 제2 도핑층(329)이 그 외의 다양한 물질을 포함할 수 있다. 일 예로, 제2 도핑층(329)이 p형을 가지는 경우에는 제2 도핑층(329)이 보론 실리케이트 유리(boron silicate glass, PSG)일 수 있다. 제2 도핑층(329)은 증착 등의 다양한 방법에 의하여 형성될 수 있다.
상술한 설명 및 도면에서는 제1 도핑층(324)이 제1 도전형 영역(32)에 대응하는 패턴을 가지고 이 위에 언도프트층(326) 및 마스크층(328)이 위치하고, 그 위에 제2 도핑층(329)이 전체적으로 형성되는 것을 형성하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 예로, 제2 도핑층(329)이 제2 도전형 영역(34)에 대응하는 패턴을 가지고 이 위에 언도프트층(326) 및 마스크층(328)이 위치하고, 그 위에 제1 도핑층(324)이 전체적으로 형성되는 것을 형성하였다. 또는 제1 도핑층(324) 및 제2 도핑층(329)이 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 대응하는 패턴을 가질 수도 있다.
이어서, 도 5d에 도시한 바와 같이, 레이저(330)를 이용한 열처리를 수행한다. 그러면, 제1 도핑층(324)의 제1 도전형 도펀트 및 제2 도핑층(329)의 제2 도전형 도펀트가 반도체층(300)으로 확산하는 도핑 공정에 의하여 제1 및 제2 도전형 영역(32, 34)을 형성한다. 그 외 영역이 배리어 영역(36)을 형성한다. 이와 함께, 터널링층(20)에 인접한 부분에 제1 반도체 부분(310)이 잔류하여 도핑 공정이 수행되어 형성된 제1 부분(321, 341, 361)이 형성되고, 반도체층(300)에서 터널링층(20)에서 인접한 일부 부분에서 레이저(330)에 의한 열에 의하여 결정립이 성장하여 형성된 제2 반도체 부분에 도핑 공정이 수행되어 형성된 제2 부분(322, 341, 361)이 형성된다.
본 실시예에 따르면, 레이저(330)가 제1 또는 제2 도핑층(324, 329) 등에 의하여 일부 흡수되어 터널링층(20)에 인접한 부분에 안정적으로 제1 반도체 부분(310)이 잔류하여 제1 부분(321, 341, 361)을 형성할 수 있다. 그리고 제1 또는 제2 도핑층(324, 329)의 두께를 조절하는 것에 의하여 제1 부분(321, 341, 361)의 두께를 쉽게 조절할 수 있다. 그리고 도핑 공정에 필요한 제1 또는 제2 도핑층(324, 329)을 레이저 흡수막으로 사용하여 별도의 레이저 흡수막을 형성 및 제거하는 공정을 생략할 수 있다.
도 5d에서는 제2 도핑층(329)을 형성하고 평면으로 볼 때 반도체층(300)에 전체적으로 레이저(330)를 조사하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도핑층(329)이 구비되지 않거나, 및/또는 제2 도전형 영역(34)이 다른 도핑 공정에 의하여 형성될 수도 있다. 이 경우에는 평면 상에서 반도체층(300)의 일부에만 레이저(330)를 조사하여 도 6과 같은 구조의 태양 전지를 형성할 수도 있다. 이에 대해서는 도 6을 참조하여 상세하게 설명한다.
그리고 반도체 기판(10)의 전면에 텍스쳐링을 하고 전면 전계 영역(130)을 형성할 수 있다. 이에 대한 설명은 도 3e를 참조한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략한다.
이어서, 도 3f 내지 도 3g에 도시한 공정을 수행하여 태양 전지(100)를 제조할 수 있다.
본 실시예에서는 레이저(330)가 도핑을 위한 열처리와 제2 결정립 크기를 가지는 제2 부분(322, 342, 362)를 형성하는 열처리가 한 번의 공정으로 동시에 수행할 수 있다. 이에 의하여 간단한 공정에 의하여 도핑 공정 및 제2 부분(322, 342)을 형성하는 공정을 함께 수행하여 공정을 단순화할 수 있다.
이하, 도 6 내지 도 8을 참조하여 본 발명의 다른 실시예들에 따른 태양 전지를 상세하게 설명한다. 상술한 부분에서 설명한 것과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분을 상세하게 설명한다. 그리고 상술한 실시예와 이의 변형예와, 이하의 실시예와 이의 변형예들은 서로 결합될 수 있고, 이 또한 본 발명의 범위에 속한다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 6을 참조하면, 본 실시예에서는 제1 도전형 영역(32)은 제1 결정립 크기를 가지는 제1 부분(321) 및 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분(322)을 포함하고, 제2 도전형 영역(34)은 제1 결정립 크기를 가지는 제1 부분(341)으로 이루어진다. 즉, 제2 도전형 영역(34)의 제1 부분(341)이 제1 도전형 영역(32)의 제1 부분(321)보다 큰 두께를 가지며, 제1 도전형 영역(32)의 두께와 동일 또는 유사(10% 이내의 차이)를 가질 수 있다. 그리고 제2 전형 영역(34)은 전체적으로 제1 결정립 크기를 가져 제2 도전형 영역(34)의 제1 결정립 크기가 제1 도전형 영역(32)의 제1 부분(321)의 제1 결정립 크기와 실질적으로 동일 또는 유사(일 예로, 10% 이내의 차이)하고 제1 도전형 영역(32)의 제2 부분(322)의 제2 결정립 크기보다 작을 수 있다.
또한, 배리어 영역(36)도 제1 결정립 크기를 가지는 제1 부분(361)으로 이루어질 수 있다. 이에 따라 배리어 영역(36)의 제1 부분(361)이 제1 도전형 영역(32)의 제1 부분(321)보다 큰 두께를 가지며, 제1 도전형 영역(32)의 두께와 동일 또는 유사(10% 이내의 차이)를 가질 수 있다. 그리고 배리어 영역(36)은 전체적으로 제1 결정립 크기를 가져 배리어 영역(36)의 제1 결정립 크기가 제1 도전형 영역(32)의 제1 부분(321)의 제1 결정립 크기와 실질적으로 동일 또는 유사(일 예로, 10% 이내의 차이)하고 제1 도전형 영역(32)의 제2 부분(322)의 제2 결정립 크기보다 작을 수 있다.
이러한 태양 전지(100)는 도 4c 또는 도 5d의 공정에서 제1 도전형 영역(32)에 해당하는 부분에만 레이저(330)를 조사하는 것에 의하여 쉽게 제조될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 태양 전지(100)를 제조할 수 있다.
이때, 제1 부분(321) 및 제2 부분(322)을 가지는 제1 도전형 영역(32)이 p형일 수 있다. 제1 도전형 영역(32)이 p형일 경우에는 도펀트로 보론(B) 등을 포함할 수 있는데, 보론은 매우 작은 원소 크기를 가져 n형을 가지는 인(P) 등보다 터널링층(20)을 통하여 더 쉽게 터널링층(20) 및 반도체 기판(10)에 확산되어 특성을 저하시킬 수 있기 때문이다. 이를 고려하여 제1 도전형 영역(32)이 제1 부분(321) 및 제2 부분(322)을 가지도록 하는 것이다.
그러나 본 발명이 이에 한정되는 것은 아니다. 제1 도전형 영역(32)이 n형을 가질 수도 있다. 그리고 배리어 영역(36)은 실시예에 따라 제1 부분(361)으로만 이루어질 수도 있고 제1 부분(361) 및 제2 부분(362)을 구비할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7을 참조하면, 본 실시예에서는 반도체 기판(10)의 후면에 전체적으로 터널링층(20) 및 제1 도전형 영역(32)이 형성되고, 반도체 기판(10)의 전면에 전체적으로 제2 도전형 영역(34)이 형성될 수 있다. 그리고 제1 전극(42)이 반도체 기판(10)의 후면 쪽에서 제1 도전형 영역(32)에 전기적으로 연결되고 제2 전극(44)이 반도체 기판의 전면 쪽에서 제2 도전형 영역(34)에 전기적으로 연결된다.
이때, 제1 도전형 영역(32)은 반도체 기판(10)과 별개의 반도체층으로 구성되며 제1 부분(321)과 제2 부분(322)을 가질 수 있다. 이에 대해서는 제1 부분(321)과 제2 부분(322)에 대한 상술한 설명이 그대로 적용될 수 있다. 그리고 제2 도전형 영역(34)은 반도체 기판(10)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 즉, 제2 도전형 영역(34)은 반도체 기판(10)의 일부에 도펀트를 도핑하여 형성된 영역일 수 있다. 이러한 제2 도전형 영역(34)은 베이스 영역(110)의 도전형과 다른 도전형을 가지거나 베이스 영역(110)과 동일한 도전형을 가지되 이보다 높은 도핑 농도를 가질 수 있다.
일 예로, 본 실시예에서 제2 도전형 영역(34)이 베이스 영역(110)과 동일한 도전형을 가지되 이보다 높은 도핑 농도를 가질 수 있다. 그러면, 베이스 영역(110)과 다른 도전형을 가져 에미터 영역으로 기능하는 제1 도전형 영역(32)이 터널링층(20)을 사이에 두고 반도체 기판(10)과 별개로 형성되어 패시베이션 특성을 향상할 수 있다. 그리고 별도의 반도체층으로 구성된 제1 도전형 영역(32)이 후면에 위치하고 도핑 영역으로 구성된 제2 도전형 영역(34)이 전면에 위치하므로, 전면으로 입사되는 광이 별도의 반도체층에 의하여 흡수되는 등의 문제를 방지할 수 있다. 이에 의하여 광 손실을 최소화할 수 있다.
이와 같이 제1 및 제2 도전형 영역(32, 34) 중 어느 하나만이 제1 부분(321) 및 제2 부분(322)을 포함할 수 있다. 도면 및 상세한 설명에서는 반도체 기판(10)의 후면에 터널링층(20), 그리고 제1 부분(321)과 제2 부분(322)를 포함하는 제1 도전형 영역(32)이 위치하고 반도체 기판(10)의 전면에 제2 도전형 영역(34)이 위치하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 반도체 기판(10)의 전면에 터널링층(20), 그리고 제1 부분(321)과 제2 부분(322)를 포함하는 제1 도전형 영역(32)이 위치하고 반도체 기판(10)의 후면에 제2 도전형 영역(34)이 위치할 수도 있다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 8을 참조하면, 본 실시예에서는 터널링층(20)이 반도체 기판(10)의 후면에 전체적으로 위치하는 제1 터널링층(20a)과 반도체 기판(10)의 전면에 전체적으로 위치하는 제2 터널링층(20b)을 포함하고, 도전형 영역(32, 34)이 제1 터널링층(20a) 위에 전체적으로 위치하는 제1 도전형 영역(32)과 제2 터널링층(20b) 위에 전체적으로 위치하는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 전극(42)이 반도체 기판(10)의 후면 쪽에서 제1 도전형 영역(32)에 전기적으로 연결되고 제2 전극(44)이 반도체 기판의 전면 쪽에서 제2 도전형 영역(34)에 전기적으로 연결된다.
이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)은 반도체 기판(10)과 별개의 반도체층(30a, 30b)으로 구성될 수 있다. 도면에서는 제1 및 제2 도전형 영역(32, 34)이 각기 제1 부분(321, 341)과 제2 부분(322, 342)를 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나가 제1 부분(321, 341)과 제2 부분(322, 342)를 가질 수 있다. 제1 부분(321, 341) 및 제2 부분(322, 342)에 대한 설명은 도 1을 참조한 설명이 그대로 적용될 수 있다.
도면에서는 일 예로 제1 전극(42)이, 제1 도전형 영역(32) 위에 전체적으로 형성되는 제1 투명 전극층(421)과, 제1 투명 전극층(421) 위에서 소정의 패턴을 가지는 제1 금속 전극층(422)을 포함하는 것을 예시하였다. 그리고 일 예로 제2 전극(44)이, 제2 도전형 영역(34) 위에 전체적으로 형성되는 제2 투명 전극층(441)과, 제2 투명 전극층(441) 위에서 소정의 패턴을 가지는 제2 금속 전극층(422)을 포함하는 것을 예시하였다. 이와 같이 제1 및 제2 투명 전극층(421, 441)을 더 포함하면, 수평 방향에서의 저항을 줄여 캐리어의 이동도를 향상할 수 있다. 이러한 전극 구조는 도 7에 도시한 실시예에도 적용될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44) 중 적어도 하나가, 도 1 또는 도 7에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 직접 접촉하며 소정의 패턴을 가지는 금속 전극으로만 구성될 수도 있다.
이하, 본 발명의 제조예들을 통하여 본 발명을 좀더 상세하게 설명한다. 이하의 제조예들은 본 발명을 예시하는 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
제조예 1
n형 단결정 반도체 기판의 일면에 실리콘 산화막으로 구성되는 터널링층을 형성하였다. 터널링층 위에 저압 화학 기상 증착에 의하여 다결정 실리콘을 포함하며 제1 결정립 크기를 가지는 제1 반도체 부분을 형성하였다. 진성 반도체층에 레이저를 조사하여 진성 반도체층 중에서 터널링층에서 이격되는 일부 부분의 결정립을 성장시켜 터널링층에 인접한 부분에 제1 반도체 부분을 잔류시키면서 제2 결정립 크기를 가지는 제2 반도체 부분을 형성하였다. 이때, 제1 결정립 크기가 50nm이고, 제2 결정립 크기가 250nm로서, 제1 결정립 크기와 제2 결정립 크기의 차이가 200nm였고 제1 결정립 크기에 대한 제2 결정립 크기의 비율이 5배였다. 그리고 제1 및 제2 반도체 부분의 일부 영역에 p형 도펀트를 도핑하고 다른 영역에 n형 도펀트를 도핑하여 각기 제1 부분 및 제2 부분을 포함하는 제1 도전형 영역 및 제2 도전형 영역을 구비하는 반도체층을 형성하여 제1 태양 전지를 제조하였다. 도전형 영역의 전체 두께에 대한 제2 부분의 두께의 비율이 50%였다. 그리고 제조예 1의 제1 태양 전지와 동일한 제조 방법에 따르되 제1 및 제2 도전형 영역 내의 도핑 농도를 제조예 1의 제1 태양 전지와 다르게 하여 제2, 제3 및 제4 태양 전지를 제조하였다.
비교예 1
제2 반도체 부분을 형성하는 레이저 조사 공정을 수행하지 않았다는 점을 제외하여 제1 및 제2 도전형 영역을 포함하는 반도체층이 전체적으로 제1 결정립 크기를 가지는 제1 부분만으로 구성되는 것을 제외하고는 제조예 1의 비교 태양 전지와 동일한 방법으로 제1 비교 태양 전지를 제조하였다. 그리고 제1 비교 태양 전지와 동일한 제조 방법에 따르되 제1 및 제2 도전형 영역 내의 도핑 농도를 제1 비교 태양 전지와 다르게 하여 제2 및 제3 비교 태양 전지를 제조하였다.
제조예 1의 제1 태양 전지의 단면 사진을 도 9에 나타내고 비교예 1의 제1 비교 태양 전지의 단면 사진을 도 10이 나타내었다. 그리고 제조예 1에 따른 제1 내지 제4 태양 전지의 제1 도전형 영역의 면저항 및 제1 내지 제4 태양 전지의 암시 개방 전압(implied Voc, Vimp)를 측정하여 이를 도 11에 나타내고, 비교예 1에 따른 제1 내지 제3 비교 태양 전지의 제1 도전형 영역의 면저항 및 제1 내지 제3 태양 전지의 암시 개방 전압을 이를 도 12에 나타내었다.
도 9를 참조하면, 제조예 1에 따른 태양 전지에서는 반도체층이 결정립 크기가 서로 다른 제1 부분 및 제2 부분을 가지는 것을 알 수 있다. 반면, 도 10을 참조하면, 비교예 1에 따른 태양 전지에서는 반도체층이 균일 또는 유사한 결정립 크기를 가지는 제1 부분으로만 구성된 것을 알 수 있다.
도 11을 참조하면, 제조예 1에 따른 태양 전지들은 면저항 값에 차이가 있더라도 임플라이드 개방 전압은 유사한 값을 가지는 것을 알 수 있다. 반면, 비교예 1에 따른 태양 전지들은 면저항 값이 낮아지면 이에 비례하여 임플라이드 개방 전압도 함께 낮아지는 것을 알 수 있다. 비교예 1에서는 도핑 농도를 증가시켜 면저항을 감소시키면 터널링층까지 도펀트가 이동하여 터널링층의 계면에서의 패시베이션 특성을 저하시키기 때문으로 예측된다. 반면, 제조예 1에서는 제1 부분 위에 상대적으로 큰 제2 결정립 크기를 가지는 제2 부분을 위치시켜 도펀트의 확산 속도를 낮춰 표면 농도를 높이면서 터널링층에 인접하여 위치한 제1 부분의 도핑 농도를 낮출 수 있는 것으로 예측된다. 이와 같이 제조예 1에 의하면, 제2 부분에 의하여 도펀트가 터널링층의 계면까지 이동하여 패시베이션 특성을 저하시키는 것을 방지할 수 있으며, 높은 도핑 농도를 가지는 제2 부분과 제2 전극 사이의 저항을 낮출 수 있다. 이에 의하여 낮은 면저항에서도 높은 개방 전압을 가질 수 있어 태양 전지의 효율을 효과적으로 향상시킬 수 있다.
비교예 2
제1 결정립 크기가 50nm이고, 제2 결정립 크기가 58nm로서, 제1 결정립 크기와 제2 결정립 크기의 차이가 8nm이고 제1 결정립 크기에 대한 제2 결정립 크기의 비율이 1.16배인 것을 제외하고는 제조예 1의 제1 태양 전지와 동일한 방법으로 태양 전지를 제조하였다.
제조예 2
도전형 영역의 전체 두께에 대한 제2 부분의 두께의 비율이 10%인 것을 제외하고는, 제조예 1의 제1 태양 전지와 동일한 방법으로 태양 전지를 제조하였다.
제조예 3
도전형 영역의 전체 두께에 대한 제2 부분의 두께의 비율이 83%인 것을 제외하고는, 제조예 1의 제1 태양 전지와 동일한 방법으로 태양 전지를 제조하였다.
제조예 4
도전형 영역의 전체 두께에 대한 제2 부분의 두께의 비율이 88%인 것을 제외하고는, 제조예 1의 제1 태양 전지와 동일한 방법으로 태양 전지를 제조하였다.
제조예 1의 제1 태양 전지, 비교예 1의 제1 비교 태양 전지, 그리고 비교예 2, 제조예 2 내지 4에 따른 태양 전지의 제1 도전형 영역에서의 캐리어 이동도의 상대값을 도 13에 나타내었다.
도 13을 참조하면, 제조예 1에 따른 제1 태양 전지에서는 캐리어 이동도가 비교예 1에 따른 제1 태양 전지보다 높은 캐리어 이동도를 가지는 것을 알 수 있다. 반면, 비교예 2에 따른 태양 전지는 비교예 1에 따른 제1 태양 전지와 유사한 캐리어 이동도를 가져 결정립 크기가 일정 수준(일 예로, 10nm) 미만이거나 제1 부분에 대한 제2 부분의 결정립 크기 비율이 일정 수준(일 예로, 1.5배) 미만이면, 제1 부분과 제2 부분을 가지고 있다고 하더라도 그 효과가 거의 나타나지 않음을 알 수 있다. 그리고 제조예 2에 따른 태양 전지는 비교예 1에 따른 제1 태양 전지보다 캐리어 이동도가 높기는 하나 그 정도가 크지 않을 것을 알 수 있다. 그리고 제조예 3 및 4에 따른 태양 전지는 비교예 1에 따른 제1 태양 전지, 제조예 1에 따른 태양 전지에 비하여 매우 우수한 캐리어 이동도를 가지는 것을 알 수 있다. 이로부터 제1 결정립 크기와 제2 결정립 크기가 일정 수준(일 예로, 10 nm 이상)의 차이를 가지거나, 제1 결정립 크기에 대한 제2 결정립 크기의 비율이 일정 수준(일 예로, 1.5배 이상)인 경우에 효과가 명확하게 나타날 수 있으며, 제1 부분에 비하여 제2 부분의 두께가 커질수록 캐리어 이동도가 크게 높아질 수 있음을 알 수 있다. 다만, 제2 부분의 두께가 너무 커질 경우(예를 들어, 도전형 영역의 전체 두께의 90%를 초과하는 경우)에는 도전형 영역에 전체에 도핑이 충분하게 이루어지지 않아 도전형 영역의 특성이 오히려 저하될 수도 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
32: 제1 도전형 영역
321: 제1 부분
322: 제2 부분
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 형성된 터널링층;
    상기 터널링층 위에 위치하며 제1 도전형을 가지며 결정질 구조를 가지는 반도체를 포함하는 제1 도전형 영역;
    상기 제1 도전형과 다른 제2 도전형을 가지는 제2 도전형 영역;
    상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
    을 포함하고,
    상기 제1 도전형 영역이, 상기 터널링층 위에 위치하며 제1 결정립 크기를 가지는 제1 부분과, 상기 제1 부분 위에 위치하며 상기 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 결정립 크기가 10nm 내지 1um이고, 상기 제2 결정립 크기가 20nm 내지 600um이거나;
    상기 제1 결정립 크기와 상기 제2 결정립 크기의 차이가 10nm 내지 600um이거나;
    상기 제1 결정립 크기 : 상기 제2 결정립 크기의 비율이 1.5배 내지 100배인 태양 전지.
  3. 제2항에 있어서,
    상기 제1 결정립 크기가 20nm 내지 50nm이고, 상기 제2 결정립 크기가 200nm 내지 500nm이거나;
    상기 제1 결정립 크기와 상기 제2 결정립 크기의 차이가 10nm 내지 500nm이거나;
    상기 제1 결정립 크기 : 상기 제2 결정립 크기의 비율이 2배 내지 40배인 태양 전지.
  4. 제1항에 있어서,
    상기 제1 도전형 영역의 전체 두께에 대한 상기 제2 부분의 두께 비율이 20% 내지 90%인 태양 전지.
  5. 제1항에 있어서,
    상기 제2 부분의 두께가 상기 제1 부분과 같거나 그보다 큰 태양 전지.
  6. 제1항에 있어서,
    상기 제1 도전형 영역만이 상기 제1 부분과 상기 제2 부분을 포함하고,
    상기 제2 도전형 영역은 상기 제2 부분을 구비하지 않고 상기 제1 부분으로 이루어지는 태양 전지.
  7. 제6항에 있어서,
    상기 제1 도전형 영역이 p형을 가지는 태양 전지.
  8. 제1항에 있어서,
    상기 제1 및 제2 도전형 영역이 상기 제2 도전형을 가지는 결정질 구조의 반도체를 포함하며, 제1 부분과, 상기 제1 부분 위에 위치하며 상기 제2 전극과 인접하는 제2 부분을 포함하고,
    상기 제1 부분의 결정립 크기보다 상기 제2 부분의 결정립 크기가 더 큰 태양 전지.
  9. 제1항에 있어서,
    상기 제2 도전형 영역이 상기 터널링층 위에서 상기 제1 도전형 영역과 동일 평면 상에 위치하며 결정질 구조의 반도체를 포함하는 태양 전지.
  10. 제9항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 절연 물질 또는 진성 반도체 물질로 구성되는 배리어 영역이 위치하는 태양 전지.
  11. 제10항에 있어서,
    상기 배리어 영역이 진성 반도체 물질로 구성되고,
    상기 배리어 영역이, 상기 터널링층 위에 위치하는 제1 부분과, 상기 배리어 영역의 상기 제1 부분 위에 위치하며 상기 배리어 영역의 상기 제1 부분보다 큰 결정립 크기를 가지는 제2 부분을 포함하는 태양 전지.
  12. 제1항에 있어서,
    상기 제2 도전형 영역이 상기 반도체 기판의 타면에 위치하는 별도의 터널링층 위에 위치하는 태양 전지.
  13. 제1항에 있어서,
    상기 제2 도전형 영역이 상기 반도체 기판의 타면 쪽에서 상기 반도체 기판의 일부가 도핑되어 형성된 도핑 영역으로 구성되는 태양 전지.
  14. 반도체 기판 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 결정성을 가지는 도전형 영역을 형성하는 단계; 및
    상기 도전형 영역에 전기적으로 연결되는 전극
    을 포함하고,
    상기 도전형 영역을 형성하는 단계에서는, 상기 도전형 영역이 상기 터널링층 위에 위치하며 제1 결정립 크기를 가지는 제1 부분과 상기 제1 부분 위에 위치하며 상기 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 부분을 포함하도록 상기 도전형 영역을 형성하는 태양 전지의 제조 방법.
  15. 제14항에 있어서,
    상기 도전형 영역을 형성하는 단계는,
    제1 공정 조건에 의하여 상기 터널링층 위에 제1 결정립 크기를 가지는 제1 반도체 부분을 형성하는 단계; 및
    상기 제1 공정 조건과 다른 제2 공정 조건에 의하여 상기 제1 반도체 부분 위에 제2 결정립 크기를 가지는 제2 반도체 부분을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 반도체 부분을 형성하는 단계와 상기 제2 반도체 부분을 형성하는 단계는 공정 조건을 변경하는 연속적인 인-시츄(in-situ) 공정에 의하여 수행되는 태양 전지의 제조 방법.
  17. 제15항에 있어서,
    상기 도전형 영역을 형성하는 단계에서 상기 제1 및 제2 반도체 부분이 저압 화학 기상 증착에 의하여 형성되며,
    상기 제1 반도체 부분을 형성하는 단계의 온도보다 상기 제2 반도체 부분을 형성하는 단계의 온도가 높거나, 상기 제1 반도체 부분을 형성하는 단계에서의 반도체 물질 포함 기체의 양보다 상기 제2 반도체 부분을 형성하는 단계의 반도체 물질 포함 기체의 양이 더 많은 태양 전지의 제조 방법.
  18. 제14항에 있어서,
    상기 도전형 영역을 형성하는 단계는,
    상기 터널링층 위에 제1 결정립 크기를 가지는 제1 반도체 부분을 형성하는 단계; 및
    상기 제1 반도체 부분에 레이저를 조사하여 상기 터널링층에 이격한 상기 제1 반도체 부분의 일부에 상기 제1 결정립 크기보다 큰 제2 결정립 크기를 가지는 제2 반도체 부분을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 도전형 영역을 형성하는 단계는,
    상기 제1 반도체 부분을 형성하는 단계와 상기 제2 반도체 부분을 형성하는 단계 사이에, 상기 제1 반도체 부분 위에 레이저 흡수막을 형성하는 단계를 더 포함하고,
    상기 제2 반도체 부분을 형성하는 단계에서 상기 레이저 흡수막을 통하여 상기 레이저가 상기 제1 반도체 부분에 조사되는 태양 전지의 제조 방법.
  20. 제18항에 있어서,
    상기 도전형 영역을 형성하는 단계는,
    상기 제1 반도체 부분을 형성하는 단계와 상기 제2 반도체 부분을 형성하는 단계 사이에, 상기 제1 반도체 부분 위에 도펀트층을 형성하는 단계를 더 포함하고,
    상기 제2 반도체 부분을 형성하는 단계에서 상기 도펀트층에 레이저가 조사되어 상기 도펀트층 내에 포함된 도펀트가 상기 제1 반도체 부분으로 확산되는 도핑 공정을 함께 수행하는 태양 전지의 제조 방법.
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