KR20160122467A - 태양 전지의 제조 방법 - Google Patents

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정인도
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엘지전자 주식회사
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Abstract

본 발명의 실시예에 따른 태양 전지의 태양 방법은, 서로 대향하는 반도체 기판의 일면 및 타면 위에 결정질 구조를 가지는 제1 및 제2 반도체층을 형성하는, 반도체층 형성 단계; 상기 반도체 기판의 상기 일면에 위치하는 상기 제1 반도체층 위에 제1 도전형 도펀트를 구비하며 제1 개구부를 가지는 제1 도핑층을 형성하는, 제1 도핑층 형성 단계; 상기 제1 도핑층을 덮으며 상기 제1 개구부의 적어도 일부를 노출하는 제2 개구부를 구비하는 마스크층을 형성하는, 마스크층 형성 단계; 열처리에 의하여 상기 제1 도핑층 내의 상기 제1 도전형 도펀트를 상기 제1 반도체층에 확산시켜 제1 도전형 영역을 형성하고 상기 제2 개구부 내로 상기 제2 도전형 도펀트를 상기 제1 반도체층에 확산시켜 제2 도전형 영역을 형성하는, 도핑 단계; 상기 제2 반도체층을 제거하여 상기 반도체 기판의 상기 타면을 노출하고 상기 반도체 기판의 상기 타면을 텍스쳐링하는, 텍스쳐링 단계; 상기 제1 도핑층 및 상기 마스크층을 제거하는, 제거 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는, 전극 형성 단계를 포함한다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로, 좀더 상세하게는, 후면 전극 구조를 가지는 태양 전지를 제조하는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율 및 낮은 생산성을 극복하여야 하는바, 태양 전지의 효율 및 생산성을 최대화할 수 있는 태양 전지 및 이의 제조 방법이 요구된다.
본 발명은 효율이 우수한 태양 전지를 높은 생산성으로 제조할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 태양 방법은, 서로 대향하는 반도체 기판의 일면 및 타면 위에 결정질 구조를 가지는 제1 및 제2 반도체층을 형성하는, 반도체층 형성 단계; 상기 반도체 기판의 상기 일면에 위치하는 상기 제1 반도체층 위에 제1 도전형 도펀트를 구비하며 제1 개구부를 가지는 제1 도핑층을 형성하는, 제1 도핑층 형성 단계; 상기 제1 도핑층을 덮으며 상기 제1 개구부의 적어도 일부를 노출하는 제2 개구부를 구비하는 마스크층을 형성하는, 마스크층 형성 단계; 열처리에 의하여 상기 제1 도핑층 내의 상기 제1 도전형 도펀트를 상기 제1 반도체층에 확산시켜 제1 도전형 영역을 형성하고 상기 제2 개구부 내로 상기 제2 도전형 도펀트를 상기 제1 반도체층에 확산시켜 제2 도전형 영역을 형성하는, 도핑 단계; 상기 제2 반도체층을 제거하여 상기 반도체 기판의 상기 타면을 노출하고 상기 반도체 기판의 상기 타면을 텍스쳐링하는, 텍스쳐링 단계; 상기 제1 도핑층 및 상기 마스크층을 제거하는, 제거 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는, 전극 형성 단계를 포함한다.
본 발명에 따른 태양 전지의 제조 방법에서는, 후면 전극 구조를 가지는 태양 전지의 도핑 단계에서는 도전형 도펀트가 반도체 기판의 전면에 도핑되지 않으므로, 전면 전계 영역을 도전형 영역과 별개의 공정으로 형성한다. 이에 의하여 전면 전계 영역의 깊이 및 도핑 프로파일을 효과적으로 제어하여 태양 전지의 효율을 향상할 수 있다. 특히, 전면 전계 영역을 이온 주입에 의하여 형성하여 이러한 효과를 효과적으로 구현할 수 있다.
도 1는 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이다.
도 4a 내지 도 4o은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 실시예에 따른 태양 전지의 제조 방법에서 터널링층 형성 단계 및 반도체층 형성 단계에서 사용되는 증착 장치를 도시한 개략도이다.
도 6은 본 발명의 실시예에 따른 태양 전지의 제조 방법에서 제1 도핑층 형성 단계에서 사용되는 증착 장치를 도시한 개략도이다.
도 7은 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법에서 마스크층 형성 단계와 도핑 단계 사이에 수행되는 제2 도핑층 형성 단계를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
또한, 이하에서 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법 및 이에 의하여 형성될 수 있는 태양 전지를 상세하게 설명한다. 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 먼저 설명한 후에, 본 발명의 실시예에 다른 태양 전지의 제조 방법을 설명한다.
도 1는 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(이하 "후면") 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 위치하며 결정질 구조를 가지는 반도체로 구성되는 제1 도전형 영역(32) 및 제2 도전형 영역(34)과, 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되는 제1 전극(42) 및 제2 전극(44)을 포함한다. 그리고 태양 전지(100)는 패시베이션막(24, 40), 반사 방지막(26) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 반도체 기판(10)의 타면(이하 "전면") 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형을 가지는 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다.
이때, 전면 전계 영역(130)의 도핑 농도는 동일한 제2 도전형을 가지는 제2 도전형 영역(34)의 도핑 농도보다 작을 수 있다. 전면 전계 영역(130)은 반도체 기판(10)의 전면 쪽으로 캐리어가 흐르는 것을 방지하거나 캐리어가 수평 이동할 수 있을 정도로만 도핑되면 되므로 상대적으로 도핑 농도가 작아도 무방하기 있기 때문이다. 예를 들어, 전면 전계 영역(130)의 도핑 농도가 1017 내지 1020/cm3이고, 제2 도전형 영역(34)의 도핑 농도가 1021 내지 3X1021/cm3. 이러한 도핑 농도는 전면 전계 영역(130) 및 제2 도전형 영역(34)의 역할을 충분하게 수행할 수 있는 범위로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130) 및 제2 도전형 영역(34)이 다른 도핑 농도를 가질 수도 있다.
그리고 전면 전계 영역(130)에 포함된 도펀트는 제2 도전형 영역(34)에 포함된 제2 도전형 도펀트와 동일한 제2 도전형을 가지되 제2 도전형 영역(34)에 포함된 제2 도전형 도펀트와 동일 물질일 수도 있고 서로 다른 물질일 수도 있다. 이는 전면 전계 영역(130)이 제2 도전형 영역(34)과 다른 공정에서 제2 도전형 영역(34)과 별개로 형성되었기 때문이다. 일 예로, 전면 전계 영역(130)에 포함된 도펀트는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130)의 도펀트가 다른 물질을 포함할 수도 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 터널링층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성되는 제1 터널링층(201)을 포함할 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다. 그리고 본 실시예에서는 터널링층(20)이 반도체 기판(10)의 측면에 추가적으로 위치(일 예로, 접촉)하는 측면부(203)를 포함할 수 있다. 이는 반도체 기판(10)의 표면(전면, 후면 및 측면)에 터널링층(20)을 형성하기 위한 층을 전체적으로 형성한 후에 반도체 기판(10)의 전면에 위치한 부분을 제거하는 것에 의하여 터널링층(20)을 제조하였기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 측면부(203)가 구비되지 않는 것도 가능하다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 제2 후면 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 터널링층(20)의 두께(T)가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 터널링층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 터널링층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 제1 도전형 도펀트를 포함할 수 있다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 도전형 도펀트는 p형을 가지는 보론(B)일 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 제2 도전형 도펀트를 포함할 수 있다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 제2 도전형 도펀트가 n형을 가지는 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
여기서, 본 실시예에서는 제1 도전형 영역(32) 및 제2 도전형 영역(34) 중 어느 하나가 반도체 기판(10)의 측면에 추가적으로 위치(일 예로, 접촉)할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다.
일 예로, 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 중 적어도 하나가 반도체 기판(10)의 측면에 추가적으로 위치(일 예로, 접촉)하여 측면부(303)를 구성할 수 있다. 이는 반도체 기판(10)의 표면(전면, 후면 및 측면)에 반도체층을 형성하기 위한 층을 전체적으로 형성한 후에 반도체 기판(10)의 전면에 위치한 부분을 제거하여, 반도체 기판(10)의 측면에 제1 도전형 영역(32)이 잔류하였기 때문이다. 도면에서는 배리어 영역(36)이 측면부(303)를 구성하여 불필요한 션트 등을 방지하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 또는 제2 도전형 영역(32, 34)이 측면부(303)를 구성할 수도 있고, 측면부(303)가 형성되지 않는 것도 가능하다. 그러나 본 발명이 이에 한정되는 것은 아니다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34), 그리고 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
후면 패시베이션막(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 개구부(404)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 후면 패시베이션막(40)이 위치할 수 있다. 후면 패시베이션막(40)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
후면 패시베이션막(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 후면 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 후면 패시베이션막(40)은 실리콘 질화막과 실리콘 탄화막이 차례로 적층된 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 패시베이션막(40)이 다양한 물질을 포함할 수 있음은 물론이다.
일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26, 40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 후면 패시베이션막(40)의 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 후면 패시베이션막(40)의 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 개구부(도 1의 참조부호 402, 404, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 전면 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 전면 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
전면 패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
전면 패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(10) 위에 형성되며 실리콘 산화막일 수 있고, 반사 방지막(26)은 실리콘 질화막 및 실리콘 탄화막이 차례로 적층된 구조를 가질 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 3, 그리고 도 4a 내지 도 4o을 참조하여 상세하게 설명한다. 도 3은 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 흐름도이고, 도 4a 내지 도 4o은 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다. 상술한 설명에서 미리 설명된 내용과 동일 또는 극히 유사한 내용에 대해서는 이하에서 상세한 설명을 생략한다.
도 3을 참조하면, 본 실시예에 따른 태양 전지(100)의 제조 방법은, 터널링층 형성 단계(ST10), 반도체층 형성 단계(ST12), 제1 도핑층 형성 단계(ST14), 마스크층 형성 단계(ST16), 도핑 단계(ST18), 텍스쳐링하는 단계(ST20), 전계 영역 형성 단계(ST22), 반사방지막 형성 단계(ST24), 제거 단계(ST26), 후면 패시베이션막 형성 단계(ST28), 전극 형성 단계(ST30) 등을 포함할 수 있다. 이에 대해서는 도 3과 함께 도 4a 내지 도 4o를 참조하여 설명한다.
먼저, 도 4a에 도시한 바와 같이, 터널링층 형성 단계(ST10)에서는 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10) 위에 터널링층(200)을 형성한다. 좀더 구체적으로, 터널링층 형성 단계(ST10)에서는, 반도체 기판(10)의 후면 위에 위치하는 제1 터널링층(201)과 반도체 기판(10)의 전면 위에 위치하는 제2 터널링층(202)을 동시에 형성한다. 즉, 반도체 기판(10)의 양면에 터널링층(200)을 함께 형성한다.
본 실시예에서는 반도체 기판(10)의 양면에 터널링층(200)을 형성할 수 있는 공정을 이용하여 터널링층을 형성한다.
본 실시예에서 터널링층(200)은 상온보다 높은 온도 및 상압보다 작은 압력에서 원료 기체를 포함하는 기체 분위기에서 형성될 수 있다. 본 실시예에서는 원료 기체가 산소 기체를 포함하여 터널링층(200)이 산화물층으로 구성될 수 있다. 좀더 구체적으로는, 높은 온도에서 터널링층(200)이 산소와 반도체 기판(10)의 반도체 물질(예를 들어, 실리콘)이 반응하여 형성되는 열적 산화물(thermal oxide material)(예를 들어, 열적 실리콘 산화물)층으로 구성될 수 있다. .
이와 같이 본 실시예에서는 원료 기체가 터널링층(200)을 구성하는 모든 원료 물질을 포함하지 않으며, 터널링층(200)을 구성하는 산화물 중에 산소 기체만을 포함하며 다른 원료 물질을 포함하지 않는다. 예를 들어, 터널링층(200)이 실리콘 산화물을 포함할 때, 원료 기체로 산소 기체만을 구비할 뿐 다른 원료 물질인 실리콘을 포함하는 기체를 포함하지 않는다. 이에 따라 산소 기체의 산소가 반도체 기판(10)의 내부로 확산하여 반도체 물질과 반응하는 열적 산화 공정에 의하여 터널링층(200)이 형성된다. 이와 달리, 증착 공정 등에서는 산소를 포함하는 산소 기체와 함께 실리콘을 포함하는 실란(SiH4) 기체를 원료 기체로 함께 공급한다. 그러면, 열 분해에 의하여 산소 기체에서 분리된 산소와 실란 기체에서 분리된 실리콘이 화학적으로 반응하여 실리콘 산화물을 형성하게 된다.
터널링층(200)을 형성할 때 기체 분위기는 원료 기체인 산소 기체 외에도 다양한 기체를 포함할 수 있다. 예를 들어, 기체 분위기가 질소 기체 및 염소 기체를 더 포함할 수 있다. 염소 기체는 열적 산화 공정 중에 불순물 입자들을 흡착하여 형성되는 터널링층(200)의 순도를 향상하는 역할을 한다. 질소 기체는 터널링층(200)의 성장 속도의 조절에 관여하고, 누설 전류 및 도펀트 침투(odpnat penetration)과 관련되는 터널링층(200)의 균일도 조절에 관여한다.
이때, 염소 기체는 터널링층(200)의 성장 속도를 증가시킬 수 있으므로 염소 기체는 산소 기체보다 적은 양으로 포함될 수 있다. 일 예로, 산소 기체 : 염소 기체의 부피비가 1:0.05 내지 1:0.1일 수 있다. 상기 비율이 1:0.05 미만이면 염소 기체에 의하여 순도를 향상하는 효과가 충분하지 않을 수 있다. 상기 비율이 1:0.1을 초과하면 염소 기체가 필요한 양보다 많이 포함되어 오히려 터널링층(200)의 순도가 저하될 수 있고 성장 속도가 증가되어 터널링층(200)의 두께를 증가시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. 질소 기체의 양은 터널링층(200)이 형성되는 챔버(chamber)의 크기를 고려하여 조절될 수 있다. 산소 기체, 염소 기체 및 질소 기체의 총량은 필요한 압력을 가질 수 있도록 조절될 수 있다.
상술한 바와 같이 높은 온도에서 열적 산화 공정에 의하여 터널링층(200)을 형성하게 되면 터널링층(200)의 두께가 쉽게 두꺼워질 수 있기 때문에, 본 실시예에서는 상압보다 낮은 압력에서 터널링층(200)을 형성한다. 그러면, 터널링층(200)의 두께가 빠르게 증가하는 것을 방지하여(터널링층(200)의 성장 속도를 제어하여) 터널링층(200)이 전체적으로 균일하고 얇은 두께를 가질 수 있다.
좀더 구체적으로, 터널링층(200) 형성 시의 온도가 600℃ 이상이고, 압력이 2 Torr 이하일 수 있다. 여기서, 압력이라 함은 원료 기체와 함께 그 외의 다른 기체 등을 모두 포함한 압력으로서 터널링층(200)의 제조 장치 내부의 압력을 의미할 수 있다.
터널링층(200) 형성 시의 온도를 600℃ 이상으로 하여 터널링층(200)의 막 밀도를 향상시키고 계면 트랩 농도(interface trap density, Dit)를 낮추어 터널링층(200)의 패시베이션 특성을 향상할 수 있다. 그리고 터널링층(200) 이후에 형성될 반도체층(30)과 유사한 온도로 터널링층(200)을 형성할 수 있다. 이에 의하여 터널링층(200)과 반도체층(30)을 연속적인 공정에서 형성할 수 있는데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
이때, 압력을 2 Torr 이하로 유지하면, 높은 온도에 의한 열적 산화 공정으로 터널링층(200)을 형성하더라도 낮은 압력에 의하여 터널링층(200)의 성장 속도를 낮게 유지할 수 있다. 이에 의하여 터널링층(200)의 두께를 크게 줄일 수 있다.
좀더 구체적으로, 터널링층(200) 형성 시 온도가 600℃ 내지 800℃이고, 압력이 0.01 Torr 내지 2 Torr일 수 있다. 터널링층(200) 형성 시 온도가 800℃를 초과하면, 압력을 낮추더라도 터널링층(200)의 두께를 제어하기가 어렵고 터널링층(200)의 두께 산포가 커질 수 있다. 터널링층(200)의 두께를 좀더 효과적으로 제어할 수 있도록 터널링층(200) 형성 시의 온도가 600℃ 내지 700℃일 수 있다. 터널링층(200) 형성 시 온도가 0.1 Torr 미만을 유지하는 것은 비용 등이 많이 들고 터널링층(200)의 제조 장치에 부담을 줄 수 있다. 비용 등을 좀더 고려하면 터널링층(200) 형성 시의 압력이 0.5 Torr 내지 2 Torr일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(200) 형성 시의 온도, 압력 등이 변화될 수도 있다.
터널링층(200)을 형성하는 공정은 5분 내지 30분 동안 수행될 수 있다. 터널링층(200)을 형성하는 공정이 5분 미만으로 수행되면, 터널링층(200)을 원하는 두께로 형성하기 어렵거나 터널링층(200)의 두께 균일도가 낮을 수 있다. 터널링층(200)을 형성하는 공정이 30분을 초과하여 수행되면, 터널링층(200)이 원하는 두께보다 큰 두께를 가질 수 있고 공정 시간이 길어질 수 있다. 터널링층(200)이 원하는 두께로 좀더 균일하게 형성되기 위해서 공정 시간이 10분 내지 20분일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 공정 시간은 다양하게 변형될 수 있다.
일 예로, 본 실시예에서는 터널링층(200)의 두께가 5nm 이하(좀더 구체적으로, 2nm 이하)일 수 있다. 이와 같이 터널링층(200)의 두께를 얇게 하면 터널링 확률을 증가시켜 태양 전지(100)의 충밀도를 향상할 수 있다. 일 예로, 터널링층(200)의 두께가 0.5nm 내지 2nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(200)의 두께가 다른 값을 가질 수도 있다.
반면, 기존의 반도체 분야 등에서는 태양 전지의 터널링층처럼 터널링이 이루어질 수 있는 얇은 두께의 산화물층이 필요하지 않았다. 즉, 반도체 분야 등에서는 산화물층은 터널링이 이루어지지 않는 범위 내에서 두께를 조절하였을 뿐, 터널링이 이루어지는 두께로 산화물층을 형성하여야 할 필요가 없었다. 또한, 온도와 함께 압력을 조절하여 터널링층의 두께를 제어할 수 있는 것을 인식하고 있지 못하였다. 이에 따라 종래의 태양 전지에는 기존에 반도체 분야 등에서 사용하던 습식 산화(wet oxidation), 상압의 로(furnace) 내에서 열적 산화 등의 방법을 그대로 사용하여 터널링층을 형성하였다. 이에 따라 터널링이 원활하게 이루어질 수 있을 정도로 터널링층을 얇고 균일하게 형성하는 데 어려움이 있었다.
반면, 상술한 바와 같이 본 실시예에서는 높은 온도에서 수행되는 열적 산화 공정에 의하여 터널링층(200)을 형성하되, 종래와 달리 상압보다 낮은 압력에 의하여 열적 산화의 속도를 조절한다. 이에 의하여 터널링이 원활하게 이루어질 수 있을 정도의 두께로 터널링층(200)을 얇고 균일하게 형성할 수 있다. 이와 같이 온도와 압력을 함께 제어하여야 하므로 압력 조절이 불가능한 종래의 로(furnace)에서 본 실시예의 터널링층(200)을 형성할 수 없고, 온도 및 압력 조절이 모두 가능한 장비 내에서 터널링층(200)을 형성하여야 한다. 이에 따라 본 실시예에서는 터널링층(200)은 증착 장비 등의 내부에서 열적 산화 공정에 의하여 형성될 수 있다. 이때, 낮은 압력을 구현하여야 하므로 터널링층(200)이 저압 화학 기상 증착 장비(low pressure chemical vapor deposition apparatus) 내에서 형성될 수 있다.
이와 같이 터널링층(200)이 저압 화학 기상 증착 장비 내부에서 열적 산화 공정에 의하여 형성되면, 반도체 기판(10)의 양면에 쉽게 제1 및 제2 터널링층(201, 202)을 동시에 형성할 수 있다. 즉, 도 5에 도시한 바와 같이, 저압 화학 기상 증착 장치의 작업대(도 5의 참조부호 52)에 복수 개의 반도체 기판(10)를 서로 이격되도록 설치한 상태에서 열적 산화 공정을 수행하면, 반도체 기판(10)의 양면에 제1 및 제2 터널링층(201, 202)이 형성될 수 있다. 이에 대해서는 추후에 도 5를 참조하여 상세하게 설명한다.
또한, 터널링층(200) 위에 형성되는 반도체층(도 3c의 참조부호 300)이 증착 장비에 의하여 형성되므로 터널링층(200)을 증착 장비에서 형성하게 되면, 터널링층(200)과 반도체층(30)을 동일한 증착 장비(좀더 구체적으로는, 저압 화학 기상 증착 장비) 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 이와 같이 터널링층(200)과 반도체층(300)을 인-시츄 공정에 의하여 형성하게 되면, 제조 공정을 크게 단순화할 수 있어 제조 비용, 제조 시간 등을 크게 절감할 수 있다.
증착 장비 내의 온도는 긴 시간 동안 열을 가하거나 열을 식히는 것에 의하여 조절되며 온도를 안정화하는 데 시간이 많이 소요되는 반면, 기체 분위기 및 압력은 증착 장비 내로 공급되는 기체의 종류, 양 등에 의하여 조절될 수 있다. 따라서, 기체 분위기 및 압력은 온도보다 쉽게 제어될 수 있다.
이를 고려하여 본 실시예에서는 터널링층(200)의 형성 온도와 반도체층(300)의 증착 공정의 온도 차이가 200℃ 이내(즉, 0℃ 내지 200℃)가 되도록 할 수 있다. 좀더 구체적으로는, 터널링층(200)의 형성 온도와 반도체층(300)의 증착 공정의 온도 차이를 100℃ 이내(즉, 00℃ 내지 100℃)가 되도록 할 수 있다. 이는 터널링층(200)을 저압에서 형성하므로 터널링층(200)의 형성 온도를 상대적으로 높일 수 있어서 반도체층(300)의 증착 공정과의 온도 차이를 줄일 수 있기 때문이다. 이와 같이 상대적으로 조절이 힘든 온도를 큰 변화 없이 유지할 수 있어 터널링층(200)과 반도체층(300)을 연속적으로 형성하는 인-시츄 공정의 효율을 좀더 향상할 수 있다. 반면, 반도체층(300)의 증착 공정의 기체 분위기는 터널링층(200)의 형성 시의 기체 분위기와 다르고, 반도체층(300)의 증착 공정의 압력은 터널링층(200)의 형성 시의 압력과 같거나 이와 다를 수 있다. 이에 대해서는 추후에 반도체층(300)의 증착 공정을 설명하면서 좀더 상세하게 설명한다.
도면에서는 터널링층(200)이 반도체 기판(10)의 후면에 위치하는 제1 터널링층(201)과, 반도체 기판(10)의 전면에 위치하는 제2 터널링층(202)과, 반도체 기판(10)의 측면에 위치하는 측면부(203)를 포함한다. 이때, 제1 터널링층(201), 제2 터널링층(202) 및 측면부(203)는 연속적으로 연결되며 하나의 공정에서 함께 형성되는 동일한 층으로 구성될 수 있다. 이와 같이 도면에서는 터널링층(200)이 반도체 기판(10)의 표면 위에 전체적으로 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 터널링층(200)의 측면부(203)의 전체 또는 일부가 구비되지 않는 등 다양한 변형이 가능하다.
이어서, 도 4b에 도시한 바와 같이, 반도체층 형성 단계(ST12)에서는 반도체 기판(10) 위에(좀더 정확하게는, 반도체 기판(10) 위에 형성된 터널링층(200) 위에) 결정질 구조를 가지며 진성을 가지는 반도체층(300)을 형성한다. 좀더 구체적으로, 반도체층 형성 단계(ST12)에서는, 반도체 기판(10)의 후면 위(좀더 구체적으로는, 제1 터널링층(201) 위)에 위치하는 제1 반도체층(301)과 반도체 기판(10)의 전면 위(좀더 구체적으로는, 제2 터널링층(202) 위)에 위치하는 제2 반도체층(302)을 동시에 형성한다. 즉, 반도체 기판(10)의 양면 쪽에 결정질 구조를 가지며 진성을 가지는 반도체층(300)을 함께 형성한다.
본 실시예에서 진성의 반도체층(300)은 저압 화학 기상 증착에 의하여 형성될 수 있다. 이에 따라 앞서 설명한 바와 같이 진성의 반도체층(300)이 터널링층(200)과 인-시츄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(200) 및 반도체층(300)에 인-시츄 공정이 적용되지 않을 수도 있다.
반도체층(300)의 증착 공정에 사용되는 기체는 반도체층(300)을 구성하는 반도체 물질을 포함하는 기체(예를 들어, 실란 기체)를 포함할 수 있다. 본 실시예에서는 진성을 가지도록 반도체층(300)을 증착하므로 기체 분위기가 반도체 물질을 포함하는 기체만으로 구성될 수 있다. 이에 의하여 공급 기체를 단순화할 수 있고, 형성되는 반도체층(300)의 순도를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체층(300)의 증착 공정을 촉진하거나, 반도체층(300)의 특성을 향상하기 위한 별도의 기체 등을 더 사용될 수 있다. 또한, 반도체층(300)의 증착 공정에서 제1 및/제2 도전형 도펀트의 도핑을 함께 하는 경우에는 제1 또는 제2 도전형 도펀트를 포함하는 기체(예를 들어, B2H6, PH3 등)를 더 포함할 수도 있다.
그리고 반도체층(300)의 증착 공정에서는 반도체 물질을 포함하는 기체 외에도 이산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
반도체층(300)의 증착 온도는 터널링층(200)의 형성 시의 온도와 동일하거나 이보다 작을 수 있다. 특히, 반도체층(300)의 증착 온도를 터널링층(200) 형성 시의 온도보다 작게 하면, 광전 변환에 직접적으로 관여하는 반도체층(300)의 특성을 균일하게 할 수 있다. 또는, 반도체층(300)의 증착 온도는 500℃ 내지 700℃일 수 있다. 이는 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층(300)을 증착하기에 적합한 온도로 한정된 것이다. 특히, 본 실시예에서와 같이 반도체층(300)이 도핑되지 않은 경우에는 도핑된 경우보다 상대적으로 반응 속도가 작으므로 반도체층(300)의 증착 온도가 600℃ 내지 700℃일 수 있다. 이에 의하면 터널링층(200)의 형성 시의 온도와의 편차를 더 줄일 수 있다.
앞서 설명한 바와 같이, 터널링층(200)의 형성 온도를 반도체층(300)의 증착 온도와 동일 또는 유사하게 하였으므로, 온도를 조절하기 위한 시간, 온도를 안정화하기 위한 시간 등이 필요하지 않아 공정을 단순화할 수 있다.
그리고 반도체층(300)의 증착 압력은 0.01 Torr 내지 0.5 Torr일 수 있다. 증착 압력을 0.01 Torr 미만으로 유지하는 것은 공정 상 한계가 있을 수 있고 반도체층(300)의 공정 시간이 크게 길어져서 실제 양산에 적용되기 어려울 수 있다. 증착 압력이 0.5 Torr를 초과하면, 반도체층(300)의 균일도가 저하될 수 있다. 또는, 반도체층(300)의 증착 압력은 터널링층(200)의 형성 시 압력과 같거나 이보다 작을 수 있다. 특히, 반도체층(300)의 증착 압력을 터널링층(200) 형성 시의 압력보다 작게 하면, 광전 변환에 직접적으로 관여하는 반도체층(300)의 특성을 균일하게 할 수 있다.
이를 좀더 상세하게 설명한다. 반도체 물질(예를 들어, 실리콘)을 포함하는 기체가 열분해되어 반도체 물질이 터널링층(200) 위에 증착되는 것에 의하여 반도체층(300)이 형성된다. 그런데, 증착 속도를 증가시키기 위하여 온도 및/또는 압력을 증가시키게 되면 반도체층(300) 내부에서 결정성의 산포가 커지게 된다. 반도체층(300)의 결정성은 캐리어의 이동 속도 등에 관여하게 되므로, 반도체층(300)의 결정성의 산포가 커지면 반도체층(300)의 특성이 불균해질 수 있다. 반면, 터널링층(200)은 아주 얇은 두께로 형성되며 결정성이 터널링층(200)의 특성에 큰 영향을 미치지 않는다. 이를 고려하여, 반도체층(300)이 터널링층(200)보다 두꺼운 두께로 형성되어야 함에도 불구하고 반도체층(300)의 증착 온도 및/또는 압력을 터널링층(200)의 형성 시보다 낮게 하여 반도체층(300)의 특성을 향상하는 것이다.
그러나 본 발명이 이에 한정되는 것은 아니며 반도체층(300)의 기체 분위기, 온도, 압력 등은 다양하게 변화될 수 있다.
이와 같이 반도체층(300)은 터널링층(200)의 형성 후에 공급되는 기체의 종류를 변경하고 공급되는 기체의 양을 조절하는 것에 의하여 형성될 수 있다. 예를 들어, 터널링층(200)의 형성이 완료된 후에 터널링층(200)의 형성 시에 사용되었던 기체(예를 들어, 산소 기체, 질소 기체, 염소 기체 등)을 펌핑(pumping) 및 퍼지(purge)에 의하여 제거한 후에, 반도체층(300)을 형성하기 위한 기체(예를 들어, 반도체 물질을 포함하는 기체 등)을 주입하는 것에 의하여 반도체층(300)을 형성할 수 있다.)
이에 따라 터널링층(200) 및 반도체층(300)의 형성 공정을 단순화할 수 있다. 또한, 종래와 같이 터널링층을 형성한 다음 터널링층이 형성된 반도체 기판을 장비 외부로 꺼내게 되면, 터널링층이 불순물에 오염되거나 추가적인 산화에 의하여 터널링층의 두께가 두꺼워지는 문제가 있었다. 본 실시예에서는 터널링층(200)을 형성한 장비 내에서 반도체층(300)을 연속하여 형성하므로 터널링층(200)이 반도체층(300) 형성 전에 외부로 노출되지 않는다. 따라서 터널링층(200)이 반도체층(300) 형성 전에 외부로 노출되어 발생할 수 있는 문제를 방지할 수 있다.
도면에서는 반도체층(300)이 반도체 기판(10)의 후면 쪽에 위치하는 제1 반도체층(301)과, 반도체 기판(10)의 전면 쪽에 위치하는 제2 반도체층(302)과, 반도체 기판(10)의 측면 쪽에 위치하는 측면부(303)를 포함한다. 이때, 제1 반도체층(301), 제2 반도체층(302) 및 측면부(303)는 연속적으로 연결되며 하나의 공정에서 함께 형성되는 동일한 층으로 구성될 수 있다. 이와 같이 도면에서는 반도체층(300)이 반도체 기판(10) 위에 전체적으로 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체층(300)의 측면부(303)의 전체 또는 일부가 구비되지 않는 등 다양한 변형이 가능하다.
앞서 설명한 바와 같이, 터널링층(200) 및/또는 반도체층(300)은 반도체 기판(10)의 양면에 함께 형성될 수 있다. 도 5를 참조하여 이를 좀더 상세하게 설명한다. 도 5는 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법에서 터널링층 형성 단계(ST10) 및 반도체층 형성 단계(ST12)에서 사용되는 증착 장치를 도시한 개략도이다.
도 5에 도시한 바와 같이, 터널링층 형성 단계(ST10) 및 반도체층 형성 단계(ST12)에서는, 증착 장치(좀더 구체적으로는, 화학 기상 증착 장치, 일 예로, 저압 화학 기상 증착 장치)(102) 내에서 복수 개의 반도체 기판(10)이 서로 이격하도록 위치할 수 있다. 이때, 반도체 기판(10)의 양면이 노출되도록 설치될 수 있다. 일 예로, 작업대(52)에 반도체 기판(10)이 바닥면에 수직 또는 교차하도록 고정되며, 반도체 기판(10)이 고정되는 부분의 간격은 반도체 기판(10)의 두께보다 커서 반도체 기판(10) 사이가 서로 이격될 수 있다. 그러면, 반도체 기판(10)의 양면을 노출하여 반도체 기판(10)의 양면에 터널링층(200) 및/또는 반도체층(300)을 형성할 수 있다.
이어서, 도 4c 및 도 4d에 도시한 바와 같이, 제1 도핑층 형성 단계(ST14)에서는 제1 반도체층(301) 위에 제1 도전형 도펀트를 구비하며 제1 개구부(310a)를 가지는 제1 도핑층(310)을 형성한다. 이때, 제1 도핑층(310) 위에 제1 도핑층(310)과 동일한 패턴 또는 제1 개구부(312a)를 구비하는 언도프트층(312)이 함께 위치할 수 있다.
좀더 구체적으로, 도 4c에 도시한 바와 같이, 먼저 제1 반도체층(301) 위에 제1 도핑층(310)을 전체적으로 형성한다. 그리고 제1 도핑층(310) 위에 언도프트층(312)을 전체적으로 형성할 수 있다.
제1 도핑층(310)은 제1 도전형 도펀트를 포함하여 도핑 단계(ST18)에서 확산에 의하여 제1 도전형 도펀트를 제1 반도체층(301)으로 제공하는 역할을 한다. 이러한 언도프트층(312)은 도핑 단계(ST18)에서 제1 도핑층(322)에 포함된 제1 도전형 불순물이 외부 확산(out-diffusion)되는 것을 방지하는 역할을 한다.
제1 도핑층(310)은 제1 도전형 도펀트를 포함하는 다양한 물질로 구성될 수 있다. 그리고 언도프트층(312)은 제1 및 제2 도펀트를 포함하지 않는 다양한 물질로 구성될 수 있다. 일 예로, 제1 도핑층(310)은 보론 실리케이트 유리(boron silicate glass, BSG)를 포함하고, 언도프트층(312)은 언도프트 실리케이트 유리(undoped silicate glass, USG)를 포함할 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며 제1 도핑층(310), 언도프트층(312)의 물질이 그 외의 다양한 물질을 포함할 수 있다. 일 예로, 제1 도핑층(310)이 n형을 가지는 경우에는 제1 도핑층(310)이 인 실리케이트 유리(phosphorus silicate glass, PSG)일 수 있다.
본 실시예에서 제1 도핑층(310)은 제1 반도체층(301) 위에만 형성되고 제2 반도체층(302) 위에는 형성되지 않는다. 그리고 언도프트층(312)은 반도체 기판(10)의 후면 쪽에 위치한 제1 도핑층(310) 위에만 형성되고 반도체 기판(10)의 전면 쪽에는 형성되지 않는다. 이때, 추가적으로 반도체 기판(10)의 측면에도 제1 반도체층(301) 및 언도프트층(312)이 형성될 수 있다. 이는 단면 증착 공정에 의하여 증착을 하는 경우에도 반도체 기판(10)의 측면에 증착이 될 수 있기 때문이다.
앞서 설명한 바와 같이 반도체층(300)은 반도체 기판(10)의 양면 쪽에 함께 형성되고, 제1 도핑층(310) 및 언도프트층(312)은 반도체 기판(10)의 단면(즉, 후면) 쪽에만 형성되므로, 제1 도핑층(310) 및 언도프트층(312)의 제조 공정은 서로 다를 수 있다. 즉, 제1 도핑층(310) 및 언도프트층(312)은 단면 증착이 가능한 제조 공정에 의하여 형성될 수 있다.
일 예로, 제1 도핑층(310) 및/또는 언도프트층(312)은 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)에 의하여 형성될 수 있다. 이에 의하면 제1 도핑층(310) 및/또는 언도프트층(312)은 반도체 기판(10)의 단면에(즉, 후면에만) 형성될 수 있다. 도 6를 참조하여 이를 좀더 상세하게 설명한다. 도 6은 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법에서 제1 도핑층 형성 단계(ST14)에서 사용되는 증착 장치를 도시한 개략도이다.
도 6에 도시한 바와 같이, 제1 도핑층 형성 단계(ST14)에서는, 증착 장치(좀더 구체적으로는, 플라스마 화학 기상 증착 장치)(104) 내에 수행될 수 있다. 플라스마 화학 기상 증착 시에는 플라스마 형성을 위하여 작업대(54)가 반도체 기판(10)이 접지되는 전극으로 이루어지므로 반도체 기판(10)이 작업대(54)에 평행하게 놓여져야 한다. 이때, 반도체 기판(10)가 작업대(54)와 평행하게 위치하고, 반도체 기판(10)의 전면이 작업대(54)를 향하도록 위치할 수 있다. 그러면, 반도체 기판(10)의 전면 쪽에는 제1 도핑층(310) 및/또는 언도프트층(312)이 형성되지 않고 반도체 기판(10)의 후면 쪽에만 제1 도핑층(310) 및/또는 언도프트층(312)이 형성될 수 있다.
이때, 본 실시예에서는 제1 도핑층(310)과 언도프트층(312)은 동일 장비 내에서 연속적인 공정에 의하여 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 상술한 바와 같이 제1 도핑층(310)이 보론 실리케이트 유리로 구성되고 언도프트층(312)이 언도프트 실리케이트 유리로 구성되는 경우에는, 제1 도전형 도펀트를 포함하는 기체를 공급하는 상태에서 증착을 수행하여 제1 도핑층(310)을 형성하다가 제1 도전형 도펀트를 포함하는 기체를 공급하지 않는 것에 의하여 언도프트층(312)을 형성할 수 있다. 이와 같이 기체를 변경하는 것에 의하여 제1 도핑층(310)과 언도프트층(312)을 연속적으로 형성할 수 있어 공정을 단순화할 수 있다.
이어서, 도 4d에 도시한 바와 같이, 제1 도핑층(310) 및 언도프트층(312)을 패터닝하여 적어도 제2 도전형 영역(도 4g의 참조부호, 34)이 형성될 부분에 제1 개구부(310a)(312a)를 형성한다. 제1 도핑층(310) 및 언도프트층(312)을 패터닝하는 방법으로는 제1 도핑층(310) 및 언도프트층(312)을 부분적으로 제거할 수 있는 다양한 방법을 사용할 수 있다. 일 예로, 에칭 페이스트 또는 마스크를 이용한 에칭에 의하여 제1 도핑층(310) 및 언도프트층(312)을 제거할 수 있다. 이때, 반도체 기판(10)의 측면에 위치한 제1 도핑층(310) 및 언도프트층(312)을 제거하여 반도체 기판(10)의 후면 쪽에만 제1 도핑층(310) 및 언도프트층(312)을 형성할 수 있다.
도면 및 설명에서는 제1 도핑층(310) 및 언도프트층(312)을 전체적으로 형성한 이후에 이를 패터닝하여 제1 개구부(310a)(312a)를 구비한 제1 도핑층(310) 및 언도프트층(312)을 형성한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 도핑층(310) 및 언도프트층(312) 형성 시 제1 개구부(310a)(312a)에 해당하는 부분을 형성하지 않아, 제1 개구부(310a)(312a)를 구비하는 제1 도핑층(310) 및 언도프트층(312)을 형성할 수도 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 4e 및 4f에 도시한 바와 같이, 마스크층 형성 단계(ST16)에서는 제1 도핑층(310) 및 언도프트층(312)을 덮으면서 제1 개구부(310a)(312a)의 적어도 일부를 노출하는 마스크층(314)을 형성한다.
먼저, 도 4e에 도시한 바와 같이, 제1 도핑층(310) 및 언도프트층(312)을 덮으면서 반도체 기판(10)의 후면 쪽에 전체적으로 마스크층(314)을 형성한다. 이때, 추가적으로 반도체 기판(10)의 측면에도 제1 반도체층(301) 및 언도프트층(312)이 형성될 수 있다. 이는 단면 증착 공정에 의하여 증착을 하는 경우에도 반도체 기판(10)의 측면에 증착이 될 수 있기 때문이다.
마스크층(314)은 도핑 단계(ST18)에서 마스크층(314)이 형성된 부분으로 제2 도전형 도펀트가 확산되는 것을 방지하는 역할을 한다. 마스크층(314)은 제1 및 제2 도전형 도펀트를 포함하지 않는 언도프트 물질로서, 제2 도전형 도펀트의 확산을 방지할 수 있는 다양한 물질로 구성될 수 있다. 일 예로, 마스크층(314)은 실리콘 탄화막(SiC)으로 구성될 수 있다. 실리콘 탄화막은 도펀트의 확산을 효과적으로 방지할 수 있다. 그리고 레이저에 의하여 원하는 형상을 가지도록 쉽게 가공될 수 있고, 도핑 단계(ST18) 이후에는 식각 용액(일 예로, 산성 용액, 예를 들어, 희석된 불산(HF))에 의하여 쉽게 제거될 수 있다.
본 실시예에서 마스크층(314)은 제1 반도체층(301), 제1 도핑층(310) 및 언도프트층(312) 위에 형성되어, 반도체 기판(10)의 후면 쪽에만 형성되고 반도체 기판(10)의 전면 쪽에는 형성되지 않는다. 이에 따라 마스크층(314)은 단면 증착이 가능한 다양한 방법에 의하여 형성될 수 있다. 이때, 마스크층(314)이 반도체 기판(10)의 측면에도 위치하여 반도체층(300)의 측면부(301)가 도핑되지 않도록 할 수 있다.
일 예로, 마스크층(314)은 플라스마 화학 기상 증착에 의하여 형성될 수 있다. 도 6에 도시한 바와 같이, 플라스마 화학 기상 증착 시에는 반도체 기판(10)의 한 면(즉, 전면)이 작업대(54)에 닿아 증착이 이루어지지 않고 반도체 기판(10)의 다른 면(즉, 후면)(추가적으로, 측면)에만 증착이 이루어져 마스크층(314)이 형성될 수 있다.
이어서, 도 4f에 도시한 바와 같이, 마스크층(314)을 패터닝하여 제2 도전형 영역(도 4g의 참조부호 34)이 형성될 부분에 제2 개구부(314a)를 형성한다. 마스크층(314)을 패터닝하는 방법으로는 마스크층(314)을 부분적으로 제거할 수 있는 다양한 방법을 사용할 수 있다. 일 예로, 레이저(316)를 이용한 레이저 어블레이션(laser ablation)에 의하여 마스크층(314)의 일부를 제거하여 제2 개구부(314a)를 형성할 수 있다. 이와 같이 레이저(316)를 이용하여 마스크층(314)을 패터닝하며 원하는 폭, 간격 등을 가지도록 제2 개구부(314a)를 형성할 수 있다.
도면 및 설명에서는 마스크층(314)을 전체적으로 형성한 이후에 이를 패터닝하여 제2 개구부(314a)를 구비한 마스크층(314)을 형성한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 개구부(314a)에 해당하는 부분에는 마스크층(314)을 형성하지 않아서 원하는 제2 개구부(314a)를 가지는 마스크층(314)을 형성할 수도 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에서는 마스크층(314)은 제1 도핑층(310) 및 언도프트층(312)의 주변에서 제1 도핑층(310) 및 언도프트층(312)에 형성된 제1 개구부(310a)(312a)를 부분적으로 덮는 배리어 부분(B)을 포함할 수 있다. 일 예로, 배리어 부분(B)은 제1 도핑층(310)에 형성된 제1 개구부(310a)(312a)의 가장자리에서 제1 도핑층(310)의 가장자리를 따라 형성될 수 있다. 이에 의하여 마스크층(314)의 제2 개구부(314a)의 면적이 제1 도핑층(310) 및 언도프트층(312)에 형성된 제1 개구부(310a)(312a)의 면적보다 작을 수 있다. 이러한 배리어 부분(B)은 배리어 영역(도 4g의 참조부호 36)을 형성하기 위한 것인데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 개구부(314a)가 제1 개구부(310a)(312a)와 동일한 면적을 가져 제1 개구부(310a)(312a)의 전체를 노출하여 배리어 부분(B)를 구비하지 않을 수도 있다.
이어서, 도 4g에 도시한 바와 같이, 도핑 단계(ST18)에서는 열처리에 의하여 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 형성한다. 좀더 구체적으로는, 도핑 단계(ST18)는 제2 도전형 도펀트를 포함하는 기체 분위기에서 열처리가 이루어질 수 있다. 기체 분위기로는 제2 도전형 도펀트를 포함하는 다양한 기체가 사용될 수 있다. 일 예로, 제2 도전형 도펀트가 인(P)으로 이루어지는 경우에 기체 분위기가 염화포스포릴(POCl3)를 포함할 수 있다.
그러면, 제1 도핑층(310) 내에 위치한 제1 도전형 도펀트가 제1 반도체층(301)에 확산되어 제1 도전형 영역(32)이 형성된다. 그리고 제2 도전형 도펀트가 열 확산에 의하여 반도체 기판(10)의 후면 쪽에서 제2 개구부(314a)를 통하여 제1 반도체층(301)에 확산되어 제2 도전형 영역(34)이 형성된다. 이때, 반도체 기판(10)의 전면 쪽에는 제2 반도체층(302)이 위치하므로, 제2 도전형 도펀트가 제2 반도체층(302)에 확산된다. 여기서, 반도체 기판(10)의 전면 쪽에 위치한 제2 반도체층(302)이 마스크층으로 기능하므로 제2 도전형 도펀트가 반도체 기판(10)의 내부로는 확산되지 않는다. 이에 따라 도핑 단계(ST18)에서, 또는 도핑 단계(ST18) 직후에 반도체 기판(10)의 전면은 제2 도전형 도펀트가 도핑되지 않아 베이스 영역(110)으로 구성된다. 그리고 반도체 기판(10)의 측면에 위치한 측면부(303)는 제1 및 제2 도전형 도펀트가 도핑되지 않는다. 이에 따라 측면부(303)는 진성 반도체로 구성되는 배리어 영역(36)으로 구성될 수 있다.
이와 같이 본 실시예에서는 제1 도전형 도펀트는 제1 도핑층(310)을 이용하여 도핑하여 제1 도전형 영역(32)을 형성하고, 제2 도전형 도펀트를 포함하는 기체를 이용하여 제2 도전형 도펀트를 열 확산하는 것에 의하여 제2 도전형 영역(32, 34)을 형성한다. 이에 의하여 간단한 공정에 의하여 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다.
그리고 배리어 부분(B)에 대응하는 제1 반도체층(301)의 부분에는 제1 도전형 도펀트 및 제2 도전형 도펀트가 확산되지 않으므로, 진성을 가지는 다결정 구조의 반도체로 구성되는 배리어 영역(36)이 위치하게 된다. 이에 의하여 배리어 영역(36)을 구비하는 반도체층(30)을 간단한 공정에 의하여 형성할 수 있다.
일 예로, 제1 도전형 영역(32) 및/또는 제2 도전형 영역(34)은 1021 내지 3X1021/cm3의 도핑 농도를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서는 제2 도전형 도펀트를 열 확산에 의하여 형성하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다.
다른 예로, 도 7에 도시한 바와 같이, 마스크층 형성 단계(ST16)와 도핑 단계(ST18) 사이에 제2 도전형 도펀트를 포함하는 제2 도핑층(318)을 적어도 마스크층(314)에 형성된 제2 개구부(314a)를 채우면서 형성할 수 있다. 일 예로, 제2 도핑층(318)은 제2 개구부(314a)를 채우면서 마스크층(314) 위에 전체적으로 형성될 수 있다. 그리고 제2 도핑층(318)은 플라스마 화학 기상 증착에 의하여 형성된 인 실리케이트 유리(phosphorus silicate)로 구성될 수 있다. 도면에서는 제2 도핑층(318)이 반도체 기판(10)의 후면 쪽에서 단면으로 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 도핑층(318)이 양면 증착 등에 의하여 반도체 기판(10)의 전면 쪽에도 형성될 수도 있으며, 그 외의 다양한 변형이 가능하다. 이 경우에는 도핑 단계(ST18)에서 열처리하면 제2 도핑층(318)에 포함된 제2 도전형 도펀트가 제1 반도체층(301)으로 확산되어 제2 도전형 영역(34)이 형성된다. 그러면, 도핑 단계(ST18)에서는 제2 도전형 도펀트를 포함하는 기체를 사용하지 않아도 된다.
이어서, 도 4h에 도시한 바와 같이, 텍스쳐링 단계(ST20)에서는 제2 도전형 도펀트가 도핑된 제2 반도체층(302)(추가적으로 제2 터널링층(202))을 제거하여 제2 도전형 도펀트가 도핑되지 않은 반도체 기판(10)의 전면을 노출하고 반도체 기판(10)의 전면을 텍스쳐링한다.
제2 반도체층(302)의 제거 및 반도체 기판(10)의 전면의 텍스쳐링으로는 다양한 방법을 사용할 수 있다. 예를 들어, 알칼리 용액(예를 들어, KOH 용액)에 반도체 기판(10)의 전면 부분만을 침지하는 것에 의해 수행될 수 있다. 이러한 공정에 의하면 공정 시간이 짧은 장점이 있다. 또는, 단면 식각인 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)의 전면만을 텍스쳐링 할 수도 있다. 반응성 이온 식각에 의하면 단면만을 쉽게 식각할 수 있으며 균일한 요철을 가지는 텍스쳐링 구조를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 4i에 도시한 바와 같이, 전계 영역 형성 단계(ST22)에서는 반도체 기판(10)의 전면에 도펀트를 도핑하여 전면 전계 영역(130)을 형성한다. 이때, 도펀트는 베이스 영역(110) 및 제2 도전형 영역(34)과 같은 제2 도전형을 가질 수 있다. 여기서, 도펀트는 제2 도전형 영역(34)과 별개의 도핑 공정에 의하여 형성되므로 베이스 영역(110) 및 제2 도전형 영역(34)에 포함되는 제2 도전형 도펀트와 동일한 물질일 수도 있고 다른 물질일 수도 있다.
전면 전계 영역(130)은 베이스 영역(110)보다 높은 도핑 농도를 가지고 제2 도전형 영역(34)보다 낮은 도핑 농도를 가질 수 있다. 이에 의하여 전면 전계 영역(130)으로서의 역할을 효과적으로 수행할 수 있다. 일 예로 전면 전계 영역(130)의 도핑 농도가 1017 내지 1020/cm3일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
전면 전계 영역(130)은 제2 도전형을 가지는 도펀트를 도핑할 수 있는 다양한 방법에 의하여 형성될 수 있다. 일 예로, 본 실시예에서 전면 전계 영역(130)은 이온 주입법에 의하여 형성될 수 있다. 이온 주입법에 의하면 쉽게 단면 도핑이 가능하며, 전면 전계 영역(130)의 도핑 깊이, 도핑 프로파일 등을 쉽게 제어할 수 있어 원하는 특성을 가지는 전면 전계 영역(130)을 형성할 수 있다. 그리고 이온 주입 이후에 도펀트의 활성화를 위한 활성화 열처리를 수행하는데, 이때 전면 전계 영역(130) 위에 산화물층로 구성되는 전면 패시베이션막(24)이 형성될 수 있다. 이에 의하여 패시베이션막(24)이 실리콘 산화물층으로 구성될 경우에 패시베이션막(24)을 형성하는 공정을 별개로 수행하지 않아도 되므로 공정을 단순화할 수 있다.
이와 같이 본 실시예에서는 도핑 단계(ST18)에서는 제2 도전형 도펀트가 반도체 기판(10)의 전면에 도핑되지 않으므로, 전면 전계 영역(130)을 제2 도전형 영역(34)과 별개의 공정으로 형성한다. 이에 의하여 전면 전계 영역(130)을 그 역할을 효과적으로 수행할 수 있는 깊이, 도핑 프로파일 등을 가지도록 형성할 수 있다. 특히, 전면 전계 영역(130)을 이온 주입에 의하여 형성하여 이러한 효과를 효과적으로 구현할 수 있다.
반면, 본 실시예에서와 달리 열처리에 의한 도핑 단계에서 반도체 기판의 전면에 제2 도전형 도펀트가 도핑되는 경우에는 이를 전면 전계 영역으로 이용하게 된다. 그런데, 열처리에 의한 열 확산 등에 의하여 제2 도전형 영역과 동일 단계에서 전면 전계 영역을 형성하는 경우에는 원하는 도핑 프로파일을 가지도록 전면 전계 영역을 형성하는 것이 어렵다. 그리고 제2 도전형 영역과 동일한 도핑 농도를 가지므로 전면 전계 영역의 효과를 극대화하기 어려울 수 있다.
이어서, 도 4j에 도시한 바와 같이, 반사방지막 형성 단계(ST24)에서는 반도체 기판(10)의 전면 위에(좀더 정확하게는, 전면 패시베이션막(24) 위에) 반사 방지막(26)을 형성한다. 즉, 반도체 기판(10)의 전면 위에 반사 방지막(26)을 전체적으로 형성할 수 있다. 반사 방지막(26)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 4k에 도시한 바와 같이, 제거 단계(ST26)에서는 제1 도핑층(310), 언도프트층(312) 및 마스크층(314)을 제거한다. 제1 도핑층(310), 언도프트층(312) 및 마스크층(314)을 제거하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 일 예로, 희석된 불산(HF) 또는 버퍼 산화 에칭(buffered oxide etch, BOE) 용액 등의 식각 용액을 이용할 수 있다. 이러한 식각 용액에 의하면 보론 또는 인 도핑된 실리케이트 유리, 언도프트 실리케이트 유리, 탄화 규소막 등으로 이루어진 제1 도핑층(310), 언도프트층(312) 및 마스크층(314)을 쉽게 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 4l에 도시한 바와 같이, 후면 패시베이션막 형성 단계(ST28)에서는 반도체 기판(10)의 타면 위에(좀더 정확하게는, 도전형 영역(32, 34) 및 반도체층(30) 위에) 후면 패시베이션막(40)을 형성한다. 즉, 반도체 기판(10)의 후면 위에 후면 패시베이션막(40)을 전체적으로 형성할 수 있다. 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 4m 내지 도 4o에 도시한 바와 같이, 전극 형성 단계(ST30)에서는 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
좀더 구체적으로는, 도 4m에 도시한 바와 같이, 일례로, 후면 패시베이션막(40)에 제1 및 제2 개구부(402, 404)를 형성한다. 이때, 제1 및 제2 개구부(402, 404)는 레이저(318)를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 도 4n에 도시한 바와 같이, 제1 및 제2 개구부(402, 404) 내를 채우면서 후면 패시베이션막(40) 위에 전극층(400)을 형성한다. 전극층(400)은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다. 그리고 도 4o에 도시한 바와 같이, 전극층(400)을 패터닝하여 제1 및 제2 전극(42, 44)을 형성한다. 전극층(400)의 패터닝으로는 알려진 다양한 방법이 사용될 수 있다.
다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 후면 패시베이션막(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면 우수한 효과를 가지는 태양 전지(100)를 단순한 공정에 의하여 제조하여 태양 전지(100)의 효율 및 생산성을 함께 향상할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
110: 베이스 영역
130: 전면 전계 영역
20: 터널링층
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 서로 대향하는 반도체 기판의 일면 및 타면 위에 결정질 구조를 가지는 제1 및 제2 반도체층을 형성하는, 반도체층 형성 단계;
    상기 반도체 기판의 상기 일면에 위치하는 상기 제1 반도체층 위에 제1 도전형 도펀트를 구비하며 제1 개구부를 가지는 제1 도핑층을 형성하는, 제1 도핑층 형성 단계;
    상기 제1 도핑층을 덮으며 상기 제1 개구부의 적어도 일부를 노출하는 제2 개구부를 구비하는 마스크층을 형성하는, 마스크층 형성 단계;
    열처리에 의하여 상기 제1 도핑층 내의 상기 제1 도전형 도펀트를 상기 제1 반도체층에 확산시켜 제1 도전형 영역을 형성하고 상기 제2 개구부 내로 상기 제2 도전형 도펀트를 상기 제1 반도체층에 확산시켜 제2 도전형 영역을 형성하는, 도핑 단계;
    상기 제2 반도체층을 제거하여 상기 반도체 기판의 상기 타면을 노출하고 상기 반도체 기판의 상기 타면을 텍스쳐링하는, 텍스쳐링 단계;
    상기 제1 도핑층 및 상기 마스크층을 제거하는, 제거 단계; 및
    상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 형성하는, 전극 형성 단계
    를 포함하는 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 텍스쳐링 단계와 상기 제거 단계 사이에,
    상기 반도체 기판의 상기 타면 내부로 도펀트를 도핑하여 전계 영역을 형성하는 단계
    를 더 포함하는 태양 전지의 제조 방법.
  3. 제2항에 있어서,
    상기 전계 영역의 상기 도펀트가 상기 제2 도전형 도펀트와 동일한 제2 도전형을 가지고,
    상기 전계 영역의 상기 도펀트와 상기 제2 도전형 도펀트가 서로 동일한 물질로 구성되거나 서로 다른 물질로 구성되는 태양 전지의 제조 방법.
  4. 제2항에 있어서,
    상기 전계 영역을 형성하는 단계에서는 상기 도펀트를 이온 주입하여 상기 전계 영역을 형성하는 태양 전지의 제조 방법.
  5. 제2항에 있어서,
    상기 전계 영역의 도핑 농도가 상기 제2 도전형 영역의 도핑 농도보다 낮은 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 텍스쳐링 단계는 상기 반도체 기판의 상기 타면 쪽에서만 이루어져 상기 반도체 기판이 단면 식각되는 태양 전지의 제조 방법.
  7. 제1항에 있어서,
    상기 도핑 단계에서는, 상기 제2 도전형 도펀트를 포함하는 기체 분위기에서 열처리되어 상기 제2 도전형 도펀트가 열 확산에 의하여 상기 반도체 기판의 상기 일면 쪽에서 상기 제2 개구부를 통하여 상기 제1 반도체층에 확산되는 태양 전지의 제조 방법.
  8. 제7항에 있어서,
    상기 도핑 단계에서는, 상기 반도체 기판의 상기 타면 쪽에서 상기 제2 도전형 도펀트가 상기 제2 반도체층에 확산되는 태양 전지의 제조 방법.
  9. 제8항에 있어서,
    상기 텍스쳐링 단계에서는, 상기 제2 도전형 도펀트가 도핑된 상기 제2 반도체층이 제거되어 상기 제2 도전형 도펀트가 도핑되지 않은 상기 반도체 기판의 상기 타면이 노출되어 텍스쳐링되는 태양 전지의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 도핑층이 보론 실리케이트 유리(boron silicate glass, BSG)를 포함하고,
    상기 기체 분위기가 염화포스포릴(POCl3)를 포함하는 태양 전지의 제조 방법.
  11. 제1항에 있어서,
    상기 마스크층 형성 단계와 상기 도핑 단계 사이에, 적어도 상기 마스크층에 형성된 상기 제2 개구부를 채우며 상기 제2 도전형 도펀트를 구비하는 제2 도핑층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  12. 제1항에 있어서,
    상기 반도체층 형성 단계의 제조 공정과 상기 제1 도핑층 형성 단계의 제조 공정이 서로 다른 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 및 제2 반도체층이 저압 화학 기상 증착(low pressure chemical vapor deposition)에 의하여 상기 반도체 기판의 상기 일면 및 상기 타면에 동시에 형성되고,
    상기 제1 도핑층이 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition)에 의하여 상기 반도체 기판의 상기 일면 쪽에 형성되는 태양 전지의 제조 방법.
  14. 제1항에 있어서,
    상기 마스크층은 상기 제1 도핑층 주변에서 상기 제1 개구부를 부분적으로 덮는 배리어 부분을 더 포함하고,
    상기 도전형 영역을 형성하는 단계 이후에, 상기 배리어 부분에 대응하는 부분에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 진성 반도체가 잔류하여 배리어 영역을 구성하는 태양 전지의 제조 방법.
  15. 제1항에 있어서,
    상기 제1 도핑층을 형성하는 단계는,
    상기 제1 반도체층 위에 상기 제1 도핑층을 전체적으로 형성하는 단계;
    상기 제1 도핑층 위에 언도프트층을 전체적으로 형성하는 단계; 및
    상기 제1 도핑층 및 상기 언도프트층을 패터닝하여 개구부를 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  16. 제1항에 있어서,
    상기 반도체층을 형성하는 단계 이전에,
    상기 반도체 기판 위에 터널링층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  17. 제16항에 있어서,
    상기 터널링층을 형성하는 단계에서는 상기 반도체 기판의 상기 일면 위에 위치하는 제1 터널링층과 상기 반도체 기판의 상기 타면 위에 위치하는 제2 터널링층을 동시에 형성하는 태양 전지의 제조 방법.
  18. 제16항에 있어서,
    상기 터널링층을 형성하는 단계와 상기 반도체층을 형성하는 단계가 인-시츄(in-situ) 공정에 의하여 연속적으로 수행되는 태양 전지의 제조 방법.
  19. 제1항에 있어서,
    상기 텍스쳐링 단계에서 상기 반도체 기판의 상기 타면 위에 제1 패시베이션막이 형성되고,
    상기 텍스쳐링 단계와 상기 제거 단계 사이에 상기 제1 패시베이션막 위에 반사 방지막을 형성하는 단계를 더 포함하고,
    상기 제거 단계와 상기 전극 형성 단계 사이에 상기 반도체 기판의 상기 일면 위에서 상기 제1 및 제2 도전형 영역 위에 제2 패시베이션막을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  20. 제1항에 있어서,
    상기 마스크층이 실리콘 탄화막을 포함하는 태양 전지의 제조 방법.
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