KR102024084B1 - 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 형성되는 제1 및 제2 도전형 반도체층; 및 상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극을 포함하고, 상기 터널링층이 금속 실리케이트(metal silicate) 또는 질화된 금속 실리케이트를 포함한다.
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 후면 전극 구조를 가지는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다. 또한, 다양한 층 및 전극을 가지는 태양 전지의 제조 공정을 단순화하는 것도 요구된다.
본 발명은 우수한 특성 및 높은 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 형성되는 제1 및 제2 도전형 반도체층; 및 상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극을 포함하고, 상기 터널링층이 금속 실리케이트(metal silicate) 또는 질화된 금속 실리케이트를 포함한다.
본 발명의 다른 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 형성되는 제1 및 제2 도전형 반도체층; 상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극; 및 상기 반도체 기판의 다른 일면 위에 형성되는 패시베이션막을 포함하고, 상기 패시베이션막의 고정 전하가 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 이다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 금속 산화물층을 형성하는 단계; 상기 금속 산화물을 열처리하여 금속 실리케이트를 포함하는 터널링층을 형성하는 단계; 상기 터널링층 위에 제1 및 제2 도전형 반도체층을 형성하는 단계; 및 상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극을 형성하는 단계를 포함한다.
본 실시예에 따르면, 터널링층이 금속 실리케이트 또는 질화된 금속 실리케이트를 포함하여 터널링층을 증착(특히, 원자층 증착)과 같은 저온 공정으로 형성할 수 있다. 이에 의하여 공정 온도를 낮추어 제조 비용을 절감하고 반도체 기판 및 터널링층의 손상을 최소화할 수 있다. 또한, 터널링층의 두께를 0.5nm 내지 5nm(일례로, 0.5nm 내지 2nm) 정도의 얇은 두께로 형성할 수 있어 터널링 효과를 최대화할 수 있다. 이에 의하여 태양 전지의 특성 및 생산성을 함께 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 후면 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 후면 평면도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 후면 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 후면 평면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다. 참고로, 도 1은 도 2의 I-I 선을 따라서 본 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(일례로, 후면) 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 형성되는 제1 도전형 반도체층(32) 및 제2 도전형 반도체층(34)을 포함한다. 그리고 제1 및 제2 도전형 반도체층(32, 34)에 연결되어 캐리어를 수집하는 제1 및 제2 전극(42, 44)을 포함할 수 있다. 그리고 반도체 기판(10)의 다른 일면(일례로, 전면) 위에 형성되는 패시베이션막(60), 반사 방지막(50)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은, 제1 도전형 불순물을 낮은 도핑 농도로 포함하는 베이스 영역(110)으로 이루어질 수 있다. 즉, 반도체 기판(10)에는 별도의 도핑 영역이 없이 베이스 영역(110)으로 구성되어 도핑 영역의 형성에 따른 제조 공정 증가, 결함 증가, 손상 발생 등의 문제를 방지할 수 있다.
이때, 반도체 기판(10)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
일 예로, 반도체 기판(10)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 반도체 기판(10)과 터널링층(20)에 의하여 터널 정션을 이루는 제2 도전형 반도체층(34)이 p형을 가질 수 있다. 그러면 반도체 기판(10)과의 정션에 의하여 광전 변환을 일으키는 에미터의 역할을 수행하는 제2 도전형 반도체층(34)을 넓게 형성할 수 있고, 이에 의하여 전자보다 이동 속도가 느린 정공을 효과적으로 수집할 수 있다. 이러한 터널 정션에 광이 조사되면 광전 효과에 의해 생성된 전자가 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(10)의 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 p형을 가지고 제2 도전형 반도체층(34)이 n형을 가지는 것도 가능하다.
반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 제2 도전형 반도체층(34)에 의하여 형성된 터널 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에서 터널링층(20)에 의하여 터널 정션이 형성된 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
반도체 기판(10)의 전면(즉 반도체 기판(10) 위)에는 패시베이션막(60) 및 반사 방지막(50)이 차례로 형성될 수 있다. 패시베이션막(60) 및 반사 방지막(50)은 전면에 전체적으로 형성될 수 있다. 이에 따라 각 층의 효과를 최대화할 수 있으며, 별도의 패터닝이 요구되지 않아 제조 공정을 단순화할 수 있다.
패시베이션막(60)은 기본적으로 반도체 기판(10)의 표면 또는 벌크 내에 존재하는 결함을 부동화시키는 역할을 한다. 그리고 본 실시예에서 패시베이션막(60)은 고정 전하(fixed charge)를 가져서 패시베이션막(60)에 인접한 반도체 기판(10)(좀더 명확하게는, 베이스 영역(110))의 영역에 일정한 전계 효과를 발생시킨다. 우수한 전계 효과를 위하여 패시베이션막(60)은 베이스 영역(110)에 접촉 형성될 수 있다.
이때, 패시베이션막(60)은 고정 전하로 양전하 또는 음전하를 가질 수 있다. 양전하를 가지는 패시베이션막(60)으로는 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2) 등을 사용할 수 있다. 음전하를 가지는 패시베이션막(60)으로는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4) 등을 사용할 수 있다.
그러면, 패시베이션막(60)의 고정 전하에 의하여 베이스 영역(110)의 전하(전자 또는 정공)이 패시베이션막(60) 쪽으로 이동하는 것을 방지할 수 있다. 이에 따라 패시베이션막(60)에 의하여 일종의 전면 전계(front field surface, FSF) 구조가 형성되어, 전하가 반도체 기판(10)의 전면에서 재결합되는 것을 방지할 수 있다. 이에 따라 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 본 실시예에서는 패시베이션막(60)이 고정 전하를 구비하여 전면 전계 구조를 형성하므로, 전면 전계 구조를 위한 별도의 도핑 영역 및 전면 전계층을 형성하지 않아도 된다.
여기서, 패시베이션막(60)의 고정 전하의 양은, 일례로, 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 일 수 있다. 이러한 고정 전하의 양은 도핑 영역을 구비하지 않는 반도체 기판(10)(또는 베이스 영역(110))에 전계 효과를 발생시킬 수 있는 양이다. 일례로, 고정 전하의 밀도는 5 X 1011 개/cm2 내지 5 X 1013 개/cm2일 수 있다. 전계 효과를 좀더 고려하면, 고정 전하의 양이 1 X 1012 개/cm2 내지 1 X 1013 개/cm2일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 고정 전하의 양이 변화될 수 있음은 물론이다.
이때, 도핑 영역이 형성되지 않은 베이스 영역(110)의 비저항이 0.5 ohmㆍcm 내지 20 ohmㆍcm(일례로, 1 ohmㆍcm 내지 15 ohmㆍcm)일 수 있다. 이에 따라 전계 효과 형성층(52)에 인접한 부분에서 반도체 기판(10)의 비저항이 0.5 ohmㆍcm 내지 20 ohmㆍcm(일례로, 1 ohmㆍcm 내지 15 ohmㆍcm)일 수 있다. 그러나 이러한 비저항은 인(P)을 불순물로 사용하는 n형 베이스 영역(110)을 포함하는 반도체 기판(10)의 경우를 예시로 한 것인바, 도전형, 불순물의 종류 등에 따라 달라질 수 있다.
패시베이션막(60)의 두께는 5nm 내지 30nm일 수 있다. 이러한 두께를 가지는 것에 의하여 고정 전하에 의한 전계 효과를 충분하게 달성하면서도 제조 비용 등은 절감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(60)이 다른 두께를 가질 수도 있다.
패시베이션막(60) 위에 형성되는 반사 방지막(50)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 터널 정션까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
일례로, 반사 방지막(50)은, 일례로, 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(50)이 다른 물질을 포함할 수도 있다. 이때, 반사 방지막(50)은 고정 전하를 가지지 않거나 고정 전하를 패시베이션막(60)보다 낮은 수준으로 가지게 된다.
본 실시예에서 반도체 기판(10)의 후면에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 평헝될 수 있다.
본 실시예에서 터널링층(20)은 금속 실리케이트(metal silicate) 또는 질화된 금속 실리케이트(nitride metal silicate)를 포함할 수 있다. 이와 같이 터널링층(20)에 금속이 포함되면 터널링층(20)을 형성하는 공정을 낮은 온도에서 수행할 수 있어, 고온의 로(furnace) 공정 대신 증착 공정에 의하여 터널링층(20)을 형성할 수 있다. 이때, 증착 공정 중에서 원자층 증착(atomic layer deposition, ALD)를 사용하면 터널링층(20)의 두께를 쉽게 제어할 수 있어 아주 얇은 두께의 터널링층(20)을 형성할 수 있다.
일례로, 터널링층(20)의 금속 실리케이트 또는 질화된 금속 실리케이트는 다음의 화학식 1로 표시된다.
[화학식 1]
MxSi1 - xO2Ny
여기서, M은 금속이고, x는 0.03 내지 0.3이고, y는 0 내지 0.3이다.
터널링층(20)의 금속 실리케이트에 포함될 수 있는 금속(M)은 증착 공정에 산소 등과 결합하여 쉽게 성막될 수 있는 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 란타넘(La) 등의 금속일 수 있다. 특히, 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 그리고 티타늄(Ti)은 산소와 결합하여 원자층 증착에 의하여 쉽게 형성될 수 있는 금속이다. 이에 따라 터널링층(20)을 증착(특히, 원자층 증착)에 의하여 쉽게 형성할 수 있어 터널링층(20)의 두께를 크게 줄일 수 있다.
상기 x가 0.03 미만이면 금속에 의한 효과가 충분하게 발휘되기 어려울 수 있다. 그리고 상기 x가 0.3을 초과하면 제조가 어렵고, 금속이 많아져서 쉽게 결정화되어 열적 안정성을 저하시킬 수 있고, 이에 의하여 터널링층(20)에 의한 패시베이션 특성이 저하될 수 있다.
그리고 y가 0.3을 초과하면 터널링층(20) 내의 질소 함량이 과다하여 터널링층(20)의 특성이 저하될 수 있다. y가 0이 되면 터널링층(20)은 금속 실리케이트를 포함하게 되고, y가 0보다 큰 값을 가지면 터널링층(20)은 질화된 금속 실리케이트를 가지게 된다. 터널링층(20)이 질화된 금속 실리케이트를 포함하는 경우에는 y가 0.01 내지 0.3일 수 있다. 이때, y가 0.1 미만이면 질화 처리에 의한 효과가 충분하지 않을 수 있다. 이와 같이 질화된 금속 실리케이스를 가지는 터널링층(20)은 금속 실리케이트 층을 다음 이 금속 실리케이트 층을 질화 처리하여 형성할 수 있다.
질화 처리에 의하여 터널링층(20)이 질화된 금속 실리케이트를 구비하게 되면, 제1 및 제2 도전형 반도체층(32, 34)을 형성하기 위한 도핑 시에 터널링층(20)이 불필요하게 도핑되는 것을 방지할 수 있다. 이때, 질화 처리는 반도체 기판(10)에 터널링층(20)을 형성한 상태에서 이루어지므로, 반도체 기판(10)에 인접한 제1 면보다 그 반대면인 제2 면(즉, 제1 및 제2 도전형 반도체층(32, 34)에 인접한 면)이 질소에 좀더 많이 노출되게 된다. 이에 따라서 제1 면보다 제2 면이 더 높은 질소 함량을 가질 수 있고, 좀더 구체적으로는, 터널링층(20)의 제1 면으로부터 제2 면으로 향하면서 질소 함량이 점진적으로 증가할 수 있다.
일 실시예에서는, 상술한 금속 실리케이트 또는 질화된 금속 실리케이트를 포함하는 터널링층(20)에서 실리콘이 반도체 기판(10) 또는 반도체 기판(10) 위에 형성된 실리콘 산화물층으로 확산된 것일 수 있다. 이 경우에는, 실리콘의 함량은 반도체 기판(10)에 인접한 제1 면보다 그 반대면인 제2 면에서 더 작은 함량을 가지고, 좀더 구체적으로는, 제1 면으로부터 제2 면을 향하면서 점진적으로 줄어들 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 0.5nm 내지 5nm일 수 있다. 이와 같이 터널링층(20)의 두께를 5nm 이하로 형성하여 터널링이 좀더 원활하게 일어나도록 할 수 있다. 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 이때, 터널링층(20)의 두께를 0.5nm 내지 2nm로 형성하면 터널링 효과를 좀더 향상할 수 있다. 이와 같이 터널링층(20)이 얇은 두께를 가질 수 있는 것은 터널링층(20)이 금속을 포함하여 상대적으로 낮은 온도에서 증착(특히, 원자층 증착)에 의하여 형성될 수 있다.
그리고 터널링층(20) 위에는, 제1 도전형 반도체층(32) 및 제2 도전형 반도체층(34)이 형성된다.
제1 도전형 반도체층(32)은 반도체 기판(10)과 동일한 제1 도전형 불순물을 포함하는 비정질, 다결정, 또는 미세 결정 반도체(일례로, 실리콘)을 포함할 수 있다. 제1 도전형 불순물은 반도체 기판(10)과 동일한 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 이러한 제1 도전형 반도체층(32)은 후면 전계(back surface field) 구조를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다. 또한, 제1 전극(42)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수 있다.
제2 도전형 반도체층(34)은 반도체 기판(10)과 반대되는 제2 도전형 불순물을 포함하는 비정질, 다결정, 또는 미세 결정 반도체(일례로, 실리콘)을 포함할 수 있다. 이때, 제2 도전형 불순물은 반도체 기판(10)과 반대되는 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 이러한 제2 도전형 반도체층(34)은 반도체 기판(10)과 터널링층(20)에 의하여 터널 정션을 형성하여 광전 변환에 실질적으로 기여한다.
제1 및 제2 도전형 반도체층(32, 34)은 서로 균일한 두께를 가지면서 서로 동일한 평면 상에 위치한다. 이에 따라 평면으로 볼 때 제1 및 제2 도전형 반도체층(32, 34)이 서로 중첩되는 부분 없이 형성된다. 제1 및 제2 도전형 반도체층(32, 34)의 적층 구조 사이에서 이들을 절연하기 위한 별도의 절연층 등이 위치하지 않아도 된다. 이는 제1 및 제2 도전형 반도체층(32, 34)이 하나의 반도체층(30)에 서로 다른 제1 및 제2 도전형 불순물을 도핑하는 것에 의하여 형성되었기 때문이다. 이에 의하여 태양 전지(100)의 구조 및 제조 방법을 단순화할 수 있고, 불필요한 절연층을 제거하여 태양 전지(100)의 두께를 줄일 수 있다.
여기서, 반도체 기판(10)과 동일한 도전형을 가지는 제1 도전형 반도체층(32)의 면적보다 반도체 기판(10)과 다른 도전형을 가지는 제2 도전형 반도체층(34)의 면적을 넓게 형성할 수 있다. 이에 의하여 반도체 기판(10)과 제2 도전형 반도체층(34)의 사이에서 터널링층(20)을 통하여 형성되는 터널 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 n형의 도전형을 가지고 제2 도전형 반도체층(34)이 p형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 및 제2 도전형 반도체층(32, 34)의 평면 구조는 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
도면에서는 제1 및 제2 도전형 반도체층(32, 34)이 서로 인접하여 위치한 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 및 제2 도전형 반도체층(32, 34)이 서로 이격되어 형성될 수 있고, 서로 이격된 제1 및 제2 도전형 반도체층(32, 34)의 사이에 부분적으로 또는 전체적으로 진성 반도체 물질, 절연 물질 등이 채워질 수도 있다. 그 외에도 다양한 변형이 가능함은 물론이다.
제1 및 제2 도전형 반도체층(32, 34) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 및 제2 도전형 반도체층(32, 34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 반도체층(32)의 경우에는 제2 전극(44), 제2 도전형 반도체층(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 및 제2 도전형 반도체층(32, 34)을 패시베이션하는 효과를 가질 수도 있다.
이러한 절연층(40)은 터널링층(20)보다 두꺼운 두께로 형성될 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 절연층(40)을 별도로 구비하지 않는 것도 가능하다.
절연층(40)에는 제1 도전형 반도체층(32)을 노출하는 제1 개구부(402)와, 제2 도전형 반도체층(34)을 노출하는 제2 개구부(404)를 구비한다.
제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 반도체층(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 반도체층(34)에 연결된다. 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 및 제2 도전형 반도체층(32, 34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다. 본 실시예에서는 제1 및 제2 전극(42, 44)이 후면에 위치하여 광이 입사하는 반도체 기판(10)의 전면에 광을 차단하는 영역이 형성되지 않으므로, 쉐이딩 손실(shading loss)을 최소화할 수 있다.
상술한 태양 전지(100)의 제1 및 제2 도전형 반도체층(32, 34)과 제1 및 제2 전극(42, 44)의 구조의 일 예를 도 2를 참조하여 상세하게 설명한다. 이러한 구조는 일 예로서 제시한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 후면 평면도이다. 좀더 간략한 도시를 위하여 도 2에서는 절연층(도 1의 참조부호 40, 이하 동일)의 도시를 생략한다.
도 2를 참조하면, 본 실시예에 따른 태양 전지(100)에서는 제1 도전형 반도체층(32)이 제1 도전형 반도체층(34)보다 좁은 면적을 가지도록 형성된다. 이에 의하여 반도체 기판(10)과 제1 도전형 반도체층(34)의 사이에서 터널링층(20)을 통하여 형성되는 터널 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 n형의 도전형을 가지고 제1 도전형 반도체층(34)이 p형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
제1 도전형 반도체층(32)은, 반도체 기판(10)의 제1 가장자리(도면의 상부 가장자리)를 따라 형성되는 제1 줄기부(32a)와, 이 줄기부(32a)로부터 제1 가장자리와 반대되는 제2 가장자리(도면의 하부 가장자리)를 향해 연장되는 복수의 제1 가지부(32b)를 포함할 수 있다. 제1 도전형 반도체층(34)은 반도체 기판(31)의 제2 가장자리를 따라 형성되는 제2 줄기부(34a)와, 이 제2 줄기부(34a)로부터 제1 가장자리를 향해 제1 가지부(32b) 사이로 연장되는 복수의 제2 가지부(34b)를 포함할 수 있다. 제1 도전형 반도체층(32)의 제1 가지부(32b)와 제1 도전형 반도체층(34)의 제2 가지부(34b)는 서로 교번하여 위치할 수 있다. 그리고 터널링층(20)은 제1 도전형 반도체층(34)과 동일 또는 극히 유사한 형상을 가져 제2 줄기부(34a)와 제2 가지부(34b)에 대응하는 부분을 가지면서 형성될 수 있다.
이때, 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)의 면적은 제1 및 제2 줄기부(32a, 34a) 및/또는 제1 및 제2 가지부(32b, 34b)의 폭을 다르게 하여 조절될 수 있다. 즉, 제1 줄기부(32a)의 폭을 제2 줄기부(34a)의 폭보다 작게 하거나, 및/또는 제1 가지부(32b)의 폭을 제2 가지부(34b)의 폭보다 작게 할 수 있다.
제1 전극(42)은 제1 도전형 반도체층(32) 제1 줄기부(32a)에 대응하여 형성되는 줄기부(42a)와, 제1 도전형 반도체층(32)의 제1 가지부(32b)에 대응하여 형성되는 가지부(42b)를 구비할 수 있다. 유사하게, 제2 전극(44)은 제2 도전형 반도체층(34)의 제2 줄기부(34a)에 대응하여 형성되는 줄기부(44a)와, 제2 도전형 반도체층(34)의 제2 가지부(34b)에 대응하여 형성되는 가지부(44b)를 구비할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42) 및 제2 전극(44)이 다양한 평면 형상을 가질 수 있음은 물론이다.
제1 도전형 반도체층(34)이 형성되지 않은 제1 도전형 반도체층(32) 상에 제1 전극(42)이 전체적으로 접촉하면서 형성되고, 제1 도전형 반도체층(34)이 형성된 부분에서 제2 전극(44)이 전체적으로 접촉하면서 형성된다. 이에 따라 제1 도전형 반도체층(34)의 영역을 충분하게 확보하면서도 제1 도전형 반도체층(32) 및 제1 전극(42)과 제1 도전형 반도체층(34) 및 제2 전극(44)이 서로 이격된 상태로 위치하게 된다. 이에 의하여 제1 도전형 반도체층(32)과 제1 전극(42)의 전기적 연결, 그리고 제1 도전형 반도체층(34)과 제2 전극(44)의 전기적 연결이 안정적으로 이루어질 수 있다. 절연층(40)을 구비하는 것에 의하여 패시베이션 특성, 절연 특성 등을 향상할 수 있다. 그러나 절연층(40)이 반드시 구비되어야 하는 것은 아니다.
상술한 제1 및 제2 도전형 반도체층(32, 34), 그리고 제1 및 제2 전극(42, 44)의 형상은 예시로 제시한 것에 불과하다. 따라서 상술한 제1 및 제2 도전형 반도체층(32, 34)의 줄기부(32a, 34a), 및/또는 제1 및 제2 전극(42, 44)의 줄기부(44a, 44b)를 구비하지 않는 것도 가능하다. 또는, 도 4에 도시한 바와 같은 변형도 가능하다. 이에 대해서는 추후에 다시 설명한다. 그 외에 다양한 변형이 가능하다.
상술한 구조의 태양 전지(100)을 제조하는 방법을 도 3a 내지 도 3f를 참조하여 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다.
이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다. 반도체 기판(10)의 전면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다.
이어서, 도 3b 및 도 3c에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은, 일례로, 로(furnace)를 사용하지 않는 증착(예를 들어, 화학 기상 증착(PECVD), 원자층 증착) 등에 의하여 형성될 수 있다. 특히, 터널링층(20)을 원자층 증착에 의하여 형성하면 터널링층(20)의 두께를 최소화할 수 있다.
좀더 구체적으로, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 실리콘 산화물층(200)과 금속 산화물층(210)을 증착에 의하여 형성한다. 실리콘 산화물층(200)은 실리콘을 포함하는 반도체 기판(10)의 후면 상에서 저온에서 수행되는 증착에 의하여 쉽게 형성될 수 있다. 그리고 금속 산화물을 포함하는 금속 산화물층(210)은 상대적으로 저온에서 수행되는 증착에 의하여 쉽게 형성될 수 있다. 이에 의하여 실리콘 산화물층(200) 및 금속 산화물층(210)은 150℃ 내지 450℃의 온도에서 증착에서 형성될 수 있다. 특히, 증착 공정으로 원자층 증착을 사용하면 금속 산화물층(210)의 두께(즉, 이로부터 형성된 터널링층(20)의 두께)를 최소화할 수 있어 터널링 효과를 향상할 수 있다.
일 예로, 금속 산화물층(210)은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물, 란타넘 산화물 등을 포함할 수 있다. 상술한 산화물들은 증착에 의하여 쉽게 형성될 수 있고, 특히, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 그리고 티타늄 산화물은 원자층 증착에 의하여 쉽게 형성될 수 있다. 증착 또는 원자층 증착에 의하여 상술한 물질을 포함하는 금속 산화물층(210)을 형성하는 공정은 알려진 기술을 이용할 수 있다.
이어서, 도 3c에 도시한 바와 같이, 실리콘 산화물층(200)과 금속 산화물층(도 3b의 참조부호 200, 이하 동일)을 열처리하여 금속 실리케이트를 포함하는 터널링층(20)을 형성한다. 열처리를 수행하게 되면 금속 산화물층(210)의 금속 산화물과 실리콘 산화물층(200)의 실리콘이 반응하면서 금속 실리케이트를 포함하는 터널링층(20)을 형성하게 된다. 이에 의하면 반도체 기판(10) 상에 형성된 실리콘 산화물층(200)과 금속 산화물층(210)이 쉽게 반응하여 금속 실리케이트를 형성할 수 있다.
열처리 온도는 400℃ 내지 600℃(좀더 구체적으로는, 400℃ 내지 500℃)일 수 있다. 이러한 열처리 온도는 금속 산화물층(210)의 금속 산화물과 실리콘 산화물층(200)이 반응하여 금속 실리케이트를 형성하기에 적합한 온도이다. 그러나 본 발명이 이에 한정되는 것은 아니며 열처리 온도가 달라지는 등 변형이 가능하다.
이때, 반도체 기판(10)에 접촉하여 형성된 실리콘 산화물 내에 포함된 실리콘이 확산에 의하여 금속 산화물층(210)과 반응하게 되므로, 터널링층(20)에서 반도체 기판(10)에 인접한 제1 면의 실리콘 함량이 그 반대면인 제2 면의 실리콘 함량보다 높게 된다. 이는 제1 면까지는 실리콘의 이동 거리가 짧은 반면, 제2 면까지 실리콘의 이동 거리는 상대적으로 길기 때문이다. 좀더 구체적으로는, 터널링층(20)의 제1 면으로부터 제2 면으로 향하면서 실리콘의 함량을 점진적으로 작아질 수 있다.
선택적으로, 금속 실리케이트를 포함하는 터널링층(20)을 형성한 다음 질화 처리를 하여 터널링층(20)이 질화된 금속 실리케이트를 포함하도록 할 수도 있다. 그러면 제1 및 제2 도전형 반도체층(32, 34)의 형성 또는 도핑 시 터널링층(20)가 불필요하게 도핑되는 것을 방지할 수 있다.
상술한 설명 및 도면에서는 실리콘 산화물층(200) 및 금속 산화물층(210)을 차례로 형성한 다음 열처리에 의하여 터널링층(20)을 형성하는 것을 일 예로 제시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 실리콘 산화물층(200)을 별도로 형성하지 않고 반도체 기판(10)의 후면 위에 직접 금속 산화물층(210)을 형성한 다음, 열처리를 수행하여 반도체 기판(10)의 실리콘과 금속 산화물층(210)을 반응시켜 금속 실리케이트를 구비하는 터널링층(20)을 형성할 수도 있다. 또는, 증착 시 실리콘을 포함하는 원료 가스와, 금속(M)을 포함하는 원료 가스를 함께 사용하여 금속 실리케이트를 포함하는 터널링층(20)을 반도체 기판(10) 상에 직접 형성하는 것도 가능하다. 이 외에도 다양한 방법에 의하여 금속 실리케이트를 포함하는 터널링층(20)을 형성할 수 있다.
질화 처리는 터널링층(20)이 형성된 반도체 기판(10)을 질소를 포함하는 가스(예를 들어, N2, NO, N2O, NH3 등) 분위기에서 열처리하여 수행될 수 있다. 이때, 열처리 온도는 700℃ 이상(좀더 구체적으로는, 700℃ 내지 900℃) 일 수 있다. 이러한 열처리 온도는 터널링층(20)의 질화 처리가 잘 일어날 수 있는 온도로 결정된 것이나, 본 발명이 이에 한정되는 것은 아니다.
이때, 터널링층(20)이 형성된 반도체 기판(10)을 질화 처리하게 되므로 터널링층(20)에서 반도체 기판(10)에 인접한 제1 면보다 그 반대면인 제2 면이 질소에 좀더 많이 노출되게 된다. 이에 따라 터널링층(20)의 제1 면보다 제2 면이 높은 질소 함량을 가질 수 있고, 좀더 상세하게는, 제1 면으로부터 제2 면으로 향하면서 질소 함량이 점진적으로 증가할 수 있다.
이어서, 도 3d에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 반도체층(32) 및 제2 도전형 반도체층(34)을 형성한다. 제1 및 제2 도전형 반도체층(32, 34)은 불순물을 가지는 상태로 반도체를 증착하여 형성할 수 있다. 또는, 반도체를 증착하여 반도체층을 형성한 후에 불순물을 도핑하여 형성될 수도 있다. 이 외에도 다양한 방법에 의하여 제1 및 제2 도전형 반도체층(32, 34)을 형성할 수 있다.
이어서, 도 3e에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(60) 및 반사 방지막(50)을 형성하고, 반도체 기판(10)의 후면에 절연층(40)을 형성한다.
상술한 바와 같이 패시베이션막(60)은 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 (좀더 구체적으로는, 1 X 1012 개/cm2 내지 1 X 1013 개/cm2)의 고정 전하를 가지도록 형성할 수 있다. 패시베이션막(60)은 원자층 증착, 화학 기상 증착, 유기 금속 화학 증착(MOCVD), 물리 기상 증착(PVD) 등에 의하여 형성될 수 있다. 이러한 공정은 150℃ 내지 400℃의 온도에서 수행되는 저온 공정이므로, 제조 공정을 단순화하고 제조 비용을 절감할 수 있다. 즉, 종래에 전면 전계 효과를 위하여 반도체 기판에 불순물을 도핑하여 도핑 영역을 형성한 경우에는 상대적으로 높은 온도의 열처리가 요구되었던 반면, 본 실시예는 저온 공정에 의하여 반도체 기판(10)의 손상 없이 전면 전계 효과를 지닐 수 있다. 이때, 절연층(20)의 고정 전하의 양 또는 밀도는 증착 공정에서 다양한 공정 조건(성막 공정에서의 조건, 성막 후의 열처리 조건 등)을 변화시키는 것에 의하여 조절할 수 있다.
한편, 절연층(40) 및 반사 방지막(50)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3f에 도시한 바와 같이, 제1 및 제2 도전형 불순물층(32, 34)에 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
절연층(42)에 개구부(402, 404)를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. 또는, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면, 터널링층(20)이 금속 실리케이트 또는 질화된 금속 실리케이트를 포함하여 터널링층(20)을 증착(특히, 원자층 증착)과 같은 저온 공정으로 형성할 수 있다. 이에 의하여 공정 온도를 낮추어 제조 비용을 절감하고 반도체 기판(10) 및 터널링층(20)의 손상을 최소화할 수 있다. 또한, 터널링층(20)의 두께를 0.5nm 내지 5nm(일례로, 0.5nm 내지 2nm) 정도의 얇은 두께로 형성할 수 있어 터널링 효과를 최대화할 수 있다. 이에 의하여 태양 전지(100)의 특성 및 생산성을 함께 향상할 수 있다.
이하, 도 4를 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 실시예에서 설명한 부분과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 후면 평면도이다. 좀더 간략한 도시를 위하여 도 4에서는 절연층(도 1의 참조부호 40, 이하 동일)의 도시를 생략한다.
도 4를 참조하면, 본 실시예에서 제1 도전형 반도체층(32)은, 제1 전극(42)에 연결되며 서로 이격되는 복수의 영역을 포함하고, 복수의 영역이 아일랜드(island) 형상을 가질 수 있다. 그러면, 제1 도전형 반도체층(32)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제1 도전형 반도체층(32)이 위치하도록 할 수 있다. 즉, 제1 도전형 반도체층(32)에 의하여 표면 재결합을 효과적으로 방지하면서도 제2 도전형 반도체층(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 반도체층(32)이 그 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
또한, 도면에서는 제1 도전형 반도체층(32)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 반도체층(32)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
이때, 제1 도전형 반도체층(32)의 폭 또는 직경이 50㎛ 내지 1000㎛일 수 있다. 제1 도전형 반도체층(32)의 폭 또는 직경이 50㎛ 미만인 경우에는 제1 전극(42)과의 전기적 연결이 원활하게 이루어지기 어려울 수 있고, 1000㎛를 초과하는 경우에는 제2 도전형 반도체층(34)의 면적이 줄어들거나 제1 도전형 반도체층(32) 사이의 피치가 커질 수 있다. 제1 전극(42)과의 연결, 면적 비율 등을 좀더 고려하면 제1 도전형 반도체층(32)의 폭 또는 직경이 100㎛ 내지 500㎛일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상황에 따라 구체적인 수치가 달라질 수 있다.
제2 도전형 반도체층(34)은 전체적으로 연결된 일체의 구조를 가지면서 제1 도전형 반도체층(32)에 대응하는 부분에서 형성되지 않는다. 도면에서는 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)이 서로 인접한 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)이 서로 이격되도록 위치하는 것도 가능하다. 그리고 이격된 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34) 사이에 절연 물질, 진성 반도체 물질 등이 일부 또는 전부 채워질 수도 있다.
절연층(40)에는 제1 도전형 반도체층(32)과 제1 전극(42)을 연결하기 위한 제1 개구부(402)와, 제2 도전형 반도체층(34)과 제2 전극(44)을 연결하기 위한 제2 개구부(404)가 형성된다. 이때, 제1 개구부(402)는 제1 도전형 반도체층(32)에 대응하도록 아일랜드 형상을 가지면서 형성될 수 있고, 제2 개구부(404)는 제2 전극(44)의 형상에 따라 전체적으로 제2 전극(44)과 동일 또는 유사한 형상을 가질 수 있다. 이와 같이 제1 및 제2 개구부(402, 404)가 아일랜드 영역의 제1 도전형 반도체층(32) 및 전체적으로 연결된 제2 도전형 반도체층(34)의 형상을 고려하여 서로 다른 형상을 가질 수 있다. 이에 의하여 제1 전극(42)과 아일랜드 형상의 제1 도전형 반도체층(32)의 전기적인 연결이 잘 이루어지도록 하면서 제1 전극(42)과 제2 도전형 반도체층(34) 사이의 절연이 안정적으로 유지될 수 있다. 그리고 제2 전극(44)은 제2 도전형 반도체층(34)과 전체적으로 접촉하도록 하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 개구부(402, 404)의 형상 등은 달라질 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
110: 베이스 영역
20: 터널링층
32: 제1 도전형 반도체층
34: 제2 도전형 반도체층
42: 제1 전극
44: 제2 전극
50: 반사 방지막
60: 패시베이션 막
10: 반도체 기판
110: 베이스 영역
20: 터널링층
32: 제1 도전형 반도체층
34: 제2 도전형 반도체층
42: 제1 전극
44: 제2 전극
50: 반사 방지막
60: 패시베이션 막
Claims (20)
- 반도체 기판;
상기 반도체 기판의 일면 위에 형성되는 터널링층;
상기 터널링층 위에 형성되는 제1 및 제2 도전형 반도체층; 및
상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극
을 포함하고,
상기 터널링층이 질화된 금속 실리케이트를 포함하고,
상기 터널링층에서 상기 반도체 기판에 인접한 제1 면보다 상기 터널링층에서 상기 제1 및 제2 도전형 반도체층에 인접한 제2 면에서 질소 함량이 더 높은 태양 전지. - 제1항에 있어서,
상기 터널링층이 다음의 화학식으로 표시되는 태양 전지.
[화학식]
MxSi1 - xO2 - yNy
(여기서, M은 금속이고, x는 0.03 내지 0.3이고, y는 0 내지 0.3임) - 제2항에 있어서,
상기 M은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 란타넘(La) 중 적어도 하나를 포함하는 태양 전지. - 제2항에 있어서,
y는 0.01 내지 0.3인 태양 전지. - 삭제
- 제1항에 있어서,
상기 제1 면으로부터 상기 제2 면으로 향하면서 질소 함량이 점진적으로 증가하는 태양 전지. - 제1항에 있어서,
상기 터널링층에서 상기 반도체 기판에 인접한 제1 면보다 상기 터널링층에서 상기 제1 및 제2 도전형 반도체층에 인접한 제2 면에서 실리콘 함량이 더 작은 태양 전지. - 제7항에 있어서,
상기 제1 면으로부터 상기 제2 면으로 향하면서 실리콘 함량이 점진적으로 감소하는 태양 전지. - 제1항에 있어서,
상기 터널링층의 두께가 0.5nm 내지 2nm인 태양 전지. - 베이스 영역을 포함하는 반도체 기판;
상기 반도체 기판의 일면 위에 형성되는 터널링층;
상기 터널링층 위에 형성되는 제1 및 제2 도전형 반도체층;
상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극; 및
상기 반도체 기판의 다른 일면 위에 형성되는 패시베이션막
을 포함하고,
상기 패시베이션막의 고정 전하가 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 이며,
상기 터널링층이 질화된 금속 실리케이트를 포함하고,
상기 터널링층에서 상기 반도체 기판에 인접한 제1 면보다 상기 터널링층에서 상기 제1 및 제2 도전형 반도체층에 인접한 제2 면에서 질소 함량이 더 높은 태양 전지. - 제10항에 있어서,
상기 반도체 기판이 베이스 영역으로 이루어지는 태양 전지. - 제10항에 있어서,
상기 패시베이션막에 인접한 상기 반도체 기판의 비저항이 0.5 ohmㆍcm 내지 20 ohmㆍcm인 태양 전지. - 반도체 기판의 일면 위에 금속 산화물층을 형성하는 단계;
상기 금속 산화물을 열처리하여 금속 실리케이트를 포함하는 터널링층을 형성하는 단계;
상기 터널링층 위에 제1 및 제2 도전형 반도체층을 형성하는 단계; 및
상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극을 형성하는 단계
를 포함하고,
상기 터널링층에서 상기 반도체 기판에 인접한 제1 면보다 상기 터널링층에서 상기 제1 및 제2 도전형 반도체층에 인접한 제2 면에서 질소 함량이 더 높은 태양 전지의 제조 방법. - 제13항에 있어서,
상기 금속 산화물층이 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 및 란타넘 산화물 중 적어도 하나를 포함하는 태양 전지의 제조 방법. - 제13항에 있어서,
상기 금속 산화물층을 형성하는 단계에서는 원자층 증착에 의하여 상기 금속 산화물을 형성하는 태양 전지의 제조 방법. - 제13항에 있어서,
상기 터널링층을 형성하는 단계에서 열처리 온도는 400℃ 내지 600℃인 태양 전지의 제조 방법. - 제13항에 있어서,
상기 터널링층을 형성하는 단계와 상기 제1 및 제2 도전형 반도체층을 형성하는 단계 사이에, 상기 터널링층이 질화된 금속 실리케이트를 포함하도록 상기 터널링층을 질화 처리하는 단계를 포함하는 태양 전지의 제조 방법. - 제13항에 있어서,
상기 터널링층의 두께가 0.5nm 내지 2nm인 태양 전지의 제조 방법. - 제13항에 있어서,
상기 금속 산화물층을 형성하는 단계 전에, 상기 반도체 기판의 상기 일면에 실리콘 산화물층을 형성하는 딘계를 더 포함하는 태양 전지의 제조 방법. - 제13항에 있어서,
상기 반도체 기판의 다른 일면에 패시베이션 막을 형성하는 단계를 더 포함하고,
상기 패시베이션막의 고정 전하가 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 인 태양 전지의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |