KR20160063010A - 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 반도체 기판은, 제1 부분과, 상기 반도체 기판의 상기 일면 쪽에 위치하며 상기 제1 부분보다 높은 저항을 가지는 제2 부분을 포함한다.
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다.
본 발명은 태양 전지의 효율 및 특성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 반도체 기판은, 제1 부분과, 상기 반도체 기판의 상기 일면 쪽에 위치하며 상기 제1 부분보다 높은 저항을 가지는 제2 부분을 포함한다.
한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 물질로 구성되는 베이스 영역을 포함하는 반도체 기판의 일면에 상기 반도체 물질과 반응하여 화합물을 형성하는 반응 물질을 제공하여, 상기 베이스 영역으로 구성되는 제1 부분보다 높은 저항을 가지는 제2 부분을 형성하는 단계; 상기 반도체 기판의 상기 일면 위에 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계를 포함한다.
본 실시예에서는 제1 부분보다 높은 저항을 가지는 제2 부분이 반도체 기판의 일부를 구성하여 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이때, 원하지 않는 부분에서의 터널링을 방지하기 위하여 별도의 층을 형성하고 이를 패터닝하는 등의 공정을 수행하지 않아도 된다. 이에 따라 본 실시예에서는 간단한 방법에 의하여 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이에 의하여 불필요한 재결합에 의한 태양 전지의 개방 전압 저하를 방지하여, 태양 전지의 효율을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 부분 단면도이다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 부분 단면도이다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시에에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다. 명확한 설명을 위하여 도 2에서는 절연층(40)의 도시를 생략한다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 후면) 위에 위치하는 제1 및 제2 도전형 영역(32, 34)과, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 포함한다. 그리고 태양 전지(100)는 반도체 기판(10)과 제1 및 제2 도전형 영역(32, 34) 사이에 위치하는 터널링층(20)을 더 구비할 수 있다. 그 외에 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연층(40) 등을 더 포함할 수 있다.
이때, 본 실시예에서 반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역으로 구성되는 제1 부분(110)과, 제1 및 제2 도전형 영역(32, 34)이 위치하는 반도체 기판(10)의 일면(좀더 구체적으로, 후면) 쪽에 위치하며 제1 부분(110)보다 높은 저항을 가지는 제2 부분(120)을 포함할 수 있다. 그리고 반도체 기판(10)은 선택적으로 반도체 기판(10)의 다른 일면(좀더 구체적으로, 전면) 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합(또는 pn 터널 접합)까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 제1 및 제2 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 배리어로서의 역할을 수행할 수 있다.
이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면의 계면 특성을 전체적으로 향상할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 절연층(40), 패시베이션막(24) 및/또는 반사 방지막(26)보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T1)가 1.8nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.2nm)일 수 있다. 터널링층(20)의 두께(T1)가 1.8nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(20)의 두께(T1)가 0.1nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.2nm)일 수 있다. 본 실시예에서는 반도체 기판(10)이 상대적으로 높은 저항을 가지는 제2 부분(120)을 구비하여, 터널링층(20)의 두께를 종래보다 작게 하여도 불필요한 부분에서 터널링이 이루어지는 것을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 서로 동일 평면 상에 위치하는 제1 및 제2 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 본 실시예에서 제1 및 제2 도전형 영역(32, 24)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역인 제1 부분(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역인 제1 부분(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역인 제1 부분(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역인 제1 부분(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역인 제1 부분(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다.
여기서, 베이스 영역인 제1 부분(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역인 제1 부분(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 제1 부분(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조의 일 예는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(404)를 구비한다. 이에 의하여 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 절연층(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 절연층(40)이 위치할 수 있다. 절연층(40)은 터널링층(20)(좀더 정확하게는, 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 전도성 물질(일 예로, 금속 물질)을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 참조하여 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 구조를 상세하게 설명한다.
도 2를 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(도 1의 참조부호 402, 404 참조, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 면적에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물 또는 실리콘 탄화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다.
앞서 언급한 바와 같이 본 실시예에서는 반도체 기판(10)이 제1 부분(110)과 제2 부분(120)을 포함하고, 선택적으로 전면 전계 영역(130)을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
제1 부분(110)은 제1 도전형 영역(32)과 pn 접합(또는 pn 터널 접합)을 형성하는 베이스 영역으로서, 반도체 기판(10)에서 가장 큰 부피를 가지는 부분이다. 즉, 제1 부분(110)은 광전 변환에 직접 관여하는 부분으로서 반도체 기판(10)의 대부분을 차지하는 영역으로서, 제2 부분(120) 및 전면 전계 영역(130) 각각, 그리고 제2 부분(120)과 전면 전계 영역(130)의 부피의 합보다 큰 부피를 가질 수 있다. 이러한 제1 부분(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 부분(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘) 물질로 구성될 수 있다. 특히, 제1 부분(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 베이스 영역인 제1 부분(110)이 단결정 실리콘으로 구성되면, 태양 전지(100)가 단결정 실리콘 태양 전지를 기반으로 하게 된다. 이와 같이 단결정 반도체를 가지는 태양 전지(100)는 결정성이 높아 결함이 적은 베이스 영역인 제1 부분(110) 또는 반도체 기판(10)을 기반으로 하므로 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역인 제1 부분(110)이 n형을 가지면 베이스 영역인 제1 부분(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 위치하는 반도체 기판(10)의 일면(즉, 후면)에 위치하는 제2 부분(120)은, 반도체 기판(10)의 일부로부터 형성되어 제1 부분(110)보다 높은 저항을 가지는 부분이다. 즉, 제2 부분(120)은 원래 제2 도전형 도펀트를 가지는 베이스 영역의 일부에 제1 부분(110)을 구성하는 반도체 물질과 반응하여 화합물을 형성할 수 있는 반응 물질을 제공하여 형성된 부분이다. 일 예로, 반도체 물질 및 반응 물질에 의하여 형성된 화합물은 절연 물질을 구성하여 제2 부분(120)이 절연 특성을 가질 수 있다.
즉, 제2 부분(120)은 제1 부분(110)과 동일하게 제2 도전형 도펀트를 포함하면서 제1 부분(110)과 달리 절연 특성을 가지는 부분이다. 좀더 구체적으로, 제1 부분(110)에서는 제2 도전형 도펀트가 활성화 열처리 등에 의하여 반도체 물질의 격자 위치에 위치하여 제1 부분(110)이 n형 또는 p형을 가질 수 있다. 즉, 제1 부분(110)에서는 반도체 물질(일 예로, 실리콘)과 도펀트의 결합(예를 들어, 제1 부분이 n형인 경우 Si-P 결합, p형인 경우 Si-B 결합)이 존재한다. 반면, 제2 부분(120)에서는 제2 도전형 도펀트가 반도체 물질의 격자 위치에 위치하지 못하고 침입형 자리(interstitial)에 위치하며 반도체 물질은 반응 물질과 결합된 상태이므로 n형 또는 p형과 같은 반도체 특성을 구비하지 않는다. 즉, 반도체 물질(반도체 물질(일 예로, 실리콘)과 도펀트의 결합(예를 들어, 제1 부분이 n형인 경우 Si-P 결합, p형인 경우 Si-B 결합)이 존재하지 않는다. 제2 부분(120)이 제2 도전형 도펀트를 포함한다는 것으로부터 제2 부분(120)이 원래 베이스 영역에 해당하는 영역임을 알 수 있고, 절연 특성을 가지는 것에 의하여 제1 부분(110)과 달리 반응 물질이 제공되어 반도체 물질과 반응 물질이 결합된 부분임을 알 수 있다.
일 예로, 제1 부분(110)은 pn 접합 또는 pn 터널 접합을 형성할 수 있도록 0.100 옴/cm3 또는 15 0.100 옴/cm3의 비저항을 가질 수 있고, 제2 부분(120)은 이 부분을 통한 터널링을 방지할 수 있도록 100 옴/cm3 이상(좀더 구체적으로 1 기가옴/cm3 이상)의 비저항을 가질 수 있다.
예를 들어, 제1 부분(110)은 반도체 물질로 실리콘을 포함하고, 제2 부분(120)은 화합물로 실리콘과 산소의 화합물인 실리콘 산화물을 포함할 수 있다. 이와 같은 제2 부분(120)은 반도체 기판(10)의 해당 영역에 산소를 주입하고 열처리하는 것에 의하여 형성될 수 있는데, 이에 대해서는 추후에 설명한다. 제2 부분(120)은 추후에 수행되는 열처리 등에 의하여 결정질 실리콘 산화물로 구성될 수 있다.
본 실시예에서 제2 부분(120)은 제1 및 제2 도전형 영역(32, 34)이 위치한 반도체 기판(10)의 후면 쪽에 부분적으로 위치할 수 있다. 즉, 반도체 기판(10)의 후면 쪽에는 제1 부분(110)과 제2 부분(120)이 함께 위치할 수 있다. 이때, 반도체 기판(10)의 후면에서 제2 부분(120)의 면적은 제1 부분(110)의 면적보다 작을 수 있다. 이는 제2 부분(120)의 면적을 최소화하여 광전 변환에 직접 관여하는 베이스 영역인 제1 부분(110)의 면적을 충분하게 확보하기 위함이다.
반도체 기판(10)의 후면을 구성하는 제1 부분(110)의 면과 제2 부분(120)의 면은 동일 평면 상에 위치할 수 있다. 특히, 앞서 설명한 바와 같이, 반도체 기판(10)의 후면은 경면 연마된 면일 수 있는바, 제1 부분(110)과 제2 부분(120)이 낮은 표면 거칠기를 가지는 경면 연마된 면에서 서로 단차 없이 연속적으로 형성되는 동일 평면으로 구성될 수 있다. ㄱ
이에 따라 제2 부분(120)은 터널링층(20)의 하부에서(좀더 정확하게는, 터널링층(20)에 접촉하면서 터널링층(20)의 하부에서) 반도체 기판(10)의 후면으로부터 반도체 기판(10)의 다른 일면인 전면을 향해 돌출되는 형상을 가질 수 있다. 즉, 제2 부분(120)의 일면은 반도체 기판(10)의 후면을 구성하고 이에 반대되는 다른 일면은 반도체 기판(10)의 후면으로부터 일정 거리만큼 이격된 면으로 구성되며, 제2 부분(120)의 측면들은 반도체 기판(10)과 수직 또는 경사진 면으로 구성될 수 있다. 이러한 형상으로부터 제2 부분(120)이 반도체 기판(10)의 일부에 반응 물질이 제공되어 형성된 부분임을 알 수 있다.
좀더 구체적으로, 제2 부분(120)은 적어도 배리어 영역(36)과 제1 도전형 영역(32) 사이의 경계 및/또는 배리어 영역(36)과 제2 도전형 영역(34) 사이의 경계에 대응하도록 위치할 수 있다. 도 2를 함께 참조하면, 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(36)이 스트라이프 형상을 가지므로, 이들의 경계에 대응하도록 위치하는 제2 부분(120)이 길게 이어지는 스트라이프 형상을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제2 부분(120)은 상술한 경계에 부분적으로 위치할 수도 있고, 제2 부분(120)의 평면 형상이 다양한 형상을 가질 수 있다.
좀더 구체적으로는, 제2 부분(120)이 적어도 제1 및 제2 도전형 영역(32, 34) 중에서 p형의 도전형을 가지는 영역과 배리어 영역(36) 사이의 경계가 위치한 부분에 대응하도록(즉, 평면으로 볼 때 서로 겹치도록) 위치할 수 있다.
이는 배리어 영역(36)으로 터널링되는 전자 및 정공 중에서, 이동 속도가 높은 전자가 제1 및 제2 도전형 영역(32, 34) 중에서 p형의 도전형을 가지는 영역(본 실시예에서는 제1 도전형 영역(32), 이하 제1 도전형 영역(32))과 배리어 영역(36)의 경계로 이동하여 제1 도전형 영역(32)에서 재결합될 수 있기 때문이다. 본 실시예에서는 제1 도전형 영역(32)과 배리어 영역(36)의 경계에 대응하도록 높은 저항을 가지는(일 예로, 절연 특성을 가지는) 제2 부분(120)을 위치시켜 이 부분으로 전자 및 정공이 터널링되는 것을 방지할 수 있다. 이에 의하여 배리어 영역(36)으로 터널링되는 전자 등이 이동하여 재결합되는 것을 효과적으로 방지할 수 있다. 이에 의하여 재결합에 의한 태양 전지(100)의 개방 전압 저하를 방지하여 태양 전지(100)의 효율을 향상할 수 있다.
이때, 본 실시예에서 제2 부분(120)은 평면으로 볼 때 배리어 영역(36)의 적어도 일부와 제1 도전형 영역(32)의 적어도 일부에 걸쳐서 위치할 수 있다. 그러면 제1 도전형 영역(32)과 배리어 영역(36)의 경계 부근에서 전자 및 정공이 배리어 영역(36)으로 터널링되는 것을 효과적으로 방지할 수 있다.
본 실시예에서 배리어 영역(36)의 폭(W3)에 대한, 배리어 영역(36)에 걸쳐지는(또는 겹쳐지는) 제2 부분(120)의 폭(W4)의 비율(W4/W3)이 0.5 이상(즉, 0.5 내지 1)일 수 있다. 상기 비율(W4/W3)이 0.5 이상일 경우에 배리어 영역(36)의 전자가 제1 도전형 영역(32)으로 이동하여 발생할 수 있는 재결합을 효과적으로 방지할 수 있기 때문이다. 또는, 배리어 영역(36)에 걸쳐지는 제2 부분(120)의 폭(W4)이 10um 이상(일 예로, 20um 이상)일 수 있다. 상기 제2 부분(120)의 폭(W4)이 10um 이상일 때 상술한 효과를 발휘할 수 있고, 20um 이상일 때 상술한 효과를 효과적으로 발휘할 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 비율(W4/W3) 또는 상기 제2 부분(120)의 폭(W4)이 다른 값을 가질 수도 있다.
본 실시예에서 제2 부분(120)은 배리어 영역(36)의 일부 또는 전부와 제1 도전형 영역(32)의 일부에 걸쳐서 위치하고, 제2 도전형 영역(34)에는 걸쳐지지 않을 수 있다. 이에 따라 제2 부분(120)의 면적을 최소화하여 pn 접합 또는 pn 터널 접합을 형성하는 베이스 영역으로 기능하는 제1 부분(110)의 면적을 최대화할 수 있다. 이에 따라 제1 부분(110)이 제1 및 제2 도전형 영역(32, 34)과 충분한 면적을 가지도록 대응할 수 있다.
다른 실시예로, 도 3에 도시한 바와 같이, 제2 부분(120)이 배리어 영역(36) 전체와 제1 및 제2 도전형 영역(32, 34)의 일부에 걸쳐서 형성될 수 있다. 이와 같이 제2 부분(120)의 폭(W5)을 배리어 영역(36)의 폭(W3)보다 크게 하면, 공정 오차 등이 발생하여도 배리어 영역(36)에 대응하는 부분에 전체적으로 제2 부분(120)이 위치하도록 할 수 있다. 이에 의하여 배리어 영역(36)으로의 터널링을 효과적으로 방지할 수 있다.
여기서, 배리어 영역(36)의 폭(W3) : 제2 부분(120)의 폭(W5)의 비율(W3:W5)이 1.8 이하(좀더 구체적으로는, 1:1 내지 1.8, 일 예로, 1:1.1 내지 1:1.8)일 수 있다. 상기 비율(W3:W5)이 1:1.8를 초과하면 제2 부분(120)의 폭(W5)이 지나치게 커져 제1 부분(110)에서 제1 및 제2 도전형 영역(32, 34)으로의 터널링을 방해할 수 있다. 그리고 상기 비율(W3: W5)이 1:1.1 미만이면 공정 오차 등이 발생할 경우에 제2 부분(120)이 배리어 영역(36) 전체에 대응하기 어려울 수 있다. 또는, 배리어 영역(36)의 폭(W3)이 50um 내지 100um이고, 제2 부분(120)의 폭(W5)이 50um 내지 180um일 수 있다. 이러한 범위에서 배리어 영역(36)이 제1 및 제2 도전형 영역(32, 34) 사이의 션트를 효과적으로 방지하면서 제1 및 제2 도전형 영역(32, 34)의 면적을 충분하게 확보할 수 있다. 그리고 이러한 범위에서 제2 부분(120)이 제1 부분(110)의 부피를 지나치게 줄이지 않으면서 원하지 않는 영역에서의 터널링을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상기 비율(W3:W5), 배리어 영역(36)의 폭(W3), 제2 부분(120)의 폭(W5)이 다양한 값을 가질 수 있다.
본 실시예에서 제2 부분(120)의 가상의 중심선과 배리어 영역(36)의 중심선이 서로 일치하여 제2 부분(120)이 배리어 영역(36)에 대하여 대칭적으로 위치할 수 있다. 그러면, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(120)의 부분과 제2 도전형 영역(34) 쪽에 위치한 제2 부분(120)의 부분의 폭이 동일할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 부분(120)이 제1 도전형 영역(32) 쪽으로 치우쳐서 형성되어, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(120)의 부분의 폭이 제2 도전형 영역(34) 쪽에 위치한 제2 부분(120)의 부분의 폭보다 클 수 있다. 이에 의하면 제1 도전형 영역(32)과 배리어 영역(36) 사이에서 발생할 수 있는 재결합을 좀더 효과적으로 방지할 수 있다. 또는, 제2 부분(120)이 제2 도전형 영역(34) 쪽으로 치우쳐서 형성되어, 제1 도전형 영역(32) 쪽에 위치한 제2 부분(120)의 부분의 폭이 제2 도전형 영역(34) 쪽에 위치한 제2 부분(120)의 부분의 폭보다 작을 수 있다. 그 외의 다양한 변형이 가능하다.
다시 도 1을 참조하면, 일 예로, 제2 부분(120)의 두께(T2)가 1um 이하일 수 있다. 제2 부분(120)의 두께(T2)가 1um를 초과하면 베이스 영역인 제1 부분(110)의 부피가 줄어 광전 변환에 불리할 수 있기 때문이다. 일 예로, 제2 부분(120)의 두께(T2)가 1nm 내지 1um일 수 있고, 좀더 구체적으로는 10nm 내지 1um일 수 있다. 제2 부분(120)의 두께(T2)가 10nm 미만이면 터널링을 방지하는 효과가 작을 수 있고, 제2 부분(120)의 두께(T2)가 1um를 초과하면 광전 변환에 불리할 수 있다.
또는, 제2 부분(120)의 두께(T2)는 터널링층(20)의 두께(T1)보다 클 수 있다. 이에 의하여 제2 부분(120)에 의하여 터널링을 방지하는 효과를 최대화할 수 있다. 일 예로, 터널링층(20)의 두께(T1) : 제2 부분(120)의 두께(T2)의 비율이 1:2 이상(일 예로, 1:10 이상, 예를 들어, 1:10 내지 1:1000)일 수 있다. 이러한 두께 비율 범위를 가지면, 터널링층(20)이 상대적으로 얇은 두께를 가져 터널링이 원활하게 이루어지도록 하고 제2 부분(120)이 상대적으로 두꺼운 두께를 가져 터널링을 충분하게 방지할 수 있다.
그리고 제2 부분(120)의 두께(T2)는 절연층(40), 패시베이션막(24) 및/또는 반사 방지막(26)의 두께보다 클 수 있다. 이는 반응 물질을 제공한 후에 후속 열처리 등에 의하여 반응 물질이 확산되면서 제2 부분(120)이 형성되어 제2 부분(120)이 충분한 두께(T2)를 가질 수 있기 때문인데, 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 전체적으로 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역인 제1 부분(110)과 동일한 도전형을 가지면서 베이스 영역인 제1 부분(110)보다 높은 도핑 농도를 가질 수 있다. 전면 전계 영역(130)은 필수적인 것은 아니며 실시예에 따라 생략될 수도 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역인 제1 부분(110)이 n형인 경우에는 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역인 제1 부분(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역인 제1 부분(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역인 제1 부분(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합(또는 pn 터널 접합)에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)으로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
그리고 본 실시예에 따른 태양 전지(100)는 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조를 가진다. 이에 의하여 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
또한, 본 실시예에서는 제1 부분(110)보다 높은 저항을 가지는 제2 부분(120)이 반도체 기판(10)의 일부를 구성하여, 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이에 따라 원하지 않는 부분에서의 터널링을 방지하기 위하여 별도의 층을 형성하고 이를 패터닝하는 등의 공정을 생략할 수 있다. 이에 따라 본 실시예에서는 간단한 방법에 의하여 원하지 않는 부분에서의 터널링을 효과적으로 방지할 수 있다. 이에 의하여 불필요한 재결합에 의한 태양 전지(100)의 개방 전압 저하를 방지하여, 태양 전지(100)의 효율을 향상할 수 있다.
이때, 원하지 않는 부분에서의 터널링을 방지하기 위하여 별도의 층을 형성하여 패터닝하는 경우에는 공정 특성 등에 따라 별도의 층의 두께가 균일하지 않은 것이 일반적이다. 즉, 별도의 층의 단면이 라운드진 형상을 가지게 되므로 얇은 두께 부분이 배리어 영역(36)과 제1 도전형 영역(32)의 경계에 대응하게 되면 터널링을 방지하는 효과가 충분하지 않을 수 있다. 또한, 별도의 층을 형성하면 별도의 층이 제1 및 제2 도전형 영역(32, 34)에 인접하여(예를 들어, 터널링층(20)과 제1 및 제2 도전형 영역(32, 34) 사이에) 위치하게 되는데, 이 경우에 별도의 층이 제1 및 제2 도전형 영역(32, 34)이 안정적으로 형성되지 못하도록 하거나 제1 및 제2 도전형 영역(32, 34)을 오염시킬 수 있다. 본 실시예에서는 원하지 않는 터널링을 방지하는 제2 부분(120)을 터널링층(20)을 사이에 두고 제1 및 제2 도전형 영역(32, 34)과 이격하여 형성하여 반도체 기판(10) 내부에 형성하므로 제1 및 제2 도전형 영역(32, 34)의 특성이 저하되는 것을 원천적으로 방지할 수 있다.
이때, 본 실시예에서는 제2 부분(120)의 형성 공정을 단순한 공정에 의하여 수행할 수 있다. 이를 도 4a 내지 도 4l을 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110a)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다.
반도체 기판(10)의 전면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)의 양면은 경면 연마되고 텍스쳐링되지 않은 상태일 수 있고, 추후의 공정 중에 반도체 기판(10)의 전면에 텍스쳐링될 수 있다.
이어서, 도 4b에 도시한 바와 같이, 반도체 기판(10)의 후면에 부분적으로 제2 부분(120)을 형성하여, 반도체 기판(10)이 제1 부분(110)과 제2 부분(120)을 포함하도록 한다. 제2 부분(120)을 형성하기 위해서는 반도체 기판(10)을 구성하는 반도체 물질과 화학적으로 결합하여 화합물을 형성할 수 있는 반응 물질을 해당 부분에 제공하여야 한다. 다양한 방법이 적용될 수 있으나, 본 실시예에서는 일 예로 이온 주입법을 이용하여 반응 물질을 제공할 수 있다.
즉, 반도체 기판(10)의 후면 위에 마스크(200)를 위치한 상태에서 제2 부분(120)이 형성될 부분에 대응하여 형성된 개구부(200a)를 통하여 반응 물질(예를 들어, 산소)를 이온 주입할 수 있다. 그러면, 산소가 반도체 기판(10)의 내부로 주입되고, 이온 주입 단계 또는 추후의 열처리 단계에서 반도체 기판(10)을 구성하는 반도체 물질(일 예로, 실리콘)과 반응하여 화합물(일 예로, 실리콘 산화물)을 형성하게 된다. 그리고 베이스 영역(도 4a의 참조부호 110a)에 포함되어 있던 제2 도전형 불순물은 이온 주입 단계 또는 추후의 열처리 단계에서 침입형 자리로 이동하게 된다.
산소 주입 시 산소의 주입량은 1 X 1020 atom/cm2 이하(일 예로, 1 X 1014 atom/cm2 내지 1 X 1020 atom/cm2)일 수 있고, 이온 주입 에너지는 10 keV 이하 (일 예로, 1 keV 내지 10keV)일 수 있다. 산소의 주입량이 1 X 1020 atom/cm2를 초과하여도 효과의 상승을 크게 기대하기 어렵고, 산소의 주입량이 1 X 1014 atom/cm2 미만이면 제2 부분(120)이 충분한 절연 특성을 가지지 않을 수 있다. 이온 주입 에너지가 10 keV를 초과하면, 산소의 주입 깊이가 깊어지거나 반도체 기판(10)이 손상될 우려가 있다. 그리고 이온 주입 에너지가 1 keV 미만이면 산소 주입이 원활하게 이루어지지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 산소 주입시 주입량, 이온 주입 에너지 등의 공정 조건은 달라질 수 있다.
본 실시예에서 제2 부분(120)을 위한 열처리를 제1 및 제2 도전형 영역(32, 34)을 형성하기 위한 열처리에서 수행하여 공정을 단순화할 수 있는데, 이에 대해서는 추후에 다시 설명한다.
이어서, 도 4c에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 4d 내지 도 4i에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
먼저, 도 4c에 도시한 바와 같이, 터널링층(20) 위에 진성(i형)을 가지는 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.
이어서, 도 4e 내지 도 4i에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 이를 좀더 상세하게 설명한다.
즉, 도 4e에 도시한 바와 같이, 제1 도전형 영역(32)에 대응하는 부분에 제1 도핑층(322)을 형성한다. 제1 도핑층(322)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 보론 실리케이트 유리(BSG) 일 수 있다. 제1 도핑층(322)으로 보론 실리케이트 유리를 형성하면 쉽게 제1 도핑층(322)을 형성할 수 있다. 이때, 제1 도핑층(322)은 복수 개의 제1 도전형 영역(32)에 대응하도록 복수의 도핑 부분을 포함할 수 있다. 복수의 도핑 부분은 제1 도전형 영역(32)에 대응하는 형상을 가질 수 있다.
이러한 제1 도핑층(322)은 마스크를 이용하여 제1 도전형 영역(32)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 제1 도전형 영역(32)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 제1 도핑층(322)에 해당하는 물질을 반도체층(30) 위에 전체적으로 형성한 다음 제1 도전형 영역(32)이 형성되지 않을 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 제1 도핑층(322)을 형성할 수도 있다.
이어서, 도 4f에 도시한 바와 같이, 제1 도핑층(322) 위에 언도프트층(324)를 형성한다. 이러한 언도프트층(324)은 제1 및 제2 도전형 불순물을 포함하지 않는 물질로 구성된다. 일례로, 언도프트층(324)은 언도프트 실리케이트 또는 절연막으로 구성될 수 있다. 이러한 언도프트층(324)은 제1 도핑층(322)에 포함된 제1 도전형 불순물이 외부 확산(out-diffusion)되는 것을 방지할 수 있다.
이러한 언도프트층(324)은 마스크를 이용하여 원하는 형상을 가지는 상태로 제1 도핑층(322) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 원하는 형상을 가지는 상태로 제1 도핑층(322) 위에 형성될 수 있다. 또는, 언도프트층(324)에 해당하는 물질을 제1 도핑층(322) 및 반도체층(30)에 전체적으로 형성한 다음 원하지 않는 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 언도프층(324)을 형성할 수도 있다.
이어서, 도 4g에 도시한 바와 같이, 제1 도핑층(322) 및 언도프트층(342)과 이의 주변부의 상기 반도체층(30)을 덮으면서 배리어 형성층(362)을 형성한다. 이러한 배리어 형성층(362)은 제1 및 제2 도전형 불순물을 포함하지 않는 언도프트 물질로 구성된다. 일례로, 배리어 형성층(362)은 실리콘 탄화물로 구성될 수 있다. 이때, 배리어 형성층(362)은 복수 개의 제1 도핑층(322) 및 이들에 위치하는 언도프트층(342)에 대응하면서 이보다 큰 면적을 덮도록 형성되는 복수의 부분을 포함할 수 있다.
이러한 배리어 형성층(362)은 마스크를 이용하여 원하는 형상을 가지는 상태로 제1 도핑층(322), 언도프트층(342) 및 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 원하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 배리어 형성층(362)에 해당하는 물질을 제1 도핑층(322), 언도프트층(342) 및 반도체층(30)에 전체적으로 형성한 다음 원하지 않는 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 배리어 형성층(362)을 형성할 수도 있다.
이어서, 도 4h에 도시한 바와 같이, 배리어 형성층(362) 및 반도체층(30) 위에 제2 도핑층(342)을 형성한다. 제2 도핑층(342)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 인 실리케이트 유리(PSG) 일 수 있다. 제2 도핑층(342)으로 인 실리케이트 유리를 형성하면 쉽게 제2 도핑층(342)을 형성할 수 있다. 제2 도핑층(342)은 배리어 형성층(362) 및 반도체층(30)을 덮으면서 전체적으로 형성될 수 있다.
이어서, 도 4i에 도시한 바와 같이, 열처리에 의하여 제1 도핑층(322) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 제1 도전형 영역(32)을 형성하고, 제2 도핑층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 영역(34)을 형성한다. 배리어 형성층(362)과 인접하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 부분에는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 배리어 영역(36)을 구성하게 된다. 이에 따라 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 제1 도전형 영역(32)과 제2 도전형 영역(34)을 이격하면서 위치하게 된다.
이때, 제2 부분(120) 내의 반도체 물질(일 예로, 실리콘)과 이온 주입으로 제공된 반응 물질(일 예로, 산소)이 반응하여 화합물(일 예로, 실리콘 산화물)을 형성한다. 열처리에 의하여 제2 부분(120)이 형성되므로 제2 부분(120)이 결정질 화합물(일 예로, 결정질 실리콘 산화물)로 구성될 수 있다. 이때, 제2 부분(120) 내에 위치한 제2 도전형 불순물은 침입형 자리로 이동하여 활성화되지 않으므로 제2 부분(120)이 반도체 특성을 가지지 않고 절연 특성을 가지게 된다.
그리고 열처리 시에 반응 물질이 반도체 기판(10)의 내부로 확산하므로 제2 부분(120)이 상대적으로 두꺼운 두께(예를 들어, 1um 이하, 또는 터널링층(20) 또는 추후에 형성될 패시베이션막(24), 반사 방지막(26) 및/또는 절연층(40)보다 두꺼운 두께)를 가질 수 있다. 이와 같이 제1 및 제2 도전형 영역(32, 34)을 형성하기 위한 열처리에서 제2 부분(120)을 함께 열처리하면, 제2 부분(120)을 형성하기 위한 열처리 공정을 별도로 구비하지 않아도 된다.
그리고 제1 도핑층(322), 언도프트층(324), 배리어 형성층(362) 및 제2 도핑층(342)을 제거한다. 제거 방법으로는 알려진 다양한 방법이 적용될 수 있으며, 일례로, 제1 도핑층(322), 언도프트층(324), 배리어 형성층(362) 및 제2 도핑층(342)은 희석한 불산(diluted HF)에 침지한 다음 물에 의하여 세정하는 것에 의하여 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 4j에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)의 위에 절연층(40)을 형성한다. 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 4k에 도시한 바와 같이, 반도체 기판(10)의 전면에 전면 전계 영역(130), 패시베이션막(24) 및 반사 방지막(26)을 형성한다.
전면 전계 영역(130)은 반도체 기판(10)의 전면에 제1 도전형 불순물을 도핑하여 형성될 수 있다. 일례로, 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 제1 도전형 불순물을 반도체 기판(10)에 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 패시베이션막(24) 및 반사 방지막(26)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 4l에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(400 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(402, 404)가 형성되므로, 별도로 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
다른 실시예로, 절연층(40)에 개구부(402, 404)를 형성한 다음, 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 금속층을 형성하여 제1 및 제2 전극(42, 44)을 형성할 수 있다. 그 외의 다양한 방법이 적용될 수 있다.
본 실시예에 따르면 반도체 기판(10)의 후면에 부분적으로 반응 물질을 주입하는 단순한 공정에 의하여 쉽게 특정 부분에서 터널링을 방지할 수 있는 제2 부분(120)을 형성할 수 있다. 이에 의하여 단순한 공정에 의하여 개선된 구조를 가지는 태양 전지(100)를 형성할 수 있다.
상술한 실시예에서는 터널링층(20), 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 절연층(40)을 형성한 다음, 전면 전계 영역(130), 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 절연층(40), 전면 전계 영역(130), 패시베이션막(24) 및 반사 방지막(26), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다.
또한, 상술한 실시예에서는 제1 도핑층(322)을 형성한 다음 언도프트층(324), 배리어 형성층(362) 및 제2 도핑층(342)을 차례로 형성하는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 도핑층(342)을 먼저 형성한 후에 언도프트층(362), 배리어 형성층(362) 및 제1 도핑층(322)을 차례로 형성하는 것도 가능하고, 배리어 영역(36)에 대응하는 영역에만 배리어 형성층(362)을 형성한 다음 제1 및 제2 도핑층(322, 342)을 형성하는 것도 가능하다. 따라서 이와 같이 제1 및 제2 도핑층(322, 342) 및 배리어 영역(362)의 형성 순서를 다양하게 변형할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
110: 제1 부분
120: 제2 부분
130: 전면 전계 영역
20: 터널링층
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
10: 반도체 기판
110: 제1 부분
120: 제2 부분
130: 전면 전계 영역
20: 터널링층
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
Claims (20)
- 반도체 기판;
상기 반도체 기판의 일면 위에 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역; 및
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극
을 포함하고,
상기 반도체 기판은, 제1 부분과, 상기 반도체 기판의 상기 일면 쪽에 위치하며 상기 제1 부분보다 높은 저항을 가지는 제2 부분을 포함하는 태양 전지. - 제1항에 있어서,
상기 제1 부분이 반도체 물질을 포함하고,
상기 제2 부분이 상기 반도체 물질을 포함하는 화합물로 구성되는 절연 물질을 포함하는 태양 전지. - 제1항에 있어서,
상기 제1 부분이 도펀트를 포함하고,
상기 제2 부분이 상기 제1 부분에 포함된 도펀트와 동일한 도펀트를 포함하는 태양 전지. - 제1항에 있어서,
상기 제1 부분이 실리콘을 포함하고,
상기 제2 부분이 실리콘 산화물을 포함하는 태양 전지. - 제1항에 있어서,
상기 제2 부분은 상기 반도체 기판의 상기 일면 쪽에서 부분적으로 위치하는 태양 전지. - 제1항에 있어서,
상기 반도체 기판의 상기 일면 쪽에 상기 제1 부분과 상기 제2 부분이 함께 위치하고,
상기 반도체 기판의 상기 일면을 구성하는 상기 제1 부분의 면과 상기 제2 부분의 면이 동일 평면 상에 위치하는 태양 전지. - 제1항에 있어서,
상기 제2 부분이 상기 반도체 기판의 상기 일면으로부터 상기 반도체 기판의 다른 일면을 향해 돌출되는 형상을 가지는 태양 전지. - 제1항에 있어서,
상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 위치하는 배리어 영역을 더 포함하고,
상기 제2 부분이 적어도 상기 제1 도전형 영역과 상기 배리어 영역의 경계 또는 상기 제2 도전형 영역과 상기 배리어 영역의 경계에 대응하도록 위치하는 태양 전지. - 제8항에 있어서,
상기 배리어 영역이 i형의 반도체 물질을 포함하고,
상기 제2 부분에 대응하는 상기 제1 도전형 영역 또는 상기 제2 도전형 영역이 p형의 반도체 물질을 포함하는 태양 전지. - 제8항에 있어서,
상기 제2 부분이 적어도 상기 제1 도전형 영역의 적어도 일부와 상기 배리어 영역의 적어도 일부에 걸쳐 위치하는 태양 전지. - 제10항에 있어서,
상기 배리어 영역의 폭에 대한, 상기 배리어 영역에 걸쳐진 상기 제2 부분의 폭의 비율이 0.5 이상인 태양 전지. - 제10항에 있어서,
상기 배리어 영역에 걸쳐진 상기 제2 부분의 폭이 10um 이상인 태양 전지. - 제10항에 있어서,
상기 제2 부분이 상기 제1 도전형 영역, 상기 배리어 영역 및 상기 제2 도전형 영역에 걸쳐 형성되는 태양 전지. - 제10항에 있어서,
상기 배리어 영역의 폭 : 상기 제2 부분의 폭의 비율이 1.8 이하인 태양 전지. - 제1항에 있어서,
상기 반도체 기판과 상기 도전형 영역 사이에 위치하는 터널링층을 더 포함하고,
상기 제2 부분의 두께가 상기 터널링층보다 큰 태양 전지. - 제1항에 있어서,
상기 제2 부분의 두께가 1um 이하인 태양 전지. - 반도체 물질로 구성되는 베이스 영역을 포함하는 반도체 기판의 일면에 상기 반도체 물질과 반응하여 화합물을 형성하는 반응 물질을 제공하여, 상기 베이스 영역으로 구성되는 제1 부분보다 높은 저항을 가지는 제2 부분을 형성하는 단계;
상기 반도체 기판의 상기 일면 위에 함께 위치하는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계; 및
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제17항에 있어서,
상기 제2 부분을 형성하는 단계에서 상기 반응 물질이 이온 주입 방법에 의하여 제공되는 태양 전지의 제조 방법. - 제17항에 있어서,
상기 제2 부분은 상기 반도체 기판의 상기 일면 쪽에서 부분적으로 위치하는 태양 전지의 제조 방법. - 제17항에 있어서,
상기 제2 부분은 상기 도전형 영역을 형성하기 위한 열처리에서 함께 열처리되는 태양 전지의 제조 방법.
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