KR101823599B1 - 태양 전지 및 이의 제조 방법 - Google Patents

태양 전지 및 이의 제조 방법 Download PDF

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KR101823599B1
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엘지전자 주식회사
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Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에, 상기 반도체 기판과 다른 결정 구조를 가지며 제1 도전형 도펀트를 포함하며, 상기 반도체 기판의 제1 면 쪽에 위치하는 반도체층을 형성하는 단계; 상기 반도체층 위에 위치하며 적어도 상기 반도체 기판의 측면 부분을 덮는 도핑 방지막을 형성하는 단계; 및 상기 반도체 기판의 제2 면에 제2 도전형 도펀트를 도핑하여 상기 반도체 기판의 일부를 구성하는 도핑 영역을 형성하는 단계를 포함한다. 상기 도핑 영역을 형성하는 단계에서는, 상기 측면 부분에 상기 제2 도전형 도펀트가 도핑되지 않아 상기 반도체층과 상기 도핑 영역을 이격하는 이격 부분이 형성된다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는 구조 및 제조 방법을 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 다양한 특성을 만족하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율, 장기 신뢰성 등을 최대화할 수 있도록 설계 및 제조되는 것이 요구된다.
일 예로, 태양 전지에는 제1 도전형을 가지는 제1 도전형 영역과 제2 도전형을 가지는 제2 도전형 영역이 함께 구비될 수 있는데, 이들이 원하지 않게 서로 연결되면 역전류가 발생할 수 있다. 이 경우에 태양 전지에서 특정 부분에서 전류가 집중되어 핫 스팟(hot spot) 등이 발생할 수 있고, 이에 의하여 태양 전지의 장기 신뢰성이 저하될 수 있다. 따라서 불필요하게 제1 및 제2 도전형 영역이 연결되어 발생할 수 있는 역전류를 방지하는 것이 요구된다.
본 발명은 제1 도전형 영역과 제2 도전형 영역을 안정적으로 이격시켜 장기 신뢰성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에, 상기 반도체 기판과 다른 결정 구조를 가지며 제1 도전형 도펀트를 포함하며, 상기 반도체 기판의 제1 면 쪽에 위치하는 반도체층을 형성하는 단계; 상기 반도체층 위에 위치하며 적어도 상기 반도체 기판의 측면 부분을 덮는 도핑 방지막을 형성하는 단계; 및 상기 반도체 기판의 제2 면에 제2 도전형 도펀트를 도핑하여 상기 반도체 기판의 일부를 구성하는 도핑 영역을 형성하는 단계를 포함한다. 상기 도핑 영역을 형성하는 단계에서는, 상기 측면 부분에 상기 제2 도전형 도펀트가 도핑되지 않아 상기 반도체층과 상기 도핑 영역을 이격하는 이격 부분이 형성된다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판과 다른 결정 구조 또는 다른 결정성을 가지며, 상기 반도체 기판의 제1 면 쪽에 위치하는 제1 도전형 영역; 상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성되며, 상기 반도체 기판의 제2 면 쪽에 위치하는 제2 도전형 영역; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함하고, 상기 반도체 기판의 측면 위에 상기 제1 및 제2 도전형 영역 중 적어도 하나의 일부가 위치하고, 상기 반도체 기판의 측면에 상기 제1 도전형 영역과 상기 제2 도전형 영역을 이격시키는 이격 부분이 위치한다.
본 실시예에 따른 태양 전지는, 반도체 기판의 측면에 제1 및 제2 측면부 중 적어도 하나를 위치시키면서 이격 부분을 형성하여 캐리어 수집 효율을 향상하면서도 제1 및 제2 도전형 영역의 불필요한 연결을 방지할 수 있다. 특히, 제1 도전형 영역은 별개의 반도체층으로 구성되고, 제2 도전형 영역은 반도체 기판의 일부를 구성하여 원하지 않는 부분에 도핑이 될 가능성이 높은 경우에 이러한 효과가 배가될 수 있다.
본 실시예의 제조 방법에 의하면, 이격 부분을 구비하는 태양 전지를 간단한 공정으로 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법이 적용될 수 있는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 일 변형예에 따른 태양 전지의 제조 방법의 공정을 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 설명한다. 이하에서는 본 실시예에 따른 태양 전지의 일 예를 설명한 후에 본 실시예에 따른 태양 전지의 제조 방법을 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법이 적용될 수 있는 태양 전지의 일 예를 도시한 단면도이다.
도 1을 참조하면, 태양 전지(100)는, 반도체 기판(10)과, 제1 도전형을 가지는 제1 도전형 영역(20)과, 제2 도전형을 가지는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 연결되는 제2 전극(44)을 포함한다. 그리고 태양 전지(100)는, 제어 패시베이션막(22), 제1 패시베이션막(24), 제2 패시베이션막(34), 반사 방지막(36) 등을 더 포함할 수 있다. 이때, 반도체 기판(10)의 측면 위에 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 위치하고, 반도체 기판(10)의 측면에 제1 도전형 영역(20)과 제2 도전형 영역(30)을 이격시키는 이격 부분(IS)이 위치할 수 있다. 이를 상세하게 설명한다.
반도체 기판(10)은 제1 또는 제2 도전형을 가지는 베이스 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 일 예로, 베이스 영역(110)은 제1 도전형을 가질 수 있다. 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 결정질 반도체(예를 들어, 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지(100)은 전기적 특성이 우수하다.
그리고 반도체 기판(10)의 전면 및/또는 후면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 불규칙한 크기를 가지며 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상))을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다.
본 실시예에서 반도체 기판(10)의 전면에만 반사 방지 구조가 형성되고 반도체 기판(10)의 후면이 경면 연마된 면으로 구성될 수 있다. 이에 의하면 제어 패시베이션막(22)이 형성되는 반도체 기판(10)의 후면을 전면보다 작은 표면 거칠기를 가지도록 형성하여, 제어 패시베이션막(22)이 좀더 안정적이고 균일하게 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(10)의 전면 및 후면에 반사 방지 구조가 형성되거나, 반도체 기판(10)의 전면 및 후면에 반사 방지 구조가 형성되지 않거나, 반도체 기판(10)의 후면에만 형성할 수도 있다. 또는, 반도체 기판(10)의 전면 및 후면에 요철이 형성되지 않는 등 다양한 변형이 가능하다.
본 실시예에서 반도체 기판(10)의 일면(일 예로, 후면) 쪽에 반도체 기판(10)과 다른 결정 구조 또는 다른 결정성을 가지며 제1 도전형을 가지는 제1 도전형 영역(20)이 위치할 수 있다. 일 예로, 반도체 기판(10) 위에 제어 패시베이션막(22)이 형성되고, 제어 패시베이션막(22) 위에 제1 도전형 영역(20)이 형성될 수 있다.
일 예로, 제어 패시베이션막(22)은 반도체 기판(10)에 접촉하고, 제1 도전형 영역(20)은 반도체 기판(10)와 이격되어 제어 패시베이션막(22)에 접촉하여 형성될 수 있다. 그러면 태양 전지(100)의 구조를 단순화할 수 있으며 캐리어가 제어 패시베이션막(22)을 통과하여 제1 도전형 영역(20)까지 안정적으로 이동할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)과 제어 패시베이션막(22) 사이, 제어 패시베이션막(22)과 제1 도전형 영역(20) 사이에 또 다른 막이 위치할 수도 있다.
반도체 기판(10)과 제1 도전형 영역(20) 사이에 위치한 제어 패시베이션막(22)은 제1 도전형 영역(20)의 다수 캐리어가 제1 도전형 영역(20)으로 통과하여 이동할 수 있도록 한다. 그리고 제어 패시베이션막(22)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(10)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제어 패시베이션막(22)은 도펀트의 확산을 조절할 수 있으며 다수 캐리어를 전달할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 일 예로, 제어 패시베이션막(22)이 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 실리콘 산화막은 패시베이션 특성이 우수하며 캐리어의 전달이 원활한 막이기 때문이다. 또한, 실리콘 산화막은 다양한 공정에 의하여 반도체 기판(10)의 표면에 쉽게 형성될 수 있다.
상술한 바와 같은 제어 패시베이션막(22)을 통한 캐리어 이동, 도펀트의 확산 제어 등을 위하여 제어 패시베이션막(22)이 얇은 두께를 가질 수 있다. 이에 따라 제어 패시베이션막(22)의 두께가 다른 절연막(반사 방지막(36), 제1 및 제2 패시베이션막(24, 34))의 두께보다 작을 수 있다. 일 예로, 제어 패시베이션막(22)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 제어 패시베이션막(22)의 두께가 5nm를 초과하면 캐리어가 이동하기 어려워 태양 전지(100)가 작동하지 않을 수 있고, 제어 패시베이션막(22)의 두께가 0.5nm 미만이면 원하는 품질의 제어 패시베이션막(22)을 형성하기에 어려움이 있을 수 있다. 캐리어의 이동 및 도펀트 확산을 원활하게 하기 위하여 제어 패시베이션막(22)이 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)의 두께를 가질 수 있다. 이때, 캐리어의 이동 및 도펀트 확산을 좀더 원활하게 할 수 있도록 제어 패시베이션막(22)이 0.5nm 내지 1.5nm의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션막(22)의 두께가 다양한 값을 가질 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 제1 도전형 영역(20)은 반도체 기판(10)과 동일한 반도체 물질(좀더 구체적으로, 단일 반도체 물질, 일례로, 실리콘)을 포함할 수 있다. 그러면, 제2 도전형 영역(30)이 반도체 기판(10)과 유사한 특성을 가져 서로 다른 반도체 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 다만, 본 실시예에서 제1 도전형 영역(20)은 반도체 기판(10)과 이격되어 형성되므로 반도체 기판(10)과 다른 공정에 의하여 형성되므로 반도체 기판(10)과 다른 결정 구조 또는 결정성을 가진다. 일 예로, 베이스 도펀트가 제1 도전형을 가질 때, 제1 도전형 도펀트는 베이스 도펀트와 동일한 물질일 수도 있고, 베이스 도펀트와 다른 물질일 수도 있다.
예를 들어, 제1 도전형 영역(20)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 특히, 제1 도전형 영역(20)은 다결정 반도체(일 예로, 다결정 실리콘)을 포함할 수 있다. 그러면 우수한 전기 전도도를 가져 캐리어의 이동을 원활하게 할 수 있고, 제어 패시베이션막(22)을 통한 캐리어의 이동이 원활하게 일어나도록 유도할 수 있다.
본 실시예에서 제1 도전형 영역(20)을 반도체 기판(10)과 별개로 형성하여 반도체 기판(10) 내부에 도핑 영역 형성 시에 발생할 수 있는 결함 또는 개방 전압 저하의 문제를 저감할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 향상할 수 있다.
반도체 기판(10)의 다른 일면(일 예로, 전면) 쪽에 위치하며 반도체 기판(10)의 일부를 구성하며 제2 도전형을 가지는 제2 도전형 영역(30)이 위치할 수 있다. 일 예로, 본 실시예에서는 제2 도전형 영역(30)이 반도체 기판(10)의 일부에 베이스 도펀트 외의 제2 도전형 도펀트가 도핑되어 형성되어, 반도체 기판(10)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 그러면, 베이스 영역(110)과 제2 도전형 영역(30)은 반도체 기판(10)과 동일한 결정 구조 및 반도체 물질을 포함하면서 도전형이 서로 다르거나 또는 도핑 농도가 서로 다를 수 있다. 구체적으로, 베이스 영역(110)이 제1 도전형을 가지는 경우에는 베이스 영역(110)과 제2 도전형 영역(30)의 도전형이 서로 다르다. 베이스 영역(110)이 제2 도전형을 가지는 경우에는 제2 도전형 영역(30)은 베이스 도펀트와 제2 도전형 도펀트를 포함하고 베이스 영역(110)은 베이스 도펀트만 포함하여, 제2 도전형 영역(30)의 도핑 농도가 베이스 영역(110)의 도핑 농도보다 높다. 이때, 제2 도전형 영역(30)의 제2 도전형 도펀트와 베이스 영역(110)의 베이스 도펀트는 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
베이스 영역(110)이 제1 도전형을 가지게 되면, 제1 도전형을 가지는 제1 도전형 영역(20)이 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가지는 후면 전계(back surface field, BSF)를 형성하는 후면 전계 영역을 구성하고, 제2 도전형을 가지는 제2 도전형 영역(30)이 베이스 영역(110)과 다른 도전형을 가져 베이스 영역(110)과 pn 접합을 형성하는 에미터 영역을 구성한다. 그러면, 반도체 기판(10)의 전면 쪽에 에미터 영역을 구성하는 제2 도전형 영역(30)이 위치하여 pn 접합에 접합하는 광의 경로를 최소화할 수 있다. 그리고 제1 도전형 영역(20)을 반도체 기판(10)과 별개로 형성하여 반도체 기판(10) 내의 도핑 영역의 면적을 줄여 반도체 기판(10)의 특성 저하를 최소화할 수 있다. 일 예로, 제1 도전형이 n형을 가지고, 제2 도전형이 p형을 가질 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 베이스 영역(110)이 제2 도전형을 가지게 되면, 제1 도전형 영역(20)이 에미터 영역을 구성하고 제2 도전형 영역(30)이 반도체 기판(10)과 동일한 도전형을 가지면서 반도체 기판(10)보다 높은 도핑 농도를 가지는 전면 전계(front surface field, FSF)를 형성하는 전면 전계 영역을 구성한다.
제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
여기서, 본 실시예에서는 반도체 기판(10)과 별개로 형성되는 제1 도전형 영역(20)이 반도체 기판(10)의 후면 쪽에 위치하고, 반도체 기판(10)의 일부를 구성하는 제2 도전형 영역(30)이 반도체 기판(10)의 전면 쪽에 위치한다. 반도체 기판(10)과 다른 결정 구조를 가지는 제1 도전형 영역(20)이 반도체 기판(10)의 전면 쪽에 위치하면 제1 도전형 영역(20)에서의 광 흡수가 증가되어 pn 접합에 도달하는 광량이 저하될 수 있으므로, 제1 도전형 영역(20)을 반도체 기판(10)의 후면 쪽에 위치시킨 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 도전형 영역(20, 30) 위에는 제1 및 제2 전극(42, 44)에 대응하는 개구부(102, 104)를 제외하고 절연막이 전체적으로 형성될 수 있다.
구체적으로, 제1 도전형 영역(20) 위에는 개구부(102)를 제외한 부분에 제1 절연막이 전체적으로 형성(일 예로, 접촉)될 수 있고, 제2 도전형 영역(30) 위에는 개구부(104)를 제외한 부분에 제2 절연막이 전체적으로 형성(일 예로, 접촉)될 수 있다. 본 실시예에서는 제1 절연막으로 제1 도전형 영역(20) 위에 형성(일 예로, 접촉)하는 제1 패시베이션막(24)을 사용하고, 제2 절연막으로 제2 도전형 영역(30) 위에 형성(일 예로, 접촉하는) 제2 패시베이션막(34) 및 이 위에 형성(일 예로, 접촉)하는 반사 방지막(36)을 사용하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막은 원하는 기능에 따라 다양한 배치를 가질 수 있다.
패시베이션막(24, 34)은 도전형 영역(20, 30)에 접촉하여 형성되어 도전형 영역(20, 30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(36)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제2 도전형 영역(30)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24, 34) 및 반사 방지막(36)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
일례로, 패시베이션막(24, 34) 또는 반사 방지막(36)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24, 34)은, 도전형 영역(20, 30)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다. 일 예로, 반사 방지막(36)은 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(24, 34), 그리고 반사 방지막(36)이 다양한 물질을 포함할 수 있다.
일 예로, 본 실시예에서 제1 및 제2 패시베이션막(24, 34) 및/또는 반사 방지막(36)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않는 언도프트 절연막일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 제어 패시베이션막(22) 및 제1 도전형 영역(20)은, 반도체 기판(10)의 후면에 전체적으로 위치하는 제1 부분(222, 202)과, 제1 부분(222, 202)으로부터 연장되면서 반도체 기판(10)의 측면에 부분적으로 위치하는 제1 측면부(224, 204)를 포함할 수 있다. 그러면, 반도체 기판(10)의 측면을 효과적으로 패시베이션할 수 있으며, 제1 도전형 영역(20)의 면적을 충분히 확보하여 캐리어를 효과적으로 수집할 수 있다. 일 예로, 제1 부분(222, 202)과 제1 측면부(224, 204)은 반도체 기판(10)의 측면에서 외부로 돌출된 형상을 가질 수 있다.
그리고 제2 도전형 영역(30)은 반도체 기판(10)의 전면에 위치하는 제2 부분(302) 및 제2 부분(302)으로부터 반도체 기판(10)의 측면에 부분적으로 위치하면서 반도체 기판(10)의 측면에 위치하는 이격 부분(IS)을 사이에 두고 제1 도전형 영역(20)의 제1 측면부(202)와 이격되는 제2 측면부(304)를 포함할 수 있다. 이와 같이 제2 측면부(304)에 의하여 제2 도전형 영역(30)의 면적을 충분히 확보하여 광전 변환 면적을 충분하게 확보하고 캐리어를 효과적으로 수집할 수 있다. 이때, 제1 도전형 영역(20)의 제1 측면부(204)와 제2 도전형 영역(30)의 제2 측면부(304) 사이에서 반도체 기판(10)의 측면에 이격 부분(IS)이 위치하며 제1 측면부(204) 및/또는 제2 측면부(304)를 구비하는 구조에서 제1 측면부(204)와 제2 측면부(304)와 서로 연결되는 것을 방지할 수 있다. 이에 의하여 태양 전지(100)의 효율 및 장기 신뢰성을 향상할 수 있다. 참조로, 제1 측면부(204)와 제2 측면부(304)가 서로 연결될 경우에는 역전류가 발생하여 연결된 부분에서 과도한 전류가 집중적으로 흘러서 핫 스팟(hot spot) 등이 형성될 수 있다. 핫 스팟 등이 형성되면 태양 전지(100)의 효율 및 장기 신뢰성이 저하된다. 특히 본 실시예에서와 같이 제1 도전형 영역(20)(예를 들어, 제1 측면부(204))가 반도체 기판(10)의 측면 등에서 돌출된 형상을 가질 경우에 이격 부분(IS)이 없으면 제2 도전형 영역(30)을 위한 도핑 공정에서 제2 도전형 도펀트가 원하지 않게 제1 측면부(204)에 도핑될 수도 있는데, 본 실시예에서는 이격 부분(IS)에 의하여 이를 방지한다. 이에 대해서는 추후에 태양 전지(100)의 제조 방법에서 좀더 상세하게 설명한다.
제1 도전형 영역(20)의 제1 측면부(204)의 폭(W1)은 전체적으로 균일(일 예로, 20% 이내의 오차를 가짐)할 수 있다. 이는 제1 도전형 영역(20)이 반도체 기판(10)과 별개로 형성되는 반도체층에 형성되어 반도체층에 대응하는 두께만큼 형성되기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 측면부(204)의 폭(W1)이 전체적으로 균일하게 형성되지 않을 수도 있다.
제2 도전형 영역(30)의 제2 측면부(304)의 폭(W2)은 제1 측면부(204) 또는 이격 부분(IS) 쪽으로 향하면서 점진적으로 작아질 수 있다. 이는 도핑 공정이 제2 도전형 영역(30)이 반도체 기판(10)의 제2 면 쪽에서 수행되면, 반도체 기판(10)의 내부로 향하면서 제2 도전형 도펀트가 더 적게 도핑되기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 측면부(304)의 폭(W2)이 전체적으로 균일하게 형성될 수도 있다.
여기서, 반도체 기판(10)의 두께 방향에서 제1 측면부(204)의 제1 길이(L1)가 제2 측면부(304)의 제2 길이(L2) 또는 제1 측면부(204)가 위치하지 않는 반도체 기판(10)의 두께(즉, 반도체 기판(10)의 두께(T)에서 제1 길이(L1)를 뺀 값)보다 클 수 있다. 이는 제1 도전형 영역(20)을 형성하기 위한 식각 방지막(도 3b의 참조부호 230, 이하 동일)이 반도체 기판(10)의 측면에서 상대적으로 긴 길이를 가진 상태로 형성되어, 제1 도전형 영역(20)이 상대적으로 긴 제1 길이(L1)를 가지기 때문이다. 제2 도전형 영역(30)은 제2 측면부(304)의 제1 길이(L1) 및 이격 부분(IS)의 제3 길이(L3)를 제외한 부분에 형성되므로, 상대적으로 작은 제2 길이(L2)를 가진다. 도면 및 설명에서는 제2 측면부(304)가 구비된 것을 일 예로 설명하였으나, 실제로는 제2 측면부(304)가 형성되지 않을 수 있다. 이 경우에 제2 도전형 영역(30)은 균일한 두께를 가지는 제2 부분(302)만으로 구성될 수 있다.
반도체 기판(10)의 두께 방향에서 이격 부분(IS)의 제2 길이(L3)가 10nm 이상일 수 있다. 이격 부분(IS)의 길이(L3)가 10nm 미만이면, 제1 측면부(204)와 제2 측면부(304)의 연결에 의하여 발생할 수 있는 역전류 또는 누설 전류를 방지하는 효과가 충분하지 않을 수 있다. 그리고 이격 부분(IS)의 제3 길이(L3)는 반도체 기판(10)의 두꼐(T)보다는 작다.
본 실시예에서는 제1 및/또는 제2 절연막이 상술한 이격 부분(IS)을 덮으면서 형성된다. 도면에서는 일 예로, 제1 패시베이션막(24)이 이격 부분(IS)에 접촉하여 형성되고, 그 위로 제2 패시베이션막(34) 및 반사 방지막(36)이 차례로 위치한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)의 측면 위에서 제1 패시베이션막(24), 제2 패시베이션막(34) 및 반사 방지막(36)의 적층 구조는 다양하게 변형 가능하다.
제1 전극(42)은 제1 도전형 영역(20) 위에 위치(일 예로, 접촉)하여 제1 도전형 영역(20)에 전기적으로 연결된다. 제1 전극(42)은 제1 패시베이션막(24)에 형성된 개구부(102)를 통하여(즉, 제1 패시베이션막(24)을 관통하여) 제1 도전형 영역(20)에 전기적으로 연결될 수 있다. 이와 유사하게 제2 전극(44)은 제2 도전형 영역(30) 위에 위치(일 예로, 접촉)하여 제2 도전형 영역(30)에 전기적으로 연결된다. 제2 전극(44)은 제2 패시베이션막(34) 및 반사 방지막(36)에 형성된 개구부(104)를 통하여(즉, 제2 패시베이션막(34) 및 반사 방지막(36)을 관통하여) 제2 도전형 영역(30)에 전기적으로 연결될 수 있다. 이러한 제1 및 제2 전극(42, 44)은 다양한 물질(좀더 구체적으로, 금속)을 포함하고 다양한 형상을 가질 수 있다.
도 2를 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한 다. 도 2는 도 1에 도시한 태양 전지의 전면 평면도이다.
도 2를 참조하면, 제2 전극(44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(44a)을 포함할 수 있다. 도면에서는 핑거 전극(44a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제2 전극(44)은 핑거 전극들(44a)과 교차하는 방향으로 형성되어 핑거 전극(44a)을 연결하는 버스바 전극(44b)을 포함할 수 있다. 이러한 버스바 전극(44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(44a)의 폭보다 버스바 전극(44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(44b)의 폭이 핑거 전극(44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
단면에서 볼 때, 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제2 절연막인 제2 패시베이션막(34) 및 반사 방지막(36)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제2 전극(44)의 핑거 전극(44a)이 제2 절연막을 관통하여 형성되고, 버스바 전극(44b)이 제2 절연막 위에 형성될 수 있다. 이 경우에는 개구부(104)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.
제1 전극(42)은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 각기 대응하는 핑거 전극 및 버스바 전극을 포함할 수 있다. 제1 전극(42)의 핑거 전극 및 버스바 전극에 대해서는 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 대한 내용이 그대로 적용될 수 있다. 그리고 제2 전극(44)에서 제2 절연막인 제2 패시베이션막(34) 및 반사 방지막(36)에 관련된 내용은 제1 전극(42)에서 제1 절연막인 제1 패시베이션막(24)에 그대로 적용될 수 있다. 이때, 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등은 제1 전극(42)의 핑거 전극 및 버스바 전극의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
상술한 바와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)이 반도체 기판(10)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
그리고 제1 도전형 영역(20)을 반도체 기판(10)과 별개의 반도체층으로 구성하여 반도체 기판(10)에 형성되는 도핑 영역을 최소화하여 반도체 기판(10)의 특성을 향상할 수 있다. 그리고 반도체 기판(10)의 전면에 위치하는 제2 도전형 영역(30)은 반도체 기판(10)의 일부로 구성하여 반도체 기판(10)에서 별개의 반도체층이 위치할 경우에 발생할 수 있는 광 흡수를 최소화할 수 있다. 이에 의하여 pn 접합에 도달하는 광량을 높게 유지할 수 있다.
이때, 반도체 기판(10)의 측면에 제1 및 제2 측면부(204, 304) 중 적어도 하나를 위치시키면서 이격 부분(IS)을 형성하여 캐리어 수집 효율을 향상하면서도 제1 및 제2 도전형 영역(20, 30)의 불필요한 연결을 방지할 수 있다. 특히, 제1 도전형 영역(20)은 별개의 반도체층으로 구성되고, 제2 도전형 영역(30)은 반도체 기판(10)의 일부를 구성하여 원하지 않는 부분에 도핑이 될 가능성이 높은 본 실시예의 구조에서 이러한 효과가 배가될 수 있다.
이러한 태양 전지(100)의 제조 방법을 도 3a 내지 도 3j를 참조하여 상세하게 설명한다. 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 설명하지 않은 내용에 대해서만 상세하게 설명한다.
도 3a 내지 도 3j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 3a 내지 도 3c에 도시한 바와 같이, 반도체 기판(10) 위에 반도체 기판(10)과 다른 결정 구조를 가지며 제1 도전형 도펀트를 포함하는 제1 도전형 영역(20)(또는 반도체층(200), 이하 동일)을 형성한다. 이때, 제1 도전형 영역(20)은 반도체 기판(10)의 후면 위에 위치하는 제1 부분(202) 및 반도체 기판(10)의 측면 위에 부분적으로 위치하는 제1 측면부(204)를 포함한다. 그리고 반도체 기판(10)과 제1 도전형 영역(20) 사이에 전체적으로 위치하는 제어 패시베이션막(22)을 더 형성할 수 있다. 여기서, 제어 패시베이션막(22)은 반도체 기판(10)의 후면 위에서 반도체 기판(10)과 제1 도전형 영역(20)의 제1 부분(202) 사이에 위치하는 제1 부분(222) 및 반도체 기판(10)의 측면 위에서 반도체 기판(10)과 제1 도전형 영역(20)의 제1 측면부(204) 사이에 위치하는 제2 부분(224)를 포함할 수 있다.
이러한 제어 패시베이션막(22) 및 제1 도전형 영역(20)은 다양한 방법에 의하여 형성될 수 있다. 일 예로, 도 3a에 도시한 바와 같이 반도체 기판(10)의 전체면(즉, 전면, 후면 및 측면) 위에 제어 패시베이션막(220) 및 반도체층(200)을 형성하는 공정 및 도 3c에 도시한 바와 같이 반도체 기판(10)의 전면, 그리고 측면의 일부 영역에 형성된 제어 패시베이션막(22) 및 반도체층(200)의 일부를 부분적으로 제거하는 공정을 포함하여, 상술한 제어 패시베이션막(22) 및 제1 도전형 영역(20)을 형성할 수 있다. 이를 좀더 상세하게 설명한다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(10)의 전체면(즉, 전면, 후면 및 측면) 위에 제어 패시베이션막(220) 및 반도체층(200)을 차례로 형성할 수 있다. 이러한 제어 패시베이션막(220) 및 반도체층(200)은 양면 증착에 의하여 쉽게 형성될 수 있다. 이때, 제어 패시베이션막(220) 및 반도체층(200)은 증착에 의하여 형성될 수 있으며, 특히, 양면 증착이 가능하며 제어 패시베이션막(220) 및 반도체층(200)을 우수한 특성으로 형성할 수 있도록 저압 화학 기상 증착 장치를 이용하거나 저압 화학 기상 증착법(LPCVD)에 의하여 형성될 수 있다. 저압 화학 기상 증착 장치 또는 증착법을 이용하면, 제어 패시베이션막(220) 및 반도체층(200)의 성장 속도를 제어하여 태양 전지(100)에 적합한 결정 구조, 결정 특성을 가지도록 할 수 있다. 일 예로, 제어 패시베이셔션막(220)은 얇은 두께에 의하여 비정질 구조를 가질 수 있고, 반도체층(200)은 다결정 구조를 가질 수 있다.
일 예로, 제어 패시베이션막(220)은 저압 화학 기상 증착 장치에서 저압의 조건에서 열적 산화에 의하여 형성된 산화막(일 예로, 실리콘 산화막)일 수 있으며, 반도체층(200)은 저압 화학 기상 증착 장치 내에서 저압 화학 기상 증착에 의하여 형성될 수 있다. 이때, 제어 패시베이션막(220)와 반도체층(200)을 동일한 장치 내부에서 연속적인 공정에 의하여 수행되는 인-시츄(in-situ) 공정으로 형성하여, 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 다양한 방법에 의하여 제어 패시베이션막(220) 및 반도체층(200)을 형성할 수 있으며, 패시베이션막(220) 및 반도체층(200)을 형성하는 방법 및/또는 장치가 서로 다를 수도 있다.
이때, 반도체층(200)은 제1 도전형 도펀트를 포함하는 기체를 사용하여 제1 도전형 도펀트가 도핑된 상태로 증착될 수 있다. 그러면, 반도체층(200)이 별도의 도핑 공정 없이 제1 도전형 영역(20)을 구성할 수 있어, 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체층(200)이 진성을 가지는 상태로 증착될 수 있으며, 추후 공정에서 다양한 방법(일 예로, 열 확산법, 이온 주입법, 도핑층을 형성하고 열처리하는 방법, 레이저 도핑법 등)에 의하여 제1 도전형 도펀트가 도핑될 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체층(200)의 후면, 그리고 측면의 적어도 일부 영역 위에 식각을 방지하는 식각 방지막(230)을 형성한다. 식각 방지막(230)은 반도체 기판(10)의 후면 위에 위치하는 반도체층(200)의 후면 위에 전체적으로 형성될 수 있고, 반도체 기판(10)의 측면 위에 위치하는 반도체층(200)의 측면 위에 부분적으로 또는 전체적으로 형성될 수 있다. 식각 방지막(230)은 반도체층(200) 및 제어 패시베이션막(220)을 제거하는 식각 용액 등에 식각되지 않는 물질로 구성될 수 있다. 일 예로, 식각 용액으로 알칼리 용액 (예를 들어, KOH 등)을 사용할 수 있는데, 이 경우에 식각 방지막(230)은 실리콘 질화막 등을 포함할 수 있다. 식각 방지막(230)이 100nm 이상의 두께를 가져 식각을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 식각 방지막(230)의 물질, 두께 등은 다양한 변형이 가능하다.
이어서, 도 3c에 도시한 바와 같이, 식각 방지막(230)을 마스크로 하여 반도체층(도 3b의 참조부호 200, 이하 동일)을 부분적으로 제거하여 제1 부분(202) 및 제1 측면부(204)를 남긴다. 즉, 반도체 기판(10)의 전면, 그리고 측면의 일부 영역 위에 위치하는 반도체층(200)의 부분을 제거하여 반도체층(200)의 제1 부분(202) 및 제1 측면부(204)을 잔류시킨다. 이때, 반도체층(200)에 대응하도록 제어 패시베이션막(도 3b의 참조부호 220, 이하 동일)도 부분적으로 함께 제거하여, 제어 패시베이션막(22)의 제1 부분(222) 및 제1 측면부(224)가 잔류할 수 있다.
본 실시예에서 반도체층(200) 및 제어 패시베이션막(222)을 제거하는 방법으로 식각 방지막(230)을 이용한 습식 식각 방법을 사용할 수 있다. 이에 의하면 간단하고 안정적인 공정에 의하여 반도체층(200) 및 제어 패시베이션막(220)이 원하는 형상을 가지도록 원하는 부분을 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 전면 쪽에서 수행되는 단면 식각 공정에 의하여 반도체층(200) 및 제어 패시베이션막(222)의 전면 부분을 제거하고, 이와 함께 측면 부분을 제거할 수 있다.
본 실시예에서는 전면에 반사 방지 구조를 구비하고 후면이 경면 연마된 반도체 기판(10)의 전체면에 반도체층(200) 및 제어 패시베이션막(220)을 형성한 다음 반도체층(200) 및 제어 패시베이션막(220)의 일부 부분을 제거하는 것을 예시하였다. 이때, 반도체 기판(10)의 전면의 반사 방지 구조는 텍스쳐링 공정에 의하여 형성된 것일 수 있다. 반도체 기판(10)의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 산성 용액 등을 이용하여 반도체 기판(10)을 경면 연마된 것일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반사 방지 구조를 구비하지 않는 반도체 기판(10)의 전체면에 반도체층(200) 및 제어 패시베이션막(220)을 형성한 다음 이의 일부 부분을 제거할 수 있다. 이 경우에는, 반도체층(200) 및 제어 패시베이션막(220)을 부분적으로 제거하는 공정에서, 또는 반도체층(200) 및 제어 패시베이션막(220)을 부분적으로 제거하는 공정 이후에, 반도체 기판(10)의 전면을 텍스쳐링하여 반사 방지 구조를 형성할 수 있다. 즉, 반사 방지 구조를 형성하는 공정은 다양한 순서에서 수행될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 식각 방지막(230)을 제거한다. 식각 방지막(230)을 제거하는 방법으로 다양한 방법이 적용될 수 있다. 일 예로, 식각 방지막(230)을 선택적으로 제거할 수 있는 식각 용액을 이용한 습식 식각 공정을 사용할 수 있다. 식각 용액으로는 희석된 불산(HF) 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
도 3e에 도시한 바와 같이, 반도체층(200) 또는 제1 도전형 영역(20) 위에 위치하며 적어도 반도체 기판(10)의 측면 부분을 덮는 도핑 방지막(240)을 형성한다. 이때, 도펀트층(250)은 반도체 기판(10)의 후면 및 측면에 위치한 반도체층(200)을 전체적으로 덮으면서 반도체 기판(10)의 측면 부분(IS1)까지 연장되어 측면 부분(IS1)까지 함께 덮을 수 있다. 이때, 측면 부분(IS1)은 반도체 기판(10)의 측면에서 제1 도전형 영역(20)의 제1 측면부(204)에 인접한 부분에 위치할 수 있다.
이에 의하면 도핑 방지막(240)에 의하여 측면 부분(IS1)이 덮여 있어 측면 부분(IS1)이 도핑되는 것을 방지할 수 있다. 그리고 반도체층(200)이 전체적으로 덮여 있어 제2 도전형 영역(30)을 형성하기 위하여 제2 도전형 도펀트를 도핑하는 도핑 공정을 수행할 때 제2 도전형 도펀트가 반도체층(200)에 유입되는 것을 원천적으로 방지할 수 있다.
이러한 도핑 방지막(240)은 반도체 기판(10)의 후면 쪽에서 수행되는 단면 증착에 의하여 형성될 수 있다. 그러면, 반도체 기판(10)의 전면은 노출된 상태를 유지할 수 있다. 그리고 단면 증착에 의하여 반도체 기판(10)의 후면에 위치한 반도체층(200) 위에 도핑 방지막(240)을 형성할 때 반도체 기판(10)의 측면에도 자연스럽게 도핑 방지막(240)이 형성될 수 있다. 일 예로, 도핑 방지막(240)은 상압 화학 기상 증착(APCVD) 또는 플라스마 화학 기상 증착(PECVD)에 의하여 수행될 수 이다. 이에 의하면 간단한 공정에 의하여 쉽게 도핑 방지막(240)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
도핑 방지막(240)으로는 도핑을 방지할 수 있는 다양한 물질이 사용될 수 있다. 일 예로, 도핑 방지막(240)이 언도프트 실리케이트 유리(undoped silicate glass, USG)로 구성될 수 있다. 언도프트 실리케이트 유리는 반도체 기판(10) 또는 제1 도전형 영역(20)의 특성의 변화 없이 도펀트의 도핑을 효과적으로 방지할 수 있는 물질이기 때문이다. 또한, 추후에 형성될 도펀트층(도 3f의 참조부호 250, 이하 동일)을 도핑된 실리케이트 유리로 형성하여, 도핑 방지막(240) 및 도펀트층(250)을 동일한 장치 내에서 연속적으로 수행되는 인 시츄 공정으로 형성하여 공정을 단순화할 수 있기 때문이다. 이때, 도핑 방지막(240)의 두께가 30nm 이상(일 예로, 30nm 내지 100nm)일 수 있다. 이는 도핑 방지 효과를 충분하게 구현하면서 공정 시간을 최소화하기 위한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도핑 방지막(240)의 물질, 두께 등은 다양한 변형이 가능하다.
이어서, 도 3f 내지 도 3h에 도시한 바와 같이, 반도체 기판(10)의 전면 쪽에 제2 도전형 영역(30)을 형성한다. 본 실시예에서는 제2 도전형 도펀트를 포함하는 도펀트층(250)을 형성한 다음 열처리에 의하여 제2 도전형 도펀트를 확산하는 것을 일 예로 설명한다.
도 3f에 도시한 바와 같이, 반도체 기판(10)의 전면 위에 도펀트층(250)을 형성한다. 이때, 도펀트층(250)은 반도체 기판(10)의 측면 위에도 형성될 수 있다. 좀더 구체적으로, 도펀트층(250)은 반도체 기판(10)의 측면 및 이 위에 위치한 반사 방지막(240) 위에 걸쳐서 형성될 수 있다.
이러한 도펀트층(250)은 반도체 기판(10)의 전면 쪽에서 수행되는 단면 증착에 의하여 형성될 수 있다. 이때, 단면 증착에 의하여 반도체 기판(10)의 전면 위에 도펀트층(250)을 형성할 때 반도체 기판(10)의 측면에도 자연스럽게 도펀트층(250)이 형성될 수 있다. 일 예로, 도펀트층(250)은 상압 화학 기상 증착(APCVD) 또는 플라스마 화학 기상 증착(PECVD)에 의하여 수행될 수 이다. 이에 의하면 간단한 공정에 의하여 쉽게 도펀트층(250)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
도펀트층(250)으로는 제2 도전형 도펀트를 포함하는 다양한 물질이 사용될 수 있다. 일 예로, 도펀트층(250)이 보론 실리케이트 유리(boron silicate glass, BSG) 또는 인 실리케이트 유리(phosphorus silicate glass, PSG)로 구성될 수 있다. 보론 실리케이트 유리 도는 인 실리케이트 유리는 반도체 기판(10) 또는 제1 도전형 영역(20)의 특성의 변화 없이 제2 도전형 도펀트의 도핑이 효과적으로 이루어지도록 하는 물질이기 때문이다. 또한, 앞서 언급한 바와 같이, 도핑 방지막(240)이 언도프트 실리케이트 유리로 형성되면, 도핑 방지막(240)과 도펀트층(250)을 인 시츄 공정에 의하여 형성하여 공정을 단순화할 수 있다. 이때, 도펀트층(250)의 두께가 30nm 이상(일 예로, 30nm 내지 100nm)일 수 있다. 이는 도핑 방지 효과를 충분하게 구현하면서 공정 시간을 최소화하기 위한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도펀트층(250)의 물질, 두께 등은 다양한 변형이 가능하다.
이와 같이 도펀트층(250)의 증착이 도핑 방지막(240)의 증착과 반대 방향에서 이루어진다. 이 경우에 증착 장치 내부에서 반도체 기판(10)이 고정된 카세트 또는 보트(도시하지 않음)을 반대로 뒤집어서 증착되는 면을 반대로 바꾸는 것에 의하여 도핑 방지막(240)과 도펀트층(250)을 반대쪽에서 증착할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법 또는 장비 등이 적용될 수 있다.
본 실시예에서는 제1 도전형 영역(20)의 제1 측면부(204)가 외부로 돌출된 형상을 가지므로, 본 실시예와 달리 도핑 방지막(240)을 구비하지 않으면 도핑층(250)이 제1 측면부(204)에 쉽게 형성되어 제1 측면부(204)과 원하지 않게 제2 도전형 도펀트로 도핑되어 문제가 될 수 있다. 본 실시예에서는 이러한 문제가 나타날 수 있는 구조에서 도핑 방지막(240)을 형성하여 해당 문제를 원천적으로 방지할 수 있다.
이어서, 도 3g에 도시한 바와 같이, 열처리에 의하여 도펀트층(250) 내의 제2 도전형 도펀트를 반도체 기판(10)의 내부로 확산시켜 제2 도전형 영역(30)을 형성한다. 그러면, 제2 도전형 영역(30)이 반도체 기판(10)의 전면에 위치하는 제2 부분(302)을 포함하고, 경우에 따라 제2 부분(302)으로부터 연장되어 반도체 기판(10)의 측면에서 위치하는 제2 부분(304)을 포함할 수 있다. 이때, 도펀트층(250)의 제2 도전형 도펀트는 도핑 방지막(240)에 의하여 제1 도전형 영역(20) 및 반도체 기판(10)의 측면 부분(IS1)에는 도핑되지 않는다. 이에 따라 반도체 기판(10)의 측면에서 제2 부분(304)이 형성되지 않으며 제어 패시베이션막(22) 및 제1 도전형 영역(20)이 형성되지 않은 부분에 제1 도전형 영역(20)과 제2 도전형 영역(30)(일 예로, 제1 측면부(204)와 제2 측면부(304))를 이격하는 이격 부분(IS)이 위치하게 된다.
열처리 방법으로는 일반적인 열처리 장치를 이용한 열처리법이 사용될 수도 있고, 레이저를 이용한 열처리법이 사용될 수 있다.
본 실시예에서 제2 도전형 영역(30)의 제2 측면부(304)의 폭(W2)은 제1 측면부(204) 또는 이격 부분(IS) 쪽으로 향하면서 점진적으로 작아질 수 있다. 이는 제2 도전형 영역(30)이 도펀트층(250)이 반도체 기판(10)의 전면에서 두껍게 형성되고 반도체 기판(10)의 측면에서 상대적으로 얇게 형성되어, 반도체 기판(10)의 측면에서 도펀트층(250)으로 도핑되는 깊이가 작아졌기 때문이다. 제2 면 쪽에서 수행되는 단면 도핑에 의하여 형성되어 반도체 기판(10)의 내부로 향하면서 더 적게 도핑되었기 때문이다.
이어서, 도 3h에 도시한 바와 같이, 도핑 방지막(240) 및 도펀트층(250)을 제거한다. 도핑 방지막(240) 및 도펀트층(250)을 제거하는 방법으로 다양한 방법이 적용될 수 있다. 일 예로, 도핑 방지막(240) 및 도펀트층(250)을 선택적으로 제거할 수 있는 식각 용액을 이용한 습식 식각 공정을 사용할 수 있다. 식각 용액으로는 희석된 불산(HF) 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 설명에서는 도펀트층(250)을 이용하여 제2 도전형 영역(30)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제2 도전형 영역(30)을 형성하는 도핑 공정으로는 알려진 다양한 방법이 사용될 수 있다. 일 예로, 이온 주입법, 열 확산법 등의 다양한 방법이 적용될 수 있다.
본 실시예에서는 반도체층(200)이 제1 도전형 도펀트를 구비한 채로 형성되어 반도체층(200)에 별도의 도핑 공정을 수행하지 않는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체층(200)이 진성 반도체층으로 증착된 경우에는, 반도체층(200) 위에 제1 도전형 도펀트를 포함하는 또 다른 도펀트층을 형성한 다음에 도핑 방지막(240) 및 제2 도전형 도펀트를 포함하는 도펀트층(250)을 형성하여 열처리할 수 있다. 그러면, 열처리 공정 중에 또 다른 도펀트층 내의 제1 도전형 도펀트가 반도체층(200)의 내부로 확산되어 반도체층(200)이 제1 도전형을 가질 수 있다. 그 후에 도핑 방지막(240) 및 제2 도전형 도펀트를 포함하는 도펀트층(250)을 제거할 때 제1 도전형 도펀트를 포함하는 또 다른 도펀트층을 함께 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 진성 반도체로 구성된 반도체층(200)을 도핑하는 방법으로는 다양한 방법이 적용될 수 있다.
또한, 본 실시예에서는 도펀트층(250) 위에 별도의 막을 형성하지 않고 열처리하는 것을 예시하였다. 다른 실시예로, 열처리 공정 시 도펀트층(250)에 포함된 제2 도전형 도펀트가 외부로 확산되는 것을 방지할 수 있도록, 도 4에 도시한 바와 같이, 도펀트층(250)을 형성하는 공정과 열처리 공정 사이에 도펀트층(250) 위에 확산 방지막(260)을 더 형성할 수 있다.
확산 방지막(260)은 도핑 방지막(240)과 동일한 물질 또는 언도프트 실리케이트 유리를 포함하고, 이와 동일 또는 유사한 두께(즉, 30nm 이상, 일 예로, 30nm 내지 100nm)를 가질 수 있다. 확산 방지막(260)이 언도프트 실리케이트를 포함하면, 도핑 방지막(240), 도펀트층(250) 및 확산 방지막(260)을 인-시츄 공정에 의하여 간단한 공정으로 형성할 수 있다.
그리고 확산 방지막(260)은 반도체 기판(10)의 전면 쪽에서 수행되는 단면 증착에 의하여 형성될 수 있다. 이때, 단면 증착에 의하여 반도체 기판(10)의 전면 쪽에서 도펀트층(250) 위에 확산 방지막(260)을 형성할 때 반도체 기판(10)의 측면 쪽에서 도펀트층(250) 위에도 자연스럽게 확산 방지막(260)이 형성될 수 있다. 일 예로, 확산 방지막(260)은 상압 화학 기상 증착 또는 플라스마 화학 기상 증착(PECVD)에 의하여 수행될 수 이다. 이에 의하면 간단한 공정에 의하여 쉽게 확산 방지막을 형성할 수 있다. 이러한 확산 방지막(260)은 도핑 방지막(240) 및 도펀트층(250)을 제거할 때 함께 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 3i에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 또 다른 절연막을 형성한다. 즉, 반도체 기판(10)의 후면에 제1 절연막인 제1 패시베이션막(24)을 형성하고, 반도체 기판(10)의 전면에 제2 절연막인 제2 패시베이션막(34) 및 반사 방지막(36)을 형성한다.
좀더 구체적으로, 반도체 기판(10)의 후면 위에 제1 패시베이션막(24)을 전체적으로 형성하고, 반도체 기판(10)의 전면 위에 제2 패시베이션막(34) 및 반사 방지막(36)을 전체적으로 형성한다. 제1 또는 제2 패시베이션막(24, 34), 반사 방지막(36)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 예를 들어, 제1 패시베이션막(24)은 반도체 기판(10)의 후면 쪽에 수행되는 단면 증착에 의하여, 제2 패시베이션막(34) 및 반사 방지막(36)은 반도체 기판(10)의 전면 쪽에 수행되는 단면 증착에 의하여 형성될 수 있다. 일 예로, 제1 및 제2 패시베이션막(24, 34), 그리고 반사 방지막(36) 중 적어도 하나는 상압 화학 기상 증착 또는 플라스마 화학 기상 증착에 의하여 형성될 수 이다. 이에 의하면 간단한 공정에 의하여 쉽게 1 및 제2 패시베이션막(24, 34), 그리고 반사 방지막(36)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 절연막 또는 제2 절연막(특히, 제1 또는 제2 패시베이션막(24, 34))은 반도체 기판(10)의 측면 쪽에서 제1 도전형 영역(20) 및 반도체 기판(10)의 이격 부분(IS)을 덮으면서 형성될 수 있다. 도면에서는 제1 패시베이션막(24)이 먼저 형성되어 이격 부분(IS)을 덮고, 그 위로 제2 패시베이션막(34) 및 반사 방지막(36)이 형성된 것을 예시하였다. 그러나 본 발명에서 제1 및 제2 패시베이션막(24, 34), 그리고 반사 방지막(36)의 형성 순서가 한정되는 것은 아니다.
이어서, 도 3j에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 패터닝 공정에 의하여 제1 패시베이션막(24)에 제1 개구부(102)를 형성하고 제2 패시베이션막(34) 및 반사 방지막(36)에 제2 개구부(104)를 형성하고, 그 이후에 제1 및 제2 개구부(102, 104) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 및 제2 개구부(102, 104)는 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 스퍼터링, 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다. 특히 본 실시예에서는 제1 및 제2 전극(42, 44)이 스퍼터링 방법에 의하여 형성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 및 제2 전극 형성용 페이스트를 제1 패시베이션막(24), 그리고 제2 패시베이션막(34) 및 반사 방지막(36) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(102, 104)가 형성되므로, 별도로 개구부(102, 104)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예의 제조 방법에 의하면, 이격 부분(IS)을 구비하는 태양 전지(100)를 간단한 공정으로 형성할 수 있다.
상술한 설명 및 도면에서는 제1 도전형 영역(20)이 제1 측면부(204)를 구비하고 제2 도전형 영역(30)이 제2 측면부(304)를 구비하고, 제1 측면부(204)와 제2 측면부(304) 사이에 이격 부분(IS)이 위치하는 것을 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라 도핑 방지막(240)이 반도체 기판(10)의 측면 위에 전체적으로 형성되어 제2 도전형 영역(30)이 제2 측면부(304)를 구비하지 않고 균일한 두께를 가지는 제2 부분(302)만으로 구성될 수 있다. 이 경우에 이격 부분(IS)은 제1 측면부(204)와 제2 부분(304) 사이에 형성된다. 또는, 식각 방지막(230)이 반도체 기판(10)의 후면 위에만 형성되어 제1 도전형 영역(20)이 제1 측면부(204)를 구비하지 않고 제1 부분(202)만으로 구성될 수 있다. 이 경우에 이격 부분(IS)은 제1 측면부(204)와 제2 부분(304) 사이에 형성된다. 또는, 제1 도전형 영역(20)이 제1 측면부(204)를 구비하지 않고 제2 도전형 영역(30)이 제2 측면부(304)를 구비하지 않아 이격 부분(IS)이 제1 부분(202)과 제2 부분(302) 사이에 위치할 수도 있다. 즉, 이격 부분(IS)의 제3 길이(L3)는 반도체 기판(10)의 측면에 식각 방지막(230) 및/또는 도핑 방지막(240)이 어떠한 길이로 형성되는 지에 따라 달라질 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 제1 도전형 영역
202: 제1 부분
204: 제1 측면부
30: 제2 도전형 영역
302: 제2 부분
304: 제2 측면부
42: 제1 전극
44: 제2 전극
IS: 이격 부분

Claims (20)

  1. 반도체 기판 위에, 상기 반도체 기판과 다른 결정 구조를 가지며 제1 도전형 도펀트를 포함하며, 상기 반도체 기판의 제1 면 쪽에 위치하는 반도체층을 형성하는 단계;
    상기 반도체층 위에 위치하며 적어도 상기 반도체 기판의 측면 부분을 덮는 도핑 방지막을 형성하는 단계; 및
    상기 반도체 기판의 제2 면에 제2 도전형 도펀트를 도핑하여 상기 반도체 기판의 일부를 구성하는 도핑 영역을 형성하는 단계
    를 포함하고,
    상기 반도체층을 형성하는 단계는, 상기 반도체 기판의 상기 제1 면 위에 위치하는 제1 부분 및 상기 제1 부분으로부터 연장되면서 상기 반도체 기판의 측면 위에 위치하는 제1 측면부를 포함하도록 상기 반도체층을 형성하고,
    상기 도핑 영역을 형성하는 단계는, 상기 반도체 기판의 상기 제2 면에 위치하는 제2 부분 및 상기 제2 부분으로부터 연장되면서 상기 반도체 기판의 측면에 부분적으로 위치하는 제2 측면부를 포함하도록 상기 도핑 영역을 형성하며,
    상기 도핑 방지막에 의하여 상기 측면 부분에 상기 제2 도전형 도펀트가 도핑되지 않는 상기 반도체 기판의 미도핑 부분으로 구성되어 상기 제1 측면부와 상기 제2 측면부를 이격하는 이격 부분이 위치하는 태양 전지의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 도핑 방지막이 상기 반도체 기판의 제1 면 및 측면 위에서 상기 반도체층을 전체적으로 덮는 태양 전지의 제조 방법.
  5. 제1항에 있어서,
    상기 도핑 방지막은 상기 반도체 기판의 상기 제1 면 쪽에서 수행되는 단면 증착에 의하여 형성되는 태양 전지의 제조 방법.
  6. 제5항에 있어서,
    상기 도핑 방지막이 상압 화학 기상 증착 또는 플라스마 화학 기상 증착에 의하여 형성되는 태양 전지의 제조 방법.
  7. 제1항에 있어서,
    상기 도핑 방지막이 언도프트프 실리케이트 유리(USG)인 태양 전지의 제조 방법.
  8. 제1항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 반도체 기판의 상기 제1 면, 상기 제2 면 및 상기 측면 위에 전체적으로 반도체층을 형성하는 단계; 및
    적어도 상기 반도체 기판의 제2 면 위에 위치한 상기 반도체층의 부분을 제거하는 단계
    를 포함하는 태양 전지의 제조 방법.
  9. 제8항에 있어서,
    상기 전체적으로 반도체층을 형성하는 단계는 양면 증착에 의하여 수행되는 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 반도체층을 형성하는 단계는 저압 화학 기상 증착에 의하여 수행되는 태양 전지의 제조 방법.
  11. 제1항에 있어서,
    상기 반도체층을 형성하는 단계에서 상기 반도체층은 제1 도전형 도펀트로 도핑된 상태로 증착되는 태양 전지의 제조 방법.
  12. 제1항에 있어서,
    상기 도핑 영역을 형성하는 단계에서는, 상기 제2 면 및 상기 반도체 기판의 측면 위에 위치한 상기 도핑 방지막 위에 제2 도전형 도펀트를 포함하는 도펀트층을 형성하고, 열처리에 의하여 상기 도펀트층 내의 상기 제2 도전형 도펀트를 상기 반도체 기판의 내부로 확산시키는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 도펀트층이 상기 반도체 기판의 상기 제2 면 쪽에서 수행되는 단면 증착에 의하여 형성되는 태양 전지의 제조 방법.
  14. 반도체 기판;
    상기 반도체 기판과 다른 결정 구조 또는 다른 결정성을 가지며, 상기 반도체 기판의 제1 면 쪽에 위치하는 제1 도전형 영역;
    상기 반도체 기판의 일부를 구성하는 도핑 영역으로 구성되며, 상기 반도체 기판의 제2 면 쪽에 위치하는 제2 도전형 영역;
    상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
    을 포함하고,
    상기 제1 도전형 영역은, 상기 반도체 기판의 상기 제1 면에 위치하는 제1 부분 및 상기 제1 부분으로부터 연장되면서 상기 반도체 기판의 측면에 위치하는 제1 측면부를 포함하고,
    상기 제2 도전형 영역은, 상기 반도체 기판의 상기 제2 면에 위치하는 제2 부분 및 상기 제2 부분으로부터 연장되면서 상기 반도체 기판의 측면에 부분적으로 위치하는 제2 측면부를 포함하며,
    상기 반도체 기판의 측면에 상기 제1 측면부와 상기 제2 측면부를 이격하며 상기 반도체 기판의 미도핑 부분으로 구성된 이격 부분이 위치하는 태양 전지.
  15. 제14항에 있어서,
    상기 반도체 기판과 상기 제1 도전형 영역 사이에 위치하는 제어 패시베이션막을 더 포함하며,
    상기 제어 패시베이션막은 상기 반도체 기판과 상기 제1 도전형 영역의 상기 제1 부분 사이에 위치하는 제1 부분과 상기 반도체 기판과 상기 제1 측면부 사이에 위치하는 제2 부분을 포함하는 태양 전지.
  16. 삭제
  17. 제14항에 있어서,
    상기 반도체 기판의 두께 방향에서 상기 제1 측면부의 제1 길이가 상기 반도체 기판에서 상기 제1 측면부가 형성되지 않은 부분의 두께보다 긴 태양 전지.
  18. 제14항에 있어서,
    상기 반도체 기판의 두께 방향에서 상기 이격 부분의 길이가 10nm 이상인 태양 전지.
  19. 제14항에 있어서,
    상기 제2 측면부의 폭은 상기 제1 측면부 또는 상기 이격 부분 쪽으로 향하면서 점진적으로 작아지는 태양 전지.
  20. 제14항에 있어서,
    상기 제1 도전형 영역 또는 상기 제2 도전형 영역을 덮는 절연막을 더 포함하고,
    상기 절연막이 상기 반도체 기판의 측면에서 상기 이격 부분을 덮는 태양 전지.
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