KR20160034061A - 태양 전지의 제조 방법 - Google Patents

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양두환
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엘지전자 주식회사
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Abstract

본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 제1 도전형 영역 및 제2 도전형 영역을 가지는 반도체층을 형성하는 단계; 및 상기 제1 도전형 영역 및 상기 제2 도전형 영역에 각기 연결되는 제1 전극 및 제2 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 전극 형성 단계는, 상기 반도체층 위에 상기 제1 및 제2 전극이 형성되지 않는 부분에 대응하도록 패턴부를 형성하는 단계; 상기 반도체층 및 상기 패턴부 위에 전극층을 형성하는 단계; 및 리프트 오프(lift-off) 공정에 의하여 상기 패턴부 및 상기 패턴부 위에 위치하는 상기 전극층의 부분을 제거하는 단계를 포함한다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로서, 좀더 상세하게는, 후면 전극 구조를 가지는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 향상하면서도 우수한 생산성을 가지는 태양 전지의 제조 방법이 요구된다.
본 발명은 높은 효율을 가지는 태양 전지를 우수한 생산성으로 제조할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 제1 도전형 영역 및 제2 도전형 영역을 가지는 반도체층을 형성하는 단계; 및 상기 제1 도전형 영역 및 상기 제2 도전형 영역에 각기 연결되는 제1 전극 및 제2 전극을 형성하는, 전극 형성 단계를 포함한다. 상기 전극 형성 단계는, 상기 반도체층 위에 상기 제1 및 제2 전극이 형성되지 않는 부분에 대응하도록 패턴부를 형성하는 단계; 상기 반도체층 및 상기 패턴부 위에 전극층을 형성하는 단계; 및 리프트 오프(lift-off) 공정에 의하여 상기 패턴부 및 상기 패턴부 위에 위치하는 상기 전극층의 부분을 제거하는 단계를 포함한다.
본 실시예에 따르면, 리프트 오프 공정에 의하여 전극층의 일부를 제거하여 제1 및 제2 전극을 형성하므로, 제1 및 제2 전극의 패터닝 시에 산 계열의 식각 용액 등을 사용하지 않아도 된다. 이에 따라 산 계열의 식각 용액에 의한 패시베이션 특성 저하, 제1 및 제2 도전형 영역의 특성 저하, 손상 저하 등의 문제를 방지할 수 있다. 그리고 식각 용액을 사용할 경우 발생할 수 있는 언더컷 형상 등을 방지할 수 있다. 이에 따라 태양 전지의 효율을 우수하게 유지할 수 있다. 또한, 제1 및 제2 전극의 형성 공정을 단순화하여 제조 비용을 절감할 수 있고 생산성을 향상할 수 있다.
도 1는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3n은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 먼저 본 실시예에 따라 제조될 수 있는 태양 전지의 일 예를 설명한 다음 이의 제조 방법을 상세하게 설명한다.
도 1는 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면 쪽에 위치하는 제1 및 제2 도전형 영역(32, 34)을 포함하는 반도체층(30)과, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극 (42, 44)을 포함한다. 그리고 태양 전지(100)는 반도체 기판(10)과 반도체층(30) 사이에 위치하는 터널링층(20)을 더 구비할 수 있다. 그 외에 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연층(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 베이스 영역(110)이 단결정 실리콘으로 구성되면, 태양 전지(100)가 단결정 실리콘 태양 전지를 구성하게 된다. 이와 같이 단결정 반도체를 가지는 태양 전지(100)는 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하므로 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 제1 및 제2 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다.
이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면의 계면 특성을 전체적으로 향상할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링층(20) 위에는 서로 동일 평면 상에 위치하는 제1 및 제2 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 본 실시예에서 제1 및 제2 도전형 영역(32, 24)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. 또는, 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. 또한, 배리어 영역(36)이 반드시 구비되어야 하는 것은 아니며, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 전체적으로 접촉하여 형성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조의 일 예는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(404)를 구비한다. 이에 의하여 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 절연층(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 절연층(40)이 위치할 수 있다. 절연층(40)은 터널링층(20)(좀더 정확하게는, 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 1의 확대원을 참조하여 제1 및/또는 제2 전극(42, 44)의 적층 구조를 상세하게 설명한 다음, 도 2를 참조하여 제1 및/또는 제2 전극(42, 44)의 평면 구조를 상세하게 설명한다. 도 1의 확대원에서는 제1 전극(42)을 확대한 것으로 도시하였으나, 제2 전극(44)도 이와 동일한 적층 구조를 가질 수 있다. 이에 따라 이하에서는 제1 또는 제2 도전형 영역(32, 34)을 도전형 영역(32, 34)으로, 이에 연결되는 제1 또는 제2 전극(42)을 전극(42, 44)으로 지칭하여 설명한다.
도 1의 확대원을 참조하면, 전극(42, 44)은, 도전형 영역(32, 34) 위에 접촉하여 형성되며 투과성 및 전도성을 가지는 접착층(422)과, 접착층(422) 위에 형성되는 전극층(424)과, 전극층(424) 위에 형성되는 캡핑층(426)을 포함할 수 있다. 여기서, 전극층(424)은 광전 변환에 의하여 생성된 캐리어를 수집하여 외부로 전달하는 전극의 기본적인 역할을 수행하고, 접착층(422)은 도전형 영역(32, 34)과 전극층(424)의 접착 특성을 향상하는 등의 역할을 하며, 캡핑층(426)은 다른 태양 전지(100) 또는 외부와의 연결을 위한 리본(또는 연결 부재, 탭 등)에 연결되는 층으로 이용된다.
접착층(422)은 반도체층과 전극층(424) 사이에서 이들에 접촉하여 형성될 수 있다. 접착층(422)은 전도성을 가지며 반도체층(30)과의 접촉 특성이 우수한 금속을 포함할 수 있다. 이에 의하여 제1 전극(42)의 전도성을 저하하지 않으면서 반도체층(30)과 전극층(424)의 접착 특성을 향상할 수 있다. 접착층(422)이 반도체층(30)과의 접촉 특성을 향상할 수 있도록 접착층(422)의 열팽창 계수가 반도체층(30)의 열팽창 계수와 전극층(424)에서 접착층(422)에 인접한 부분의 열팽창 계수 사이의 값을 가질 수 있다.
이를 좀더 상세하게 설명하면, 반도체층(30)과 전극(42, 44) 사이의 열팽창 계수 차이가 크면, 태양 전지(100)을 형성하기 위한 다양한 열처리 공정 시 반도체층(30)과 전극(42, 44) 사이에 계면 접촉 특성이 저하될 수 있다. 이에 의하여 반도체층(30)과 전극(42, 44) 사이의 컨택 저항이 높아질 수 있다. 이는 반도체층(30) 또는 전극(42, 44)의 선폭을 줄여 반도체층(30)과 전극(42, 44)의 접촉 면적이 줄어드는 경우(예를 들어, 후면 전극 구조)에서 좀더 큰 문제가 될 수 있다. 이에 따라 본 실시예에서는 전극(42, 44) 중 반도체층에 접촉하는 접착층(422)의 열 팽창 계수를 한정하여 반도체층(30)과 전극(42, 44) 사이의 열팽창 계수를 줄여 계면 접촉 특성을 향상하는 것이다.
반도체층(30)이 실리콘을 포함할 경우에 열팽창 계수가 약 4.2ppm/K이고, 전극층(424)에서 접착층(422)에 인접한 부분(일 예로, 본 실시예에서는, 전극층(424))을 구성할 수 있는 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 열팽창 계수가 대략 14.2 ppm/K 이상이다. 좀더 구체적으로, 구리의 열팽창 계수가 약 16.5ppm/K이고, 알루미늄의 열팽창 계수가 약 23.0 ppm/K이고, 은의 열팽창 계수가 약 19.2ppm/K이고, 금의 열팽창 계수가 약 14.2ppm/K이다.
이를 고려하여 접착층(422)을 구성하는 물질(일 예로, 금속)의 열팽창 계수가 약 4.5ppm/K 내지 약 14ppm/K일 수 있다. 열팽창 계수가 4.5ppm/K 미만이거나 14 ppm/K를 초과하면, 반도체층(30)과의 열팽창 계수 차이를 줄여 접착 특성을 향상하는 효과가 충분하지 않을 수 있다. 이를 고려하여, 접착층(422)은 열팽창 계수가 약 8.4ppm/K인 티타늄(Ti) 또는 열팽창 계수가 약 4.6ppm/K인 텅스텐(W)을 포함할 수 있고, 일 예로, 티타늄 또는 텅스텐으로 이루어질 수 있다.
이와 같이 접착층(422)이 티타늄 또는 텅스텐을 포함하게 되면, 반도체층(30)과 전극(42, 44) 사이의 열팽창 계수를 줄이는 것에 의하여 접촉 특성을 향상할 수 있다. 그리고 티타늄 또는 텅스텐은 전극층(424)에서 접착층(422)에 인접한 부분(일 예로, 본 실시예에서는, 전극층(424))을 구성하는 물질(예를 들어, 구리 등)의 배리어로 기능할 수 있어, 이들이 반도체층(30) 또는 반도체 기판(10)으로 확산하는 것을 방지할 수 있다. 이에 의하여 전극층(424)을 구성하는 물질이 반도체층(30) 또는 반도체 기판(10)으로 확산하여 발생할 수 있는 문제를 방지할 수 있다.
이때, 본 실시예에 따른 접착층(422)은 광이 투과할 수 있는 투과성을 가질 수 있다. 접착층(422)이 금속을 포함하는 경우에도 두께가 작으면 투과성을 가질 수 있으므로, 본 실시예에서는 접착층(422)의 두께를 일정 수준 이하로 한정하여 접착층(422)이 투과성을 가질 수 있도록 한다. 이와 같이 접착층(422)이 투과도를 가지면, 접착층(422)을 통과한 광을 접착층(422) 위에 형성되는 전극층(424) 또는 전극층(424)의 일부를 구성하는 층에서 반사시켜 다시 반도체 기판(10)의 내부로 향할 수 있도록 한다. 이에 의하여 광을 전극(42, 44)에서 반사시켜 반도체 기판(10)에 존재하는 광의 양 및 잔류 시간을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
여기서, 투과성이라 함은 광을 100% 투과하는 경우뿐만 아니라, 광의 일부를 투과하는 경우를 포함한다. 즉, 접착층(422)은 금속 투과막 또는 금속 반투과막으로 구성될 수 있다. 예를 들어, 접착층(422)은 50% 내지 100%의 투과도를 가질 수 있고, 좀더 구체적으로는, 80% 내지 100%의 투과도를 가질 수 있다. 접착층(422)의 투과도가 50% 미만이면, 전극층(424)에서 반사되는 광의 양이 충분하지 않아 태양 전지(100)의 효율을 충분하게 향상하기 어려울 수 있다. 접착층(422)의 투과도가 80% 이상이면, 전극층(424)에서 반사되는 광의 양을 좀더 늘릴 수 있어 태양 전지(100)의 효율 향상에 좀더 기여하도록 할 수 있다.
이를 위하여 접착층(422)의 두께는 전극층(424)의 두께보다 작을 수 있다. 본 실시예에서는 전극층(424)이 하나의 층으로 구성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 전극층(424)이 복수 개의 층을 구비할 수도 있는데, 이 경우에는 접착층(422)의 두께가 전극층(424)을 구성하는 복수의 층 각각의 두께보다 작을 수 있다. 이에 의하여 접착층(422)이 투과성을 가지도록 형성될 수 있다.
구체적으로, 접착층(422)의 두께는 50nm 이하일 수 있다. 접착층(422)이 두께가 50nm를 초과하면, 접착층(422)의 투과도가 저하되어 전극층(424)으로 향하도록 하는 광의 양이 충분하지 않을 수 있다. 접착층(422)의 두께를 15nm 이하로 하여 접착층(422)의 투과도를 좀더 향상할 수 있다. 여기서, 접착층(422)의 두께가 5nm 내지 50nm(일 예로, 5nm 내지 15nm)일 수 있다. 접착층(422)의 두께가 5nm 미만인 경우에는 접착층(422)의 반도체층(30) 위에서 고르게 형성되는 것이 어려울 수 있고 접착층(422)에 의한 접착 특성 향상 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422)의 두께가 물질, 공정 조건 등을 고려하여 변화될 수도 있다.
접착층(422) 위에 형성되는 전극층(424)은 단일층으로 구성될 수도 있고, 다양한 특성 등을 향상할 수 있도록 복수의 층을 포함할 수 있다. 본 실시예에서 전극층(424)은, 접착층(422)과 캡핑층(426) 사이에서 이들에 접촉하여 형성되는 단일층으로 구성될 수 있다. 전극층(424)은 전극(42, 44)의 저항을 낮추고 전기 전도도를 향상하는 역할을 수행하여, 실질적으로 전류를 전달하는 전도층의 역할을 수행한다. 그리고 캡핑층(426)을 구성하는 물질이 반도체층(30) 또는 반도체 기판(10)으로 향하는 것을 방지하는 배리어 역할과 함께 반사 물질에 의하여 반사가 이루어지도록 하는 역할을 한다. 즉, 전극층(424)은 전도층으로서의 역할, 배리어층으로서의 역할 및 반사 전극층으로서의 역할을 함께 수행할 수 있다. 이러한 전극층(424)은 반사 특성 및 전도성이 우수한 금속으로 구성될 수 있고, 일 예로, 구리, 알루미늄, 은, 금, 또는 이들의 합금을 포함할 수 있다.
전극층(424)은 접착층(422)보다 큰 두께를 가지면서 50nm 내지 400nm의 두께를 가질 수 있다. 일 예로, 전극층(424)의 두께가 100nm 내지 400nm(좀더 구체적으로는 100nm 내지 300nm)일 수 있다. 전극층(424)의 두께가 50nm 미만이면, 배리어층 및 반사 전극층의 역할을 수행하기 어려울 수 있다. 전극층(424)의 두께가 400nm를 초과하면, 반사 특성 등이 크게 향상되지 못하면서도 제조 비용은 증가할 수 있다. 전극층(424)의 두께가 100nm 이상이면, 저항을 좀더 저하시킬 수 있다. 전극층(424)의 두께가 300nm 이하이면, 저항을 낮추는 효과가 크게 증가하지 않으며, 열적 스트레스가 증가에 따른 박리 현상을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전극층(424)의 두께는 달라질 수 있다.
전극층(424) 위에 캡핑층(426)이 형성될 수 있다. 일 예로, 캡핑층(426)이 전극층(424) 위에 접촉 형성될 수 있다. 캡핑층(426)은 리본과 연결되는 부분으로서, 리본과의 연결 특성이 우수한 물질을 포함할 수 있다.
캡핑층(426)은 나노 수준의 두께, 예를 들어, 50nm 내지 300nm의 두께를 가질 수 있다. 캡핑층(426)의 두께가 50nm 미만이면 리본과의 접합 특성이 저하될 수 있고, 300nm를 초과하면 제조 비용이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 캡핑층(426)의 두께 등은 다양하게 변화될 수 있다.
본 실시예에서는 상술한 바와 같은 접착층(422), 전극층(424) 및 캡핑층(426)을 포함하는 제1 전극(42) 및 제2 전극(44)을 스퍼터링 등에 의하여 형성한 다음 패터닝하여 형성할 수 있다. 좀더 구체적으로, 반도체 기판(10)의 후면 위에 형성된 절연층(40)의 제1 개구부(402) 및 제2 전극(44)의 경우에는 제2 개구부(404)를 채우도록 접착층(422), 전극층(424) 및 캡핑층(426) 각각을 구성하는 전극층(일 예로, 금속층)들을 전체적으로 형성한 후에, 전극층들을 패터닝하는 것에 의하여 제1 전극(42) 및 제2 전극(44)의 접착층(422), 전극층(424) 및 캡핑층(426)을 형성할 수 있다. 패터닝 방법으로는 리프트 오프(lift-off) 공정이 적용될 수 있는데, 이 경우에는 접착층(422), 전극층(424) 및 캡핑층(426)의 측면에 언더컷(under cut)이 발생되지 않아 절연층(40)의 표면과 실질적으로 직교할 수 있다. 이에 대해서는 추후에 도 3a 내지 도 3n을 참조하여 좀더 상세하게 설명한다.
이와 같이 스퍼터링에 의하면 해당 물질이 태양 전지(100)의 두께 방향으로 적층되므로, 접착층(422)이 전체 부분에서 균일한 두께를 가지고, 전극층(424)이 전체 부분에서 균일한 두께를 가지고, 캡핑층(426)이 전체 부분에서 균일한 두께를 가지도록 적층된다. 여기서, 균일한 두께라 함은 공정 오차 등을 고려할 때 균일하다고 판단될 수 있는 두께(예를 들어, 10% 이내의 차이를 가지는 두께)를 의미할 수 있다.
제1 전극(42)은 제1 개구부(402)의 폭보다 큰 폭을 가지도록 형성될 수 있다. 이는 제1 전극(42)의 폭(제1 전극(42)을 구성하는 부분의 폭 중 가장 넓은 폭)을 충분하게 확보하여 제1 전극(42)의 저항을 저감하기 위함이다. 예를 들어, 제1 개구부(402)의 폭이 10um 내지 50um일 수 있고, 제1 전극(42)의 폭이 200um 내지 250um일 수 있다. 제1 개구부(402)의 폭이 10um 미만이면, 제1 전극(42)과 제1 도전형 영역(32)이 원활하게 연결되지 않을 수 있다. 제1 개구부(402)의 폭이 50um를 초과하면, 제1 개구부(402) 형성 시 제1 도전형 영역(32)의 손상될 가능성이 높아질 수 있다. 제1 전극(42)의 폭이 200um 미만이면 제1 전극(42)이 충분한 저항을 가지지 못할 수 있다. 제1 전극(42)의 폭이 250um를 초과하면, 이웃한 제2 전극(44)과 불필요하게 단락되는 등의 문제가 발생할 수 있다. 이와 유사하게 제2 전극(44)은 제2 개구부(404)보다 큰 폭을 가지도록 형성될 수 있다. 예를 들어, 제2 개구부(404)의 폭이 10um 내지 50um일 수 있고, 제2 전극(44)의 폭이 200um 내지 250um일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 개구부(402, 404)의 폭, 전극(42, 44)의 폭이 다양한 값을 가질 수 있다.
이에 따라 전극(42, 44)(특히, 접착층(422))은 제1 개구부(402)(제2 전극(44)의 경우에는 제2 개구부(404))의 바닥면(즉, 반도체층 또는 도전형 영역(32, 34)과의 접촉면)과, 제1 개구부(402)에 인접한 절연층(40)의 측면과, 제1 개구부(402)에 인접한 절연층(40)의 위에 걸쳐서 형성될 수 있다. 특히, 접착층(422)은 제1 개구부(402)의 바닥면(즉, 반도체층(30)과의 접촉면)과, 제1 개구부(402)에 인접한 절연층(40)의 측면과, 제1 개구부(402)에 인접한 절연층(40) 위에서 이들과 접촉하여 위치할 수 있다. 이와 같이 전극(42, 44)이 개구부(402)에 인접한 절연층(40)의 측면 및 제1 개구부(402)에 인접한 절연층(40) 위에 형성되는 것에 의하여, 제1 및 제2 전극(42, 44)을 형성하기 위한 전극층들을 절연층(40) 위에 전체적으로 형성한 다음 이를 패터닝하여 제1 및 제2 전극(42, 44)을 형성하였음을 알 수 있다.
이와 같이 본 실시예에서는 전극(42, 44)이 도금 공정을 사용하지 않고 형성될 수 있다. 전극(42, 44)의 일부를 도금에 의하여 형성되면, 절연층(40)에 핀 홀, 스크래치 등의 결함이 있는 경우에 그 부분에서도 도금이 이루어져 원하지 않는 부분이 도금될 수 있다. 그리고 도금 공정에서 사용하는 도금 용액이 산 또는 알칼리이므로 절연층(40)에 손상을 주거나 절연층(40)의 특성을 저하시킬 수 있다. 본 실시예에서는 도금 공정을 사용하지 않는 것에 의하여 절연층(40)의 특성을 향상할 수 있고, 간단한 공정에 의하여 전극(42, 44)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422), 전극층(424) 및 캡핑층(426)이 다양한 방법에 의하여 형성되고, 다양한 방법에 의하여 패터닝될 수 있다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 다양한 평면 형상을 가질 수 있다.
제1 및 제2 개구부(도 1의 참조부호 402, 404, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물 또는 실리콘 탄화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)으로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
그리고 본 실시예에 따른 태양 전지(100)는 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조를 가진다. 이에 의하여 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
후면 전극 구조를 가지는 태양 전지(100)에서는 반도체 기판(10)의 후면 쪽에 제1 및 제2 전극(42, 44)이 함께 위치하므로, 반도체 기판(10)의 후면 쪽에 전체적으로 전극층을 형성한 후에 이를 패터닝하여 제1 및 제2 전극(42, 44)을 형성하게 된다. 그런데, 종래에는 패터닝을 위하여 산 계열 등의 식각 용액을 사용하였는데, 이 경우에는 식각 용액에 의하여 패시베이션 특성이 저하되거나 제1 및 제2 도전형 영역(32, 34)에 손상이 발생하는 등의 문제가 발생할 수 있었다. 이러한 문제는 후면 쪽에 제1 및 제2 전극(42, 44)이 함께 위치하여 좀더 정밀하게 전극층을 패터닝하여야 하는 후면 전극 구조의 태양 전지(100)에서 크게 나타날 수 있다.
이를 고려하여 본 실시예에 따른 태양 전지(100)의 제조 방법에서는 산 계열의 식각 용액을 사용하지 않고 후면 전극 구조를 가지는 태양 전지(100)에서 제1 및 제2 전극(42, 44)을 제조한다. 본 실시예에 따른 태양 전지의 제조 방법의 일 예를 도 3a 내지 도 3n을 참조하여 좀더 상세하게 설명한다.
도 3a 내지 도 3n은 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다. 일 예로, 반도체 기판(10)의 양면은 경면 연마될 수 있고, 텍스쳐링되지 않은 상태일 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 3c 내지 도 3j에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 포함하는 반도체층(30)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
먼저, 도 3c에 도시한 바와 같이, 터널링층(20) 위에 진성을 가지는 진성 반도체층(300)을 형성한다. 진성 반도체층(300)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 진성 반도체층(300)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 진성 반도체층(300)이 형성될 수 있다.
이어서, 도 3d 내지 도 3j에 도시한 바와 같이, 진성 반도체층(300)에 도핑을 하여 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 포함하는 반도체층(30)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다.
예를 들어, 도 3d에 도시한 바와 같이, 진성 반도체층(300) 위에 제1 마스크층(302)을 형성한다. 제1 마스크층(302)은 패터닝에 의하여 제거되어 형성된 제1 개구 부분(도 3e의 참조부호 302a, 이하 동일)으로 도펀트가 도핑될 수 있도록 하고, 제1 마스크층(302)에 의하여 덮인 부분은 도펀트가 도핑되지 않도록 막는 역할을 할 수 있다. 이러한 제1 마스크층(302)은 도펀트의 도핑을 효과적으로 방지할 수 있고 쉽게 패터닝될 수 있는 물질로 구성될 수 있다.
일 예로, 제1 마스크층(302)이 탄화 규소(실리콘 탄화물)를 포함하는 탄화 규소막(실리콘 탄화막)으로 구성될 수 있다. 탄화 규소막으로 구성되는 제1 마스크층(302)은 레이저에 의하여 쉽게 패터닝될 수 있고, 도펀트의 도핑을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 마스크층(302)이 질화 규소(실리콘 질화물)를 포함하는 질화 규소막(실리콘 질화막) 등으로 구성될 수도 있다. 질화 규소막으로 형성되는 제1 마스크층(302)은 증착 공정 등에 의하여 쉽게 형성할 수 있고 식각 용액, 식각 페이스트 또는 레이저 등을 이용하여 쉽게 패터닝될 수 있다. 그 외에도 제1 마스크층(302)이 다양한 물질을 포함할 수 있다.
제1 마스크층(302)은 다양한 방법에 의하여 형성될 수 있다. 예를 들어, 제1 마스크층(302)이 탄화규소막으로 구성되는 경우에 실란(SiH4) 가스와 메탄(CH4) 가스를 이용한 화학 기상 증착 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 3e에 도시한 바와 같이, 제1 마스크층(302)에서 제1 도전형 영역(32)이 형성될 부분을 제거하여 제1 개구 부분(302a)을 형성한다. 제1 개구 부분(302a)은 다양한 패터닝 방법에 의하여 형성될 수 있는데, 일 예로, 제1 개구 부분(302a)이 레이저(310)에 의하여 형성될 수 있다. 즉, 레이저(310)를 이용하여 제1 마스크층(302)을 선택적으로 가열하여 해당 부분을 제거하는 레이저 어블레이션에 의하여 제1 개구 부분(302a)을 형성할 수 있다.
이와 같이 레이저(310)를 이용하여 제1 개구 부분(302a)을 형성하면, 원하는 형상 및 폭을 가지는 제1 개구 부분(302a)을 쉽게 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 포토 리소그라피, 식각 페이스트 등의 알려진 다양한 패터닝 방법이 적용될 수 있다.
본 실시예에서는 진성 반도체층(300) 위에 전체적으로 제1 마스크층(302)을 형성한 후에 패터닝에 의하여 제1 개구 부분(302a)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 마스크층(302)의 증착 시 별도의 마스크를 사용하는 등의 다양한 방법에 의하여 제1 개구 부분(302a)을 가지는 상태로 제1 마스크층(302)을 형성하는 것도 가능하다.
이어서, 도 3f에 도시한 바와 같이, 제1 도전형 영역(32)을 형성한다. 좀더 구체적으로, 반도체 기판(10)의 후면 쪽에서 제1 개구 부분(302a)에 의하여 노출된 진성 반도체층(300)을 제1 도전형 도펀트로 도핑하여, 제1 개구 부분(302a)에 대응하는 부분에 제1 도전형 영역(32)을 형성한다.
이때, 제1 도전형 영역(32)은 이온 주입법, 열 확산법 등에 의하여 형성될 수 있는데, 특히, 이온 주입법에 의하여 형성될 수 있다. 제1 도전형 영역(32)을 이온 주입법을 사용하면 단면 도핑이 가능하므로 반도체 기판(10)의 후면에만 제1 도전형 영역(32)을 안정적으로 향상할 수 있다.
이어서, 도 3g에 도시한 바와 같이, 제1 마스크층(302)을 제거한다. 제1 마스크층(302)은 알려진 다양한 방법에 의하여 제거될 수 있다. 일 예로, 제1 마스크층(302)이 탄화 규소막으로 구성된 경우에는, 승온된 온도(예를 들어, 500℃ 내지 600℃)에서 열처리를 수행하여 탄화 규소막을 산화 규소막으로 전환한 후에 희석된 불산(diluted HF)에 의하여 제거할 수 있다. 그러면, 제1 마스크층(302)을 간단한 공정에 의하여 깔끔하게 제거할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 마스크층(302)의 물질에 따라 다양한 방법이 사용될 수 있다.
이어서, 도 3h에 도시한 바와 같이, 진성 반도체층(300) 및 제1 도전형 영역(32) 위에 제2 마스크층(304)을 형성한다. 제2 마스크층(304)은 패터닝에 의하여 제거된 제2 개구 부분(도 3k의 참조부호 304a)으로 도펀트가 도핑될 수 있도록 하고, 제2 마스크층(304)에 의하여 덮인 부분은 도펀트가 도핑되지 않도록 막는 역할을 할 수 있다. 이러한 제2 마스크층(304)은 도펀트의 도핑을 효과적으로 방지할 수 있고 쉽게 패터닝될 수 있는 물질로 구성될 수 있다.
일 예로, 제2 마스크층(304)이 탄화 규소를 포함하는 탄화 규소막으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 마스크층(304)이 질화 규소막 등의 다양한 물질로 구성될 수 있다. 제2 마스크층(304)의 물질, 제조 방법 등으로는 제1 마스크층(302)의 물질, 제조 방법 등이 그대로 적용될 수 있으므로 상세한 설명을 생략한다.
이어서, 도 3i에 도시한 바와 같이, 반도체 기판(10)의 전면을 텍스쳐링하고, 제2 마스크층(304)에서 제2 도전형 영역(34)이 형성될 부분을 제거하여 제2 개구 부분(304a)을 형성한다.
반도체 기판(10)의 표면의 텍스쳐링으로는 습식 또는 건식 텍스쳐링을 사용할 수 있다. 습식 텍스쳐링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 습식 텍스쳐링이 적용되는 경우에는 제2 개구 부분(304a)을 형성하기 전에 텍스쳐링을 수행할 수 있다. 그러면 제2 마스크층(304a)이 반도체 기판(10)의 후면에서 텍스쳐링이 일어나는 것을 방지할 수 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같은 건식 텍스쳐링은 제2 개구 부분(304a)을 형성하기 전에도 할 수 있고 제2 개구 부분(304a)을 형성한 후에도 할 수 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
본 실시예에서는 반도체 기판(10)의 전면의 텍스쳐링을 제2 마스크층(304)을 형성한 후에 수행하여, 제1 및 제2 마스크층(302, 304)의 형성, 제1 도전형 영역(32) 형성을 위한 도핑 시 발생할 수 있는 손상, 특성 저하, 원하지 않는 산화막 형성 또는 원하지 않는 도펀트의 도핑 등이 일어난 반도체 기판(10)의 전면 부분을 제거하는 역할도 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 텍스쳐링 공정은 터널링층(20) 형성 전에 미리 수행하여도 되며, 그 외의 다양한 변형이 가능하다.
제2 개구 부분(304a)은 다양한 패터닝 방법에 의하여 형성될 수 있는데, 일 예로, 제2 개구 부분(304a)이 레이저(310)에 의하여 형성될 수 있다. 즉, 레이저(310)를 이용하여 제2 마스크층(304)을 선택적으로 가열하여 해당 부분을 제거하는 레이저 어블레이션에 의하여 제2 개구 부분(304a)을 형성할 수 있다.
이와 같이 레이저(310)를 이용하여 제2 개구 부분(304a)을 형성하면, 원하는 형상 및 폭을 가지는 제2 개구 부분(304a)을 쉽게 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 포토 리소그라피, 식각 페이스트 등의 알려진 다양한 패터닝 방법이 적용될 수 있다.
본 실시예에서는 진성 반도체층(300) 위에 전체적으로 제2 마스크층(304)을 형성한 후에 패터닝에 의하여 제2 개구 부분(304a)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 마스크층(304)의 증착 시 별도의 마스크를 사용하는 등의 다양한 방법에 의하여 제2 개구 부분(304a)을 가지는 상태로 제2 마스크층(304)을 형성하는 것도 가능하다.
이어서, 도 3j에 도시한 바와 같이, 제2 도전형 영역(34)을 형성하여 반도체층(30)을 형성하고, 제2 마스크층(304)을 제거한다.
좀더 구체적으로, 적어도 반도체 기판(10)의 후면 쪽에 제2 도전형 도펀트를 도핑하여 제2 개구 부분(304a)에 의하여 노출된 진성 반도체층(300)을 도핑하여, 제2 개구 부분(304a)에 대응하는 부분에 제2 도전형 영역(34)을 형성한다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다. 이때, 반도체 기판(10)의 전면에 형성되며 제2 도전형 도펀트를 가지는 전면 전계 영역(130)을 함께 형성할 수 있다.
이때, 제2 도전형 영역(34)은 이온 주입법, 열 확산법 등에 의하여 형성될 수 있는데, 특히, 열 확산법에 의하여 형성될 수 있다. 제2 도전형 영역(34)을 열 확산법에 의하여 형성하면, 별도의 공정을 추가하지 않고도 반도체 기판(10)의 전면에 전면 전계 영역(130)을 함께 형성할 수 있다. 또한, 열 확산법의 공정 중에 이온 주입법 등에 의하여 주입된 제1 도전형 영역(32) 내의 제1 도전형 도펀트의 활성화 열처리가 함께 이루어질 수 있다. 이와 같이 본 실시예에서는 먼저 형성되는 제1 도전형 영역(32)은 이온 주입법으로 형성하고, 이후에 형성되는 제2 도전형 영역(34)을 열 확산법으로 형성하여, 이온 주입 시 수행되어야 할 활성화 열처리를 제2 도전형 영역(34) 시에 함께 수행할 수 있다. 이에 의하여 공정을 단순화할 수 있다.
여기서, 제1 도전형 영역(32)이 p형을 가져 도펀트로 보론을 사용할 수 있고, 제2 도전형 영역(34)이 n형을 가져 도펀트로 인을 사용할 수 있다. 그러면, 제1 도전형 영역(32)을 형성하기 위하여 보론을 먼저 도핑한 후에 제2 도전형 영역(34)의 형성 시 열처리를 수행하게 되어 태양 전지(100)의 특성 저하를 방지할 수 있다. 이와 반대로, 제2 도전형 영역(34)을 먼저 형성한 후에 이온 주입으로 제1 도전형 영역(32)을 형성하게 되면 제1 도전형 영역(32)을 위한 별도의 활성화 열처리 공정이 수행되어야 하며, 제1 도전형 영역(32)을 위한 별도의 활성화 열처리 공정 시 제2 도전형 영역(34)의 도펀트인 인이 깊게 도핑될 수 있다. 특히, 전면 전계 영역(130)에 위치한 인이 반도체 기판(10)의 내부로 깊게 도핑되는 것에 의하여 개방 전압이 저하될 수 있다.
제2 마스크층(304)의 제거 방법 등은 제1 마스크층(302)의 제거 방법과 동일 또는 극히 유사하므로, 제1 마스크층(302)의 제거 방법에 대한 설명이 그대로 적용될 수 있다.
상술한 설명에서는 제1 및 제2 도전형 영역(32, 34)을 포함하는 반도체층(30)의 제조 공정의 일 예를 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및 제2 도전형 영역(32, 34), 및/또는 배리어 영역(36)을 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 그리고 배리어 영역(36)을 형성하지 않는 등과 같은 다양한 변형이 가능하다.
이어서, 도 3k에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 반도체 기판(10)의 후면에 절연층(40)을 형성한다. 이때, 패시베이션막(24) 및 반사 방지막(26)은 반도체 기판(10)의 전면에 전체적으로 형성되고, 절연층(40)은 반도체층(30) 위에서 전체적으로 형성될 수 있다. 패시베이션막(24), 반사 방지막(26) 및 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이때, 절연층(40)은 제1 및 제2 개구부(402, 404)를 구비할 수 있다. 제1 및 제2 개구부(402, 404)는 레이저 어블레이션에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 3l 내지 도 3n에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
먼저, 도 3l에 도시한 바와 같이, 반도체 기판(10)의 후면 위에 형성된 절연층(40) 위에 제1 및 제2 전극(42, 44)이 형성되지 않는 부분에 대응하도록 패턴부(410)를 형성한다. 패턴부(410)는 리프트 오프 공정에 의하여 제거되어, 제1 및 제2 전극(42, 44)이 형성되지 않은 부분의 전극층(도 3m의 참조부호 400, 이하 동일)을 제거할 수 있도록 형성된 것이다.
패턴부(410)는 전극층(400)의 형성 시에 손상되지 않고 견딜 수 있도록 내플라스마성 및 내열성이 우수한 수지로 구성될 수 있다. 그리고 패턴부(410)는 세정 용액에 의하여 쉽게 제거되어 깔끔하게 리프트 오프될 수 있는 수지로 구성될 수 있다. 일 예로, 패턴부(410)는 폴리이미드계 수지로 구성될 수 있다. 폴리이미드계 수지는 우수한 내열성을 가져 질소 분위기에서 600℃ 내지 700℃의 온도에서도 견딜 수 있어 패턴부(410) 위에 전극층(400)을 형성할 때 손상되지 않고 유지될 수 있다. 또한, 폴리이미드계 수지는 유기 용매에 의하여 쉽고 깔끔하게 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 패턴부(410)가 다양한 물질을 포함할 수 있다.
이러한 패턴부(410)는 원하는 패턴을 가지도록 할 수 있는 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 인쇄(예를 들어, 스크린 인쇄)에 의하여 형성될 수 있다.
패턴부(410)는 세정 용액에 의하여 제거될 때 패턴부(410) 위에 형성된 전극층(400)이 함께 제거될 수 있도록 전극층(400)보다 두꺼운 두께를 가질 수 있다. 일 예로, 패턴부(410)의 두께(T1)는 1um 내지 100um일 수 있다. 패턴부(410)의 두께(T1)가 1um이면 리프트 오프 공정이 원활하게 수행되기 어려울 수 있고, 패턴부(410)를 100um 초과하는 두께로 형성하기에는 어려움이 있을 수 있다. 좀더 구체적으로, 패턴부(410)의 두께(T1)가 1um 내지 20um일 수 있다. 패턴부(410)의 두께(T1)가 20um를 초과하면 패턴부(410)의 두께(T1)가 커서 제조 공정이 복잡해지거나 제조 비용이 증가할 수 있다. 또는, 전극층(400)의 두께(도 3m의 참조부호 T2, 이하 동일) : 패턴부(410)의 두께(T1) 비율이 1:3 내지 1:0(일 예로, 1:3 내지 1:6)일 수 있다. 상기 비율(T2:T1)이 1:3 미만이면 리트프 오프 공정에 의하여 원하는 부분의 전극층(400)이 깔끔하게 제거되지 않을 수 있고, 1:10을 초과하면 패턴부(410)의 두께(T2)가 커서 제조 공정이 복잡해지거나 제조 비용이 증가할 수 있다. 상기 비율(T2:T1)을 1:6 이하로 하면 패턴부(410)의 두께(T1)를 줄여 제조 공정을 좀더 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패턴부(410)의 두께(T1)가 다양하게 변화될 수 있다.
평면으로 볼 때, 패턴부(410)는 절연층(40) 위에서 도 2에 도시한 제1 및 제2 전극(42, 44)이 형성될 부분 사이를 채우는 스트라이프 형상을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 패턴부(410)가 제1 및 제2 전극(42, 44)의 형상, 폭, 피치 등에 따라 다양한 형상, 폭, 피치를 가질 수 있다.
이어서, 도 3m에 도시한 바와 같이, 제1 및 제2 전극(42, 44)을 구성하는 전극층(400)을 스퍼터링에 의하여 형성한다. 전극층(400)은 제1 및 제2 개구부(402, 404) 내부를 채우면서 반도체 기판(10)의 후면 쪽에(좀더 정확하게는, 반도체층(30), 절연층(40) 및 패턴부(410) 위에) 전체적으로 형성될 수 있다. 일 예로, 전극층(400)은 제1 및 제2 개구부(402, 404)에 의하여 노출된 반도체층(30), 그리고 제1 및 제2 개구부(402, 404)의 측면, 절연층(40) 위, 그리고 패턴부(410)의 측면 및 표면 위에 접촉하여 형성될 수 있다.
본 실시예에서 전극층(400)의 두께(T2)는 다양하게 변화될 수 있다. 일 예로, 전극층(400)의 두께(T2)는 100nm 내지 750nm일 수 있다. 이는 앞서 설명한 접착층(422), 전극층(424) 및 캡핑층(426)의 두께를 고려한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전극층(400)의 적층 구조, 물질 등에 따라 전극층(400)의 두께(T2)가 다양하게 변화될 수 있다.
이어서, 도 3n에 도시한 바와 같이, 패턴부(410)를 리프트 오프하여 제1 및 제2 전극(42, 44)을 형성한다. 예를 들어, 패턴부(410)를 녹일 수 있는 유기 용매에 노출시키면, 패턴부(410)가 녹으면서 패턴부(410) 위에 위치한 전극층(400) 또한 반도체 기판(10)으로부터 분리된다. 일 예로, 패턴부(410), 전극층(400) 등이 형성된 반도체 기판(10)을 유기 용매에 침지하면 단순한 공정에 의하여 패턴부(410) 및 이 위에 위치한 전극층(400)을 제거할 수 있다. 이에 의하여 전극층(400)에서 패턴부(410)가 위치하던 부분이 제거되면서 제1 전극(42)과 제2 전극(44)이 서로 분리되어 형성된다.
이러한 리프트 오프 공정에서 패턴부(410)의 물질 등에 따라 다양한 유기 용매를 이용하여 다양한 공정 조건에서 수행될 수 있다. 예를 들어, 패턴부(410)가 폴리이미드계 물질을 포함하는 경우에 N-메틸 피롤리돈(N-methylpyrrolidone, NMP), 디메틸아세트아마이드(dimethylacetamide, DMAC), 이들의 혼합물 등의 유기 용매를 사용할 수 있으며, 상온에서 10분 내지 100분 정도 유지할 수 있다.
이와 같이 리프트 오프 공정에 의하여 전극층(400)을 패터닝하여 제1 및 제2 전극(42, 44)을 형성하는 경우에는, 습식 식각 등과 달리 언더컷이 발생하지 않는다. 이에 따라 제1 및 제2 전극(42, 44)의 측면이 절연층(40)의 표면과 직교할 수 있다. 이에 의하여 원하는 설계에 맞춰 제1 및 제2 전극(42, 44)을 정밀하게 패터닝할 수 있다.
본 실시예에 따르면, 리프트 오프 공정에 의하여 전극층(400)의 일부를 제거하여 제1 및 제2 전극(42, 44)을 형성하므로, 제1 및 제2 전극(42, 44)의 패터닝 시에 산 계열의 식각 용액 등을 사용하지 않아도 된다. 이에 따라 산 계열의 식각 용액에 의한 패시베이션 특성 저하, 제1 및 제2 도전형 영역(32, 34)의 특성 저하, 손상 저하 등의 문제를 방지할 수 있다. 그리고 식각 용액을 사용할 경우 발생할 수 있는 언더컷 형상 등을 방지할 수 있다. 이에 따라 태양 전지(100)의 효율을 우수하게 유지할 수 있다. 또한, 제1 및 제2 전극(42, 44)의 형성 공정을 단순화하여 제조 비용을 절감할 수 있고 생산성을 향상할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
30: 반도체층
40: 절연층
400: 전극층
410: 패턴부

Claims (14)

  1. 반도체 기판 위에 제1 도전형 영역 및 제2 도전형 영역을 가지는 반도체층을 형성하는 단계; 및
    상기 제1 도전형 영역 및 상기 제2 도전형 영역에 각기 연결되는 제1 전극 및 제2 전극을 형성하는, 전극 형성 단계
    를 포함하고,
    상기 전극 형성 단계는,
    상기 반도체층 위에 상기 제1 및 제2 전극이 형성되지 않는 부분에 대응하도록 패턴부를 형성하는 단계;
    상기 반도체층 및 상기 패턴부 위에 전극층을 형성하는 단계; 및
    리프트 오프(lift-off) 공정에 의하여 상기 패턴부 및 상기 패턴부 위에 위치하는 상기 전극층의 부분을 제거하는 단계
    를 포함하는 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 패턴부는 폴리이미드계 물질을 포함하는 태양 전지의 제조 방법.
  3. 제2항에 있어서,
    상기 패턴부는 N-메틸 피롤리돈(N-methylpyrrolidone, NMP), 디메틸아세트아마이드(dimethylacetamide, DMAC), 및 이들의 혼합물에 의하여 리프트 오프되는 태양 전지의 제조 방법.
  4. 제1항에 있어서,
    상기 패턴부의 두께가 1um 내지 20um인 태양 전지의 제조 방법.
  5. 제1항에 있어서,
    상기 전극층의 두께보다 상기 패턴부의 두께가 더 큰 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 전극층의 두께 : 상기 패턴부의 두께 비율이 1:3 내지 1:10인 태양 전지의 제조 방법.
  7. 제1항에 있어서,
    상기 전극층의 두께가 100nm 내지 750nm인 태양 전지의 제조 방법.
  8. 제1항에 있어서,
    상기 반도체층은, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 위치하는 배리어 영역을 더 포함하는 태양 전지의 제조 방법.
  9. 제1항에 있어서,
    상기 반도체층을 형성하는 단계는,
    상기 반도체층 위에 상기 제1 도전형 영역에 대응하는 제1 개구 부분을 구비하는 제1 마스크층을 형성하는 단계;
    상기 제1 개구 부분을 통하여 상기 반도체층에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역을 형성하는 단계;
    상기 제1 마스크층을 제거하는 단계;
    상기 반도체 기판 및 상기 반도체층 위에 상기 제2 도전형 영역에 대응하는 제2 개구 부분을 구비하는 제2 마스크층을 형성하는 단계;
    상기 제2 개구 부분을 통하여 상기 반도체층에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역을 형성하는 단계;
    상기 제2 마스크층을 제거하는 단계
    를 포함하는 태양 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 도전형 영역이 이온 주입법에 의하여 형성되고,
    상기 제2 도전형 영역이 열 확산법에 의하여 형성되는 태양 전지의 제조 방법.
  11. 제9항에 있어서,
    상기 제2 도전형 영역을 형성하는 단계에서, 상기 반도체 기판의 전면에 전면 전계 영역이 함께 형성되는 태양 전지의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 및 제2 마스크층 중 적어도 하나가 탄화규소를 포함하고,
    상기 제1 및 제2 개구 부분 중 적어도 하나가 레이저에 의하여 형성되는 태양 전지의 제조 방법.
  13. 제1항에 있어서,
    상기 전극층이 스퍼터링에 의하여 형성되는 태양 전지의 제조 방법.
  14. 제1항에 있어서,
    상기 전극층의 측면이 상기 절연층의 표면과 직교하는 태양 전지의 제조 방법.
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