KR20190007509A - 태양 전지 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 또는 상기 반도체 기판 위에 위치하는 도전형 영역; 상기 도전형 영역에 전기적으로 연결되는 전극; 및 상기 반도체 기판의 일면 및 다른 일면 중 적어도 하나 위에 위치하며 제1 막 및 상기 제1 막 위에 위치하는 제2 막을 포함하는 절연막을 포함한다. 상기 제2 막이 상기 제1 막보다 높은 탄소 함량을 가지고, 상기 제2 막의 굴절률이 상기 제1 막의 굴절률과 같거나 그보다 작고, 상기 제2 막의 흡광 계수가 상기 제1 막의 흡광 계수와 같거나 그보다 크다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 우수한 효율을 가지는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 또는 상기 반도체 기판 위에 위치하는 도전형 영역; 상기 도전형 영역에 전기적으로 연결되는 전극; 상기 반도체 기판의 일면 및 다른 일면 중 적어도 하나 위에 위치하며 제1 막 및 상기 제1 막 위에 위치하는 제2 막을 포함하는 절연막을 포함한다. 상기 제2 막이 상기 제1 막보다 높은 탄소 함량을 가지고, 상기 제2 막의 굴절률이 상기 제1 막의 굴절률과 같거나 그보다 작고, 상기 제2 막의 흡광 계수가 상기 제1 막의 흡광 계수와 같거나 그보다 크다.
본 실시예에 따른 태양 전지는, 절연막에서 제1 막보다 외부에 위치하는 제2 막이 제1 막보다 높은 탄소 함량을 가져 절연막의 화학적 안정성을 향상할 수 있다. 그리고 제2 막의 흡광 계수(특히, 단파장 광에 대한 흡광 계수)가 제1 막의 흡광 계수와 같거나 그보다 큰 흡광 계수를 가져 광에 의한 태양 전지의 특성 변화 또는 손상을 방지할 수 있다. 이때, 제2 막이 제1 막보다 작은 굴절률을 가져 굴절률에 의하여 반사도를 저감할 수 있다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 4는 제조예 1에 따른 태양 전지에서 실리콘 질화막과 실리콘 카보나이트라이드막의 400nm 파장의 광에서의 흡광 계수를 측정한 결과를 도시한 그래프이다.
도 5는 제조예 1에 따른 태양 전지에서 실리콘 질화막과 실리콘 카보나이트라이드막의 633nm 파장의 광에서의 굴절률을 측정한 결과를 도시한 그래프이다.
도 6은 제조예 2에 따라 태양 전지에서 탄소 함량에 따른 실리콘 옥시카바이드의 굴절률(633nm 파장의 광에서의 굴절률) 및 흡광 계수(400nm 파장의 광에서의 흡광 계수)를 측정한 결과를 도시한 그래프이다.
도 7은 제조예 1, 제조예 2, 그리고 비교예에 따른 태양 전지의 반사도를 측정한 결과를 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)에 또는 반도체 기판(10) 위에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 전기적으로 연결되는 전극(42, 44)과 반도체 기판(10)의 일면 및 다른 일면 중 적어도 하나 위에 위치하는 절연막(21)을 포함한다. 이때, 도전형 영역(32)은 제1 도전형을 가지는 제1 도전형 영역(32) 및 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(34)을 포함한다. 전극(42, 44)은 제1 도전형 영역(32)에 전기적으로 연결되는 제1 전극(42) 및 제2 도전형 영역(34)에 전기적으로 연결되는 제2 전극(44)을 포함한다. 그리고 절연막(21)은 제1 막(24)과, 제1 막(24) 위에 위치하는 제2 막(26)을 포함하고, 제1 막(24)과 반도체 기판(10) 사이에 위치하는 제3 막(22)을 포함할 수 있다. 그리고 본 실시예에 따른 태양 전지(100)는 제어 패시베이션층(20), 후면 패시베이션막(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
베이스 영역(110)은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 제어 패시베이션층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 반도체 기판(10)의 전면 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 베이스 영역(110)과 동일한 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 제어 패시베이션층(20)이 형성될 수 있다. 일 예로, 제어 패시베이션층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제어 패시베이션층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제어 패시베이션층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제어 패시베이션층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제어 패시베이션층(20)을 통과할 수 있다. 또한, 제어 패시베이션층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제어 패시베이션층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제어 패시베이션층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 제어 패시베이션층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이때, 제어 패시베이션층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 제어 패시베이션층(20)이 얇은 두께를 가질 수 있다. 일 예로, 제어 패시베이션층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 제어 패시베이션층(20)의 두께(T)가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 제어 패시베이션층(20)의 두께가 0.5nm 미만이면 원하는 품질의 제어 패시베이션층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제어 패시베이션층(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 이때, 터널링 효과를 좀더 향상할 수 있도록 제어 패시베이션층(20)의 두께가 0.5nm 내지 1.5nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션층(20)의 두께가 다양한 값을 가질 수 있다.
일 예로, 제어 패시베이션층(20)은 후면 패시베이션막(40), 그리고 절연막(21)의 두께(좀더 구체적으로 이들을 구성하는 제1 막(24), 제2 막(26) 및 제3 막(22)의 두께 각각)과 같거나 이보다 작은 두께를 가질 수 있다. 특히, 제어 패시베이션층(20)은 후면 패시베이션막(40), 그리고 절연막(21)의 두께(좀더 구체적으로 이들을 구성하는 제1 막(24), 제2 막(26) 및 제3 막(22)의 두께 각각)보다 작은 두께를 가질 수 있다. 제어 패시베이션층(20)은 터널링 효과를 위하여 최대한 얇은 두께를 가지는 것이 유리하기 때문이다.
제어 패시베이션층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 제어 패시베이션층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 제어 패시베이션층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 제어 패시베이션층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 제어 패시베이션층(20) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
일 예로, 본 실시예에서 제1 도전형 영역(32)은 베이스 영역(110)과 제어 패시베이션층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 그리고 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하되 그 도핑 농도가 베이스 영역(110)보다 높을 수 있다. 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10) 위(좀더 명확하게는, 제어 패시베이션층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 또는 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 및 제2 도전형 영역(32, 34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 및 제2 도전형 영역(32, 34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트가 도핑되어 형성될 수 있다. 특히, 제1 및 제2 도전형 영역(32, 34)이 다결정 반도체를 가지면 높은 캐리어 이동도를 가질 수 있다. 제1 또는 제2 도전형 도펀트는 반도체층(30)을 형성하는 공정에서 반도체층(30)에 함께 포함되거나, 또는, 반도체층(30)을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층(30)에 포함될 수도 있다.
이때, 제1 또는 제2 도전형 도펀트로는 반도체층(30)에 도핑되어 n형 또는 p형을 나타낼 수 있는 다양한 물질을 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(32)이 후면 전계 영역을 구성하고 제2 도전형 영역(34)이 에미터 영역을 구성할 수도 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 다양한 방법에 의하여 형성하여 다양한 두께를 가질 수 있으며 다양한 형상을 가질 수도 있다. 배리어 영역(36)이 빈 공간인 트렌치로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다. 도면에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 또는, 배리어 영역(36)이 형성되지 않아 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계가 서로 접촉할 수도 있다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 순차로 위치하는 제1 막(24)과 제2 막(26)을 포함하는 절연막(21)이 위치할 수 있다. 이때, 제2 막(26)은 제1 막(24)보다 높은 탄소 함량을 가지고, 제2 막(26)의 굴절률이 제1 막(24)의 굴절률과 같거나 그보다 작고, 제2 막(26)의 흡광 계수가 제1 막(24)의 흡광 계수와 같거나 그보다 크다. 특히, 제2 막(26)의 굴절률이 제1 막(24)의 굴절률보다 작고 2 막(26)의 흡광 계수가 제1 막(24)의 흡광 계수보다 클 수 있다. 그리고 반도체 기판(10)(또는 전면 전계 영역(130))과 제1 막(24)과 사이에 제1 막(24) 및 제2 막(26)과 다른 물질 또는 다른 조성을 가지는 제3 막(22)이 형성될 수 있다.
이때, 제1 막(24)은 실리콘 질화물을 포함하는 실리콘 질화막이고, 제2 막(26)은 탄소를 포함하는 실리콘 질화물(즉, 실리콘 카보나이트라이드(silicon carbonitride,SiCN))을 포함하는 실리콘 카보나이트라이드막, 탄소를 포함하는 실리콘 산화물(즉, 실리콘 옥시카바이드(silicon oxycarbide))을 포함하는 실리콘 옥시카바이드막, 이들의 혼합물을 포함하는 막일 수 있다. 또는, 제1 막(24)가 실리콘 카바이드(SiC)를 포함하고, 제2 막(26)이 실리콘 카보나이트라이드(SiCN)를 포함할 수 있다. 그리고 제3 막(22)은 실리콘 산화물을 포함하는 실리콘 산화막일 수 있는데, 제3 막(22)은 열적 산화에 의하여 형성된 열적 산화막일 수 있다.
제1 막(24)은 제3 막(22)과 함께 적층되어 반도체 기판(10)의 패시베이션 특성을 크게 향상할 수 있다. 이는 실리콘 산화막과 실리콘 질화막이 적층될 때 실리콘을 포함하는 반도체 기판(10)의 패시베이션 특성을 가장 효과적으로 향상할 수 있기 때문이다. 이때, 제1 막(24) 및 제3 막(22)이 탄소를 포함하지 않거나 제2 막(26)보다 적은 탄소 함량(일 예로, 낮은 wt%)를 가질 수 있다. 특히, 제1 막(24) 및 제3 막(22)은 탄소를 포함하지 않을 수 있다. 탄소가 패시베이션 특성을 다소 저하시킬 수 있기 때문에, 패시베이션막의 역할을 하는 제1 막(24) 및 제3 막(22)은 탄소를 포함하지 않도록 할 수 있다.
제2 막(26)은 탄소를 포함하여 우수한 화학적 안정성(예를 들어, 산 또는 염기에 대한 안정성)을 가질 수 있다. 특히, 본 실시예에서는 우수한 패시베이션 특성을 위하여 제1 막(24)이 상대적으로 낮은 굴절률 및 흡광 계수를 가지는데, 이러한 제1 막(24)은 화학적 안정성이 다소 낮을 수 있다. 이에 본 실시예에서는 절연막(21)에서 반도체 기판(10)과 가장 멀리 위치하여 최외곽면을 구성하는 제2 막(26)에 탄소를 포함시켜 화학적 안정성을 우수하게 유지하는 것이다. 이에 따라 제2 막(26)은 또한 태양 전지(100)의 제조 공정 중에 에칭 공정 등이 있을 때 캡핑막으로 기능할 수 있다. 이에 의하여 별도의 캡핑막의 형성 및 제거 공정을 생략할 수 있다.
이때, 제2 막(26)이 상술한 바와 같이 탄소 이외에도 질소 또는 산소를 포함하는 실리콘 카보나이트라이드막 또는 실리콘 옥시카바이드막으로 구성되면, 산소와의 반응성을 줄여 산화를 효과적으로 방지할 수 있다. 반면, 제2 막(26)이 탄소 이외에 질소 또는 산소를 포함하지 않는 실리콘 탄화막인 경우에는 300도씨 이상의 온도에서 쉽게 산화되어 굴절률, 흡광 계수 등의 특성이 변화될 수 있어 제2 막(26)이 원하는 특성을 유지하기 어려울 수 있다.
또한, 본 실시예에서는 제2 막(26)이 탄소를 포함하여 제2 막(26)의 굴절률 및 흡광 계수를 쉽게 조절할 수 있다. 이에 의하여 제2 막(26)이 원하는 굴절률 및 흡광 계수를 가질 수 있다.
이에 따라 제2 막(26)의 굴절률이 제1 막(24)의 굴절률과 같거나 그보다 작을 수 있다. 일 예로, 633nm의 파장의 광에 대하여, 제2 막(26)의 굴절률이 제1 막(24)의 굴절률과 같거나 그보다 작을 수 있다. 633nm의 파장의 광을 기준으로 한 것은 일 예로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 좀더 구체적으로, 제2 막(26)의 굴절률이 제1 막(24)의 굴절률보다 작을 수 있다. 그러면, 제1 막(24)보다 외부에 위치한 제2 막(26)이 상대적으로 낮은 굴절률을 가져 반사도를 저감할 수 있다.
그리고 제2 막(26)의 흡광 계수가 제1 막(24)의 흡광 계수와 같거나 그보다 클 수 있다. 이에 의하면 광에 의한 태양 전지(100)의 특성 변화 또는 손상을 방지할 수 있다. 특히, 단파장의 광(일 예로, 400nm 이하 파장의 광 또는 자외선)은 태양 전지(100)의 특성을 쉽게 변화시키거나 태양 전지(100)을 쉽게 손상시킬 수 있다. 좀더 구체적으로, 단파장의 광에 대한 제2 막(26)의 흡광 계수가 제1 막(24)의 흡광 계수와 같거나 그보다 클 수 있다. 제2 막(26)의 흡광 계수를 제1 막(24)과 최소한 동일한 수준으로 유지하여 제1 막(24)과 제2 막(26)에서 단파장의 광을 흡수하여 단파장의 광에 대한 안정성을 향상할 수 있다.
특히, 단파장에 대한 제2 막(26)의 흡광 계수가 제1 막(24)의 흡광 계수보다 커서 외부에 위치한 제2 막(26)에서 단파장의 광을 더 많이 흡수하여 단파장의 광에 대한 안정성을 크게 향상할 수 있다. 그리고 제1 막(24)은 상대적으로 낮은 흡광 계수를 가져 제3 막(22)과 함께 패시베이션 효과를 매우 우수하게 유지할 수 있다. 참조로, 제1 막(24)이 높은 굴절률 및 높은 흡광 계수를 가지면 패시베이션 특성이 저하될 수 있다.
이와 같이 제2 막(26)이 제1 막(24)보다 작은 굴절률을 가지면서 제1 막(24)보다 큰 흡광 계수를 가지면, 굴절률 차이에 의한 반사도 저감 효과는 최대화할 수 있고 제1 막(24)이 상대적으로 작은 흡광 계수를 가져 패시베이션 효과를 우수하게 유지하면서 제2 막(26)의 높은 흡광 계수에 의하여 단파장의 광에 대한 안정성을 크게 향상할 수 있다.
일 예로, 파장이 400nm 이하(일 예로 400nm)인 광에 대한 제1 막(24) 및 제2 막(26) 각각의 흡광 계수가 0.25 이하일 수 있다. 이와 같이 제1 막(24)이 상대적으로 작은 흡광 계수를 가지면 전계 효과에 의한 우수한 패시베이션 특성을 그대로 유지할 수 있다. 반면, 제1 막(24)이 상대적으로 큰 흡광 계수(즉, 파장이 400nm 이하(일 예로 400nm)인 광에서 0.25를 초과하는 흡광 계수)를 가지는 경우에는 패시베이션 특성이 저하될 수 있다. 그리고 제1 막(24) 및 제2 막(26)의 흡광 계수가 높으면 태양 전지(100)에 사용되는 광을 너무 많이 흡수하여 광의 손실이 지나치게 클 수 있다. 다만, 앞서 언급한 바와 같이 흡광 계수가 적은 경우에 화학적 안정성이 다소 저하될 수 있는데, 본 실시예에서는 탄소를 포함하여 화학적 안정성이 우수한 제2 막(26)을 제1 막(24) 위에 위치시켜 이러한 문제를 방지할 수 있다. 일 예로, 파장이 400nm 이하(일 예로 400nm)인 광에서 제1 막(24)의 흡광 계수가 0.20 이하일 수 있다. 파장이 400nm 이하(일 예로 400nm)인 광에서 제1 막(24)의 흡광 계수를 0.20 이하로 하면 패시베이션 특성을 좀더 향상할 수 있다.
이때, 앞서 설명한 바와 같이 단파장의 광에서 제2 막(26)이 제1 막(24)보다 큰 흡광 계수를 가지면 단파장을 효과적으로 흡수할 수 있다. 이때, 파장이 400nm 이하(일 예로, 400nm)인 광에 대한 제2 막(26)의 흡광 계수가 제1 막(24)의 흡광 계수보다 0.01 이상 클 수 있다. 상술한 차이가 0.01 미만이면, 제2 막(26)이 단파장의 광을 흡수하는 효과가 크지 않을 수 있다. 일 예로, 파장이 400nm 이하(일 예로, 400nm)인 광에 대한 제2 막(26)의 흡광 계수가 제1 막(24)의 흡광 계수보다 0.01 내지 0.10(일 예로, 0.01 내지 0.06)만큼 클 수 있다. 이는 탄소의 첨가에 의하여 제2 막(26)의 흡광 계수를 제1 막(24)의 흡광 계수보다 0.10(일 예로, 0.06)를 초과하여 크게 증가시키는 데 어려움이 있을 수 있기 때문이다. 그리고 제2 막(26)의 흡광 계수가 높으면 태양 전지(100)에 사용되는 광을 너무 많이 흡수하여 광의 손실이 지나치게 클 수 있다.
이때, 제2 막(26)의 두께가 제1 막(24)의 두께와 같거나 그보다 작을 수 있다. 이는 제2 막(26)이 제1 막(24)과 같거나 큰 굴절률을 가지므로 반사 특성을 고려하여 제2 막(26)의 두께를 제1 막(24)의 두께와 같거나 그보다 작게 하는 것이다. 그리고 큰 흡광 계수를 가지는 제2 막(26)의 두께가 커지면 광을 많이 흡수하여 태양 전지(100)에 입사되는 광의 손실이 있을 수 있다. 그리고 제3 막(22)의 두께가 제1 막(24) 및 제2 막(26)의 두께보다 작을 수 있다. 이는 제3 막(22)은 열적 산화에 의하여 형성된 막으로 아주 두꺼운 두께로 형성되기 어렵기 때문이다. 일 예로, 제3 막(22)의 두께가 5nm 이하(일 예로, 0.1nm 내지 3nm)일 수 있다. 이러한 두께는 열적 산화에 의하여 형성될 수 있는 두께로 한정된 것이나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제3 막(22)이 열적 산화가 아닌 다른 방법으로 형성되거나 공정 조건 등을 변화시켜 제3 막(22)이 다른 두께를 가질 수도 있다.
상술한 바와 같이 실리콘 질화막으로 구성된 제1 막(24)의 굴절률(일 예로, 633nm 파장의 광에 대한 굴절률)이 1.95 내지 2.05일 수 있다. 제1 막(24)의 굴절률이 1.95 미만이면, 막 밀도가 충분하지 않아 패시베이션 특성이 저하될 수 있다. 제2 막(26)의 굴절률이 2.05를 초과하면, 흡광 계수가 증가하여 패시베이션 특성이 저하될 수 있다. 그리고 제1 막(24)의 두께가 50nm 내지 90nm일 수 있다. 제1 막(24)의 두께가 50nm 미만이면, 전계 효과에 의한 패시베이션 효과가 충분하지 않을 수 있다. 제1 막(24)의 두께가 90nm를 초과하면, 공정 시간 및 비용이 증가하며 제1 막(24) 및 제2 막(26)과의 굴절률 및 두께에 의하여 구현되는 반사도 저감 효과가 충분하지 않을 수 있다.
제2 막(26)이 실리콘 카보나이트라이드막일 경우에 SiCxN1 -x의 화학식을 가지는데, x가 0.3 내지 0.9일 수 있다. 실리콘 카보나이트라이드막에서는 탄소의 양이 증가하면 굴절률은 저하되고 흡광 계수는 증가할 수 있다. x가 0.3 미만이면, 탄소의 양이 충분하지 않아 화학적 안정성 향상 등의 효과가 충분하지 않을 수 있고, 제1 막(24)과 같거나 이보다 낮은 굴절률 및 제1 막(24)과 같거나 이보다 큰 흡광 계수를 가지기 어려울 수 있다. x가 0.9를 초과하면, 질소의 양이 충분하지 않아 높은 온도에서 쉽게 산화될 수 있다.
이때, 제2 막(26)의 굴절률이 1.8 내지 1.98이고, 제2 막(26)의 두께가 5nm 내지 30nm일 수 있다. 이러한 굴절률은 실리콘 카보나이트라이드막으로 구성된 제2 막(26)에서 구현될 수 있는 범위로 한정된 것이며, 굴절률 및 두께는 제1 막(24)의 굴절률 및 두께를 고려하여 반사도 저감 효과를 최대화할 수 있는 범위로 한정된 것이다. 제2 막(26)의 두께가 5nm 미만이면, 제2 막(26)에 의한 화학적 안정성 향상 등의 효과가 충분하지 않을 수 있다. 제2 막(26)의 두께가 30nn를 초과하면, 공정 시간 및 비용이 증가하며 제1 막(24) 및 제2 막(26)과의 굴절률 및 두께에 의하여 구현되는 반사도 저감 효과가 충분하지 않을 수 있다. 이때, 제2 막(26)의 두께가 제1 막(24)의 두께보다 작을 수 있는데, 이는 제2 막(26)의 굴절률이 제1 막(24)과 유사하게 높은 수준임을 고려한 것이다.
제2 막(26)이 실리콘 옥시카바이드막일 경우에 SiO1 - yCy의 화학식을 가지고, y가 0.5 내지 0.9일 수 있다. 실리콘 옥시카바이드막에서는 탄소의 양이 증가하면 굴절률 및 흡광 계수가 증가할 수 있다. x가 0.5 미만이면, 탄소의 양이 충분하지 않아 화학적 안정성 향상 등의 효과가 충분하지 않을 수 있고, 굴절률이 충분하지 않거나 제1 막(24)과 같거나 이보다 큰 흡광 계수를 가지기 어려울 수 있다. x가 0.9를 초과하면, 산소의 양이 충분하지 않아 높은 온도에서 쉽게 산화될 수 있다.
이때, 제2 막(26)의 굴절률이 1.4 내지 1.6이고, 제2 막(26)의 두께가 25nm 내지 90nm일 수 있다. 이러한 굴절률은 실리콘 옥시카바이드막으로 구성된 제2 막(26)에서 구현될 수 있는 범위로 한정된 것이며, 굴절률 및 두께는 제1 막(24)과의 굴절률 및 두께를 고려하여 반사도 저감 효과를 최대화할 수 있는 범위로 한정된 것이다. 제2 막(26)의 두께가 5nm 미만이면, 제2 막(26)에 의한 화학적 안정성 향상 등의 효과가 충분하지 않을 수 있다. 제2 막(26)의 두께가 30nn를 초과하면, 공정 시간 및 비용이 증가하며 제1 막(24) 및 제2 막(26)과의 굴절률 및 두께에 의하여 구현되는 반사도 저감 효과가 충분하지 않을 수 있다. 이때, 제2 막(26)의 두께는 제1 막(24)의 두께와 같거나 그보다 작을 수 있는데, 이는 제2 막(26)의 굴절률이 제1 막(24)에 비하여 많이 낮은 수준임을 고려한 것이다. 또는, 굴절률을 고려하여 제2 막(26)의 두께를 제1 막(24)의 두께보다 크게 할 수 도 있다.
이와 같이 제1 막(24)은 제3 막(22)과 함께 패시베이션 효과를 향상하는 패시베이션막으로 기능하면서, 제2 막(26)과 함께 반사도를 저감하는 반사 방지막으로 기능하게 된다. 이러한 제1 막(24)과 제2 막(26)은 다양한 방법에 의하여 형성될 수 있다. 일 예로, 제1 막(24)과 제2 막(26)이 화학 기상 증착법(특히, 플라스마 유도 화학 기상 증착법(PECVD))에 의하여 형성될 수 있다. 이에 의하면 원하는 조성, 특성을 가지는 제1 막(24)과 제2 막(26)을 형성할 수 이다. 특히, 제1 막(24)은 그 조성, 특성 등에 의하여 패시베이션 특성이 크게 달라질 수 있는데, 스퍼터링 등에 의하면 제1 막(24) 및 제2 막(26)이 원하는 조성, 특성 등을 가지기 어려울 수 있다. 이때, 제1 막(24)과 제2 막(26)은 동일한 증착 장비에서 공정 기체를 변경하는 연속적인 공정(in-situ)에 의하여 형성될 수 있다. 일 예로, 제1 막(24)이 실리콘 질화막을 포함하고 제2 막(26)이 실리콘 카보나이트라이드막을 포함할 경우에는, 제1 막(24)을 형성하는 공정 조건에서 탄소를 포함하는 기체(일 예로, 메탄 기체)를 추가로 공급하여 제2 막(26)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 막(24)과 제2 막(26)이 서로 다른 장치 또는 챔버에서 형성될 수 있다.
도면에서는 반도체 기판(10), 제3 막(22), 제1 막(24) 및 제2 막(26)이 서로 접촉하여 형성되는 것을 예시하였다. 이에 의하면 구조를 단순화하고 제조 비용을 절감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
반도체층(30) 위에 형성된 후면 패시베이션막(40)은 반도체 기판(30)에 접촉하여 형성되어 반도체 기판(10) 또는 반도체층(30)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.
*이때, 후면 패시베이션막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 컨택홀(402, 404)을 구비한다. 컨택홀(402, 404)은, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 컨택홀(402)과, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 컨택홀(404)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
후면 패시베이션막(40)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 후면 패시베이션막(40)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 탄화막일 수 있다.
본 실시예에서 절연막(21)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 그리고 후면 패시베이션막(40)은 컨택홀(402, 404)을 제외하고 반도체층(30)의 후면 위에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 상술한 도펀트 등을 구비하지 않을 수 있다.
제1 전극(42)은 후면 패시베이션막(40)의 제1 컨택홀(402)의 적어도 일부를 채우면서 형성되어 제1 도전형 영역(32)에 전기적으로 연결(일 예로, 접촉)되고, 제2 전극(44)은 후면 패시베이션막(40)의 제2 컨택홀(404)의 적어도 일부를 채우면서 형성되며 제2 도전형 영역(34)에 전기적으로 연결(일 예로, 접촉)된다. 이때, 제1 전극(42) 또는 제2 전극(44)이 특정한 패턴을 가지는 금속 전극으로 구성되고 제1 또는 제2 도전형 영역(32, 34)에 접촉하여 형성될 수 있다. 그러나 본 발명이 이에 형성되는 것은 아니다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 컨택홀(도 1의 참조부호 402, 404, 이하 동일)이 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성될 수 있다. 예를 들어, 컨택홀(402, 404)이 복수 개의 컨택홀로 구성될 수 있다. 또는, 컨택홀(402, 404) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그 외의 다양한 변형이 가능하다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 제어 패시베이션층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 제어 패시베이션층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
본 실시예에서는 절연막(21)에서 제1 막(24)보다 외부에 위치하는 제2 막(26)이 제1 막(24)보다 탄소의 함량이 높아서 화학적 안정성을 향상할 수 있다. 제2 막(26)의 흡광 계수(특히, 단파장 광에 대한 흡광 계수)가 제1 막(24)의 흡광 계수와 같거나 그보다 큰 흡광 계수를 가져 광에 의한 태양 전지(100)의 특성 변화 또는 손상을 방지할 수 있다. 이때, 제2 막(26)이 제1 막(24)보다 작은 굴절률을 가져 굴절률에 의하여 반사도를 저감할 수 있다.
상술한 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10)의 후면에 위치하고 절연막(21)이 반도체 기판(10)의 전면 위에서 전체적으로 위치하는 것을 예시하였다. 이에 의하여 상대적으로 많은 양의 광이 입사되는 반도체 기판(10)의 전면에서 반사를 저감할 수 있다. 그리고 절연막(21)의 제2 막(26)이 탄소를 포함하여 파이어스루(fire-through)에 적합하지 않을 수 있기 때문에 전극(42, 44)이 형성되지 않은 면에 절연막(21)을 형성하여 전극(42, 44)을 쉽고 다양한 공정에 의하여 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막(21)은 다양한 구조의 태양 전지(100)에서 전면 및 후면 중 적어도 하나에 위치할 수 있다. 일 예로, 제1 및 제2 도전형 영역(32, 34) 위에 위치하며 제1 및 제2 전극(42, 44)과의 연결을 위한 컨택홀(402, 404)을 구비하는 후면 패시베이션막(40)에 상술한 절연막(21)이 적용될 수 있다. 이 경우에는 후면 패시베이션막(40)이 제1 막(24), 제2 막(26) 및 제3 막(22)을 구비할 수 있다. 그 외에도 다양한 변형이 가능하다. 다른 예를 도 3을 참조하여 상세하게 설명한다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다. 이하에서 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 상술한 실시예 및 변형예와 후술할 실시예 및 변형예를 결합한 실시예가 본 발명의 범위 속할 수 있다.
도 3을 참조하면, 본 실시예에서 제1 도전형 영역(32) 및 제2 도전형 영역(34)은 반도체 기판(10)에 제1 및 제2 도전형 도펀트를 도핑하여 형성된 도핑 영역으로 구성된다. 베이스 영역(110)은 제1 또는 제2 도전형을 가질 수 있고, 제1 또는 제2 도전형 도펀트를 제1 또는 제2 도전형 영역(32, 34)보다 낮은 도핑 농도로 포함할 수 있다. 그리고 제1 도전형 영역(32)은 반도체 기판(10)의 전면에 위치하고 제2 도전형 영역(34)은 반도체 기판(10)의 후면에 위치한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나가 반도체 기판(10)과 다른 층으로 구성되거나 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 이때, 반도체 기판(10)과 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나 사이에 제어 패시베이션층(도 1의 참조부호 20)이 형성될 수도 있고 형성되지 않을 수 있다.
이때, 반도체 기판(10)의 전면 위 또는 제1 도전형 영역(32) 위에 절연막(21)이 위치하고 반도체 기판(10)의 후면 위 또는 제2 도전형 영역(34) 위에 절연막(21)이 위치할 수 있다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 이때, 제2 막(26)에 의하여 반도체 기판(10)의 전면 및 후면에서의 화학적 안정성 및 단파장의 광에 대한 안정성을 향상하고 반사도를 저감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다.
도면 및 설명에서는 반도체 기판(10)의 전면 및 후면 위에 위치한 절연막(21)이 제1 막(24), 제2 막(26) 및 제3 막(22)을 구비하는 것으로 도시 및 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(10)의 전면 및 후면 중 하나 위에 위치한 절연막(21)이 상술한 바와 같이 제1 막(24), 제2 막(26) 및 제3 막(22)을 구비할 수 있다.
이하, 본 발명의 제조예를 참조하여 본 발명을 좀더 상세하게 설명한다. 그러나 후술할 본 발명의 제조예는 예시를 위하여 제시한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
제조예 1
n형 단결정 반도체 기판의 일면에 실리콘 산화막으로 구성되는 제어 패시베이션층을 형성하였다. 제어 패시베이션층 위에 저압 화학 기상 증착에 의하여 다결정 실리콘을 포함하는 반도체층을 형성하였다. 그리고 반도체층의 일부 영역에 p형 도펀트를 도핑하고 다른 영역에 n형 도펀트를 도핑하여 각기 제1 도전형 영역 및 제2 도전형 영역을 구비하는 반도체층을 형성하였다. 그리고 반도체 기판의 후면에 실리콘 질화막으로 구성되는 후면 패시베이션막을 형성하고, 반도체 기판의 전면에 플라즈마 유도 화학 기상 증착에 의하여 실리콘 질화막 및 실리콘 카보나이트라이드막을 형성하였다. 이때, 실리콘 카보나이트라이드막은 실리콘 질화막과 동일한 공정 조건에 의하여 형성하되 탄소 포함 기체(메탄)을 추가로 공급하여 형성하였다. 열적 산화에 의하여 반도체 기판의 전면과 실리콘 질화막 사이에 실리콘 산화막이 형성되어, 반도체 기판의 전면에 실리콘 산화막, 실리콘 질화막 및 실리콘 카보나이트라이드막을 포함하는 절연막이 형성되었다. 컨택홀을 통하여 후면 패시베이션막 위에서 제1 도전형 영역 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 전극 및 제2 전극을 형성하였다.
제조예 2
반도체 기판의 전면에 형성되는 절연막이 차례로 적층되는 실리콘 산화막, 실리콘 질화막 및 실리콘 옥시카바이드막으로 구성된다는 점을 제외하고는 제조예 1과 동일한 방법으로 태양 전지를 제조하였다.
비교예
반도체 기판의 전면에 형성되는 절연막이 차례로 적층되는 실리콘 산화막 및 실리콘 질화막으로 구성되어 실리콘 카보나이트라이드막 또는 실리콘 옥시카바이드막을 포함하지 않는다는 점을 제외하고는 제조예 1 또는 제조예 2와 동일한 방법으로 태양 전지를 제조하였다
제조예 1에 따라 복수 개의 태양 전지를 제조하여, 각 태양 전지에서 실리콘 질화막과 실리콘 카보나이트라이드막의 400nm 파장의 광에서의 흡광 계수 및 633nm 파장의 광에서의 굴절률을 측정하여 이 결과를 각기 도 4 및 도 5에 도시하였다. 도 4를 참조하면, 실리콘 카보나이트라이드막의 흡광 계수가 실리콘 질화막의 흡광 계수와 같거나 그보다 큰 것을 알 수 있다. 그리고 도 5를 참조하면, 실리콘 카보나이트라이드막의 굴절률이 실리콘 질화막의 굴절률보다 작은 것을 알 수 있다. 이에 의하여 실리콘 카보나이트라이드막은 탄소에 의하여 실리콘 질화막과 같거나 그보다 큰 흡광 계수를 가지며 실리콘 질화막보다 작은 굴절률을 가질 수 있음을 알 수 있다. 이때, 실리콘 질화막 및 실리콘 카보나이트라이드막은 400nm 파장의 광에서 0.25 이하의 흡광 계수를 가지며, 실리콘 질화막은 400nm 파장의 광에서 0.20 이하의 흡광 계수를 가지는 것을 알 수 있다.
제조예 2에 따라 복수 개의 태양 전지를 제조하여, 탄소 함량에 따른 실리콘 옥시카바이드의 굴절률(633nm 파장의 광에서의 굴절률) 및 흡광 계수(400nm 파장의 광에서의 흡광 계수)의 결과를 측정하여 이를 도 6에 나타내었다. 도 6을 참조하면, 탄소 함량이 증가할수록 실리콘 옥시카바이드막의 굴절률 및 흡광 계수가 증가함을 알 수 있다. 이때, 실리콘 옥시카바이드막이 400nm 파장의 광에서 0.25 이하의 흡광 계수를 가지는 것을 알 수 있다.
그리고 제조예 1에 따른 태양 전지 중 하나, 제조예 2에 따른 태양 전지 중 하나, 그리고 비교예에 따른 태양 전지의 반사도를 측정하여 이를 도 7에 나타내었다. 단파장의 광(즉, 400nm 이하의 광)에서 제조예 1 및 제조예 2가 태양 전지에 비하여 낮은 반사도를 가지는 것을 알 수 있다. 이에 따라 제조예 1 및 제조예 2에서 실리콘 카보나이트라이드막 또는 실리콘 옥시카바이드막의 형성에 의하여 단파장의 광을 효과적으로 흡수하였음을 알 수 있다. 특히, 실리콘 옥시카바이드막을 사용한 제조예 2는 단파장의 광에 대한 반사도가 제조예 1보다도 훨씬 낮은 것을 알 수 있다. 이에 의하여 제조예 2에 따른 태양 전지는 단파장의 광에 대한 안정성이 제조예 1에 따른 태양 전지보다 우수하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 제어 패시베이션층
22: 제3 막
24: 제1 막
26: 제2 막
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극

Claims (17)

  1. 반도체 기판;
    상기 반도체 기판에 또는 상기 반도체 기판 위에 위치하는 도전형 영역;
    상기 도전형 영역에 전기적으로 연결되는 전극; 및
    상기 반도체 기판의 일면 및 다른 일면 중 적어도 하나 위에 위치하는 제3 막,
    상기 제3 막 위에 위치하는 제1 막 및
    상기 제1 막 위에 위치하는 제2 막을 포함하는 절연막
    을 포함하고,
    상기 제2 막이 상기 제1 막보다 높은 탄소 함량을 가지고,
    상기 제2 막의 흡광 계수가 상기 제1 막의 흡광 계수와 같거나 그보다 크며,
    상기 제 3막은 상기 제1 막 및 상기 제2 막과 다른 물질 또는 다른 조성을 가지고 실리콘 산화막으로 구성되며,
    상기 제2 막이 실리콘 옥시카바이드를 포함하는
    태양 전지.
  2. 제1항에 있어서,
    상기 제1 막이 실리콘 질화물을 포함하고,
    상기 제2 막이 실리콘 카보나이트라이드(silicon carbonitride), 실리콘 옥시카바이드(silicon oxycarbide)의 혼합물을 포함하는 태양 전지.
  3. 제1항에 있어서,
    상기 제3 막의 두께가 상기 제1 막 및 상기 제2 막의 두께보다 작은 태양 전지.
  4. 제1항에 있어서,
    상기 제2 막의 굴절률이 상기 제1 막의 굴절률보다 작고,
    상기 제2 막의 흡광 계수가 상기 제1 막의 흡광 계수보다 큰 태양 전지.
  5. 제1항에 있어서,
    400nm 이하 파장의 광에 대한 상기 제2 막의 흡광 계수가 상기 제1 막의 흡광 계수와 같거나 그보다 큰 태양 전지.
  6. 제1항에 있어서,
    400nm 이하 파장의 광에 대한 상기 제1 막 및 상기 제2 막 각각의 흡광 계수가 0.25 이하인 태양 전지.
  7. 제6항에 있어서,
    400nm 이하 파장의 광에 대한 상기 제1 막의 흡광 계수가 0.20 이하인 태양 전지.
  8. 제1항에 있어서,
    400nm 이하 파장의 광에 대한 상기 제2 막의 흡광 계수가 상기 제1 막의 흡광 계수보다 0.01 이상 큰 태양 전지.
  9. 제8항에 있어서,
    400nm 이하의 파장의 광에 대한 상기 제2 막의 흡광 계수가 상기 제1 막의 흡광 계수보다 0.01 내지 0.10만큼 큰 태양 전지.
  10. 제1항에 있어서,
    상기 제2 막의 두께가 상기 제1 막의 두께와 같거나 그보다 작은 태양 전지.
  11. 제1항에 있어서,
    상기 제1 막의 굴절률이 1.95 내지 2.05이고 두께가 50nm 내지 90nm이고,
    상기 제2 막의 굴절률이 1.4 내지 1.6이고 두께가 25nm 내지 90nm인 태양 전지.
  12. 제1항에 있어서,
    상기 제1 막은 탄소를 포함하지 않는 태양 전지.
  13. 제1항에 있어서,
    상기 제2 막이 상기 절연막의 최외곽면을 구성하는 태양 전지.
  14. 제1항에 있어서,
    상기 절연막은 상기 반도체 기판의 전면 및 후면 중 적어도 하나 위에 위치하는 태양 전지.
  15. 제1항에 있어서,
    상기 도전형 영역은 상기 반도체 기판의 후면 쪽에 위치하며 서로 다른 도전형을 가지는 제1 및 제2 도전형 영역을 포함하고,
    상기 절연막이 상기 반도체 기판의 전면 위에 위치하는 태양 전지.
  16. 제15항에 있어서,
    상기 반도체 기판의 후면과 상기 제1 및 제2 도전형 영역 사이에 위치하는 제어 패시베이션층을 더 포함하고,
    상기 제어 패시베이션층 위에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 배리어 영역이 위치하는 태양 전지.
  17. 제1항에 있어서,
    상기 제2 막이 SiO1 - yCy의 화학식을 가지고, 상기 y가 0.5 내지 0.9인 태양 전지.
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