KR20150108239A - 태양 전지 - Google Patents

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KR20150108239A
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Abstract

본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역을 포함하는 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극; 및 상기 도전형 영역 위에 형성되는 패시베이션막을 포함하고, 상기 패시베이션막이 실리콘 질화물 및 실리콘 탄화물 중 적어도 하나를 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율을 향상할 수 있는 태양 전지를 제공하고자 한다.
본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역을 포함하는 도전형 영역; 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극; 및 상기 도전형 영역 위에 형성되는 패시베이션막을 포함하고, 상기 패시베이션막이 실리콘 질화물 및 실리콘 탄화물 중 적어도 하나를 포함한다.
본 실시예에서는 제1 전극 및 제2 전극이 모두 반도체 기판의 후면에 위치하는 태양 전지에서 이들과 인접하여 위치하는 패시베이션막의 물질, 굴절률 등을 한정하는 것에 의하여, 전극 형성 시 발생할 수 있는 패시베이션막, 도전형 영역 등의 손상을 효과적으로 방지할 수 있다. 이에 의하여 태양 전지의 특성 및 효율을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지 모듈을 도시한 후면 사시도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 3는 도 2에 도시한 태양 전지의 부분 후면 평면도이다.
도 4는 본 발명의 실시예에 따른 태양 전지의 제1 전극과 리본의 부착 구조의 다양한 예를 확대하여 도시한 도면이다.
도 5a 내지 도 5j는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이에 사용되는 전극을 상세하게 설명한다. 먼저, 태양 전지 모듈을 상세하게 설명한 다음, 이에 포함되는 태양 전지 및 이에 사용되는 전극을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지 모듈을 도시한 후면 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 태양 전지 모듈(100)은 태양 전지(150), 태양 전지(150)의 전면 상에 위치하는 제1 기판(이하 "전면 기판")(121) 및 태양 전지(150)의 후면 상에 위치하는 제2 기판(이하 "후면 시트")(122)을 포함할 수 있다. 또한, 태양 전지 모듈(100)은 태양 전지(150)와 전면 기판(121) 사이의 제1 밀봉재(131)와, 태양 전지(150)와 후면 시트(122) 사이의 제2 밀봉재(132)를 포함할 수 있다. 이를 좀더 상세하게 설명한다.
먼저, 태양 전지(150)는 태양 에너지를 전기 에너지로 변환하는 광전 변환부와, 광전 변환부에 전기적으로 연결되는 전극을 포함하여 형성된다. 본 실시예에서는 일례로 반도체 기판(일 예로, 실리콘 웨이퍼) 또는 반도체층(일 예로, 실리콘층)을 포함하는 광전 변환부가 적용될 수 있다. 이러한 구조의 태양 전지(150)를 추후에 도 2 및 도 3을 참조하여 상세하게 설명한다.
이러한 태양 전지(150)는 리본(144)를 포함하며, 리본(144)에 의하여 전기적으로 직렬, 병렬 또는 직병렬로 연결될 수 있다. 이를 서로 인접한 제1 및 제2 태양 전지(151, 152)를 예시로 하여 설명한다. 즉, 리본(144)은 제1 태양 전지(151)의 제1 전극(도 2 및 도 3의 참조부호 42, 이하 동일)과, 인접한 제2 태양 전지(152)의 제2 전극(도 2 및 도 3의 참조부호 44, 이하 동일)을 연결할 수 있다. 리본(144)과 제1 태양 전지(151)의 제1 전극(42)과 제2 태양 전지(152)의 제2 전극(44)의 연결 구조 등은 다양한 구조가 적용될 수 있다. 일 예로, 제1 및 제2 태양 전지(151, 152)에서 제1 전극(42)이 제1 가장자리에서 이를 따라 서로 연결되고, 제2 전극(44)이 제1 가장자리와 반대되는 제2 가장자리에서 이를 따라 서로 연결될 수 있다. 그러면, 리본(144)은 제1 태양 전지(151)의 제1 가장자리에 위치한 제1 전극(42)과 이에 인접한 제2 태양 전지(152)의 제2 가장자리에 위치한 제2 전극(44)을 연결하도록 제1 및 제2 태양 전지(151, 152)에 걸쳐서 형성되며 제1 및 제2 가장자리를 따라 연장되어 형성될 수 있다. 이때, 리본(144)과 제1 및 제2 태양 전지(151, 152)의 필요한 쇼트를 방지하기 위하여 리본(144)과 제1 및 제2 태양 전지(151, 152)의 사이에 부분적으로 절연 필름(142)이 위치하고, 리본(144)에서 절연 필름(142)보다 돌출된 부분이 제1 또는 제2 전극(42, 44)에 연결되도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니고 다양한 변형이 가능하다.
또한, 버스 리본(145)은 리본(144)에 의하여 연결된 하나의 열(列)의 태양 전지(150)의 리본(144)의 양끝단을 교대로 연결한다. 버스 리본(145)은 하나의 열을 이루는 태양 전지(150)의 단부에서 이와 교차하는 방향으로 배치될 수 있다. 이러한 버스 리본(145)은 태양 전지(150)가 생산한 전기를 모으며 전기가 역류되는 것을 방지하는 정션 박스(미도시)와 연결된다.
제1 밀봉재(131)는 태양 전지(150)의 수광면에 위치하고, 제2 밀봉재(132)는 태양 전지(150)의 이면에 위치할 수 있으며, 제1 밀봉재(131)와 제2 밀봉재(132)는 라미네이션에 의해 접착하여, 태양 전지(150)에 악영향을 미칠 수 있는 수분이나 산소를 차단하며, 태양 전지(150)의 각 요소들이 화학적으로 결합할 수 있도록 한다.
이러한 제1 밀봉재(131)와 제2 밀봉재(132)는 에틸렌초산비닐 공중합체 수지(EVA), 폴리비닐부티랄, 규소 수지, 에스테르계 수지, 올레핀계 수지 등이 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 밀봉재(131, 132)는 그 외 다양한 물질을 이용하여 라미네이션 이외의 다른 방법에 의하여 형성될 수 있다.
전면 기판(121)은 태양광을 투과하도록 제1 밀봉재(131) 상에 위치하며, 외부의 충격 등으로부터 태양 전지(150)를 보호하기 위해 강화유리인 것이 바람직하다. 또한, 태양광의 반사를 방지하고 태양광의 투과율을 높이기 위해 철분이 적게 들어간 저철분 강화유리인 것이 더욱 바람직하다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전면 기판(121)이 다른 물질 등으로 이루어질 수 있다.
후면 시트(122)는 태양 전지(150)의 이면에서 태양 전지(150)를 보호하는 층으로서, 방수, 절연 및 자외선 차단 기능을 한다. 후면 시트(122)는 필름 또는 시트 등의 형태로 구성될 수 있다. 후면 시트(122)은 TPT(Tedlar/PET/Tedlar) 타입이거나, 폴리에틸렌테레프탈레이트(PET)의 적어도 일면에 폴리불화비닐리덴(poly vinylidene fluoride, PVDF) 수지 등이 형성된 구조일 수 있다. 폴리불화비닐리덴은 (CH2CF2)n의 구조를 지닌 고분자로서, 더블(Double)불소분자 구조를 가지기 때문에, 기계적 성질, 내후성, 내자외선성이 우수하다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 시트(122)가 다른 물질 등으로 이루어질 수 있다. 이때, 후면 시트(122)는 전면 기판(121) 측으로부터 입사된 태양광을 반사하여 재이용될 수 있도록 반사율이 우수한 재질일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 시트(122)가 태양광이 입사될 수 있는 투명 재질(예를 들어, 유리)로 형성되어 양면 수광형 태양 전지 모듈(100)을 구현할 수도 있다.
상술한 태양 전지(150)의 구조를 도 2 및 도 3을 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 태양 전지(150)의 단면도이고, 도 3는 도 2에 도시한 태양 전지(150)의 부분 후면 평면도이다.
도 2 및 도 3을 참조하면, 본 실시예에 따른 태양 전지(150)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 반도체 기판(10)의 후면) 쪽에 위치하는 터널링층(20)과, 터널링층(20) 위에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함한다. 그리고 태양 전지(150)는 패시베이션막(24), 반사 방지막(26), 패시베이션막(또는 후면 패시베이션막)(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 본 실시예의 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질(단결정 또는 다결정) 실리콘을 포함할 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 실리콘 기판(일 예로, 단결정 실리콘 웨이퍼)으로 구성될 수 있다. 그리고 제2 도전형 도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있고, p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)을 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(150)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(150)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 광전 변환에 의하여 생성된 캐리어가 터널링 효과에 의하여 원활하게 전달되도록 한다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면 특성을 전체적으로 향상할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T)는 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T)가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께(T)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(150)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T)가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T)가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 도전형 영역(32, 34)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(150)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)이 동일 평면 상에서 형성되며 실질적으로 동일한 두께를 가지며 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. 또는, 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. 또한, 배리어 영역(36)이 반드시 구비되어야 하는 것은 아니며, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 전체적으로 접촉하여 형성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조는 추후에 도 3을 참조하여 좀더 상세하게 설명한다.
본 실시예에서는 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10)의 후면 위에 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 터널링층(20)이 구비되지 않고 도전형 영역(32, 34)이 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역으로 구성되는 것도 가능하다. 즉, 도전형 영역(32, 34)이 반도체 기판(10)의 일부를 구성하는 단결정 반도체 구조의 도핑 영역으로 구성될 수도 있다. 이러한 구조에 대해서는 추후에 도 8을 참조하여 좀더 상세하게 설명한다. 그 외의 다양한 방법에 의하여 도전형 영역(32, 34)이 형성될 수 있다.
제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36) 위에 패시베이션막(40)이 형성될 수 있다. 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 패시베이션할 수 있다. 패시베이션막(40)은 제1 도전형 영역(32)을 노출하는 제1 개구부(402)와, 제2 도전형 영역(34)을 노출하는 제2 개구부(404)를 구비한다.
본 실시예에서 패시베이션막(40)은 전극(42, 44) 형성 시 발생할 수 있는 패시베이션막(40), 도전형 영역(20, 30) 및/또는 반도체 기판(10)의 손상을 방지할 수 있도록 우수한 내구성, 내산성, 금속 확산 방지 특성 및 플라스마 저항성을 가지는 물질로 구성될 수 있다. 이는 본 실시예에서 전극(42, 44)을 구성하는 제1 전극(42)과 제2 전극(44)이 모두 반도체 기판(10)의 후면 쪽에 위치하기 때문에, 다양한 공정(증착 공정, 식각 공정 등)을 거쳐 전극(42, 44)을 형성할 때 패시베이션막(40), 도전형 영역(20, 30) 및/또는 반도체 기판(10)이 손상될 가능성이 더 높기 때문이다. 종래에 패시베이션막으로 많이 사용되는 실리콘 산화물은 내구성, 내산성, 금속 확산 방지 특성 및 플라스마 저항성이 우수하지 않아 전극(42, 44) 형성 시 패시베이션막(40) 등이 식각 용액 또는 플라스마 등에 의하여 손상되거나 전극(42, 44)을 구성하는 금속이 패시베이션막(40)을 통과하여 도전형 영역(20, 30) 등으로 확산하는 등의 문제가 발생할 수 있었다.
이에 따라 본 실시예에서 패시베이션막(40)은 우수한 내구성 등을 가지는 절연 물질인 실리콘 질화물 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다.
일 예로, 본 실시예에서 패시베이션막(40)은 실리콘 질화물을 포함하며 굴절률이 2.1 이상(일 예로, 2.1 내지 2.2)인 실리콘 질화물층을 단일층으로 포함할 수 있다. 패시베이션막(40)이 실리콘 질화물을 포함하면, 우수한 절연 특성을 가질 수 있고 패시베이션 특성 또한 크게 형성할 수 있다. 실리콘 질화물로 구성된 패시베이션막(40)에서 굴절률은 막의 밀도와 비례 관계를 가지므로, 패시베이션막(40)의 굴절률이 크면 패시베이션막(40)의 밀도가 커지게 되는 것을 의미한다. 이에 따라 굴절률이 큰 실리콘 질화물로 구성된 패시베이션막(40)은 화학적 손상을 효과적으로 방지할 수 있다. 따라서, 패시베이션막(40)이 굴절률이 2.1 이상인 실리콘 질화물을 포함하면, 전극(42, 44)을 증착하기 위한 스퍼터링 공정에서 사용되는 플라스마에 의한 손상, 전극(42, 44)의 패터닝을 위한 식각 공정에서 발생할 수 있는 패시베이션막(40)의 화학적 손상, 전극(42, 44) 내부 금속의 확산 등을 효과적으로 방지할 수 있다. 이에 따라 태양 전지(150)의 전류 밀도, 개방 전압 특성을 향상할 수 있다. 한편, 패시베이션막(40)의 굴절률이 2.2를 초과하면, 패시베이션막(40)의 패시베이션 특성이 저하될 수 있다.
다른 예로, 본 실시예에서 패시베이션막(40)은 실리콘 탄화물을 포함하는 실리콘 탄화물층을 단일층으로 포함할 수 있다. 여기서, 실리콘 탄화물을 비정질 구조를 가져 우수한 절연 특성을 가질 수 있다. 실리콘 탄화물은 소수성의 특성을 가지므로 우수한 내산성을 가질 수 있다. 일반적으로 산성 물질에 의한 식각은 친수성인 막에서 가속되어 나타나므로, 본 실시예와 같이 패시베이션막(40)을 소수성의 실리콘 탄화물로 형성하면 산성 물질에 의한 식각이 효과적으로 방지될 수 있다. 따라서, 전극(42, 44)을 패터닝하기 위하여 식각 용액을 이용하여 식각할 때 발생할 수 있는 패시베이션막(40) 등의 화학적 손상을 방지할 수 있다. 이에 따라 전류 밀도, 개방 전압 특성을 향상할 수 있다.
그리고 패시베이션막(40)이 실리콘 탄화물층을 포함할 경우에 실리콘 탄화물층의 굴절률은 1.5 내지 2.0일 수 있다. 이는 반도체 기판(10)의 후면에 전극(42, 44)이 위치한 후면 전극 구조의 태양 전지(150)에서 후면 반사 특성을 향상할 수 있는 범위로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(40)이 다른 굴절률을 가질 수도 있다.
이러한 패시베이션막(40)은 터널링층(20)과 같거나 그보다 두꺼운 두께로 형성될 수 있다. 그러면, 패시베이션막(40)의 절연 특성 및 패시베이션 특성이 향상되고, 패시베이션막(40)의 화학적 손상, 플라스마 손상, 금속 확산 등을 방지할 수 있다. 일 예로, 패시베이션막(40)이 실리콘 질화물층 또는 실리콘 탄화물층의 단일층 구조로 형성되는 경우에는 패시베이션막(40)의 두께가 50nm 내지 200nm일 수 있다. 패시베이션막(40)의 두께가 50nm 미만이면 패시베이션막(40)에 의한 효과가 충분하지 않을 수 있다. 패시베이션막(40)의 두께가 200nm를 초과하면, 두꺼운 두께에 의하여 패시베이션막(40)에 개구부(402, 404)를 안정적으로 형성하기 어려울 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(40)의 두께는 다양하게 변형될 수 있다.
본 실시예에서와 같이 패시베이션막(40)이 단일층 구조를 가지게 되면, 패시베이션막(40)의 구조를 단순화하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(40)이 상술한 실리콘 질화물층 또는 실리콘 탄화물층 외에 다른 층을 더 포함하는 것도 가능하다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 패시베이션막(40)의 제1 개구부(402)를 통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 패시베이션막(40)의 제2 개구부(404)를 통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2의 확대원을 참조하여 제1 및/또는 제2 전극(42, 44)의 적층 구조를 상세하게 설명한 다음, 도 3을 참조하여 제1 및/또는 제2 전극(42, 44)의 평면 구조를 상세하게 설명한다. 도 2의 확대원 및 이하의 설명에서는 제1 전극(42)을 예시로 하여 설명하였으나, 제2 전극(44)도 이와 동일 또는 극히 유사한 구조를 가질 수 있다. 이에 따라 아래의 제1 전극(42)의 적층 구조는 제2 전극(44)에도 적용될 수 있다.
도 2의 확대원을 참조하면, 제1 전극(42)은, 반도체층으로 구성된 제1 도전형 영역(32)(제2 전극(44)의 경우에는 제2 도전형 영역(34))을 구성하는 반도체층(이하, 반도체층)에 접촉하여 형성되며 투과성 및 전도성을 가지는 접착층(422)과, 접착층(422) 위에 형성되는 전극층(424)과, 전극층(424) 위에 형성되는 리본 연결층(426)을 포함할 수 있다. 여기서, 전극층(424)은 광전 변환에 의하여 생성된 캐리어를 수집하여 외부로 전달하는 전극의 기본적인 역할을 수행하고, 접착층(422)은 제1 도전형 영역(32)과 전극층(424)의 접착 특성을 향상하는 등의 역할을 하며, 리본 연결층(426)은 리본(144)에 연결되는 층으로 이용된다.
접착층(422)은 반도체층과 전극층(424) 사이에서 이들에 접촉하여 형성될 수 있다. 접착층(422)은 전도성을 가지며 반도체층과의 접촉 특성이 우수한 금속을 포함할 수 있다. 이에 의하여 제1 전극(42)의 전도성을 저하하지 않으면서 반도체층과 전극층(424)의 접착 특성을 향상할 수 있다. 접착층(422)이 반도체층과의 접촉 특성을 향상할 수 있도록 접착층(422)의 열팽창 계수가 반도체층의 열팽창 계수와 전극층(424)에서 접착층(422)에 인접한 부분의 열팽창 계수 사이의 값을 가질 수 있다.
이를 좀더 상세하게 설명하면, 반도체층과 제1 전극(42) 사이의 열팽창 계수 차이가 크면, 태양 전지(150)을 형성하기 위한 다양한 열처리 공정 시 반도체층과 제1 전극(42) 사이에 계면 접촉 특성이 저하될 수 있다. 이에 의하여 반도체층과 제1 전극(42) 사이의 컨택 저항이 높아질 수 있다. 이는 반도체층 또는 제1 전극(42)의 선폭을 줄여 반도체층과 제1 전극(42)의 접촉 면적이 줄어드는 경우에 좀더 큰 문제가 될 수 있다. 이에 따라 본 실시예에서는 제1 전극(42) 중 반도체층에 접촉하는 접착층(422)의 열 팽창 계수를 한정하여 반도체층과 제1 전극(42) 사이의 열팽창 계수를 줄여 계면 접촉 특성을 향상하는 것이다.
반도체층이 실리콘을 포함할 경우에 열팽창 계수가 약 4.2ppm/K이고, 전극층(424)에서 접착층(422)에 인접한 부분(일 예로, 본 실시예에서는, 전극층(424))을 구성할 수 있는 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 열팽창 계수가 대략 14.2 ppm/K 이상이다. 좀더 구체적으로, 구리의 열팽창 계수가 약 16.5ppm/K이고, 알루미늄의 열팽창 계수가 약 23.0 ppm/K이고, 은의 열팽창 계수가 약 19.2ppm/K이고, 금의 열팽창 계수가 약 14.2ppm/K이다.
이를 고려하여 접착층(422)을 구성하는 물질(일 예로, 금속)의 열팽창 계수가 약 4.5ppm/K 내지 약 14ppm/K일 수 있다. 열팽창 계수가 4.5ppm/K 미만이거나 14 ppm/K를 초과하면, 반도체층과의 열팽창 계수 차이를 줄여 접착 특성을 향상하는 효과가 충분하지 않을 수 있다. 이를 고려하여, 접착층(422)은 열팽창 계수가 약 8.4ppm/K인 티타늄(Ti) 또는 열팽창 계수가 약 4.6ppm/K인 텅스텐(W)을 포함할 수 있고, 일 예로, 티타늄 또는 텅스텐으로 이루어질 수 있다.
이와 같이 접착층(422)이 티타늄 또는 텅스텐을 포함하게 되면, 반도체층과 제1 전극(42) 사이의 열팽창 계수를 줄이는 것에 의하여 접촉 특성을 향상할 수 있다. 그리고 티타늄 또는 텅스텐은 전극층(424)에서 접착층(422)에 인접한 부분(일 예로, 본 실시예에서는, 전극층(424))을 구성하는 물질(예를 들어, 구리 등)의 배리어로 기능할 수 있어, 이들이 반도체층 또는 반도체 기판(10)으로 확산하는 것을 방지할 수 있다. 이에 의하여 전극층(424)을 구성하는 물질이 반도체층 또는 반도체 기판(10)으로 확산하여 발생할 수 있는 문제를 방지할 수 있다.
이때, 본 실시예에 따른 접착층(422)은 광이 투과할 수 있는 투과성을 가질 수 있다. 접착층(422)이 금속을 포함하는 경우에도 두께가 작으면 투과성을 가질 수 있으므로, 본 실시예에서는 접착층(422)의 두께를 일정 수준 이하로 한정하여 접착층(422)이 투과성을 가질 수 있도록 한다. 이와 같이 접착층(422)이 투과도를 가지면, 접착층(422)을 통과한 광을 접착층(422) 위에 형성되는 전극층(424) 또는 전극층(424)의 일부를 구성하는 층(예를 들어, 전극층(424))에서 반사시켜 다시 반도체 기판(10)의 내부로 향할 수 있도록 한다. 이에 의하여 광을 제1 전극(42)에서 반사시켜 반도체 기판(10)에 존재하는 광의 양 및 잔류 시간을 증가시켜 태양 전지(150)의 효율을 향상할 수 있다.
여기서, 투과성이라 함은 광을 100% 투과하는 경우뿐만 아니라, 광의 일부를 투과하는 경우를 포함한다. 즉, 접착층(422)은 금속 투과막 또는 금속 반투과막으로 구성될 수 있다. 예를 들어, 접착층(422)은 50% 내지 100%의 투과도를 가질 수 있고, 좀더 구체적으로는, 80% 내지 100%의 투과도를 가질 수 있다. 접착층(422)의 투과도가 50% 미만이면, 전극층(424)에서 반사되는 광의 양이 충분하지 않아 태양 전지(150)의 효율을 충분하게 향상하기 어려울 수 있다. 접착층(422)의 투과도가 80% 이상이면, 전극층(424)에서 반사되는 광의 양을 좀더 늘릴 수 있어 태양 전지(150)의 효율 향상에 좀더 기여하도록 할 수 있다.
이를 위하여 접착층(422)의 두께는 전극층(424)의 두께보다 작을 수 있다. 본 실시예에서는 전극층(424)이 하나의 층으로 구성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 전극층(424)이 복수 개의 층을 구비할 수도 있는데, 이 경우에는 접착층(422)의 두께가 전극층(424)을 구성하는 복수의 층 각각의 두께보다 작을 수 있다. 이에 의하여 접착층(422)이 투과성을 가지도록 형성될 수 있다.
구체적으로, 접착층(422)의 두께는 50nm 이하일 수 있다. 접착층(422)이 두께가 50nm를 초과하면, 접착층(422)의 투과도가 저하되어 전극층(424)으로 향하도록 하는 광의 양이 충분하지 않을 수 있다. 접착층(422)의 두께를 15nm 이하로 하여 접착층(422)의 투과도를 좀더 향상할 수 있다. 여기서, 접착층(422)의 두께가 5nm 내지 50nm(일 예로, 5nm 내지 15nm)일 수 있다. 접착층(422)의 두께가 5nm 미만인 경우에는 접착층(422)의 반도체층 위에서 고르게 형성되는 것이 어려울 수 있고 접착층(422)에 의한 접착 특성 향상 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422)의 두께 등이 물질, 공정 조건 등을 고려하여 변화될 수도 있다.
접착층(422) 위에 형성되는 전극층(424)은 단일층으로 구성될 수도 있고, 다양한 특성 등을 향상할 수 있도록 복수의 층을 포함할 수 있다. 본 실시예에서 전극층(424)은, 접착층(422)과 리본 연결층(426) 사이에서 이들에 접촉하여 형성되는 단일층으로 구성될 수 있다. 전극층(424)은 제1 전극(42)의 저항을 낮추고 전기 전도도를 향상하는 역할을 수행하여, 실질적으로 전류를 전달하는 전도층의 역할을 수행한다. 그리고 리본 연결층(426)을 구성하는 물질 반도체층 또는 반도체 기판(10)으로 향하는 것을 방지하는 배리어 역할과 함께 반사 물질에 의하여 반사가 이루어지도록 하는 역할을 한다. 즉, 전극층(424)은 전도층으로서의 역할, 배리어층으로서의 역할 및 반사 전극층으로서의 역할을 함께 수행할 수 있다. 이러한 전극층(424)은 반사 특성 및 전도성이 우수한 금속으로 구성될 수 있고, 일 예로, 구리, 알루미늄, 은, 금, 또는 이들의 합금을 포함할 수 있다.
전극층(424)은 접착층(422)보다 큰 두께를 가지면서 50nm 내지 400nm의 두께를 가질 수 있다. 일 예로, 전극층(424)의 두께가 100nm 내지 400nm(좀더 구체적으로는 100nm 내지 300nm)일 수 있다. 전극층(424)의 두께가 50nm 미만이면, 배리어층 및 반사 전극층의 역할을 수행하기 어려울 수 있다. 전극층(424)의 두께가 400nm를 초과하면, 반사 특성 등이 크게 향상되지 못하면서도 제조 비용은 증가할 수 있다. 전극층(424)의 두께가 100nm 이상이면, 저항을 좀더 저하시킬 수 있다. 전극층(424)의 두께가 300nm 이하이면, 저항을 낮추는 효과가 크게 증가하지 않으며, 열적 스트레스가 증가에 따른 박리 현상을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전극층(424)의 두께는 달라질 수 있다.
전극층(424) 위에 리본 연결층(426)이 형성될 수 있다. 일 예로, 리본 연결층(426)이 전극층(424) 위에 접촉 형성될 수 있다. 리본 연결층(426)은 리본(144)과 연결되는 부분으로서, 리본(144)과의 연결 특성이 우수한 물질을 포함할 수 있다. 리본 연결층(426)과 리본(144)이 연결되는 구조의 다양한 예를 도 4를 참조하여 설명한다. 도 4는 본 발명의 실시예에 따른 태양 전지(150)의 제1 전극(42)과 리본(144)의 부착 구조의 다양한 예를 확대하여 도시한 도면이다. 명확하고 간략한 설명을 위하여 도 4에서 제1 전극(42)의 형상은 도 2의 확대원에 도시한 형상을 기준으로 도시하였다.
일 예로, 도 4의 (a)에 도시한 바와 같이, 리본 연결층(426) 위에 일 예로 납(Pb)과 주석을 함께 포함하는 리본(144)을 위치시킨 후에 열을 가하여 리본(144)을 리본 연결층(426) 위에 직접 부착할 수 있다. 또는, 도 4의 (b)에 도시한 바와 같이, 리본 연결층(426)과 리본(144) 사이에 페이스트(예를 들어, 주석과 비스무스 등을 포함하는 페이스트)를 위치한 상태에서 열을 가하여 페이스트층(146)를 매개로 하여 리본 연결층(426)과 리본(144)을 부착할 수도 있다. 또는, 도 4의 (c)에 도시한 바와 같이, 리본 연결층(426)과 리본(144) 사이에 전도성 필름(148) 등을 위치한 상태에서 가압하여 전도성 필름(148)을 매개로 하여 리본 연결층(426)과 리본(144)을 부착할 수도 있다. 전도성 필름(148)은 도전성이 우수한 금, 은, 니켈, 구리 등으로 형성된 도전성 입자가 에폭시 수지, 아크릴 수지, 폴리이미드 수지, 폴리카보네이트 수지 등으로 형성된 필름 내에 분산된 것일 수 있다. 이러한 전도성 필름을 열을 가하면서 압착하면 도전성 입자가 필름의 외부로 노출되고, 노출된 도전성 입자에 의해 태양 전지(150)와 리본(144)이 전기적으로 연결될 수 있다. 이와 같이 전도성 필름(미도시)에 의해 복수의 태양 전지(150)를 연결하여 모듈화하는 경우는, 공정 온도를 저하시킬 수 있어 태양 전지(150)의 휘어짐을 방지할 수 있다. 이 외에도 다양한 방법에 의하여 리본 연결층(426)과 리본(144)을 부착 및 연결할 수 있다.
리본 연결층(426)은 주석(Sn) 또는 니켈-바나듐 합금(NiV)를 포함할 수 있다. 주석은 리본(144) 또는 이와의 연결을 위한 페이스트 등과의 접합 특성이 우수한 장점이 있다. 그리고 니켈-바나듐 합금은 리본(144) 또는 이와의 연결을 위한 페이스트와의 접합 특성이 우수하다. 좀더 구체적으로, 주석과 비스무스를 포함하는 페이스트의 경우에, 페이스트의 주석과 니켈-바나듐 합금의 니켈의 접합 특성이 매우 우수하다. 그리고 니켈-바나듐 합금은 융점이 약 1000℃ 이상으로 매우 높은 수준이므로, 전극층(424)을 구성하는 다른 층의 물질보다 높은 융점을 가진다. 이에 의하여 리본(144)과의 접합 공정 또는 태양 전지(150)의 제조 공정 중에 변형되지 않으며 전극층(424)을 구성하는 다른 층을 보호하는 캡핑막의 역할을 충분하게 수행할 수 있다.
리본 연결층(426)은 나노 수준의 두께, 예를 들어, 50nm 내지 300nm의 두께를 가질 수 있다. 리본 연결층(426)의 두께가 50nm 미만이면 리본(144)과의 접합 특성이 저하될 수 있고, 300nm를 초과하면 제조 비용이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 리본 연결층(426)의 두께 등은 다양하게 변화될 수 있다.
본 실시예에서는 접착층(422), 전극층(424) 및 리본 연결층(426)을 포함하는 제1 전극(42)을 스퍼터링 등에 의하여 형성될 수 있다. 즉, 반도체 기판(10)의 후면 위에 형성된 패시베이션막(40)의 개구부(402)(제2 전극(44)의 경우에는 개구부(404))를 채우도록 접착층(422), 전극층(424) 및 리본 연결층(426) 각각을 구성하는 금속층들을 전체적으로 형성한 후에, 금속층들을 패터닝하는 것에 의하여 제1 전극(42)(및/또는 제2 전극(44))의 접착층(422), 전극층(424) 및 리본 연결층(426)을 형성할 수 있다. 패터닝 방법으로는 다양한 방법이 적용될 수 있는데, 일 예로, 레지스트와 에칭 용액을 이용한 방법에 의하여 수행될 수 있다. 제1 전극(42) 및/또는 제2 전극(44)의 구체적인 제조 방법에 대해서는 추후에 도 5a 내지 도 5j를 참조하여 좀더 상세하게 설명한다.
이와 같이 스퍼터링에 의하면 해당 물질이 태양 전지(150)의 두께 방향으로 적층되므로, 접착층(422)이 전체 부분에서 균일한 두께를 가지고, 전극층(424)이 전체 부분에서 균일한 두께를 가지고, 리본 연결층(426)이 전체 부분에서 균일한 두께를 가지도록 적층된다. 여기서, 균일한 두께라 함은 공정 오차 등을 고려할 때 균일하다고 판단될 수 있는 두께(예를 들어, 10% 이내의 차이를 가지는 두께)를 의미할 수 있다.
도 2를 다시 참조하면, 제1 전극(42)은 개구부(402)의 폭(W1)보다 큰 폭(W2)을 가지도록 형성될 수 있다. 이는 제1 전극(42)의 폭(W2)(제1 전극(42)을 구성하는 부분의 폭 중 가장 넓은 폭)을 충분하게 확보하여 제1 전극(42)의 저항을 저감하기 위함이다. 예를 들어, 개구부(402)의 폭(W1)이 10um 내지 50um일 수 있고, 제1 전극(42)의 폭(W2)이 200um 내지 250um일 수 있다. 개구부(402)의 폭(W1)이 10um 미만이면, 제1 전극(42)과 제1 도전형 영역(32)이 원활하게 연결되지 않을 수 있다. 개구부(402)의 폭(W1)이 50um를 초과하면, 개구부(402) 형성 시 제1 도전형 영역(32)의 손상될 가능성이 높아질 수 있다. 제1 전극(42)의 폭(W2)이 200um 미만이면 제1 전극(42)이 충분한 저항을 가지지 못할 수 있다. 제1 전극(42)의 폭(W2)이 250um를 초과하면, 이웃한 제2 전극(44)과 불필요하게 단락되는 등의 문제가 발생할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 개구부(402)의 폭(W1), 제1 전극(42)의 폭(W2)이 다양한 값을 가질 수 있다.
이에 따라 제1 전극(42)(특히, 접착층(422))은 개구부(402)의 바닥면(즉, 반도체층 또는 도전형 영역(32, 34)과의 접촉면)과, 개구부(402)에 인접한 패시베이션막(40)의 측면과, 개구부(402)에 인접한 패시베이션막(40)의 위에 걸쳐서 형성될 수 있다. 특히, 접착층(422)은 개구부(402)의 바닥면(즉, 반도체층과의 접촉면)과, 개구부(402)에 인접한 패시베이션막(40)의 측면과, 개구부(402)에 인접한 패시베이션막(40) 위에서 이들과 접촉하여 위치할 수 있다. 이와 같이 제1 전극(42)이 개구부(402)에 인접한 패시베이션막(40)의 측면 및 개구부(402)에 인접한 패시베이션막(40) 위에 형성되는 것에 의하여, 전극(42, 44)을 형성하기 위한 금속층들을 패시베이션막(40) 위에 전체적으로 형성한 다음 이를 패터닝하여 전극(42, 44)을 형성하였음을 알 수 있다.
또한, 본 실시예에서는 제1 전극(42)의 측면(특히, 패시베이션막(40) 위에 위치한 부분의 측면)의 적어도 일부에 언더컷(under cut, UC)이 위치할 수 있다. 언더컷(UC)이라 함은 습식 식각 공정에서 등방성 식각에 의하여 발생되는 과식각 영역을 의미한다. 좀더 정확하게는, 본 실시예에서 제1 전극(42)의 전극층(424)의 측면에 언더컷(UC)이 위치할 수 있다. 이는 내산성이 우수한 접착층(422) 및 리본 연결층(426)에는 언더컷(UC)이 발생하지 않거나 적은 폭의 언더컷(UC)이 발생하는 반면, 상대적으로 내산성이 낮은 전극층(424)은 식각 용액에 의하여 쉽게 언더컷(UC)이 발생할 수 있기 때문이다. 이에 따라 전극층(424)의 적어도 일부는 제1 전극(42)의 폭(예를 들어, 접착층(422) 또는 리본 연결층(426)의 폭)(W2)보다 작은 폭(W21)(제1 전극(42)의 폭 중 가장 좁은 부분의 폭)을 가질 수 있다. 도면에서는 일 예로, 전극층(424)의 두께가, 리본 연결층(426)과 인접한 부분에서는 리본 연결층(426)과 동일한 폭을 가지고, 접착층(422)을 향하면서 점진적으로 작아지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 언더컷(UC)에 의한 전극층(424)의 형상, 폭 등은 다양하게 변형될 수 있다.
일 예로, 언더컷(UC)의 폭(W22)(또는 제1 전극(42)의 일측에서 접착층(422) 또는 리본 연결층(426)의 폭(W2)과 전극층(424)에서 가장 작은 폭(W21)의 차이)은 1um 내지 10um일 수 있다. 이는 습식 식각 시 발생할 수 있는 정도로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 언더컷(UC)의 폭(W22)이 다양한 값을 가질 수 있다.
이와 같은 언더컷(UC)의 존재로부터 전극(42, 44)을 형성하기 위한 금속층들을 패시베이션막(40) 위에 전체적으로 이를 형성한 다음 이를 습식 식각에 의하여 함께 패터닝하여 전극(42, 44)을 형성하였음을 알 수 있다.
이와 같이 전극(42, 44)을 형성하기 위한 금속층들을 스퍼터링에 의하여 전체적으로 형성하게 되면, 스퍼터링 공정에서 증착 속도 등을 향상하기 위하여 사용되는 플라스마에 의하여 패시베이션막(40)이 물리적으로 손상될 가능성이 존재한다. 또한, 금속층들을 패터닝하기 위한 식각 공정(예를 들어, 습식 식각 공정) 등에 의하여 패시베이션막(40) 등이 화학적으로 손상될 가능성이 존재한다. 이에 따라 본 실시예에서는 상술한 바와 같이 패시베이션막(40)의 내구성을 향상시켜, 전극(42, 44) 형성 시 발생할 수 있는 패시베이션막(40) 등의 손상을 효과적으로 방지할 수 있다.
이와 같이 본 실시예에서는 제1 전극(42)이 도금 공정을 사용하지 않고 형성될 수 있다. 제1 전극(42)의 일부를 도금에 의하여 형성되면, 패시베이션막(40)에 핀 홀, 스크래치 등의 결함이 있는 경우에 그 부분에서도 도금이 이루어져 원하지 않는 부분이 도금될 수 있다. 그리고 도금 공정에서 사용하는 도금 용액이 산 또는 알칼리이므로 패시베이션막(40)에 손상을 주거나 패시베이션막(40)의 특성을 저하시킬 수 있다. 본 실시예에서는 도금 공정을 사용하지 않는 것에 의하여 패시베이션막(40)의 특성을 향상할 수 있고, 간단한 공정에 의하여 제1 전극(42)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422), 전극층(424) 및 리본 연결층(426)이 다양한 방법에 의하여 형성되고, 다양한 방법에 의하여 패터닝될 수 있다.
이하에서는 도 3를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 3를 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W3)이 제2 도전형 영역(34)의 폭(W4)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(도 2의 참조부호 402, 404 참조, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 면적에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 2를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 절연막(예를 들어, 패시베이션막(24), 반사 방지막(26))이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(150)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(150)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(150)의 개방 전압과 단락 전류를 증가시켜 태양 전지(150)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다. 이와 같이 반사 방지막(26)이 실리콘 질화물을 포함할 때, 반사 방지막(26)의 굴절률은 실리콘 질화물을 포함하는 패시베이션막(40)의 굴절률보다 작을 수 있다. 반사 방지막(26)의 굴절률이 커지면 광의 굴절이 쉽게 일어나게 되어 태양 전지(150)의 내부로 입사되는 광을 방해할 수 있기 때문에, 반사 방지막(26)의 굴절률을 상대적으로 작게 하는 것이다. 즉, 전극(42, 44)이 형성된 면에 위치하며 실리콘 질화물을 포함하는 패시베이션막(40)은 상대적으로 큰 굴절률을 가지도록 하여 전극(42, 44) 형성 시 발생될 수 있는 손상을 최소화하고, 전극(42, 44)이 형성되지 않으며 광이 입사되는 면에 형성되며 실리콘 질화물을 포함하는 반사 방지막(26)은 광의 입사를 방해하지 않도록 할 수 있다.
예를 들어, 반사 방지막(26)이 실리콘 질화물을 포함할 때 반사 방지막(26)의 굴절률은 2.0 이하(예를 들어, 1.8 내지 2.0) 일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반사 방지막(26)의 굴절률이 다른 값을 가질 수도 있다. 반사 방지막(26) 및 패시베이션막(40)을 원하는 굴절률을 가지도록 하는 것은 반사 방지막(26) 및 패시베이션막(40)을 형성하는 공정의 공정 조건 등을 조절하는 것에 의하여 구현될 수 있다. 예를 들어, 화학 기상 증착법(CVD) 등을 이용할 때 실리콘 질화물을 형성하기 위한 원료 기체 중 하나인 암모니아의 함량을 증가시키면 형성되는 실리콘 질화물막의 굴절률을 향상할 수 있다. 그 외의 다양한 방법에 의하여 반사 방지막(26) 및 패시베이션막(40)이 원하는 굴절률을 가지도록 할 수 있다.
본 실시예에 따른 태양 전지(150)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(150)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(150)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(10)의 전면에 제1 전극(42)이 위치하는 구조의 태양 전지(150)에(특히, 태양 전지(150)의 후면에 위치하는 제2 전극(44)에) 본 실시예의 전극(42, 44)의 구조가 적용될 수 있다.
본 실시예에서는 제1 전극(42) 및 제2 전극(44)이 모두 반도체 기판(10)의 후면에 위치하는 태양 전지(150)에서 이들과 인접하여 위치하는 패시베이션막(40)의 물질, 굴절률 등을 한정하는 것에 의하여, 전극(42, 44) 형성 시 발생할 수 있는 패시베이션막(40), 도전형 영역(32, 34) 등의 손상을 효과적으로 방지할 수 있다. 이에 의하여 태양 전지(150)의 특성 및 효율을 향상할 수 있다.
상술한 구조의 태양 전지(150)의 제조 방법을 도 5a 내지 도 5j를 참조하여 상세하게 설명한다. 도 5a 내지 도 5j는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 5a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
일 예로, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다.
이어서, 도 5b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 터널링층(20)이 형성될 수 있다.
이어서, 도 5c 및 도 5d에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 5c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.
이어서, 도 5d에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니며 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 그리고 배리어 영역(36)을 형성하지 않는 등과 같은 다양한 변형이 가능하다.
이어서, 도 5e에 도시한 바와 같이, 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 전면 전계 영역(130)은 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수 있다.
이어서, 도 5f에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(24) 및 반사 방지막(26)을 차례로 형성하고, 반도체 기판(10)의 후면에 패시베이션막(40)을 차례로 형성한다. 즉, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 패시베이션막(40)을 형성한다. 패시베이션막(24), 반사 방지막(26) 및 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 패시베이션막(40)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 5g에 도시한 바와 같이, 패시베이션막(40)에 제1 및 제2 개구부(402, 404)를 형성한다. 제1 및 제2 개구부(402, 404)를 형성하는 방법으로는 다양한 방법이 적용될 수 있다.
일 예로, 본 실시예에서는 레이저(200)를 이용한 레이저 식각에 의하여 제1 및 제2 개구부(402, 404)를 형성할 수 있다. 레이저 식각을 이용하면, 제1 및 제2 개구부(402, 404)의 폭을 얇게 구현할 수 있고 다양한 패턴의 제1 및 제2 개구부(402, 404)를 쉽게 형성할 수 있다.
이어서, 도 5h에 도시한 바와 같이, 제1 및 제2 개구부(402, 404) 내를 채우도록 반도체 기판(10)의 후면 위(좀더 정확하게는, 제1 및 제2 도전형 영역(32, 34)을 형성하는 반도체층 위)에 전체적으로 전극층(400)을 형성한다. 좀더 구체적으로는, 접착층(400a), 전극층(400b) 및 리본 연결층(400c)을 차례로 스퍼터링에 의하여 형성한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 접착층(400a), 전극층(400b) 및 리본 연결층(400c)의 형성 방법이 다양하게 변형될 수도 있다.
이어서, 도 5i에 도시한 바와 같이, 전극층(400) 위에 마스크층(410)을 형성한다. 마스크층(410)은 전극(42, 44)에 대응하는 부분에 형성되어, 식각 공정 중에 전극(42, 44)에 해당하는 부분의 전극층(400)이 식각하지 않도록 하는 역할을 한다. 마스크층(410)은 인쇄, 포토 리소그라피 등에 의하여 형성될 수 있다. 마스크층(410)은 개구부(402, 404)의 폭보다 큰 폭을 가지도록 형성될 수 있다.
이어서, 도 5j에 도시한 바와 같이, 마스크층(410)이 형성되지 않은 부분의 전극층(400)을 제거하여 전극(42, 44)을 형성하고, 마스크층(410)을 제거한다. 마스크층(410)이 형성되지 않은 부분은 식각 용액을 이용한 습식 식각 공정에 의하여 제거될 수 있다. 식각 용액으로는 산성 용액을 사용할 수 있는데, 일 예로, 불산, 인산, 질산, 또는 이들의 혼합물을 사용할 수 있다. 이에 의하여 전극(42, 44)이 패터닝된다. 이와 같이 습식 식각 공정을 이용하면, 간단한 공정에 의하여 전극(42, 44)을 패터닝할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이와 같이 본 실시예에서는 전극층(400)을 스퍼터링에 의하여 패시베이션막(40) 위에 전체적으로 형성한 다음, 전극층(400)을 식각하는 것에 의하여 전극(42, 44)을 형성한다. 이러한 공정에 의하여 패시베이션막(40)이 물리적으로 또는 화학적으로 손상될 가능성이 있는 바, 본 실시예에서는 패시베이션막(40)을 우수한 내구성, 내산성, 플라스마 저항성 등을 가지는 실리콘 질화물 또는 실리콘 탄화물로 형성한다. 이에 의하여 패시베이션막(40)의 손상을 방지하고 반도체 기판(10) 및 도전형 영역(32, 34)을 안전하게 보호할 수 있다. 이에 의하여 태양 전지(150)의 전류 밀도, 개방 전압 등의 특성을 향상할 수 있다.
상술한 실시예에서는 터널링층(20), 도전형 영역(32, 34), 배리어 영역(36)을 형성한 다음, 전면 전계층(130)을 형성하고, 패시베이션막(24), 반사 방지막(26) 및 패시베이션막(40)을 형성한 다음, 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 제2 도전형 영역(32, 34), 배리어 영역(36), 패시베이션막(24), 반사 방지막(26) 및 패시베이션막(40)의 형성 순서는 다양하게 변형될 수 있다. 또한 일부가 형성되지 않는 등의 다양한 변형이 가능하다.
이하, 본 발명의 다른 실시예들에 따른 태양 전지 및 이에 사용되는 전극을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 이하의 설명 및 도면에서는 제1 전극(42)을 예시로 하여 설명하였으나, 아래의 설명은 제2 전극(44)에도 적용될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 6을 참조하면, 본 실시예에 따른 패시베이션막(40)은 도전형 영역 위에 위치(일 예로, 접촉)하며 실리콘 질화물을 포함하는 제1 층(40a)과, 제1 층(40a) 위에 위치(일 예로, 접촉)하며 실리콘 탄화물을 포함하는 제2 층(40b)을 포함할 수 있다. 실리콘 질화물을 포함하는 제1 층(40a)에 대한 설명으로는 상술한 실시예에서 패시베이션막(40)으로 사용되는 실리콘 질화물층에 대한 설명이 적용될 수 있고, 실리콘 탄화물을 포함하는 제2 층(40b)의 설명으로는 상술한 실시예에서 패시베이션막(40)으로 사용되는 실리콘 탄화물층에 대한 설명이 적용될 수 있다. 이에 따라 상세한 설명을 생략한다.
본 실시예와 같이 패시베이션막(40)이 서로 다른 물질을 가지는 제1 층(40a) 및 제2 층(40b)을 포함하면 패시베이션막(40)의 내구성, 내산성, 플라스마 저항성, 금속 확산 방지 특성 등의 효과를 극대화할 수 있다. 이때, 실리콘 탄화물을 포함하는 제2 층(40b)이 소수성을 가지므로 패시베이션막(40)의 외면 쪽에 위치하도록 하여 식각에 좀더 효과적으로 대응하도록 할 수 있다.
본 실시예에서 제1 층(40a)의 두께(T1)가 제2 층(40b)의 두께(T2)와 같거나 그보다 클 수 있다. 이는 내구성, 내산성, 플라스마 저항성, 금속 확산 방지 특성 등을 모두 구비한 제1 층(40a)을 상대적으로 두껍게 형성하여 이에 따른 우수한 특성을 모두 구현하도록 하고, 제2 층(40b)은 소수성을 나타낼 수 있을 정도로 상대적으로 얇게 형성하여 공정 시간, 공정 비용 등을 절감하기 위함이다.
예를 들어, 제2 층(40b)의 두께(T2) : 제1 층(40a)의 두께(T1)의 비율(T2:T1)이 1:1 내지 1:4일 수 있다. 상기 비율(T2:T1)이 1:1 미만이면 제2 층(40b)에 의한 효과를 충분하게 구현하기 어렵고, 상기 비율(T2:T1)이 1:4를 초과하면 제1 층(40a)의 두께에 의하여 공정 시간, 공정 비용 등이 증가하고 태양 전지(100)의 박형화가 어려워질 수 있다. 또는, 제1 층(40a)의 두께(T1)가 50nm 내지 200nm이고, 제2 층(40b)의 두께(T2)가 10nm 내지 50nm일 수 있다. 제1 층(40a)의 두께(T1)가 50nm 미만이거나 제2 층(40b)의 두께(T2)가 10nm 미만이면, 원하는 효과를 충분하게 구현하기 어려울 수 있다. 제1 층(40a)의 두께(T1)가 200nm를 초과하거나 제2 층(40b)의 두께(T2)가 50nm를 초과하면, 공정 시간, 공정 비용을 절감하는 데 한계가 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 층(40a)의 두께(T1), 제2 층(40b)의 두께(T2), 이들의 비율(T2:T1) 등의 값은 다양하게 변형될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 7을 참조하면, 본 실시예에 따른 태양 전지(150)에서는, 제2 도전형 영역(34)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비되고, 제1 도전형 영역(32)은 제2 도전형 영역(34) 및 이를 둘러싸는 배리어 영역(36)을 제외한 부분에 전체적으로 형성될 수 있다
그러면, 제1 도전형 영역(32)으로 기능하는 제1 도전형 영역(32)이 최대한 넓은 면적을 가지면서 형성되어 광전 변환 효율을 향상할 수 있다. 그리고 제2 도전형 영역(34)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제2 도전형 영역(34)이 위치하도록 할 수 있다. 그러면 제2 도전형 영역(34)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 영역(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 제2 도전형 영역(34)의 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
도면에서는 제2 도전형 영역(34)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(34)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
패시베이션막(40)에 형성된 제1 및 제2 개구부(402, 404)는 제1 도전형 영역(32) 및 제2 도전형 영역(34) 각각의 형상을 고려하여 서로 다른 형상을 가질 수 있다. 즉, 제1 개구부(402)는 제1 도전형 영역(32) 위에서 길게 이어지면서 형성될 수 있고, 제2 개구부(404)는 복수 개가 제2 도전형 영역(34)에 대응하여 서로 이격되어 형성될 수 있다. 제1 전극(42)은 제1 도전형 영역(32) 위에만 위치하고, 제2 전극(44)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 위에 함께 위치하는 것을 고려한 것이다. 즉, 패시베이션막(40)에서 제2 도전형 영역(34) 위에 위치한 부분에 대응하여 제2 개구부(404)가 형성되고, 제2 개구부(404)에 의하여 제2 전극(44)과 제2 도전형 영역(34)이 연결된다. 그리고 제1 도전형 영역(32) 위에 해당하는 패시베이션막(40)의 부분에는 제2 개구부(404)가 형성되지 않아 제2 전극(44)과 제1 도전형 영역(32)이 서로 절연된 상태를 유지할 수 있도록 한다. 제1 전극(42)은 제1 도전형 영역(32) 위에만 형성되므로 제1 개구부(402)가 제1 전극(42)과 동일 또는 유사한 형상을 가질 수 있고, 이에 의하여 제1 전극(42)이 제1 도전형 영역(32) 상에 전체적으로 컨택될 수 있도록 한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다. 예를 들어, 제1 개구부(402)가 제2 개구부(404)와 유사한 형상을 가지는 복수 개의 컨택홀로 구성될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 8을 참조하면, 본 실시예에 따른 태양 전지(150)는 터널링층(도 2의 참조부호 20, 이하 동일)을 구비하지 않고, 제1 및 제2 도전형 영역(32, 34)을 반도체 기판(10)의 내부에 형성되는 도핑 영역으로 구성한다. 즉, 제1 및 제2 도전형 영역(32, 34) 각각이 반도체 기판(10)에 제1 또는 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된다. 이에 따라 제1 및 제2 도전형 영역(32, 34)이 제1 또는 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)을 구성하게 된다. 일 예로, 제1 및 제2 도전형 영역(32, 34) 각각은 제1 또는 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분으로 구성될 수 있다.
이러한 실시예에서는 제1 전극(42)의 접착층(도 2의 참조부호 422 참조)이 반도체 기판(10)(또는 반도체 기판(10)의 일부를 구성하는 제1 도전형 영역(32))에 접촉하여 형성되고, 제2 전극(44)의 접착층(422)이 반도체 기판(10)(또는 반도체 기판(10)의 일부를 구성하는 제2 도전형 영역(34))에 접촉하여 형성된다. 상술한 설명에서 제1 및 제2 전극(42, 44)의 접착층(424)이 반도체층 대신 반도체 기판(10)에 접촉하는 것에만 차이가 있으므로, 이에 대한 상세한 설명은 생략한다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
150: 태양 전지
10: 반도체 기판
32: 제1 도전형 영역
34: 제2 도전형 영역
40: 패시베이션막
40a: 제1 층
40b: 제2 층
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역을 포함하는 도전형 영역;
    상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극; 및
    상기 도전형 영역 위에 형성되는 패시베이션막
    을 포함하고,
    상기 패시베이션막이 실리콘 질화물 및 실리콘 탄화물 중 적어도 하나를 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 패시베이션막이 실리콘 질화물을 포함하며 굴절률이 2.1 이상인 실리콘 질화물층을 포함하는 태양 전지.
  3. 제2항에 있어서,
    상기 실리콘 질화물층의 굴절률이 2.1 내지 2.2인 태양 전지.
  4. 제2항에 있어서,
    상기 반도체 기판의 다른 일면 위에 위치하며 실리콘 질화물을 포함하며 상기 패시베이션막의 상기 층보다 작은 굴절률을 가지는 또 다른 절연막을 더 포함하는 태양 전지.
  5. 제1항에 있어서,
    상기 패시베이션막이 상기 실리콘 질화물층의 단일층으로 구성되는 태양 전지.
  6. 제1항에 있어서,
    상기 패시베이션막이 실리콘 탄화물을 포함하는 실리콘 탄화물층을 포함하고,
    상기 실리콘 탄화물층이 비정질 구조를 가지는 태양 전지.
  7. 제6항에 있어서,
    상기 실리콘 탄화물층의 굴절률이 1.5 내지 2.0인 태양 전지.
  8. 제1항에 있어서,
    상기 패시베이션막이 실리콘 탄화물을 포함하는 단일층으로 구성되는 태양 전지.
  9. 제1항에 있어서,
    상기 패시베이션막은,
    상기 도전형 영역 위에 위치하며 실리콘 질화물을 포함하는 제1 층; 및
    상기 제1 층 위에 위치하며 실리콘 탄화물을 포함하는 제2 층
    을 포함하는 태양 전지.
  10. 제9항에 있어서,
    상기 제1 층의 굴절률이 2.1 이상인 태양 전지.
  11. 제9항에 있어서,
    상기 제1 층의 두께가 상기 제2 층의 두께와 같거나 그보다 큰 태양 전지.
  12. 제11항에 있어서,
    상기 제2 층 : 상기 제1 층의 두께 비율이 1:1 내지 1:4이거나,
    상기 제1 층의 두께가 50nm 내지 200nm이고 상기 제2 층의 두께가 10nm 내지 50nm인 태양 전지.
  13. 제1항에 있어서,
    상기 패시베이션막은 상기 전극에 대응하여 개구부를 구비하고,
    상기 전극은 상기 개구부의 바닥면, 상기 개구부에 인접한 상기 패시베이션막의 측면 및 상기 개구부에 인접한 상기 패시베이션막 위에 걸쳐서 형성되는 태양 전지.
  14. 제13항에 있어서,
    상기 도전형 영역에 접촉하여 형성되며 전도성을 가지는 접착층;
    상기 접착층 위에 형성되는 전극층; 및
    상기 전극층 위에 형성되는 리본 연결층을 포함하고,
    상기 접착층은 상기 개구부의 바닥면, 상기 개구부에 인접한 상기 패시베이션막의 측면 및 상기 개구부에 인접한 상기 패시베이션막 위에 이들에 접촉하는 태양 전지.
  15. 제14항에 있어서,
    상기 접착층이 투광성을 가지는 금속을 포함하는 태양 전지.
  16. 제1항에 있어서,
    상기 패시베이션막은 상기 전극에 대응하여 개구부를 구비하고,
    상기 전극의 측면의 적어도 일부에 언더컷(under cut)이 위치하는 태양 전지.
  17. 제16항에 있어서,
    상기 언더컷의 폭이 1um 내지 10um인 태양 전지.
  18. 제1항에 있어서,
    상기 전극은,
    상기 도전형 영역에 접촉하여 형성되며 전도성을 가지는 접착층;
    상기 접착층 위에 형성되는 전극층; 및
    상기 전극층 위에 형성되는 리본 연결층을 포함하고,
    상기 전극층의 적어도 일부가 상기 접착층 또는 상기 리본 연결층보다 작은 폭을 가지는 태양 전지.
  19. 제1항에 있어서,
    상기 반도체 기판의 일면과 상기 도전형 영역 사이에 위치하는 터널링층을 더 포함하는 태양 전지.
  20. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 위치하는 배리어 영역을 더 포함하는 태양 전지.
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