KR101826912B1 - 광전변환소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 결정질의 반도체 기판과, 반도체 기판의 배면의 제1 영역에 형성되며 제1 불순물을 포함하는 비정질의 제1 도전형 반도체층과, 반도체 기판의 배면의 제2 영역에 형성되며 제1 불순물과 다른 제2 불순물을 포함하는 비정질의 제2 도전형 반도체층과, 반도체 기판의 배면 상에서 제1 영역과 제2 영역 사이에 구비되는 갭 패시베이션층을 포함하며, 갭 패시베이션층 상에는 제1 도전형 반도체층이 구비된 광전변환소자와 그 제조 방법에 관한 것이다.

Description

광전변환소자 및 그 제조 방법{Photovoltaic device and the manufacturing methode thereof}
본 발명은 광전변환소자 및 그 제조 방법에 관한 것이다.
태양 등의 빛을 전기에너지로 변환하는 광전변환소자인 태양전지는 다른 에너지원과 달리 무한하고 환경친화적이므로 시간이 갈수록 그 중요성이 더해가고 있다. 태양전지의 가장 기본적인 구조는 PN 접합으로 구성된 다이오드 형태로서 광흡수층의 재료에 따라 구분된다.
광흡수층으로 실리콘을 이용하는 태양전지는 결정질(단, 다결정) 기판(Wafer)형 태양전지와 박막형(비정질, 다결정) 태양전지로 구분할 수 있다. 또한 CIGS(CuInGaSe2)나 CdTe를 이용하는 화합물 박막 태양전지, Ⅲ-Ⅴ족 태양전지, 염료감응 태양전지와 유기 태양전지가 대표적인 태양전지라고 할 수 있다.
결정질 태양전지인 이형 접합(Hetero-junction) 태양전지는 광흡수층으로 결정성의 반도체 기판을 사용하며, 여기에 상기 반도체 기판과는 다른 결정성인 비단결정의 반도체층을 형성하여 구성한다.
이형 접합(Hetero-junction) 태양전지는 반도체기판의 전면과 후면에 양극 및 음극을 가지고 있다. 이러한 구조에서는 태양광이 입사하는 면에 전극이 존재하게 되어, 전극이 태양광의 입사를 방해하는 요소로 작용한다.
또한 이형접합(Hetero-junction) 태양전지는 반도체 기판의 전면과 후면에 투명 도전층을 가지고 있다. 따라서, 투명 도전층으로 인한 투과율의 손실이 존재하여, 입사광의 효율을 떨어뜨리게 된다. 또한 투명 도전층의 저항은 집합전극 등의 저항보다 크기 때문에 태양전지의 저항을 증가시키는 요소가 된다.
본 발명의 일실시예는, 광전 변환 소자 및 그 제조 방법에 관한 것이다.
본 발명의 일 측면에 따르면, 결정질의 반도체 기판; 상기 반도체 기판의 배면의 제1 영역에 형성되며, 제1 불순물을 포함하는 비정질의 제1 도전형 반도체층; 상기 반도체 기판의 배면의 제2 영역에 형성되며, 상기 제1 불순물과 다른 제2 불순물을 포함하는 비정질의 제2 도전형 반도체층; 상기 반도체 기판의 배면 상에서 상기 제1 영역과 상기 제2 영역 사이에 구비되는 갭 패시베이션층;을 포함하며, 상기 갭 패시베이션층 상에는 상기 제1 도전형 반도체층이 구비된 광전변환소자를 제공한다.
본 발명의 일 특징에 따르면, 상기 갭 패시베이션층 상에는 상기 제1 도전형 반도체층이 상기 갭 패시베이션층의 전 영역에 걸쳐 구비될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판의 적어도 어느 하나의 면은 텍스처링(texturing)될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판과 상기 제1 도전형 반도체층 사이에 개재된 제1 비정질 실리콘층; 상기 제1 도전형 반도체층 상에 형성된 제1 투명 도전층; 및 상기 제1투명 도전층 상에 형성된 제1 금속 전극;을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 갭 패시베이션층의 높이는 상기 제1 비정질 실리콘층, 상기 제1 도전형 반도체층 및 상기 제1 투명 도전층의 높이의 합 보다 높게 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 갭 패시베이션층 상에는 상기 제1 비정질 실리콘층, 상기 제1 도전형 반도체층 및 상기 제1 투명 도전층만이 상기 갭 패시베이션층의 전 영역에 걸쳐 구비될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판과 상기 제2 도전형 반도체층 사이에 개재된 제2 비정질 실리콘층; 상기 제2 도전형 반도체층 상에 형성된 제2 투명 도전층; 및 상기 제2 투명 도전층 상에 형성된 제2 금속 전극;을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 갭 패시베이션층의 높이는 상기 제2 비정질 실리콘층, 상기 제2 도전형 반도체층 및 상기 제2 투명 도전층의 높이의 합 보다 높게 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판의 전면에 형성된 전면 보호층; 상기 반도체 기판의 전면에 형성된 전면 전계층; 및 상기 전면 보호층 및 상기 전면 전계층 상에 형성된 반사 방지막;을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 갭 패시베이션층은, SiOx와 SiNx의 이중층 또는 SiOx와 SiON의 이중층을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 비정질 실리콘층 및 상기 제2 비정질 실리콘층 중 적어도 어느 하나는 20Å ~ 100Å의 두께로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 중 적어도 어느 하나는 30Å ~ 100Å의 두께로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 투명 도전층 및 상기 제2 투명 도전층 중 적어도 어느 하나는 200Å ~ 1000Å의 두께로 형성될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 도전형 반도체층은 p형이고, 상기 제2 도전형 반도체층은 n형일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 도전형 반도체층은 n형이고, 상기 제2 도전형 반도체층은 p형일 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 영역과 상기 제2 영역은 상기 갭 패시베이션층을 사이에 두고 상호 이격되며, 교번적으로 구비될 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 기판의 배면에 형성된 패시베이션층 중 제1 영역을 개방하는 제1 패터닝 단계; 상기 제1 영역이 개방된 패시베이션층을 구비한 반도체 기판의 배면 상에 제1 비정질 실리콘층, 제1 도전형 반도체층 및 제1 투명 도전층을 순차적으로 형성하는 단계; 상기 제1 영역 및 상기 제1 영역의 양측에 구비된 상기 패시베이션층의 일부를 덮도록 에치 레지스트를 형성하는 단계; 상기 에치 레지스트를 마스크로 하여 상기 반도체 기판의 배면에 형성된 패시베이션층, 제1 비정질 실리콘층, 제1 도전형 반도체층 및 제2 투명 도전층을 제거함으로써 상기 패시베이션층 중 제2 영역을 개방하는 제2 패터닝 단계; 상기 제2 영역이 개방된 패시베이션층이 구비된 반도체 기판의 배면 상에 제2 비정질 실리콘층, 제2 도전형 반도체층 및 제2 투명 도전층을 순차적으로 형성하는 단계; 및 상기 에치 레지스트를 제거하는 단계;를 포함하는 광전변환소자의 제조 방법을 제공한다.
본 발명의 또 다른 특징에 따르면, 상기 패시베이션층을 형성하는 단계는,
SiOx 및 SiNx의 이중층을 형성하는 단계, 또는 SiOx 및 SiOxNy의 이중층을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 제1 영역과 상기 제2 영역은 상호 이격된 상태이며, 서로 교번적으로 구비될 수 있다.
본 발명의 또 다른 특징에 따르면, 상기 반도체 기판을 텍스쳐링하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명의 일실시예에 따르면, 제조 공정을 간소화할 수 있다.
또한, 반도체층들의 프린팅 공정에서의 얼라인먼트를 맞추기 용이하므로 고품질의 광전변환소자를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 광전변환소자를 개략적으로 나타낸 단면도이다.
도 2 내지 10은 도 1의 광전변환소자의 제조 방법에 따른 상태를 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 광전변환소자를 개략적으로 나타낸 단면도이다.
본 발명의 사상은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면에서는 여러 층, 영역, 막을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막의 구성이 다른 구성 "상에" 있다고 함은 다른 구성의 "바로 위에" 있는 경우뿐만 아니라 그 중간에 다른 구성이 구비된 경우도 포함한다. 반면에 어느 구성이 다른 구성의 "바로 위에" 있다고 함은 그 중간에 다른 구성이 구비되지 않는 경우를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 광전변환소자를 개략적으로 나타낸 단면도이다.
광전변환소자는 반도체 기판(110), 반도체 기판(110)의 전면에 형성된 전면 보호층(130), 전면 전계층(140), 반사 방지막(150), 및 반도체 기판(110)의 배면에 형성된 제1,2 비정질 실리콘층(161, 171), 제1도전형 및 제2 도전형 반도체층(162, 172), 제1,2 투명 도전층(163, 173), 제1,2 금속 전극(180, 190), 갭 패시베이션층(120)을 포함한다.
반도체 기판(110)은 광 흡수층으로서 결정질 실리콘 기판을 포함할 수 있다. 예컨대, 반도체 기판(110)은 단결정 실리콘 기판 또는 다결정 실리콘 기판을 포함할 수 있다. 반도체 기판(110)은 n형 불순물이 포함된 단결정 또는 다결정의 실리콘 기판이 사용될 수 있다. n형 불순물은 인(P), 비소(As)와 같은 5족의 화학원소를 포함할 수 있다.
본 실시예에서는 반도체 기판(110)으로 n형 불순물을 포함하는 단결정 또는 다결정의 실리콘 기판을 사용하는 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, p형 불순물을 포함하는 단결정 또는 다결정의 실리콘 기판이 사용될 수 있음은 물론이다. p형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga)과 같은 3족의 화학원소를 포함할 수 있다.
전면 보호층(130)은 반도체 기판(110)을 보호하기 위해 반도체 기판(110)의 전면에 형성되며, 진성의 비정질 실리콘(i a-Si)을 포함할 수 있다. 또는 n형 불순물이 함유된 비정질 실리콘(n a-Si)을 포함할 수 있다. 또 다른 실시예로, 전면 보호층(130)은 Si, N, O, H 등을 포함하는 무기물, 예컨대 산화규소(SiOx), 질화규소(SiNx)를 포함할 수 있다.
전면 전계층(140)은 전면 보호층(130) 상에 형성될 수 있으며, 불순물이 도핑된 비정질 실리콘(a-Si) 또는 SiNx를 포함할 수 있다. 전면 전계층(140)이 불순물이 도핑된 비정질 실리콘을 포함하는 경우, 반도체 기판(110)과 동일한 도전성의 불순물이 반도체 기판(110) 보다 고농도로 도핑된 상태일 수 있다. 따라서, 반도체 기판(110)과 전면 전계층(140) 사이에 불순물의 농도 차이로 인하여 전위 장벽이 형성됨으로써 정공의 반도체 기판(110)의 전면으로의 이동이 방해되므로 반도체 기판(110)의 전면 근처에서 전자와 정공이 재결합하여 소멸되는 것을 방지할 수 있다.
반사 방지막(150)은 태양광이 입사될 때 빛이 반사되어 광전변환소자의 빛 흡수 손실을 방지하며, 이를 통해 광전변환소자의 효율을 향상시킬 수 있다. 반사 방지막(150)은 투명한 물질을 포함할 수 있다. 예컨대, 반사 방지막(150)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiOx), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다. 반사 방지막(150)은 단일층 또는 복수의 층으로 형성될 수 있다.
본 실시예에서는 반도체 기판(110)의 전면 상에 전면 보호층(130), 전면 전계층(140) 및 반사 방지막(150)이 각각 형성된 경우를 설명하였으나, 본 발명은 이에 한정하지 않는다. 예컨대, SiOx를 포함하는 전면 보호층(130)을 형성한 후, 전면 전계층(140) 및 반사 방지막(150)의 기능을 동시에 수행할 수 있는 SiNx를 포함하는 막을 형성할 수도 있다. 또는, 진성의 비정질 실리콘 또는 불순물이 함유된 비정질 실리콘을 포함하는 전면 보호층(130)을 형성한 후, 전면 전계층(140) 및 반사 방지막(150)의 기능을 동시에 수행할 수 있는 SiNx를 포함하는 막을 형성할 수도 있다.
반도체 기판(110)의 배면의 제1 영역(A1)에는 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162), 제1 투명 도전층(163), 및 제1 금속 전극(180)이 형성된다. 제1 비정질 실리콘층(161)은 반도체 기판(110)의 배면의 제1 영역(A1)에 형성되며, 진성의 비정질 실리콘을 포함할 수 있다. 제1 도전형 반도체층(162)은 제1 비정질 실리콘층(161) 상에 형성되며, 제1 불순물을 포함할 수 있다. 예를 들어, p형 불순물을 사용하여 제1 도전형 반도체층(162)은 p+층으로 형성될 수 있다. 제1 투명 도전층(163)은 제1 도전형 반도체층(162) 상에 형성되며, ITO, IZO, ZnO 와 같은 투명 도전막(TCO)을 포함한다. 제1 투명 도전층(163) 상에 형성된 제1 금속 전극(180)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다.
p형 불순물이 포함된 비정질 실리콘(a-Si)의 제1 도전형 반도체층(162)은 반도체 기판(110)과 p-n접합을 형성한다. 이 경우, p-n접합 특성을 향상시키기 위해 반도체 기판(110)과 제1 도전형 반도체층(162) 사이에는 제1 비정질 실리콘층(161)이 구비된다. 제1 도전형 반도체층(162)과 제1 비정질 실리콘층(161)은 반도체 기판(110)과 이종 접합(Hetero junction)을 형성하여 광전변환소자의 개방 전압을 향상시켜준다. 제1 도전형 반도체층(162)은 약 30 ~ 100Å의 두께로 형성되고, 제1 비정질 실리콘층(161)은 약 20 ~100Å의 두께로 형성될 수 있다.
제1 투명 도전층(163)은 제1 금속 전극(180)과의 접촉 저항(ohmic contact)을 개선시켜줄 수 있다. 제1 투명 도전층(163)은 약 200 ~ 1000Å의 두께로 형성될 수 있다. 제1 금속 전극(180)은 외부의 장치(미도시)와 인터 커넥션을 형성한다. 본 실시예에 있어서, 제1 금속 전극(180)은 광전변환소자의 양극으로서 외부의 장치와 전기적으로 연결될 수 있다.
반도체 기판(110)의 배면의 제2 영역(A2)에는 제2 비정질 실리콘층(171), 제2 도전형 반도체층(172), 제2 투명 도전층(173), 및 제2 금속 전극(190)이 형성될 수 있다.
제2 비정질 실리콘층(171)은 반도체 기판(110)의 배면의 제2 영역(A2)에 형성되며, 진성의 비정질 실리콘(i a-Si)을 포함할 수 있다. 제2 도전형 반도체층(172)은 제2 비정질 실리콘층(171) 상에 형성되며, 제2 불순물을 포함할 수 있다. 예를 들어, n형 불순물을 사용함으로써 제2 도전형 반도체층(172)은 n+층으로 형성될 수 있다. 제2 투명 도전층(173)은 ITO, IZO, ZnO 와 같은 투명 도전막(TCO)을 포함하며, 제2 투명 도전층(173) 상에 형성된 제2 금속 전극(190)은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다.
n형 불순물이 포함된 비정질 실리콘(a-Si)의 제2 도전형 반도체층(172)은 반도체 기판(110) 보다 불순물이 고농도로 함유된 상태이다. 제2 도전형 반도체층(172)은 약 30 ~ 100Å의 두께로 형성될 수 있으며, 제2 비정질 실리콘층(171)과 함께 후면 전계를 형성하여 제2 금속 전극(190) 부근에서 정공과 전자가 재결합되어 소멸되는 것을 방지할 수 있다. 제2 비정질 실리콘층(171)은 약 20 ~100Å의 두께로 형성될 수 있다.
제2 투명 도전층(173)은 약 200 ~ 1000Å의 두께로 형성되며, 제2 금속 전극(190)과의 접촉 저항(Ohmic contact)을 개선시켜줄 수 있다. 제2 금속 전극(190)은 외부의 장치와 인터 커넥션을 형성한다. 본 실시예에 있어서, 제2 금속 전극(190)은 광전변환소자의 음극으로서 외부의 장치와 전기적으로 연결될 수 있다.
반도체 기판(110)의 배면의 제3 영역(A3)에는 갭 패시베이션층(120)이 구비되며, 갭 패시베이션층(120) 상에는 순차적으로 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162), 및 제1 투명 도전층(163)이 구비된다. 갭 패시베이션층(120)은 반도체 기판(110)이 외부로 노출되는 것을 방지하여 전자와 정공이 재결합하여 소멸되는 것을 방지할 수 있다.
갭 패시베이션층(120)의 높이는 갭 패시베이션의 양측에 각각 구비된 층들의 합보다 높게 형성될 수 있다. 예컨대, 갭 패시베이션의 높이는 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)의 높이의 합보다 크고, 동시에 제2 비정질 실리콘층(171), 제2 도전형 반도체층(172) 및 제2 투명 도전층(173)의 합보다 크다. 갭 패시베이션층(120)의 높이는 약 1000 ~ 1500Å일 수 있다.
만약 갭 패시베이션층(120)의 높이가 갭 패시베이션의 양측에 각각 구비된 층들의 합보다 작으면 갭 패시베이션층(120)의 기능이 저하될 수 있다. 예컨대, 전자와 정공이 재결합하여 소멸되는 것을 효과적으로 방지할 수 없다.
갭 패시베이션층(120)은 반도체 기판(110)의 바로 위에 형성되며, 반도체 기판(110)이 외부로 노출되는 것을 방지한다. 갭 패시베이션층(120)은 SiOx와 SiNx의 이중층 또는 SiOx와 SiOxNy의 이중층으로 형성될 수 있다. 또는, 갭 패시베이션층(120)은 단일층으로 형성될 수도 있다.
갭 패시베이션층(120)은, 제1 비정질 실리콘층(161)을 형성하기 전에 제1 영역(A1)이 개방된 패시베이션층을 형성하고, 그 후 제2 비정질 실리콘층을 형성하기 전에 패시베이션층의 제2 영역(A2)을 개방하는 공정을 통해 형성된다. 이와 같은 공정에 따라 갭 패시베이션층(120)은 그 폭이 최소화되며, 제1 도전형 반도체층(162) 및 제2 도전형 반도체층(172)의 형성 과정에서 발생할 수 있는 손상을 최소화할 수 있다. 갭 패시베이션층(120)의 폭은 100μm 이하, 예컨대 30 ~ 50μm이하일 수 있다. 갭 패시베이션층(120)의 폭이 넓게 형성되면 광전변환소자의 효율이 크게 저하될 수 있다.
갭 패시베이션층(120) 상에 순차적으로 형성된 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162), 및 제1 투명 도전층(163)은 이하에서 설명할 광전변환소자의 제조 방법에 따른 것이다.
이하에서는, 도 2 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 광전변환소자의 제조 방법을 설명한다.
도 2를 참조하면, 결정질 실리콘을 포함하는 반도체 기판(110) 상에 패시베이션층(120a)을 형성한다. 패시베이션층(120a)은 약 1000 ~ 1500Å의 두께로 형성될 수 있다.
패시베이션층(120a)은 복수의 층으로 형성될 수 있다. 예컨대, SiOx를 포함하는 막을 형성한 후, SiNx를 포함하는 막을 형성함으로써 패시베이션층(120a)을 형성할 수 있다. 또는, SiOx를 포함하는 막을 형성한 후 SiOxNy를 포함하는 막을 형성함으로써 패시베이션층(120a)을 형성할 수 있다. 또 다른 실시예로, 필요에 따라 단일의 패시베이션층(120a)을 형성할 수도 있다.
도 3을 참조하면, 반도체 기판(110) 상에 형성된 패시베이션층(120a)의 일부 영역, 즉 제1 영역(A1)을 제거하는 패터닝 공정을 수행한다. 패터닝 공정은 에칭 공정에 따를 수 있다. 예컨대, 습식 식각을 통해 제1 영역(A1)을 패터닝할 수 있다. 이 때, 반도체 기판(110)의 배면에 형성된 패시베이션층(120a)은 제1 영역(A1)만이 제거되며, 패터닝을 통해 제1 영역(A1)에 해당하는 반도체 기판(110)의 배면이 노출될 수 있다. 제1 영역(A1)은 후술하는 공정에 따라 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162), 및 제1 투명 도전층(163)이 형성되는 영역이다. 한편, 반도체 기판(110)의 전면에 형성된 패시베이션층(120a)은 모두 제거될 수 있다.
도 4를 참조하면, 반도체 기판(110)의 전면에 전면 보호층(130), 전면 전계층(140), 및 반사 방지막(150)이 순차적으로 형성된다.
전면 보호층(130)은 진성의 비정질 실리콘, 불순물이 포함된 비정질 실리콘, 또는 SiOx, SiNx와 같은 무기물을 포함할 수 있으며, 반도체 기판(110)의 전면을 전체적으로 덮도록 형성된다. 전면 보호층(130)은 플라즈마 기상 증착법(PECVD)과 같은 화학기상증착법, 스퍼터링 또는 스핀코팅과 같은 물리적 방법에 의하거나, 화학적 방법 또는 물리화학적 방법에 의해 형성될 수 있다.
전면 전계층(140)은 불순물이 도핑된 비정질 실리콘 또는 SiNx을 포함할 수 있으며, 전면 보호층(130)을 전체적으로 덮도록 형성된다. 전면 전계층(140)은 플라즈마 기상 증착법(PECVD)에 의해 형성될 수 있으며, 이 때 불순물이 도핑된 비정질 실리콘은 불순물이 반도체 기판(110) 보다 고농도로 도핑된 상태일 수 있다.
반사 방지막(150)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiOxNy) 등을 포함할 수 있다. 또는, 산화티타늄(TiO2), 산화아연(ZnO), 황화아연(ZnS) 등을 포함할 수 있다. 반사 방지막(150)은 CVD, 스퍼터링, 스핀코팅 등의 방법에 의해 형성될 수 있다.
본 실시예에서는 전면 보호층(130), 전면 전계층(140) 및 반사 방지막(150)을 각각 형성하는 단계로 설명하였으나, 본 발명은 이에 한정하지 않는다. 일 예로, SiOx를 포함하는 전면 보호층(130)을 형성한 이 후, 전면 전계층(140) 및 반사 방지막(150)의 기능을 동시에 수행할 수 있는 SiNx를 포함하는 막을 형성할 수도 있음은 앞서 언급한 바와 같다.
도 5를 참조하면, 제1 영역(A1)이 개방된 패시베이션층(120a)을 구비하는 반도체 기판(110)의 배면 상에 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)을 순차적으로 형성한다.
제1 비정질 실리콘층(161)은 진성의 비정질 실리콘을 포함할 수 있다. 예컨대, PECVD 등의 방법을 사용하여 20 ~ 100Å의 두께의 제1 비정질 실리콘층(161)을 형성할 수 있다. 제1 도전형 반도체층(162)은 예컨대, 진공 챔버에 SiH4, 수소 등을 주입하고, 3족의 화학원소를 포함하는 불순물을 주입하여 PECVD와 같은 화학기상증착법에 의해 형성될 수 있다. 제1 투명 도전층(163)은 ITO, IZO, IWO, IGdO, IZrO, INdO, ZnO 등을 포함하며, 스퍼터링, 이빔(e-beam), 이베포레이션(evaporation) 등의 방법에 의해 형성될 수 있다.
제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)은 제1 영역(A1)이 개방된 패시베이션층(120a)이 구비된 반도체 기판(110)의 배면 전체를 덮도록 형성되므로, 반도체 기판(110)뿐만 아니라 패시베이션층(120a) 상에도 형성된다.
도 6을 참조하면, 에치 레지스트(Etch Resist: 210)를 형성한다. 이 때, 에치 레지스트(210)는 제1 영역(A1) 및 제1 영역(A1)의 양측에 구비된 패시베이션층(120a)의 일부를 덮도록 형성된다. 패시베이션층(120a) 중 에치 레지스트(210)가 덮는 부분이 도 10에 도시된 갭 패시베이션층(120)이 된다.
도 7을 참조하면, 에치 레지스트(210)를 마스크로 하여 반도체 기판(110)의 배면에 형성된 패시베이션층(120a), 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)을 제거함으로써 패시베이션층(120a)의 제2 영역(A2)을 개방한다.
에치 레지스트(210)로 덮혀지지 않은 영역에 구비된 패시베이션층(120a), 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)은 습식 또는 건식의 에칭을 통해 제거될 수 있다. 이 때, 에치 레지스트(210)로 덮혀진 영역에 구비된 패시베이션층(120a), 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)은 에칭 과정에서 보호된다.
제2 패터닝을 통해 제2 영역(A2)에 해당하는 반도체 기판(110)의 배면의 일부가 노출된다. 제2 영역(A2)은 후술하는 공정에 의해 제2 비정질 실리콘층(171), 제2 도전형 반도체층(172), 및 제2 투명 도전층(173)이 형성되는 영역이다.
도 8을 참조하면, 제2 영역(A2)이 개방된 반도체 기판(110)의 배면 상에 제2 비정질 실리콘층(171), 제2 도전형 반도체층(172) 및 제2 투명 도전층(173)을 순차적으로 형성한다.
제2 비정질 실리콘층(171)은 진성의 비정질 실리콘을 포함할 수 있다. 예컨대, PECVD 등의 방법을 사용하여 20 ~ 100Å의 두께의 제2 비정질 실리콘층(171)을 형성할 수 있다. 예컨대, 제2 도전형 반도체층(172)은 진공 챔버에 SiH4, 수소 등을 주입하고, 5족의 화학원소를 포함하는 불순물을 주입하여 PECVD와 같은 화학기상증착법에 의해 형성될 수 있다. 제2 투명 도전층(173)은 ITO, IZO, IWO, IGdO, IZrO, INdO, ZnO 등을 포함하며, 스퍼터링, 이 빔(e-beam), 이베포레이션(evaporation)등의 방법에 의해 형성될 수 있다.
제2 비정질 실리콘층(171), 제2 도전형 반도체층(172) 및 제2 투명 도전층(173)은 제2 영역(A2)이 개방된 패시베이션층(120a)이 구비된 반도체 기판(110)의 배면 전체를 덮도록 형성되므로, 반도체 기판(110)뿐만 아니라 에치 레지스트(210) 상에도 형성된다. 그러나, 패시베이션층(120a)이 에치 레지스트(210)에 의해 뒤덮인 상태이므로 패시베이션층(120a) 바로 위에는 형성되지 않는다.
도 9를 참조하면, 에치 레지스트(210)를 제거한다. 에치 레지스트(210)가 제거될 때, 에치 레지스트(210) 상에 형성된 제2 비정질 실리콘층(171), 제2 도전형 반도체층(172) 및 제2 투명 도전층(173)도 함께 제거된다. 에치 레지스트(210)가 제거되면서 에치 레지스트(210)에 의해 덮혀져 있던 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)의 적층 구조가 드러나게 된다.
제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)은 제1 영역(A1)뿐만 아니라 갭 패시베이션층(120) 상에도 구비된다.
이와 같은 과정을 통해 제1 영역(A1)에는 제1 비정질 실리콘층(161), 제1 도전형 반도체층(162) 및 제1 투명 도전층(163)이 형성되고, 제2 영역(A2)에는 제2 비정질 실리콘층(171), 제2 도전형 반도체층(172) 및 제2 투명 도전층(173)이 형성되며, 제1 영역(A1)과 제2 영역(A2) 사이에는 갭 패시베이션층(120)이 형성된다.
도 10을 참조하면, 제1 금속 전극(180)과 제2 금속 전극(190)을 형성한다. 제1 금속 전극(180)은 제1 투명 도전층(163) 상에, 제2 금속 전극(190)은 제2 투명 도전층(173) 상에 형성된다. 제1,2 금속 전극은 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al) 및 이들의 합금을 포함할 수 있다. 예컨대, 제1,2 금속 전극(180, 190)은 상술한 원소를 포함하는 전도성 페이스트를 잉크젯, 그라비아 인쇄, 옵셋 인쇄, 스크린 프린팅 등의 방법을 통해 형성할 수 있다.
본 발명의 비교예로서, 제1 영역과 제2 영역이 개방된 패시베이션층에 전체적으로 제1 비정질 실리콘층과 제1 도전형 반도체층과 제1 투명 도전층을 형성한 후 제1 영역에 형성된 부분을 남기고 에칭으로 제거하는 제1 단계와, 다시 제2 비정질 실리콘층과 제2 도전형 반도체층과 제2 투명 도전층을 형성한 후 제2 영역에 형성된 부분을 남기고 에칭으로 제거하는 제2단계를 거쳐서 광전변환소자를 제조하는 경우를 살펴보면 다음과 같다.
비교예에 따른 광전변환소자의 에칭과정시 p+층인 제1 도전형 반도체층과 n+층인 제2 도전형 반도체층 서로에 대한 에칭 선택비가 낮기 때문에 광전변환소자의 배면에 손상이 유발된다. 또한, 제1 영역과 제2 영역 사이의 갭 패시베이션층의 폭을 본 발명의 실시예에 따른 갭 패시베이션층(120)의 폭 수준으로 하는 경우에, 프린팅 공정시 얼라인먼트를 맞추기 어려운 문제가 있어 광전변환소자의 품질이 저하된다.
그러나, 본 발명의 실시예에 따른 광전변환소자의 제조 방법은 공정이 단순하며, 제1 영역(A1)을 개방하고 제1 도전형 반도체층을 형성하며, 제2 영역을 개방하고 제2 도전형 반도체층을 형성하므로 프린팅 공정에서의 얼라인먼트를 맞추기 용이하여 고품질의 광전변환소자의 제조가 가능하다.
도 11은 본 발명의 또 다른 실시예에 따른 광전변환소자를 개략적으로 나타낸 단면도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 광전변환소자도 반도체 기판(310), 반도체 기판(310)의 전면에 형성된 전면 보호층(330), 전면 전계층(340), 반사 방지막(350), 및 반도체 기판(310)의 배면에 형성된 제1,2 비정질 실리콘층(361, 371), 제1도전형 및 제2 도전형 반도체층(362, 372), 제1,2 투명 도전층(363, 373), 제1,2 금속 전극(380, 390), 갭 패시베이션층(320)을 포함한다.
다만, 반도체 기판(310)의 전면이 텍스쳐링되어 있는 점에서 차이가 있다. 본 발명의 실시예에 따른 광전변환소자의 구성 중 동일한 내용은 앞서 도 1을 참조하여 설명한 내용으로 갈음하며, 이하에서는 차이점을 중심으로 설명한다.
광흡수층인 반도체 기판(310)의 전면은 텍스쳐링될 수 있다. 텍스쳐링을 통해 입사광의 광경로를 증가시킴으로써 광흡수효율을 향상시킬 수 있다. 텍스쳐링 공정의 일 실시예로서, KOH 또는 NaOH와 같은 용액 및 이소프로필 알코올(IPA)의 혼합용액에 반도체 기판을 담그는 방법을 사용할 수 있다. 이와 같은 방법을 통해 피라미드 형태의 텍스쳐가 형성될 수 있다.
반도체 기판(310)의 전면에 텍스쳐가 형성되어 있으므로, 반도체 기판(310)의 전면에 형성되는 전면 보호층(330), 전면 전계층(340), 및 반사 방지층도 텍스쳐 형상을 따라 요철면을 구비한다.
본 발명의 실시예에 따른 광전변환소자의 제조 방법은 도 2 내지 도 10을 참조하여 설명한 반도체 기판의 제조 방법과 동일하다. 다만, 전면에 텍스쳐 형상을 구비한 반도체 기판(310)을 사용하는 점에서만 차이가 있다.
본 실시예에 따른 광전변환소자에서는, 반도체 기판(310)의 전면이 텍스쳐링된 상태를 도시하였으나 본 발명은 이에 한정하지 않는다. 예컨대, 반도체 기판(310)의 배면도 텍스쳐링될 수 있음은 물론이다. 이 경우, 반도체 기판(310)의 배면에 형성된 제1,2 비정질 실리콘층(361, 371), 제1도전형 및 제2 도전형 반도체층(362, 372), 제1,2 투명 도전층(363, 373)은 텍스쳐 형상을 따라 요철면을 구비할 수 있다. 혹은, 요철면을 구비하지 않을 수도 있다.
상술한 바에 실시예들에 따르면, 제1 비정질 실리콘층(161, 361), 제1 도전형 반도체층(162, 362)인 p형 반도체층, 및 제1 투명 도전층(163, 363)이 형성된 후, 제2 비정질 실리콘층(171, 371), 제2 도전형 반도체층(171, 372)인 n형 반도체층, 및 제2 투명 도전층(173, 373)을 형성하는 경우를 설명하였으나 본 발명은 이에 한정하지 않는다.
예를 들어, 제2 비정질 실리콘층(171, 371), 제2 도전형 반도체층(172, 372)인 n형 반도체층, 및 제2 투명 도전층(173, 373)을 형성한 후, 제1 비정질 실리콘층(161, 361), 제1 도전형 반도체층(162, 362)인 p형 반도체층, 및 제1 투명 도전층(163, 363)을 형성할 수 있음은 물론이다. 이 경우, 갭 패시베이션층(120. 320) 상에 전체적으로 형성된 반도체층은 n형 반도체층이다.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되었지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위에는 본 발명의 요지에 속하는 한 이러한 수정이나 변형을 포함할 것이다.
110, 310: 반도체 기판 120, 320: 갭 패시베이션층
130, 330: 전면 보호층 140, 340: 전면 전계층
150, 350: 반사 방지막 161, 361: 제1 비정질 실리콘층
162, 362: 제1 도전형 반도체층 163, 363: 제1 투명 도전층
171, 371: 제2 비정질 실리콘층 172, 372: 제2 도전형 반도체층
173, 373: 제2 투명 도전층 180, 380: 제1 금속 전극
190, 390: 제2 금속 전극

Claims (20)

  1. 결정질의 반도체 기판;
    제1 불순물을 포함하는 비정질이며, 상기 반도체 기판의 배면의 제1 영역 상의 제1 도전형 반도체층;
    상기 제1 불순물과 다른 제2 불순물을 포함하는 비정질이며, 상기 반도체 기판의 배면의 제2 영역 상의 제2 도전형 반도체층; 및
    상기 반도체 기판의 배면 상의 상기 제1 영역과 상기 제2 영역 사이의 제3영역에서, 상기 제1 영역의 상기 제1 도전형 반도체층과 상기 제2 영역의 상기 제2 도전형 반도체층을 이격시키는 갭 패시베이션층;을 포함하며,
    상기 갭 패시베이션층 상에는 상기 제1 도전형 반도체층이 위치하되, 상기 제2 도전형 반도체층은 상기 갭 패시베이션층 상으로 연장되지 않는, 광전변환소자.
  2. 제1항에 있어서,
    상기 갭 패시베이션층 상에는 상기 제1 도전형 반도체층이 상기 갭 패시베이션층의 전 영역에 걸쳐 구비된 광전변환소자.
  3. 제1항에 있어서,
    상기 반도체 기판의 적어도 어느 하나의 면은 텍스처링(texturing)된 광전변환소자.
  4. 제1항에 있어서,
    상기 반도체 기판과 상기 제1 도전형 반도체층 사이에 개재된 제1 비정질 실리콘층;
    상기 제1 도전형 반도체층 상에 형성된 제1 투명 도전층; 및
    상기 제1 투명 도전층 상에 형성된 제1 금속 전극;을 포함하는 광전변환소자.
  5. 제4항에 있어서,
    상기 갭 패시베이션층의 높이는 상기 제1 비정질 실리콘층, 상기 제1 도전형 반도체층 및 상기 제1 투명 도전층의 높이의 합 보다 높게 형성된 광전변환소자.
  6. 제4항에 있어서,
    상기 갭 패시베이션층 상에는 상기 제1 비정질 실리콘층, 상기 제1 도전형 반도체층 및 상기 제1 투명 도전층만이 상기 갭 패시베이션층의 전 영역에 걸쳐 구비된 광전변환소자.
  7. 제4항에 있어서,
    상기 반도체 기판과 상기 제2 도전형 반도체층 사이에 개재된 제2 비정질 실리콘층;
    상기 제2 도전형 반도체층 상에 형성된 제2 투명 도전층; 및
    상기 제2 투명 도전층 상에 형성된 제2 금속 전극;을 더 포함하는 광전변환소자.
  8. 제7항에 있어서,
    상기 갭 패시베이션층의 높이는 상기 제2 비정질 실리콘층, 상기 제2 도전형 반도체층 및 상기 제2 투명 도전층의 높이의 합 보다 높게 형성된 광전변환소자.
  9. 제1항에 있어서,
    상기 반도체 기판의 전면에 형성된 전면 보호층;
    상기 반도체 기판의 전면에 형성된 전면 전계층; 및
    상기 전면 보호층 및 상기 전면 전계층 상에 형성된 반사 방지막;을 포함하는 광전변환소자.
  10. 제1항에 있어서,
    상기 갭 패시베이션층은,
    SiOx와 SiNx의 이중층 또는 SiOx와 SiON의 이중층을 포함하는 광전변환소자.
  11. 제7항에 있어서,
    상기 제1 비정질 실리콘층 및 상기 제2 비정질 실리콘층 중 적어도 어느 하나는 20Å ~ 100Å의 두께로 형성된 광전변환소자.
  12. 제7항에 있어서,
    상기 제1 투명 도전층 및 상기 제2 투명 도전층 중 적어도 어느 하나는 200Å ~ 1000Å의 두께로 형성된 광전변환소자.
  13. 제1항에 있어서,
    상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 중 적어도 어느 하나는 30Å ~ 100Å의 두께로 형성된 광전변환소자.
  14. 제1항에 있어서,
    상기 제1 도전형 반도체층은 p형이고, 상기 제2 도전형 반도체층은 n형인 광전변환소자.
  15. 제1항에 있어서,
    상기 제1 도전형 반도체층은 n형이고, 상기 제2 도전형 반도체층은 p형인 광전변환소자.
  16. 제1항에 있어서,
    상기 제1 영역과 상기 제2 영역은 상기 갭 패시베이션층을 사이에 두고 상호 이격된 채 교번적으로 구비된 광전변환소자.
  17. 반도체 기판의 배면에 형성된 패시베이션층 중 제1 영역을 개방하는 제1 패터닝 단계;
    상기 제1 영역이 개방된 패시베이션층을 구비한 반도체 기판의 배면 상에 제1 도전형 반도체층을 형성하는 단계;
    상기 제1 영역 및 상기 제1 영역의 양측에 구비된 상기 패시베이션층의 일부를 덮도록 에치 레지스트를 형성하는 단계;
    상기 에치 레지스트를 마스크로 하여 상기 반도체 기판의 배면에 형성된 패시베이션층, 및 제1 도전형 반도체층을 제거함으로써 상기 패시베이션층 중 제2 영역을 개방하는 제2 패터닝 단계;
    상기 에치 레지스트 및 상기 제2 영역이 개방된 패시베이션층이 구비된 반도체 기판의 배면 상에 제2 도전형 반도체층을 형성하는 단계; 및
    상기 에치 레지스트를 제거하는 단계;를 포함하되,
    상기 에치 레지스트를 제거하는 단계에서 상기 에치 레지스트 상의 제2 도전형 반도체층이 제거되며, 상기 제1 도전형 반도체층은 상기 패시베이션층 상에 연장되나 상기 제2 도전형 반도체층은 상기 패시베이션층 상으로 연장되지 않은, 광전변환소자의 제조 방법.
  18. 제17항에 있어서,
    상기 패시베이션층을 형성하는 단계는,
    SiOx 및 SiNx의 이중층을 형성하는 단계, 또는 SiOx 및 SiOxNy의 이중층을 형성하는 단계를 포함하는 광전변환소자의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 영역과 상기 제2 영역은 상호 이격된 상태이며, 서로 교번적으로 구비된 광전변환소자의 제조 방법.
  20. 제17항에 있어서,
    상기 반도체 기판을 텍스쳐링하는 단계를 더 포함하는 광전변환소자의 제조 방법.
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