KR20120022008A - 태양 전지의 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지에 관한 것이다. 태양 전지는 제1 도전성 타입을 갖는 기판의 제1 면 위에 제1 불순물을 함유한 에미터부를 형성하는 단계, 상기 기판의 상기 제1 면 위에 상기 에미터부와 이격되어 있고 상기 제1 불순물과 다른 제2 불순물을 함유한 전계부를 형성하는 단계, 상기 에미터부와 상기 전계부를 구비한 상기 기판의 상기 제1 면 위에 투명한 도전막을 형성하는 단계, 상기 투명한 도전막 위에 에칭 페이스트를 도포하여, 상기 에칭 페이스트와 접해 있는 상기 투명한 도전막을 제거하여, 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 후면 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계, 그리고 상기 제1 보조 전극 위에 위치하는 제1 전극과 상기 제2 보조 전극 위에 위치하는 제2 전극을 형성하는 단계를 포함한다. 이로 인해, 에칭 페이스트를 이용하여 제1 및 제2 보조 전극이 형성되므로, 제1 및 제2 보조 전극의 형성 공정이 용이하고 공정 시간이 줄어들어, 태양 전지가 용이하게 신속하게 제조된다.
Description
본 발명은 태양 전지의 제조 방법에 관한 것이다
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명이 이루고자 하는 기술적 과제는 태양 전지의 제조를 용이하게 하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 태양 전지의 제조 시간을 단축시키기 위한 것이다.
본 발명의 한 특징에 따른 태양 전지의 제조 방법은 제1 도전성 타입을 갖는 기판의 제1 면 위에 제1 불순물을 함유한 에미터부를 형성하는 단계, 상기 기판의 상기 제1 면 위에 상기 에미터부와 이격되어 있고 상기 제1 불순물과 다른 제2 불순물을 함유한 전계부를 형성하는 단계, 상기 에미터부와 상기 전계부를 구비한 상기 기판의 상기 제1 면 위에 투명한 도전막을 형성하는 단계, 상기 투명한 도전막 위에 에칭 페이스트를 도포하여, 상기 에칭 페이스트와 접해 있는 상기 투명한 도전막을 제거하여, 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 후면 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계, 그리고 상기 제1 보조 전극 위에 위치하는 제1 전극과 상기 제2 보조 전극 위에 위치하는 제2 전극을 형성하는 단계를 포함한다.
상기 제1 및 제2 전극 형성 단계는 상기 제1 보조 전극과 상기 제2 보조 전극 위에 스크린 인쇄법으로 금속 페이스트를 도포한 후 건조하여, 상기 제1 보조 전극 위에 상기 제1 전극을 형성하고 상기 제2 보조 전극 위에 상기 제2 전극을 형성할 수 있다.
상기 금속 페이스트는 알루미늄(Al)이나 은(Ag)을 함유할 수 있다.
상기 제1 및 제2 전극 형성 단계는 상기 제1 보조 전극과 상기 제2 보조 전극을 노출하는 적층 방지막을 형성하는 단계, 상기 노출된 제1 및 제2 보조 전극과 상기 적층 방지막 위에 도전막을 형성하는 단계, 그리고 상기 적층 방지막을 제거하여, 상기 제1 보조 전극 위에 상기 제1 전극을 형성하는 상기 제2 보조 전극 위에 상기 제2 전극을 형성하는 단계를 포함할 수 있다.
상기 도전막은 플라즈마 화학 기상 증착법, 스퍼터링법 또는 도금법으로 형성될 수 있다.
상기 도전막은 알루미늄(Al) 또는 은(Ag)을 함유할 수 있다.
상기 에칭 페이스트는 상기 에미터부와 상기 후면 전계부 사이에 위치하는 상기 투명한 도전막의 부분 위에 도포되는 것이 좋다.
상기 에칭 페이스트는 상기 에미터부의 위 그리고 상기 후면 전계부의 위에 위치하는 상기 투명한 도전막의 위에 더 도포될 수 있다.
상기 제1 보조 전극 및 상기 제2 보조 전극 형성 단계는 상기 제1 보조 전극 및 상기 제2 보조 전극을 형성한 후 상기 투명한 도전막 위에 남아있는 상기 에칭 페이스트를 제거하는 단계를 더 포함할 수 있다.
상기 에칭 페이스트는 물이나 유기 용액에 의해 제거될 수 있다.
상기 특징에 따른 태양 전지의 제조 방법은 상기 기판의 제1 면과 마주하고 있는 상기 기판의 제2 면 위에 반사 방지부를 형성하는 단계를 더 포함할 수 있다.
상기 기판의 상기 제1 면은 빛이 입사되지 않는 면이고 상기 제2 면은 빛이 입사되는 면인 것이 바람직하다.
상기 기판은 결정질 반도체로 이루어져 있고, 상기 에미터부와 상기 후면 전계부는 비결정질 반도체로 이루어지는 것이 좋다.
상기 제1 불순물은 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 있고, 상기 제2 불순물은 상기 제1 도전성 타입을 갖고 있는 것이 좋다.
본 발명의 특징에 따르면, 에칭 페이스트를 이용하여 제1 및 제2 보조 전극이 형성되므로, 제1 및 제2 보조 전극의 형성 공정이 용이하고 공정 시간이 줄어들어, 태양 전지가 용이하게 신속하게 제조된다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 일부 사시도이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 3m는 본 발명의 한 실시예에 따른 태양 전지의 제조 공정을 순차적으로 나타낸 도면이다.
도 4a 내지 도 4c는 본 발명의 한 실시예에 따른 태양 전지의 제조 공정 중 복수의 제1 전극과 복수의 제2 전극을 형성하기 위한 다른 예를 도시한 도면이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 3m는 본 발명의 한 실시예에 따른 태양 전지의 제조 공정을 순차적으로 나타낸 도면이다.
도 4a 내지 도 4c는 본 발명의 한 실시예에 따른 태양 전지의 제조 공정 중 복수의 제1 전극과 복수의 제2 전극을 형성하기 위한 다른 예를 도시한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예인 태양 전지 및 그 제조 방법에 대하여 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 태양 전지에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고로 하면, 본 발명의 한 실시예에 따른 태양 전지(11)는 기판(110), 빛이 입사되는 기판(110)의 면인 입사면[이하, '전면(front surface)'라 함] 위에 위치하는 전면 보호부(191), 전면 보호부(191) 위에 위치하는 반사 방지부(130), 빛이 입사되지 않고 입사면의 반대쪽 면인 기판(110)의 면[이하, '후면(rear surface)'라 함] 위에 위치하는 후면 보호부(192), 후면 보호부(192) 위에 위치하는 복수의 에미터부(emitter region)(121), 후면 보호부(192) 위에 위치하고 복수의 에미터부(121)와 이격되어 있는 복수의 후면 전계부[back surface field (BSF) region](172), 복수의 에미터부(121) 위에 각각 위치하는 복수의 제1 보조 전극(151), 복수의 후면 전계부(172) 위에 각각 위치하는 복수의 제2 보조 전극(152), 복수의 제1 보조 전극(151) 위에 각각 위치하는 복수의 제1 전극(141), 그리고 복수의 제2 보조 전극(152) 위에 각각 위치하는 복수의 제2 전극(142)을 포함한다.
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘(silicon)으로 이루어진 반도체 기판이다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘과 같은 결정질 실리콘이다. 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 기판(110)에 도핑(doping)된다. 하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 기판(110)에 도핑된다.
이러한 기판(110)은 불규칙한 표면을 갖는 요철면(uneven surface)을 갖는다. 편의상 도 1에서, 기판(110)의 가장자리 부분만 요철면으로 도시하여 그 위에 위치하는 전면 보호부(191)와 반사 방지부(130) 역시 그 가장자리 부분만 요철면으로 도시한다. 하지만, 실질적으로 기판(110)의 전면 전체가 요철면을 갖고 있으며, 이로 인해 기판(110)의 전면 위에 위치한 전면 보호부(191)와 반사 방지부(130) 역시 요철면을 갖는다.
또한, 기판(110)은 전면뿐만 아니라 후면에도 요철면을 가질 수 있다. 이 경우, 기판(110)의 후면에 위치하는 후면 보호부(192), 복수의 에미터부(121), 후면 전계부(172), 제1 및 제2 보조 전극(151, 152), 그리고 제1 및 제2 전극(141, 142) 역시 요철면을 가질 수 있다.
기판(110)의 전면 위에 위치한 전면 보호부(191)는 기판(110)의 표면 및 그 근처에 주로 존재하는 댕글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸어 결함에 의해 기판(110)의 표면 쪽으로 이동한 전하가 소멸되는 것을 감소시키는 패시베이션 기능(passivation function)을 수행하여 결함에 의해 기판(110)의 표면 및 그 근처에서 손실되는 전하의 양을 감소시킨다.
본 실시예에서, 전면 보호부(191)는 진성 비정질 실리콘[intrinsic amorphous silicon (a-Si)]으로 이루어져 있고, 약 1㎚ 내지 10㎚의 두께를 가질 수 있다.
전면 보호부(191)의 두께가 약 1nm 이상이면 기판(110) 전면에 전면 보호부(191)가 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 전면 보호부(191)의 두께가 약 10nm 이하면 전면 보호부(191) 내에서 흡수되는 빛의 양을 좀더 감소시켜 기판(110) 내로 입사되는 빛의 양을 좀더 증가시킬 수 있다.
전면 보호부(191) 위에 위치한 반사 방지부(130)는 태양 전지(11)로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지(11)의 효율을 높인다. 이러한 반사 방지부(130)는 실리콘 질화막(SiNx), 비정질 실리콘 질화막(a-SiNx), 실리콘 살화막(SiOx) 등으로 이루어지고, 약 70㎚ 내지 90㎚의 두께를 가질 수 있다. 이러한 전면 보호부(191)는 필요에 따라 생략 가능하다.
기판(110)의 후면에 위치한 후면 보호부(192)는 서로 이격되어 있는 복수의 제1 후면 보호 부분(1921)과 복수의 제2 후면 보호 부분(1922)을 구비한다. 제1 후면 보호 부분(1921)과 제2 후면 보호 부분(1922)은 기판(110) 위에서 번갈아 위치하며 서로 나란히 정해진 방향으로 뻗어 있다.
후면 보호부(192)는 전면 보호부(191)와 동일하게, 비정질 실리콘으로 이루어지고 패시베이션 기능을 수행하여, 기판(110)의 후면 쪽으로 이동한 전하가 불안정한 결합에 의해 소멸되는 것을 감소한다.
후면 보호부(192)의 제1 및 제2 후면 보호 부분(1921, 1922)은 기판(110)의 후면 쪽으로 이동한 전하가 각각 제1 및 제2 후면 보호 부분(1921, 1922)을 통과하여 복수의 후면 전계부(172)와 복수의 에미터부(121)로 이동할 수 있는 두께를 갖는다. 예를 들어, 각 제1 및 제2 후면 보호 부분(1921, 1922)의 두께는 약 1㎚ 내지 10㎚일 수 있다.
각 제1 및 제2 후면 보호 부분(1921, 1922)의 두께가 약 1nm 이상이면 기판(110) 후면에 제1 및 제2 후면 보호 부분(1921, 1922)이 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 제1 및 제2 후면 보호 부분(1921, 1922) 각각의 두께가 약 10nm 이하이면 전하의 이동을 좀더 용이하게 하고 제1 및 제2 후면 보호 부분(1921, 1922) 내에서 기판(110)을 통과한 빛이 흡수되는 양을 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다. 전면 보호부(191)와 유사하게, 후면 보호부(192) 역시 필요에 따라 생략 가능하다.
복수의 후면 전계부(172)는 후면 보호부(192)의 제1 후면 보호 부분(1921) 위에 존재하고, 기판(110)과 동일한 도전성 타입의 불순물이 기판(110)보다 고농도로 도핑된 영역이다. 예를 들어, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
본 실시예에서, 복수의 후면 전계부(172)는 비정질 실리콘(a-Si)과 같은 비결정질 반도체로 이루어져 있다. 따라서, 복수의 후면 전계부(172)는 결정질 반도체로 이루어진 기판(110)과 이종 접합(hetero junction)을 형성한다.
이러한 후면 전계부(172)는 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 전하(예, 전자) 이동을 용이하게 한다. 따라서, 후면 전계부(172) 및 그 부근에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킨다.
각 후면 전계부(172)는 약 10㎚ 내지 25㎚의 두께를 가질 수 있다. 후면 전계부(172)의 두께가 약 10nm 이상이면 정공의 이동을 방해하는 전위 장벽을 좀더 양호하게 형성할 수 있어 전하 손실을 더 감소시킬 수 있고, 약 25nm 이하면 후면 전계부(172) 내에서 흡수되는 빛의 양을 더욱 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
이들 복수의 후면 전계부(172)는 후면 보호부(192)와 함께 패시베이션 기능을 수행할 수 있고, 이 경우 결함에 의해 기판(110)의 후면에서 소멸되는 전하의 양이 감소하여 태양 전지(11)의 효율이 향상된다. 이러한 후면 전계부(172)는 필요에 따라 생략 가능하다.
복수의 에미터부(121)는 기판(110)의 후면 위에서 복수의 후면 전계부(172)와 이격되어 있고, 복수의 후면 전계부(172)와 나란하게 뻗어 있다.
도 1 및 도 2에 도시한 것처럼, 후면 전계부(172)와 에미터부(121)는 기판(110) 위에서 번갈아 위치한다.
각 에미터부(121)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖고 있고, 기판(110)과 다른 반도체, 예를 들어, 비정질 실리콘으로 이루어져 있다. 따라서, 에미터부(121)는 기판(110)과 이종 접합뿐만 아니라 p-n 접합을 형성한다.
기판(110)과 복수의 에미터부(121) 간에 형성된 p-n 접합에 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 분리된 정공은 후면 보호부(192)의 제2 후면 보호 부분(1922)을 관통하여 각 에미터부(121) 쪽으로 이동하고 분리된 전자는 후면 보호부(192)의 제1 후면 보호 부분(1921)을 관통하여 기판(110)보다 불순물 농도가 높은 복수의 후면 전계부(172) 쪽으로 이동한다.
각 에미터부(121)는 기판(110)과 p-n접합을 형성하므로, 본 실시예와 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 후면 보호부(192)의 제2 후면 보호 부분(1922)을 통해 복수의 에미터부(121) 쪽으로 이동하고 분리된 정공은 후면 보호부(192)의 제1 후면 보호 부분(1921)을 통해 복수의 후면 전계부(172) 쪽으로 이동한다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.
각 에미터부(121)는 약 5㎚ 내지 15㎚의 두께를 가질 수 있다.
에미터부(121)의 두께가 약 5nm 이상이면 p-n 접합을 좀더 양호하게 형성할 수 있고, 약 15nm 이하이면 에미터부(121) 내에서 흡수되는 빛의 양을 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
이들 복수의 에미터부(121)는 후면 보호부(192)와 함께 패시베이션 기능을 수행할 수 있고, 이 경우 결함에 의해 기판(110)의 후면에서 소멸되는 전하의 양이 감소하여 태양 전지(11)의 효율이 향상된다.
본 실시예의 경우, 복수의 에미터부(121)와 복수의 후면 전계부(172) 하부에 위치하고 불순물이 존재하지 않거나 거의 없는 진성 반도체 물질(진성 a-Si)의 후면 보호부(192)로 인해, 결정질 반도체 물질로 이루어진 기판(110) 위에 바로 복수의 에미터부(121)와 복수의 후면 전계부(172)가 위치할 때보다 복수의 에미터부(121)와 복수의 후면 전계부(172) 형성 시 결정화 현상이 줄어든다. 이로 인해, 비정질 실리콘 위에 위치하는 복수의 에미터부(121)와 복수의 후면 전계부(172)의 특성이 향상된다.
본 실시예에서, 각 에미터부(121와 각 후면 전계부(172)의 폭(W1, W2)은 서로 상이하다. 즉, 에미터부(121)의 폭(W1)이 후면 전계부(172)의 폭(W2)보다 크다. 이때, 에미터부(121) 하부에 존재하는 제2 후면 보호 부분(1922)의 폭 역시 후면 전계부(172) 하부에 존재하는 제1 후면 보호 부분(1921)의 폭 보다 크다. 이로 인해, p-n 접합 영역이 증가하므로 전자-정공 쌍의 발생량이 증가하고, p-n 접합 부분에서의 전류 손실을 줄일 수 있으며, 전자에 비해 이동도가 낮은 정공의 수집에 유리하다.
하지만, 이와는 달리, 후면 전계부(172)의 폭(W1)이 에미터부(121)의 폭(W2)보다 클 수 있다. 이 경우, 후면 전계부(172)로 덮어지는 기판(110)의 표면 면적이 증가하여, 후면 전계부(172)로 인한 후면 전계 효과가 증가한다.
복수의 에미터부(121) 위에 위치하는 복수의 제1 보조 전극(151)은 각 에미터부(121)를 따라서 뻗어 있다. 따라서, 복수의 제1 보조 전극(151)은 상기 복수의 에미터부(121)를 통해 기판(110)과 전기적으로 연결된다.
연장되어 있고, 복수의 에미터부(121)와 연결되어 있다.
이로 인해, 각 에미터부(1211)는 그 상부에 위치한 제1 보조 전극(151)에 의해 대기 중의 산소나 수분으로부터 보호되어, 산화 현상 등으로 인한 에미터부(121)의 특성 변화가 방지된다.
복수의 후면 전계부(172) 위에 위치하는 복수의 제2 보조 전극(152)은 각 후면 전계부(172)를 따라서 뻗어 있다. 따라서, 복수의 제2 보조 전극(152)은 상기 복수의 후면 전계부(172)를 통해 기판(110)과 전기적으로 연결된다.
각 에미터부(1211)과 유사하게, 각 후면 전계부(172)는 제2 보조 전극(152)에 의해 대기 중의 산소나 수분 등으로부터 보호되어, 후면 전계부(172)의 특성 변화가 방지된다.
도 1 및 도 2에서, 복수의 제1 및 제2 보조 전극(151, 152)의 평면 면적은 각각 그 하부에 위치한 에미터부(121)와 후면 전계부(172)의 평면 면적보다 작고, 이로 인해, 복수의 제1 및 제2 보조 전극(151, 152)은 각각 복수의 에미터부(121)와 복수의 후면 전계부(172)와 상이한 평면 형상을 갖고 있다.
복수의 제1 및 제2 보조 전극(151, 152)은 복수의 에미터부(121)와 복수의 후면 전계부(172) 쪽으로 각각 이동한 전하, 예를 들어 정공과 전자를 각각 복수의 제1 전극(141)과 복수의 제2 전극(142)으로 전달하고, 기판(110)을 통과한 빛을 기판(110) 쪽으로 반사시켜 기판(110)으로 입사되는 빛의 양을 증가시키는 반사막(reflector)으로서 기능할 수 있다.
복수의 제1 및 제2 보조 전극(151, 152)은 도전성이 있는 투명한 도전 물질로 이루어진다. 투명한 도전 물질의 예는 ITO, ZnO, SnO2 등이나 이들의 혼합물로 이루어진 군으로부터 선택된 적어도 하나의 투명한 도전성 산화물(transparent conductive oxide)과 같은 투명한 도전물로 이루어져 있다.
본 실시예에서, 제1 및 제2 보조 전극(151, 152) 각각은 사용되는 재료에 따라서 약 5㎚ 내지 100㎚의 두께를 가질 수 있고, 제1 및 제2 보조 전극(151, 152)이 약 5nm 이상이면 좀더 양호한 크기의 전도도나 접촉 저항을 얻을 수 있어, 전하의 전송 동작이 좀더 향상될 수 있고, 약 100nm 이하이며, 불필요한 재료의 낭비를 절감할 수 있다.
복수의 제1 보조 전극(151) 위에 위치하는 복수의 제1 전극(141)은 복수의 제1 보조 전극(151)을 따라서 길게 연장되어 있고, 복수의 제2 보조 전극(151)과 전기적?물리적으로 연결되어 있다.
각 제1 전극(141)은 해당 에미터부(121) 쪽으로 이동하여 제1 보조 전극(151)을 통해 전송되는 전하, 예를 들어, 정공을 수집한다.
복수의 제2 보조 전극(152) 위에 위치하는 복수의 제2 전극(142)은 복수의 제2 보조 전극(152)을 따라서 길게 연장되어 있고, 복수의 제2 보조 전극(152)과 전기적?물리적으로 연결되어 있다.
각 제2 전극(142)은 해당 후면 전계부(172) 쪽으로 이동하여 제2 보조 전극(152)을 통해 전송되는 전하, 예를 들어, 전자를 수집한다.
도 1 및 도 2에서, 제1 및 제2 전극(141, 142) 각각은 그 하부에 위치하는 제1 및 제2 보조 전극(151, 152)과 상이한 평면 형상을 가진다. 이때, 제1 및 제2 보조 전극(151, 152)과 제1 및 제2 전극(141, 142)간의 접촉 면적이 증가할수록 접촉 저항이 감소하여, 전극(141, 142)으로의 전하 전송 효율은 증가한다.
복수의 제1 및 제2 전극(141, 142)은 알루미늄(Al)이나 은(Ag)과 같은 금속 물질을 함유하고 있지만, 니켈(Ni), 구리(Cu), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 금속 물질 또는 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
이처럼, 복수의 제1 및 제2 전극(141, 142)이 금속 물질로 이루어져 있으므로, 복수의 제1 및 제2 전극(141, 142)은 제1 및 제2 보조 전극(152)을 각각 통과한 빛을 기판(110) 쪽으로 반사시킨다.
본 실시예에서, 실리콘과 같은 반도체 물질로 이루어진 복수의 에미터부(121)와 후면 전계부(172) 그리고 금속 물질로 이루어진 복수의 제1 및 제2 전극(141, 142) 사이에 투명한 도전성 물질로 이루어진 복수의 제1 및 제2 보조 전극(151, 152)이 존재하여 접착력(접촉 특성)이 약한 반도체 물질[에미터부(121) 및 후면 전계부(172)]과 금속 물질[즉, 제1 및 제2 전극(141, 142)] 간의 접착력이 향상된다. 이로 인해, 복수의 에미터부(121)와 복수의 제1 전극(141) 사이 그리고 복수의 후면 전계부(172)와 복수의 제2 전극(142) 사이의 접착력이 향상되고, 복수의 에미터부(121)와 복수의 제1 전극(141) 사이 그리고 복수의 후면 전계부(172)과 복수의 제2 전극(142) 사이에 오믹 콘택(ohmic contact)이 형성된다. 따라서, 복수의 에미터부(121)와 복수의 제1 전극(141) 사이 그리고 복수의 후면 전계부(172)와 복수의 제2 전극(142) 사이의 전도도가 향상되어, 태양 전지(11)의 직렬 저항이 감소하여 복수의 에미터부(121)와 복수의 후면 전계부(172)로부터 각각 복수의 제1 및 제2 전극(141, 142)으로의 전하 전송 효율이 증가하여 필 팩터(fill factor, FF)가 증가하여 태양 전지(11)의 효율이 향상된다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지(11)는 복수의 제1 전극(141)과 복수의 제2 전극(142)이 빛이 입사되지 않은 기판(110)의 후면에 위치하고, 기판(110)과 복수의 에미터부(121)가 서로 다른 종류의 반도체로 이루어져 있는 태양 전지로서, 그 동작은 다음과 같다.
태양 전지(11)로 빛이 조사되어 반사 방지부(130) 및 전면 보호부(191)를 순차적으로 통과한 후 기판(110)으로 입사되면 빛 에너지에 의해 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 기판(110)의 표면이 요철면이므로 기판(110)의 입사 면적이 증가하여 빛의 흡수율이 증가되므로, 태양 전지(1)의 효율이 향상된다. 이어 더하여, 반사 방지부(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양은 더욱더 증가한다.
이들 전자-정공 쌍은 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어, 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 제1 및 제2 보조 전극(151, 152)을 통해 정공과 전자는 각각 제1 전극(141)과 제2 전극(142)으로 전달되어 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
이때, 기판(110)의 후면뿐만 아니라 기판(110)의 전면에 보호부(192, 191)가 위치하므로, 기판(110)의 전면 및 후면 표면 그리고 그 근처에 존재하는 결함으로 인한 전하 손실량이 줄어들어 태양 전지(11)의 효율이 향상된다.
또한, 기판(110)의 후면에 기판(110)과 동일한 도전성 타입의 불순물을 고농도로 함유한 전계부(172)가 위치하므로, 기판(110) 후면으로의 정공 이동이 방해된다. 이로 인해, 기판(110)의 후면 및 그 부근에서 전자와 정공이 재결합되어 소멸되는 것이 줄어들어, 태양 전지(11)의 효율은 향상된다.
이에 더하여, 복수의 제1 및 제2 보조 전극(151, 152)으로 인해, 복수의 에미터부(121) 및 후면 전계부(172)와 복수의 제1 및 제2 전극(141, 142) 간의 접촉 특성이 향상되어 태양 전지(11)의 효율은 더욱 향상된다.
또한, 본 실시예에 따른 태양 전지(11)는 기판(110)과 복수의 에미터부(121)간의 이종 접합을 이용한 태양 전지이므로, 기판(110)과 에미터부 간의 밴드갭 에너지(band gap energy, Eg)로 인한 높은 개방 전압(Voc)이 얻어진다. 이로 인해, 태양 전지(11)는 동종 접합을 이용한 태양 전지보다 높은 효율이 얻어진다.
다음, 도 3a 내지 도 3m 및 도 4a 내지 도 4c를 참고로 하여, 본 발명의 한 실시예에 따른 태양 전지(11)의 제조 방법에 대하여 설명한다.
도 3a 내지 도 3m는 본 발명의 한 실시예에 따른 태양 전지의 제조 공정을 순차적으로 나타낸 도면이고, 도 4a 내지 도 4c는 본 발명의 한 실시예에 따른 태양 전지의 제조 공정 중 복수의 제1 전극과 복수의 제2 전극을 형성하기 위한 다른 예를 도시한 도면이다.
도 3a를 참고로 하면, 먼저, n형의 다결정 실리콘으로 이루어진 기판(110)의 후면에 실리콘 산화막(SiOx) 등으로 이루어진 식각 방지막(60)을 적층한다.
그런 다음, 도 3b에 도시한 것처럼, 식각 방지막(60)을 마스크로 하여, 식각 방지막(60)이 형성되지 않은 기판(110)의 면을 식각한 후 세정한 다음, 식각 방지막(60)을 제거한다. 이로 인해, 실리콘 잉곳(ingot)에서 태양 전지용 기판을 얻기 위한 슬라이싱(slicing) 공정 시 발생한 기판(110) 표면의 손상 부분(saw damage portion)이 제거되고 노출된 기판(110)의 면에 요철면을 형성된다.
대안적인 예에서, 별도의 식각 방지막(60)을 형성하지 않고 식각을 원하는 기판(110)의 표면만 또는 기판(110) 전체를 식각액 등에 노출시켜 원하는 기판(110)의 면에 요철면을 형성할 수 있다.
그런 다음, 도 3c에 도시한 것처럼, 요철면인 기판(110)의 전면과 기판(110)의 후면에 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD) 등과 같은 증착법을 이용하여 진성 비정질 실리콘으로 이루어진 전면 보호부(191)와 제2 후면 보호막(921)을 형성한다. 이때, 증착 물질에 노출되는 기판(110)의 면 위치를 변경하여 기판(110)의 전면과 후면에 동일한 물질로 이루어진 전면 보호막(191)과 제2 후면 보호막(921)을 형성하며, 전면 보호부(191)와 제1 후면 보호막(921)의 형성 순서는 변경 가능하다.
다음, 도 3d에 도시한 것처럼, PECVD 등을 이용하여 제1 후면 보호막(921) 위에 실란 가스(SiH4), 수소(H2), 5가 원소의 도펀트(dopant) 등을 이용하여 비정질 실리콘으로 이루어지고 5가 원소의 불순물을 기판(110)보다 높은 농도로 함유하는 비정질 실리콘층(예, n+-a-Si)을 형성하여 후면 전계막(72)을 형성한다.
다음, 도 3e에 도시한 것처럼, 식각 방지막(61)을 후면 전계막(72) 위에 형성하고, 도 3f에 도시한 것처럼, 습식 에칭법이나 건식 에칭법 등을 이용하여 식각 방지막(61)을 마스크로 하여 노출된 후면 전계막(72)과 그 하부에 위치하는 제1 후면 보호막(921) 부분을 차례로 제거한다. 이로 인해, 복수의 제1 후면 보호 부분(1921)과 그 위에 위치하는 복수의 후면 전계부(172)가 완성된다.
다음, 도 3g에 도시한 것처럼, PECVD 등으로 기판(110)의 후면에 제1 후면 보호막(921)와 동일한 물질인 진성 비절징 실리콘으로 제2 후면 보호막(922)을 형성하고, 그 위에 차례로, 실란 가스(SiH4), 수소(H2), 3가 원소의 도펀트 등을 이용하여 비정질 실리콘으로 이루어지고 3가 원소의 불순물을 함유하는 비정질 실리콘층을 형성하여 에미터막(211)을 형성한다.
다음, 도 3h를 참고로 하여, 식각 방지막(62)을 에미터막(211) 위에 형성하고, 도 3i에 도시한 것처럼, 습식 에칭법이나 건식 에칭법 등을 이용하여 식각 방지막(62)을 마스크로 하여 노출된 에미터막(211) 부분과 그 하부에 위치하는 제2 후면 보호막(922) 부분을 차례로 제거한다. 이로 인해, 복수의 제2 후면 보호 부분(1922)과 그 위에 위치하는 복수의 에미터부(121)가 완성된다.
도 3j를 참고로 하면, 기판(110)의 후면 전체에 PECVD나 스퍼터링법 (sputtering) 등으로 ITO 또는 IZO 등의 투명한 도전막(50)을 약 50㎚ 내지 100㎚의 두께로 형성한다.
그런 다음, 도 3k에 도시한 것처럼, 스크린 인쇄법으로 투명한 도전막(50)에 부분적으로 에칭 페이스트(etching paste)(70)를 도포한다. 이때, 에칭 페이스트(70)는 인접한 에미터부(121)와 후면 전계부(172) 사이 위 그리고 에미터부(121)의 상부면 일부 위와 후면 전계부(172)의 상부면 일부 위에 도포되어, 에미터부(121)와 후면 전계부(172)를 따라 길게 뻗어 있다.
본 실시예에서, 에칭 페이스트는 산성 페이스트일 수 있고, 바로 하부에 위치하는 투명한 도전막(50)과 반응하여 접촉한 부분의 투명한 도전막(50)을 식각하는 반면, 투명한 도전막(50) 부분의 식각 동작에 의해 노출된 하부의 기판(110), 에미터부(121) 및 후면 전계부(172)와는 반응하지 않는다. 이로 인해, 기판(110), 에미터부(121)의 일부 및 후면 전계부(172)의 일부가 에칭 페이스트에 노출되어도 식각되지 않는다.
이러한 에칭 페이스트의 동작에 의해, 에칭 페이스트와 접해 있는 투명한 도전막(50) 부분이 제거되고, 물이나 유기 용액을 이용하여 기판(110)의 후면에 남아있는 에칭 페이스트를 제거한다. 이로 인해, 도 3l에 도시한 것처럼, 에칭 페이스트가 도포된 부분, 즉, 인접한 에미터부(121)와 후면 전계부(172) 사이 위, 에미터부(121)의 상부면 일부 위와 후면 전계부(172)의 상부면 일부 위에 위치한 투명한 도전막(50) 부분이 제거되어 기판(110)의 일부 그리고 각 에미터부(121)의 가장 자리 부분 및 각 후면 전계부(172)의 가장 자리 부분이 노출된다. 이로 인해, 복수의 에미터부(121) 위에 위치하고 복수의 에미터부(121)를 따라 연장하는 복수의 제1 보조 전극(151)과 복수의 후면 전계부(172) 위에 위치하고 복수의 후면 전계부(172)를 따라 연장하는 복수의 제2 보조 전극(152)이 형성된다.
이와 같이, 에칭 페이스트를 이용하여 복수의 제1 및 제2 보조 전극(151, 152)을 형성하므로, 사진 식각 공정 등을 통해 형성될 때보다 제조 공정이 용이하게 제조 시간이 단축된다. 또한, 에칭 페이스트가 도포되지 않은 부분에 위치한 투명한 도전막(50)의 경우 에칭 페이스트로 인한 특성 변화가 발생하지 않으므로, 제1 및 제2 보조 전극(151, 152)의 특성 변화가 발생하지 않아 태양 전지(11)의 효율 감소를 초래하지 않는다.
다음, 도 3m에 도시한 것처럼, 복수의 제1 보조 전극(151)과 복수의 제2 보조 전극(152) 위에 스크린 인쇄법을 이용하여 알루미늄(Al)이나 은(Ag)과 같은 금속 물질이 함유된 금속 페이스트를 도포한 후 건조한다. 이로 인해, 복수의 제1 보조 전극(151) 위에 위치하고 복수의 제1 보조 전극(151)을 따라 연장하는 복수의 제1 전극(141)과 복수의 제2 보조 전극(152) 위에 위치하고 복수의 제2 보조 전극(152)을 따라 연장하는 복수의 제2 전극(142)이 형성된다. 이때, 복수의 제1 및 제2 전극(11, 142)의 외부면은 반구 형태를 갖고 있고, 제1 및 제2 전극(141, 142)의 두께는 위치에 따라 변한다.
이때, 복수의 제1 보조 전극(151) 및 제2 보조 전극(152)의 폭(W11, W21)보다 좁은 폭으로 제1 및 제2 보조 전극(151, 152) 위에 금속 페이스트를 도포하여, 복수의 제1 및 제2 보조 전극(151, 152) 위에 안정적으로 복수의 제1 및 제2 전극(141, 142)이 위치할 수 있도록 한다.
하지만, 이와는 달리, 복수의 제1 및 2 전극(141, 142)은 금속 페이스트를 이용한 스크린 인쇄법 대신에 PECVD나 스퍼터링법 또는 도금법 등을 통해 형성될 수 있다.
다음, 도 4a 내지 도 4c를 참고로 하여, 스크린 인쇄법을 이용하지 않고 복수의 제1 및 제2 전극(141, 142)을 형성하는 방법을 설명한다.
이미 도 3l를 참고로 하여 설명한 것처럼, 복수의 제1 및 제2 보조 전극(151, 152)이 형성된 후, 도 4a에 도시한 것처럼, 복수의 제1 및 제2 전극(141, 142)의 형성을 원치 않은 부분, 예를 들어, 인접한 에미터부(121)와 후면 전계부(172) 사이 그리고 이들 사이에 인접한 에미터부(121)와 후면 전계부(172)의 가장 자리 부분에 적층 방지막(75)을 형성한다. 이 적층 방지막(75)은 기판(110)의 후면 전체에 형성된 후 사진 식각 공정이나 건식 또는 습식 식각 공정을 통해 원하는 부분을 제거하여 형성될 수 있다.
그런 다음, 도 4b에 도시한 것처럼, PECVD, 스퍼터링법 또는 도금법 등을 이용하여 기판(110)의 후면 전체에 도전막(40)을 형성한 후 적층 방지막(75)을 제거한다. 따라서 도 4c에 도시한 것과 같이, 복수의 제1 및 제2 보조 전극(151, 152) 위에 위치하는 복수의 제1 및 제2 전극(141, 142)이 형성된다. 도 3m과 비교할 때, 복수의 제1 및 제2 전극(141 142)의 상부면은 평탄한 면을 갖고 있어, 위치에 무관하게 제1 및 제2 전극(141, 142)의 두께는 일정하다. 이때, 도전막(40)은 알루미늄(Al)이나 은(Ag)과 같은 금속 물질을 함유하고 있다.
이때, 도금법으로 도전막(40)을 형성할 경우, 도금 동작을 위한 별도의 시드층(seed layer)이 기판(110)의 후면에 형성될 수 있다. 이 경우, 시드층은 기판(110)의 후면 전체에 위치하거나 도금을 원하는 부분에만 위치할 수 있다. 따라서 도금을 원하는 부분에만 시드층이 형성될 경우, 적층 방지막(75)은 불필요할 수 있다.
에미터부(121)와 후면 전계부(172)의 가장 자리 부분에 위치한 적층 방지막(75)으로 인해, 복수의 제1 및 제2 보조 전극(151, 152) 위에 안정적으로 제1 및 제2 전극(141, 142)이 형성된다.
이와 같이, 복수의 제1 및 제2 보조 전극(151, 152) 위에 각각 복수의 제1 및 제2 전극(141, 142)을 형성한 후, 전면 보호부(191) 위에 반사 방지부(130)를 형성하여 태양 전지(11)를 완성한다(도 1 및 도 2). 이때, 방사 방지부(130)는 기판(110)의 후면에 형성된 구성 요소들을 보호하기 위해 저온에서 행해지는 공정, 예를 들어, 스퍼터링법 등으로 행해질 수 있지만, PECVD 등과 같은 다양한 막 적층법으로 형성될 수 있다.
본 실시예에서, 기판(110)은 n형이고 복수의 에미터부(121)는 p형인 것을 기초로 하여 설명하였지만, 이미 설명한 것처럼, 기판(110)은 p형이고 복수의 에미터부(121)는 n형일 수 있다. 이 경우, 복수의 후면 전계부(172)는 기판(110)과 동일한 p형의 불순물 영역이 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
50: 투명한 도전막 70: 에칭 페이스트
110: 기판 121: 에미터부
130: 반사 방지부 141, 142: 전극
151, 152: 보조 전극 172: 전계부
191, 192: 보호막
110: 기판 121: 에미터부
130: 반사 방지부 141, 142: 전극
151, 152: 보조 전극 172: 전계부
191, 192: 보호막
Claims (14)
- 제1 도전성 타입을 갖는 기판의 제1 면 위에 제1 불순물을 함유한 에미터부를 형성하는 단계,
상기 기판의 상기 제1 면 위에 상기 에미터부와 이격되어 있고 상기 제1 불순물과 다른 제2 불순물을 함유한 전계부를 형성하는 단계,
상기 에미터부와 상기 전계부를 구비한 상기 기판의 상기 제1 면 위에 투명한 도전막을 형성하는 단계,
상기 투명한 도전막 위에 에칭 페이스트를 도포하여 상기 에칭 페이스트와 접해 있는 상기 투명한 도전막을 제거하여, 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 후면 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계, 그리고
상기 제1 보조 전극 위에 위치하는 제1 전극과 상기 제2 보조 전극 위에 위치하는 제2 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제1항에서,
상기 제1 및 제2 전극 형성 단계는 상기 제1 보조 전극과 상기 제2 보조 전극 위에 스크린 인쇄법으로 금속 페이스트를 도포한 후 건조하여, 상기 제1 보조 전극 위에 상기 제1 전극을 형성하고 상기 제2 보조 전극 위에 상기 제2 전극을 형성하는 태양 전지의 제조 방법. - 제1항에서,
상기 금속 페이스트는 알루미늄(Al)이나 은(Ag)을 함유하는 태양 전지의 제조 방법. - 제1항에서,
상기 제1 및 제2 전극 형성 단계는,
상기 제1 보조 전극과 상기 제2 보조 전극을 노출하는 적층 방지막을 형성하는 단계,
상기 노출된 제1 및 제2 보조 전극과 상기 적층 방지막 위에 도전막을 형성하는 단계, 그리고
상기 적층 방지막을 제거하여, 상기 제1 보조 전극 위에 상기 제1 전극을 형성하는 상기 제2 보조 전극 위에 상기 제2 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제4항에서,
상기 도전막은 플라즈마 화학 기상 증착법, 스퍼터링법 또는 도금법으로 형성되는 태양 전지의 제조 방법. - 제4항에서,
상기 도전막은 알루미늄(Al) 또는 은(Ag)을 함유하는 태양 전지의 제조 방법. - 제1항에서,
상기 에칭 페이스트는 상기 에미터부와 상기 후면 전계부 사이에 위치하는 상기 투명한 도전막의 위에 도포되는 태양 전지의 제조 방법. - 제7항에서,
상기 에칭 페이스트는 상기 에미터부의 위 그리고 상기 후면 전계부의 위에 위치하는 상기 투명한 도전막의 위에 더 도포되는 태양 전지의 제조 방법. - 제1항에서,
상기 제1 보조 전극 및 상기 제2 보조 전극 형성 단계는 상기 제1 보조 전극 및 상기 제2 보조 전극을 형성한 후 상기 투명한 도전막 위에 남아있는 상기 에칭 페이스트를 제거하는 단계를 더 포함하는 태양 전지의 제조 방법. - 제9항에서,
상기 에칭 페이스트는 물이나 유기 용액에 의해 제거되는 태양 전지의 제조 방법. - 제1항에서,
상기 기판의 제1 면과 마주하고 있는 상기 기판의 제2 면 위에 반사 방지부를 형성하는 단계를 더 포함하는 태양 전지의 제조 방법. - 제11항에서,
상기 기판의 상기 제1 면은 빛이 입사되지 않는 면이고 상기 제2 면은 빛이 입사되는 면인 태양 전지의 제조 방법. - 제1항 내지 제12항 중 어느 한 항에서,
상기 기판은 결정질 반도체로 이루어져 있고, 상기 에미터부와 상기 후면 전계부는 비결정질 반도체로 이루어져 있는 태양 전지의 제조 방법. - 제1항 내지 제12항 중 어느 한 항에서,
상기 제1 불순물은 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 있고, 상기 제2 불순물은 상기 제1 도전성 타입을 갖고 있는 태양 전지의 제조 방법.
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