KR101198870B1 - 태양 전지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지에 관한 것이다. 태양 전지는 제1 도전성 타입을 갖고 결정질 반도체로 이루어진 기판, 상기 기판의 제1 면 위에 위치하고, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 비결정질 반도체로 이루어진 에미터부, 상기 기판의 상기 제1 면 위에 위치하고, 상기 제1 도전성 타입을 갖고 비결정질 반도체로 이루어진 제1 전계부, 상기 에미터부 위에 위치한 제1 보조 전극, 상기 제1 전계부 위에 위치한 제2 보조 전극, 상기 제1 보조 전극 위에 위치한 제1 시드층부, 상기 제2 보조 전극 위에 위치한 제2 시드층부, 상기 제1 시드층부 위에 위치한 제1 주 전극, 그리고 상기 제2 시드층부 위에 위치한 제2 주 전극을 포함하고, 상기 제1 및 제2 보조 전극은 각각 10-3Ω㎝ 이하의 비저항값을 갖고, 상기 제1 및 제2 주 전극은 각각 10-5Ω㎝ 이하의 비저항값을 갖는다. 제1 및 제1 보조 전극에 위해 반도체인 에미터부 및 제1 전계부와 제1 및 제2 전극 사이에 오믹 콘택(ohmic contact)가 형성되어 전도도가 향상된다.
Description
본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductivity type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, p-n 접합에 의한 광기전력 효과(photovoltaic effect)에 의해 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명이 이루고자 하는 기술적 과제는 태양 전지의 효율을 향상시키기 위한 것이다.
본 발명의 한 특징에 따른 태양 전지는 제1 도전성 타입을 갖고 결정질 반도체로 이루어진 기판, 상기 기판의 제1 면 위에 위치하고, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 비결정질 반도체로 이루어진 에미터부, 상기 기판의 상기 제1 면 위에 위치하고, 상기 제1 도전성 타입을 갖고 비결정질 반도체로 이루어진 제1 전계부, 상기 에미터부 위에 위치한 제1 보조 전극, 상기 제1 전계부 위에 위치한 제2 보조 전극, 상기 제1 보조 전극 위에 위치한 제1 시드층부, 상기 제2 보조 전극 위에 위치한 제2 시드층부, 상기 제1 시드층부 위에 위치한 제1 주 전극, 그리고 상기 제2 시드층부 위에 위치한 제2 주 전극을 포함하고, 상기 제1 및 제2 보조 전극은 각각 10-3Ω㎝ 이하의 비저항값을 갖고, 상기 제1 및 제2 주 전극은 각각 10-5Ω㎝ 이하의 비저항값을 갖는다.
상기 제1 및 제2 보조 전극은 각각 투명한 도전성 산화물로 이루어질 수 있다.
상기 제1 및 제2 시드층부는 크롬(Cr), 니켈(Ni) 또는 티타늄(Ti)으로 이루어질 수 있다.
상기 제1 및 제2 시드층부는 각각 50㎚ 내지 500㎚의 두께를 가질 수 있다.
상기 제1 주 전극과 상기 제2 주 전극 각각은 은(Ag)이나 구리(Cu)로 이루어질 수 있다.
상기 특징에 따른 태양 전지는 상기 제1 주 전극과 상기 제2 주 전극에 각각 위치한 제1 보호부와 상기 제2 보호부를 더 포함할 수 있다.
상기 제1 보호부와 상기 제2 보호부 각각은 주석(Sn), 은(Ag) 또는 주석(Sn)과 은(Ag)의 합금으로 이루어질 수 있다.
상기 특징에 따른 태양 전지는 상기 기판의 상기 제1 면 위와 상기 에미터부 사이 그리고 상기 기판의 상기 제1 면 위와 상기 제1 전계부 사이에 위치하고, 진성 비정질 반도체로 이루어진 패시베이션부를 더 포함할 수 있다.
상기 특징에 따른 태양 전지는 상기 기판의 상기 제1 면의 반대편에 위치하는 상기 기판의 제2 면 위에 위치하고, 진성 비정질 반도체로 이루어진 패시베이션부를 더 포함할 수 있다.
상기 특징에 따른 태양 전지는 상기 패시베이션부 위에 위치하고 상기 제1 도전성 타입을 갖는 비결정질 반도체로 이루어져 있는 제2 전계부를 더 포함할 수 있다.
본 발명의 다른 특징에 태양 전지의 제조 방법은 제1 도전성 타입을 갖는 결정질 기판 위에 제1 도전성 타입을 갖고 비결정질 반도체로 이루어진 전계부와 상기 제1 도전성 타입과 다른 제2 도전성 타입을 갖고 비결정질 반도체로 이루어진 에미터부를 형성하는 단계, 상기 에미터부 위와 상기 전계부 위에 각각 제1 및 제2 보조 전극과 상기 제1 및 제2 보조 전극 위에 각각 위치하는 제1 및 제2 시드층을 형성하는 단계, 그리고 상기 제1 및 제2 시드층부 위에 도금법으로 각각 제1 및 제2 주 전극을 형성하는 단계를 포함하고, 상기 제1 및 제2 보조 전극은 각각 10-3Ω㎝ 이하의 비저항값을 갖고, 상기 제1 및 제2 주 전극은 각각 10-5Ω㎝ 이하의 비저항값을 갖는다.
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는, 상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계, 상기 투명한 도전막의 일부를 제거하여 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계, 상기 제1 및 2 보조 전극 위 그리고 상기 제1 및 상기 제2 보조 전극이 위치하지 않는 상기 에미터부와 상기 전계부 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 그리고 상기 시드층 위에 선택적으로 에칭 페이스트(etching paste)를 도포한 후 열처리하여, 상기 에칭 페이스트가 도포된 부분에 위치한 상기 시드층의 일부를 제거하여, 상기 제1 및 제2 보조 전극 위에 각각 위치한 제1 및 제2 시드층부를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는, 상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계, 상기 투명한 도전막 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 그리고 상기 시드층 위에 선택적으로 에칭 페이스트를 도포한 후 열처리하여, 상기 에칭 페이스트가 도포된 부분에 위치한 상기 시드층의 일부와 상기 시드층의 일부 밑에 위치하는 상기 투명한 도전막의 일부를 제거하여, 상기 에미터부 위에 순차적으로 위치하는 제1 보조 전극과 제1 시드층부 그리고 상기 전계부 위에 순차적으로 위치하는 제2 보조 전극과 제2 시드층부를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는, 상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계, 상기 투명한 도전막의 일부를 제거하여 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계, 상기 제1 및 2 보조 전극 위 그리고 상기 제1 및 상기 제2 보조 전극이 위치하지 않는 상기 에미터부와 상기 전계부 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 상기 시드층 위에 선택적으로 마스킹 페이스트(masking paste)를 도포하는 단계, 그리고 상기 마스킹 페이스트가 도포된 상기 기판의 상기 제1 면을 식각하여, 상기 마스킹 페이스트가 위치하지 않은 부분에 위치한 상기 시드층의 일부를 제거하여 상기 제1 및 제2 보조 전극 위에 각각 위치한 제1 및 제2 시드층부를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는, 상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계, 상기 투명한 도전막 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 상기 시드층 위에 선택적으로 마스킹 페이스트를 도포하는 단계, 그리고 상기 마스킹 페이스트가 도포된 상기 기판의 상기 제1 면을 식각하여, 상기 마스킹 페이스트가 위치하지 않은 부분에 위치한 상기 시드층의 일부와 상기 시드층의 일부 밑에 위치하는 상기 투명한 도전막의 일부를 제거하여, 상기 에미터부 위에 순차적으로 위치하는 제1 보조 전극과 제1 시드층부 그리고 상기 전계부 위에 순차적으로 위치하는 제2 보조 전극과 제2 시드층부를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는, 상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계, 상기 투명한 도전막의 일부를 제거하여 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계, 상기 제1 보조 전극과 상기 2 보조 전극이 위치하지 않는 상기 에미터부와 상기 전계부 위에 마스킹 페이스트를 도포하는 단계, 상기 제1 및 제2 보조 전극 위와 상기 마스킹 페이스트 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 그리고 상기 마스킹 페이스트와 상기 마스킹 페이스트 위에 위치한 상기 시드층의 일부를 제거하여, 상기 제1 및 제2 보조 전극 위에 위치한 상기 제1 및 제2 시드층부를 형성하는 단계를 포함할 수 있다.
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는, 상기 에미터부 일부 위와 상기 전계부 일부 위에 마스킹 페이스트를 도포하는 단계, 상기 에미터부의 나머지 부분 위와 상기 전계부의 나머지 부분 위 그리고 마스킹 페이스트 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계, 상기 투명한 도전막 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 상기 마스킹 페이스트와 상기 마스킹 페이스트 위에 위치한 상기 투명한 도전막의 일부와 상기 시드층의 일부를 를 제거하여, 상기 에미터부 위에 순차적으로 위치하는 제1 보조 전극과 제1 시드층부 그리고 상기 전계부 위에 순차적으로 위치하는 제2 보조 전극과 제2 시드층부를 형성하는 단계를 포함할 수 있다.
본 발명의 특징에 따르면, 에미터부와 제1 전극 사이 그리고 제1 전계부와 제2 전극 사이에 제1 및 제2 보조 전극이 위치하고, 제1 및 제2 전극 사이에 제1 및 제2 시드층부를 형성하므로, 제1 및 제1 보조 전극에 위해 반도체인 에미터부 및 제1 전계부와 제1 및 제2 전극 사이에 오믹 콘택(ohmic contact)가 형성되어 전도도가 향상된다. 또한, 제1 및 제2 전극을 위한 제1 및 제2 시드층부가 위치하므로, 제1 및 제2 전극의 전도도가 향상된다.
또한, 에칭 페이스트나 마스킹 페이스트를 이용하므로, 태양 전지의 제조 공정이 간소화된다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 한 예에 대한 일부 사시도이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 3k는 본 발명의 한 실시예에 따른 태양 전지를 제조하는 방법의 한 예를 순차적으로 도시한 도면이다.
도 4는 본 발명의 한 실시예에 따라 복수의 제1 및 제2 시드층부를 제조하는 방법의 다른 예를 도시한 도면이다.
도 5는 본 발명의 한 실시예에 따라 복수의 제1 및 제2 시드층부를 제조하는 방법의 또 다른 예를 도시한 도면이다.
도 6a 및 도 6b와 도 7a 및 도 7b는 각각 본 발명의 한 실시예에 따라 복수의 제1 및 제2 시드층부를 제조하는 방법의 또 다른 예를 도시한 도면이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 3k는 본 발명의 한 실시예에 따른 태양 전지를 제조하는 방법의 한 예를 순차적으로 도시한 도면이다.
도 4는 본 발명의 한 실시예에 따라 복수의 제1 및 제2 시드층부를 제조하는 방법의 다른 예를 도시한 도면이다.
도 5는 본 발명의 한 실시예에 따라 복수의 제1 및 제2 시드층부를 제조하는 방법의 또 다른 예를 도시한 도면이다.
도 6a 및 도 6b와 도 7a 및 도 7b는 각각 본 발명의 한 실시예에 따라 복수의 제1 및 제2 시드층부를 제조하는 방법의 또 다른 예를 도시한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 다양한 예의 태양 전지에 대하여 설명한다.
먼저, 도 1 내지 도 2를 참고로 하여 본 발명의 한 실시예에 따른 태양 전지의 한 예에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 한 예에 대한 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고로 하면, 본 발명의 한 실시예에 따른 태양 전지는 기판(110), 빛이 입사되는 기판(110)의 면인 입사면[이하, '전면(front surface)'라 함] 위에 위치하는 전면 패시베이션부(passivation region)(191), 전면 패시베이션부(191) 위에 위치하는 전면 전계부(171), 전면 전계부(171) 위에 위치한 반사 방지부(130), 기판(110)의 입사면의 반대쪽 면인 기판(110)의 면[이하, '후면(back surface)'라 함] 위에 위치하는 후면 패시베이션부(192), 후면 패시베이션부(192) 위에 위치하는 복수의 에미터부(emitter region)(121), 후면 패시베이션부(192) 위에 위치하는 복수의 후면 전계부[back surface field (BSF) region](172), 복수의 에미터부(121) 위에 각각 위치하는 복수의 제1 보조 전극(151), 복수의 후면 전계부(172) 위에 각각 위치하는 복수의 제2 보조 전극(152), 복수의 제1 및 제2 보조 전극(151, 152) 위에 각각 위치하는 복수의 제1 및 제2 시드층부(161, 162), 복수의 제1 및 제2 시드층부(161, 162) 위에 각각 위치하는 복수의 제1 및 제2 주 전극(141, 142), 그리고 복수의 제1 및 제2 주 전극(141, 142) 위에 각각 위치하는 제1 및 제2 보호부(capping region)(181, 182)를 포함한다.
일반적으로 기판(110)의 후면을 통해 빛은 입사되지 않지만, 경우에 따라 기판(110)의 후면으로 빛이 입사될 수 있다. 이 경우, 기판(110)의 후면을 통해 입사되는 빛의 양은 기판(110)의 전면을 통해 입사되는 빛의 양보다 훨씬 적다.
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘으로 이루어진 반도체 기판이다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘과 같은 결정질 실리콘이므로, 기판(110)의 결정질 반도체 기판이다.
기판(110)이 n형의 도전성 타입을 가질 경우, 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유할 수 있다. 하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 함유할 수 있다.
이러한 기판(110)의 전면은 텍스처링 공정(textruing process)을 통해 불규칙한 표면을 갖는 요철면(uneven surface)인 텍스처링 표면(textured surface)을 갖는다. 이때, 텍스처링 공정은 실질적으로 평탄한 기판(110)의 전면에 행해진다.
편의상 도 1에서, 기판(110)의 가장자리 부분만 요철면으로 도시하여 그 위에 위치하는 전면 패시베이션부(191), 전면 전계부(171) 및 반사 방지부(130) 역시 그 가장자리 부분만 요철면으로 도시한다. 하지만, 실질적으로 기판(110)의 전면 전체가 요철면을 갖고 있으며, 이로 인해 기판(110)의 전면 위에 위치한 전면 패시베이션부(191), 전면 전계부(171) 및 반사 방지부(130) 역시 요철면을 갖는다.
도 1 및 도 2에 도시된 바와 같이, 본 예의 태양 전지에서, 기판(110)의 후면은 텍스처링 표면 대신 평탄면을 갖는다. 이로 인해, 기판(110)의 후면에 위치하는 구성요소들이 보다 균일하고 안정적으로 기판(110)의 후면과 밀착하게 형성되어, 기판(110)과 기판(110)의 후면 위에 위치하는 구성요소들간의 접촉 저항이 감소되며, 기판(110)의 후면이 텍스처링 표면일 때보다 평탄면일 경우 기판(110)의 후면을 통과하여 손실되는 빛의 양이 감소한다.
하지만, 이와는 달리, 기판(110)의 후면도 전면과 같이 요철면인 텍스처링 표면을 가질 수 있다.
기판(110)의 전면 위에 위치한 전면 패시베이션부(191)는 비결정질의 반도체로 이루어져 있다. 이때, 전면 패시베이션부(191)는 기판(110)의 전면에 전체적으로 위치하거나 기판(110) 전면의 가장 자리 부분을 제외한 기판(110)의 전면에 위치할 수 있다.
본 실시예에서, 전면 패시베이션부(191)는 수소화된 진성 비정질 실리콘(intrinsic amorphous silicon, i-a-Si:H)으로 이루어진다.
전면 패시베이션부(191)는 전면 패시베이션부(191)에 함유된 수소(H)를 이용하여 기판(110)의 표면 및 그 근처에 존재하는 댕글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸어, 결함에 의해 기판(110)의 표면 쪽으로 이동한 전하가 소멸되는 것을 감소시키는 패시베이션 기능(passivation function)을 수행한다. 본 실시예의 경우, 기판(110)에 함유된 n형 또는 p형과 같은 도전성을 갖는 불순물에 의한 전하 손실 등으로 인해, 기판(110), 특히 기판(110)의 표면 및 그 근처에는 많은 결함이 존재한다.
따라서, 결함이 많이 존재하는 기판(110)의 표면에 전면 패시베이션부(191)가 바로 위치하므로, 결함에 의해 기판(110)의 표면 및 그 근처에서 손실되는 전하의 양이 감소된다.
이러한 전면 패시베이션부(191)는 약 1㎚ 내지 10㎚의 두께를 가질 수 있다.
전면 패시베이션부(191)의 두께가 약 1nm 이상이면 기판(110) 전면에 전면 패시베이션부(191)가 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 전면 패시베이션부(191)의 두께가 약 10nm 이하이면 전면 패시베이션부(191) 내에서 흡수되는 빛의 양을 좀더 감소시켜 기판(110) 내로 입사되는 빛의 양을 좀더 증가시킬 수 있다.
전면 패시베이션부(191) 위에 위치한 전면 전계부(171)는 비정질 실리콘으로 이루어지고, 기판(110)과 동일한 도전성 타입(예, n형)의 불순물이 기판(110)보다 높은 농도로 함유된 불순물부(예, n+-a-Si부)이다. 따라서 전면 전계부(171)는 비결정질 반도체인 비정질 실리콘으로 이루어져 있으므로 기판(110)과 이종 접합(hetero junction)을 형성한다.
전면 전계부(171)가 n형의 도전성 타입을 가질 경우, 전면 전계부(171)에는 5가 원소의 불순물이 도핑될 수 있다.
이러한 전면 전계부(171)와 기판(110)과의 불순물 농도 차이로 인해 전위 장벽이 형성되고, 이 전위 장벽에 의해 기판(110)의 전면 쪽으로의 정공 이동을 방해하는 전면 전계 기능을 수행한다. 따라서, 전면 전계부(171)에 의해 기판(110)의 전면 쪽으로 이동하는 정공이 전위 장벽에 의해 기판(110)의 후면 쪽으로 되돌아가게 되는 전면 전계 효과가 얻어지고, 이로 인해, 기판(110)의 후면을 통해 외부 장치로 출력되는 정공의 출력량이 증가하게 되고 기판(110)의 전면에서 재결합이나 결함에 의해 손실되는 전하의 양이 감소한다.
또한, 전면 전계부(171)와 기판(110)과의 이종 접합에 의한 에너지 밴드갭(energy band gap) 차이, 즉, 결정질 실리콘과 비결정질 실리콘간의 에너지 밴드갭 차이로 인한 내부 전위차((built-in potential difference)가 증가하여, 태양 전지의 개방 전압(Voc)이 증가하여, 태양 전지의 필 팩터(fill factor)가 향상된다.
이러한 전면 전계부(171)는 전면 전계 기능뿐만 아니라 전면 패시베이션부(191)와 함께 패시베이션 기능을 수행한다. 즉, 이미 기술한 것처럼, 전면 패시베이션부(191)의 두께가 매우 얇기 때문에, 전면 패시베이션부(191)만으로 안정적인 패시베이션 기능을 수행할 수 없다.
따라서, 전면 패시베이션부(191)처럼, 전면 전계부(171) 역시 전면 전계부(171)에 함유된 수소(H)를 이용하여 패시베이션 기능을 수행한다. 이로 인해, 전면 패시베이션부(191)와 전면 전계부(171)에 의한 패시베이션 기능에 의해 전하의 손실량은 더욱 감소한다. 이러한 전면 전계부(171)는 필요에 따라 생략 가능하다.
다음, 전면 전계부(171) 위에 위치한 반사 방지부(130)는 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜 기판(110)으로 입사되는 빛의 투과도를 증가시켜 태양 전지의 효율을 높인다.
이러한 반사 방지부(130)는 빛의 반사량이 적고 기판(110)으로 빛을 투과시키는 물질로 이루어질 수 있고, 예를 들어, 수소화된 실리콘 질화물(SiNx:H)이나 수소화된 실리콘 산화물(SiOx:H) 등으로 이루어질 수 있으며, 약 70㎚ 내지 90㎚의 두께를 가질 수 있다. 이러한 반사 방지부(130)는 투명한 재료로 이루어질 수 있다.
반사 방지부(130)는 이 두께 범위 내에서 좀더 양호한 빛의 투과도를 가질 수 있어, 기판(110) 쪽으로 입사되는 빛의 양을 좀더 증가시킬 수 있다.
본 실시예에서, 반사 방지부(130)는 단일막 구조를 갖지만 이중막과 같은 다층막 구조를 가질 수 있고, 필요에 따라 생략될 수 있다. 반사 방지부(130) 역시 전면 패시베이션부(191)와 같이 패시베이션 기능을 수행한다.
실리콘 질화물이나 실리콘 산화물은 양(+)의 고정 전하(fixed charge)의 특성을 갖고 있으므로, 반사 방지부(130)가 이들 물질로 이루어져 있을 경우, 반사 방지부(130)의 고정 전하값은 양(+)이 된다.
이로 인해, n형의 기판(110)에서 소수 캐리어로 작용하는 정공은 반사 방지부(130)와 동일한 극성을 갖고 있으므로, 반사 방지부(130)의 극성에 의해 반사 방지부(130)가 위치한 곳의 반대쪽, 즉, 정공이 출력되는 복수의 에미터부(121)가 위치하는 기판(110)의 후면 쪽으로 밀려나게 된다.
따라서, 이러한 반사 방지부(130)에 의해, 기판(110)의 전면 쪽으로 이동하는 정공의 양이 감소하여 기판(110)의 전면에서 결함에 의해 손실되거나 재결합에 의해 손실되는 정공의 양이 감소하고, 또한 복수의 에미터부(121)가 위치한 기판의 후면 쪽으로 이동하는 정공의 양이 증가한다.
이로 인해, 전면 패시베이션부(191) 및 반사 방지부(130)에 의한 패시베이션 기능과 반사 방지부(130)의 고정 전하 역할에 의해 태양 전지의 효율이 향상된다.
대안적인 실시예에서, 전면 패시베이션부(191), 전면 전계부(171) 및 반사 방지부(130) 중 적어도 하나는 생략 가능하다.
기판(110)의 후면에 위치한 후면 패시베이션부(192)는, 전면 패시베이션부(191)와 동일하게, 수소화된 진성 비정질 실리콘으로 이루어지고 패시베이션 기능을 수행하여, 기판(110)의 후면 쪽으로 이동한 전하가 불안정한 결합에 의해 소멸되는 것을 감소한다.
후면 패시베이션부(192)는 기판(110)의 후면 쪽으로 이동한 전하, 즉 전자와 정공이 후면 패시베이션부(192)를 통과하여 복수의 후면 전계부(172)와 복수의 에미터부(121)로 이동할 수 있는 두께를 갖는다. 예를 들어, 후면 패시베이션부(192)의 두께는 약 1㎚ 내지 10㎚일 수 있다.
후면 패시베이션부(192)의 두께가 약 1nm 이상이면 기판(110) 후면에 후면 패시베이션부(192)가 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 후면 패시베이션부(192)의 두께가 약 10nm 이하이면 전하의 이동을 좀더 용이하게 하고 기판(110)을 통과한 빛이 후면 패시베이션부(192) 내에서 흡수되는 양을 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
하지만, 대안적인 예에서, 이러한 후면 패시베이션부(192)는 생략 가능하다.
복수의 에미터부(121)는 후면 패시베이션부(192) 위에 위치하여, 후면 패시베이션부(192) 위에서 서로 이격되어 정해진 방향으로 길게 뻗어 있다.
각 에미터부(121)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖고 있다. 따라서, 복수의 에미터부(121)는 기판(110)과 p-n 접합을 형성한다.
복수의 에미터부(121)는 비정질 실리콘(a-Si)으로 이루어져 있으므로, 에미터부(121)는 p형의 도전성 타입을 갖는 비정질 반도체 부분이다. 따라서, 복수의 에미터부(121)는 기판(110)과 p-n 접합뿐만 아니라 이종 접합을 형성한다.
기판(110)과 에미터부(121)와의 p-n 접합에 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자와 정공은 각각 n형과 p형 쪽으로 이동한다. 따라서, 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 전자는 후면 패시베이션부(192)를 통과하여 복수의 후면 전계부(172) 쪽으로 이동하고, 정공은 후면 패시베이션부(192)를 통과하여 복수의 에미터부(121) 쪽으로 이동한다.
기판(110)과 에미터부(121)와의 p-n 접합을 형성하므로, 본 실시예와 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)가 n형의 도전성 타입을 가지고, 이 경우 전자는 후면 패시베이션부(192)를 통해 복수의 에미터부(121) 쪽으로 이동하고 정공은 후면 패시베이션부(192)를 통해 복수의 후면 전계부(172) 쪽으로 이동한다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑되어, 에미터부(121)는 3가 원소의 불순물을 함유하고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑되어, 에미터부(121)는 5가 원소의 불순물을 함유한다.
이들 복수의 에미터부(121) 역시 후면 패시베이션부와 함께 패시베이션 기능을 수행하여, 결함에 의해 기판(110)의 후면에서 소멸되는 전하의 양이 감소하므로, 태양 전지의 효율이 향상된다.
본 예에서, 각 에미터부(121)는 약 3㎚ 내지 10㎚의 두께를 가질 수 있다.
에미터부(121)의 두께가 약 3nm 이상이면 p-n 접합을 좀더 양호하게 형성할 수 있고, 에미터부(121)의 두께가 약 10nm 이하이면 에미터부(121) 내에서 흡수되는 빛의 양을 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
복수의 후면 전계부(172)는 후면 패시베이션부(192) 위, 예를 들어, 에미터부(121)가 위치하지 않는 후면 패시베이션부(192) 위에 존재하여, 서로 이격되어 에미터부(121)와 나란한 방향으로 뻗어 있다.
이로 인해, 도 1 및 도 2에 도시한 것처럼, 에미터부(121)와 후면 전계부(172)는 기판(110)의 후면에 위한 후면 패시베이션부(192) 위에서 교대로 위치하고 있다.
각 후면 전계부(172)는 기판(110)과 동일한 도전성 타입(예, n형)의 불순물이 기판(110)보다 고농도로 도핑(doping)된 영역이며, 비정질 실리콘(a-Si)으로 이루어져 있다. 따라서, 본 실시예의 경우, 복수의 후면 전계부(172)는 n+의 도전성 타입을 갖는 비정질 반도체 부분(n+-a-Si부)이다. 이로 인해, 후면 전계부(172) 역시 기판(110)과 이종 접합을 형성한다.
이러한 후면 전계부(172)에 의해, 기판(110)과 복수의 후면 전계부(172) 간의 불순물 농도 차이로 인해 전위 장벽이 형성되어 후면 패시베이션부(192)를 통과한 전하, 예를 들어, 정공이 복수의 제2 보조 전극(152) 쪽으로 이동하는 것을 방지하고, 복수의 제2 보조 전극(152)으로 이동하는 전자를 가속화시킨다. 이로 인해, 복수의 제2 보조 전극(152) 및 그 부근에서 전자와 정공이 재결합되어 소멸되는 양이 감소한다. 또한, 후면 전계부(172)는 그 하부에 위치한 후면 패시베이션부(192)의 부분과 함께 패시베이션 기능도 수행한다.
각 후면 전계부(172)는 약 3㎚ 내지 10㎚의 두께를 가질 수 있다.
후면 전계부(172)의 두께가 약 3nm 이상이면 원치않는 전자(예, 정공)의 이동을 방해하는 전위 장벽을 좀더 양호하게 형성할 수 있어 전하 손실을 좀더 감소시킬 수 있고, 후면 전계부(172)의 두께가 약 10nm 이하이면 후면 전계부(172) 내에서 흡수되는 빛의 양이 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.
본 예에서, 기판(110)과 전계부(171, 172) 그리고 기판(110)과 에미터부(121)와의 이종 접합에 의한 에너지 밴드갭 차이, 즉, 결정질 실리콘과 비결정질 실리콘간의 에너지 밴드갭(energy band gap)로 인해 내부 전위차가 증가하여, 태양 전지의 개방 전압(Voc)이 증가하여, 태양 전지의 필 팩터(fill factor)가 향상된다.
본 실시예의 경우, 진성 반도체 물질(i-a-Si)로 이루어진 후면 패시베이션부(192) 위에 비정질 반도체(a-Si)로 이루어진 에미터부(121)와 후면 전계부(172)가 위치하므로, 에미터부(121)와 후면 전계부(172) 형성 시, 결정질 반도체로 이루어진 기판(110) 위에 바로 비정질 반도체로 이루어진 에미터부(121)와 후면 전계부(172)가 위치할 때보다 에미터부(121)와 후면 전계부(172)의 결정화 현상이 크게 감소한다.
즉, 결정질 반도체의 기판(110) 위에 바로 비정질 반도체가 형성될 경우, 기판(110)의 결정에 영향을 받아 비정질 실리콘으로 이루어진 에미터부(121)와 후면 전계부(172)에도 결정화가 진행된다. 이럴 경우, 기판(110)과의 이종 접합에 의한 효과가 감소하거나 발생하지 않게 된다. 하지만, 본 실시예처럼, 결정질 반도체의 기판(110)과 비정질 반도체의 에미터부(121)와 후면 전계부(172) 사이에 결정성을 갖고 있지 않은 진성 비정질 반도체로 이루어진 후면 패시베이션부(192)가 위치함에 따라 에미터부(121)와 후면 전계부(172)의 결정화 현상은 이루어지지 않게 된다. 이로 인해, 에미터부(121)와 후면 전계부(172)는 안정적으로 비정질 반도체 상태를 유지하므로, 기판(110)과의 이종 접합 상태를 유지하게 된다.
복수의 에미터부(121) 위에만 위치하는 복수의 제1 보조 전극(151)은 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적으로 연결되어 있다. 또한, 복수의 후면 전계부(172) 위에만 위치하는 복수의 제2 보조 전극(152)은 각 후면 전계부(172)를 따라서 연장되어 있고, 복수의 후면 전계부(172)와 전기적으로 연결되어 있다.
이러한 제1 및 제2 보조 전극(151, 152)에 의해 각 에미터부(121)는 대기 중의 산소로부터 보호되어, 산화 현상 등으로 인한 특성 변화가 방지된다.
복수의 제1 및 제2 보조 전극(151, 152)은 도전성이 양호한 물질로 이루어지며, 또한 투명한 물질로 이루어질 수 있다.
또한, 제1 및 제2 보조 전극(151, 152)은 그 하부에 위치한 비정질 실리콘으로 이루어진 에미터부(121)와 후면 전계부(172)와의 접촉 특성 및 그 위에 위치한 제1 및 제2 시드층부(161, 162), 즉, 금속막과의 접촉 특성이 양호한 물질로 이루어질 수 있다. 따라서, 이러한 복수의 제1 및 제2 보조 전극(151, 152) 각각은 약 10-3Ω㎝ 이하의 비저항값을 가질 수 있다.
제1 및 제2 보조 전극(151, 152)은 서로 동일한 물질로 이루어질 수 있고, 각각 ITO(indim tin oxide), ZnO(zinc oxide), In2O3(indium oxide), SnO2(tin oxide), 또는 IWO(indium tungsten oxide)와 같은 투명한 도전성 산화물(transparent conductive oxide, TCO) 등으로 이루어질 수 있다.
복수의 제1 및 제2 보조 전극(151, 152)은 복수의 에미터부(121)와 복수의 후면 전계부(172) 쪽으로 각각 이동한 전하, 예를 들어 정공과 전자를 각각 수집하여 그 위치에 위치한 제1 및 제2 주 전극(141, 142)으로 전달하고, 기판(110)과 후면 패시베이션부(192)를 통과한 빛을 기판(110) 쪽으로 반사시켜 기판(110)으로 입사되는 빛의 양을 증가시키는 반사막(reflector)으로서 기능한다.
제1 및 제2 보조 전극(151, 152) 위에 각각 위치한 제1 및 제2 시드층부(161,162)는 서로 동일한 물질로 이루어질 수 있다.
이러한 제1 및 제2 시드층부(161, 162)는 그 하부에 각각 위치한 제1 및 제2 보조 전극(151, 152)과 그 상부에 각각 위치한 제1 및 제2 주 전극(141, 142) 사이의 접착력(adhesion)을 향상시키고, 제1 및 제2 주 전극(141, 142)을 도금으로 형성할 때 시드(seed)로서 기능한다.
이러한, 제1 및 제2 시드층부(161, 162)는 크롬(Cr), 니켈(Ni), 또는 티타늄(Ti)으로 이루어질 수 있으며, 스퍼터링법(sputtering)이나 이베포레이션법(evaporation)과 같은 증착법이나 전기 도금법(electro plating)이나 무전해 도금법(electroless plating)으로 형성될 수 있다.
본 예에서, 제1 및 제2 시드층부(161, 162) 각각은 단일막으로 이루어져 있지만, 필요에 따라 이중막 또는 삼중막과 같은 다층막으로 이루어질 수 있다.
이때, 제1 및 제2 시드층부(161, 162) 각각이 이중막으로 이루어질 경우, 제1 및 제2 보조 전극(151, 152)과 접해 있는 하부막은 제1 보조 전극(151)과의 접촉력이 좋은 재료로 이루어질 수 있고, 제1 및 제2 주 전극(141, 142)가 접해 있는 상부막은 금속 물질로 이루어진 제1 및 제2 주 전극(141, 142)과의 접촉 특성과 그 아래에 위치한 하부막과의 접촉 특성이 양호한 재료로 이루어진다. 예를 들어, 제1 및 제2 시드층부(161, 162) 각각이 이중막으로 이루어질 경우, 하부막은 크롬(Cr), 니켈(Ni) 또는 티타늄(Ti)으로 이루어질 수 있고, 상부막은 알루미늄(Al), 은(Cu) 또는 구리(Cu)로 이루어질 수 있다.
이러한 제1 및 제2 시드층부(161, 162)는 금속 물질로 이루어져 있으므로, 기판(110)을 통과한 빛, 예를 들어 장파장대의 빛을 기판(110) 쪽으로 반사시켜 기판(110)으로 빛을 재 입사시키는 반사막으로서 기능한다.
복수의 제1 시드층부(161) 위에 각각 위치한 복수의 제1 주 전극(141)은 제1 시드층부(161)를 따라 길게 뻗어 있고, 제1 시드층부(161)와 전기적 및 물리적으로 연결되어 있다.
따라서, 제1 주 전극(141)은 해당 에미터부(121) 쪽으로 이동하여 제1 보조 전극(151)과 제1 시드층부(161)를 통해 전송되는 전하, 예를 들어, 정공을 수집한다.
또한, 복수의 제2 시드층부(162) 위에 각각 위치한 복수의 제2 주 전극(142)은 제2 시드층부(162)를 따라 길게 뻗어 있고, 제2 시드층부(162)와 전기적 및 물리적으로 연결되어 있다.
따라서, 제2 주 전극(142)은 해당 후면 전계부(172) 쪽으로 이동하여 제2 보조 전극(152)과 제2 시드층부(162)를 통해 전송되는 전하, 예를 들어, 전자를 수집한다.
이와 같이 복수의 제1 및 제2 주 전극(141, 142)은 에미터부(121)와 후면 전계부(172) 쪽으로 각각 이동한 정공과 전자를 원하는 곳으로 이동시키는 주(主) 전극으로서 기능하므로 매우 양호한 전도도를 갖는다.
따라서, 제1 및 제2 주 전극(141, 142) 각각은 약 10-5Ω㎝ 이하의 비저항값을 가질 수 있고, 한 예로서, 제1 및 제2 주 전극(141, 142)은 은(Ag)이나 구리(Cu)로 이루어질 수 있다.
복수의 제1 및 제2 주 전극(141, 142)이 은(Ag)으로 이루어질 경우, 제1 및 제2 주 전극(141, 142)의 전도도가 증가하여, 전하의 전송 효율이 증가하고, 복수의 제1 및 제2 주 전극(141, 142)이 구리(Cu)로 이루어질 경우, 은(Ag)과 거의 유사한 전도도를 갖고 있으면서 제1 및 제2 주 전극(141, 142)의 제조 비용이 크게 절감된다.
본 예에서, 제1 및 제2 주 전극(141, 142)은 이미 설명한 것처럼, 시드층(161, 162) 위에 전기 도금법으로 형성된다. 이때, 제1 및 제2 주 전극(141, 142)을 형성하기 위해 전기 도금이 행해질 때, 제1 및 제2 시드층부(161, 162)는 전기 분해로 인해 추출된 금속 이온이 반도체인 기판(110) 내로 확산되는 것을 방지하는 베리어층(barrier layer)으로도 이용된다
따라서, 제1 및 제2 보조 전극(151, 152) 위에 각각 위치한 시드층부의 총 두께가 약 50㎚이상일 경우, 시드층의 역할과 베리어층의 역할이 좀더 안정적으로 행해지며, 제1 및 제2 보조 전극(151, 152) 위에 각각 위치한 시드층부의 총 두께가 약 500㎚ 이하일 경우, 시드층부의 제조 시간과 제조 비용이 좀더 절감된다.
본 실시예에서, 비정질 실리콘과 같은 반도체 물질로 이루어진 복수의 에미터부(121)와 후면 전계부(172) 그리고 금속 물질로 이루어진 복수의 제1 및 제2 주 전극(141, 142) 사이에 투명한 금속 물질로 이루어진 복수의 제1 및 제2 보조 전극(151, 152)이 존재하여 접착력(접촉 특성)이 약한 반도체 물질과 금속 물질 간의 접착력이 향상된다. 이로 인해, 복수의 에미터부(121)와 복수의 제1 주 전극(141) 사이 그리고 복수의 후면 전계부(172)와 복수의 제2 주 전극(142) 사이의 접착력이 향상되고, 복수의 에미터부(121)와 복수의 제1 주 전극(141) 사이 그리고 복수의 후면 전계부(172)과 복수의 제2 주 전극(142) 사이에 오믹 콘택(ohmic contact)이 형성되어, 복수의 에미터부(121)와 복수의 제1 주 전극(141) 사이 그리고 복수의 후면 전계부(172)과 복수의 제2 주 전극(142) 사이의 전기 전도도가 향상되고, 이로 인해, 제1 및 제2 주 전극(141, 142)으로의 전하의 전송 효율이 증가한다.
또한, 투명한 도전성 산화막으로 이루어진 제1 및 제2 보조 전극(151, 152) 위에 금속 물질로 이루어진 제1 및 제2 시드층부(161, 162)가 위치하므로, 제1 및 제2 시드층부(161, 162)의 역할로 인해, 제1 및 제2 보조 전극(151, 152) 위에 바로 제1 및 제2 주 전극(141, 141)을 도금으로 형성할 때보다 제1 및 제2 주 전극(141, 142)이 좀더 용이하고 안정적으로 형성된다.
제1 및 제2 주 전극(141, 142) 위에 각각 위치한 제1 및 제2 보호부(181, 182)는 주석(Sn), 은(Ag) 또는 니켈(Ni)로 이루어질 수 있다.
제1 및 제2 보호부(181, 182)는 제1 및 제2 주 전극(141, 142)이 산화되는 것을 방지하며, 또한 외부 장치나 다른 태양 전지와의 연결을 위한 리본(ribbon) 등과 같은 도전성 테이프와의 접착력을 증가시킨다.
제1 및 제2 주 전극(141, 142)이 은(Ag)으로 이루어져 있을 경우, 구리(Cu)로 이루어지는 경우보다 제1 및 제2 주 전극(141, 142)은 산화 현상으로부터 안정적이므로, 제1 및 제2 보호부(181, 182)는 생략될 수 있다. 이 경우, 태양 전지의 제조 공정과 제조 비용이 감소한다.
이와 같은 구조를 갖는 태양 전지의 동작은 다음과 같다.
태양 전지로 빛이 조사되어 반사 방지부(130), 전면 전계부(171) 및 전면 패시베이션부(191)를 순차적으로 통과하여 기판(110)으로 입사되면 빛 에너지에 의해 기판(110)에서 전자와 정공이 발생한다. 이때, 기판(110)의 표면이 텍스처링 표면이므로 기판(110) 전면에서의 빛 반사도가 감소하고, 텍스처링 표면에서 입사와 반사 동작이 행해져 빛의 흡수율이 증가되므로, 태양 전지의 효율이 향상된다. 이어 더하여, 반사 방지부(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양은 더욱더 증가한다.
기판(110)과 에미터부(121)와의 p-n 접합에 의해, 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고, 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여, 각각 제1 및 제2 보조 전극(151, 152)과 제1 및 제2 시드층부(161, 162)를 거쳐 제1 및 제2 주 전극(141, 142)으로 각각 전달되어 수집된다. 이때, 제1 및 제2 주 전극(141, 142) 위에 제1 및 제 2 보호부(181, 812)가 위치할 경우, 제1 및 제2 주 전극(141, 142)은 제1 및 제2 보호부(181, 182)로 각각 이동한다.
그런 다음, 제1 주 전극(141)과 제2 주 전극(142) 또는 제1 및 제2 주 전극(141, 142) 위에 위치한 제1 및 제2 보호부(181, 182)를 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
본 예에서, 제1 및 제2 주 전극(141, 142)이 은(Ag) 페이스트(paste)나 알루미늄(Al) 페이스트 등을 이용한 스크린 인쇄법(screen printing)으로 이루어지는 대신 도금법으로 형성되므로, 제1 및 제2 주 전극(141, 142)의 밀도가 증가하여 제1 및 제2 주 전극(141, 142)의 전도도가 향상된다. 이로 인해, 기판(110)에서 제1 및 제2 주 전극(141, 142)으로의 전하 이동도가 향상된다.
또한, 투명한 도전성 산화물이 제1 및 제2 보조 전극(151, 152)과 제1 및 제2 주 전극(141, 142) 사이에 제1 및 제2 시드층부(161, 162)가 위치하므로, 제1 및 제2 주 전극(141, 142)의 도금 동작이 좀더 용이하게 안정적으로 행해진다.
이러한 구조를 갖는 태양 전지의 제조 방법은 다음과 같다.
먼저, 도 3a 및 도 3b에 도시한 것처럼, 제1 도전성 타입(예, n형)을 갖는 단결정 실리콘 또는 다결정 실리콘과 같은 반도체의 평탄한 기판(110)의 전면에 텍스처링 처리를 실시하여, 기판(110)의 전면에 복수의 돌출부와 복수의 오목부를 갖는 요철면인 텍스처링 표면을 형성한다. 예를 들어, 기판(110)이 단결정 실리콘으로 이루어질 경우, 평탄면인 기판(110)의 전면에 염기성 용액을 이용하여 평탄면인 기판(110)의 전면을 식각하여 피라미드 형상의 복수의 돌출부를 갖는 요철면을 형성하고, 기판(110)이 다결정 실리콘으로 이루어질 경우, 평탄면인 기판(110)의 전면에 산성 용액을 이용하여 기판(110)의 전면을 식각하여 다양한 형상을 갖는 요철면을 형성한다. 이때, 식각이 이루어지지 않은 기판(110)의 후면에는 식각 방지막을 형성한 후 식각이 이루어지거나 식각 용액에 기판(110)의 전면만을 침전시켜 기판(110)의 전면만을 식각할 수 있다.
다음, 도 3c에 도시한 것처럼, 텍스처링 표면인 기판(110)의 전면과 기판(110)의 후면에 플라즈마 기상 증착법(plasma enhanced vapor deposition, PECVD) 등과 같은 증착법을 이용하여 진성 비정질 실리콘으로 이루어진 전면 패시베이션(191)와 후면 패시베이션부(192)를 형성한다. 이때, 증착 물질에 노출되는 기판(110)의 면 위치를 변경하여 기판(110)의 전면과 후면에 동일한 물질로 이루어진 전면 및 후면 패시베이션부(191, 192)를 형성하며, 전면 패시베이션부(191)와 후면 패시베이션부(192)의 형성 순서는 변경 가능하다.
다음, 도 3d에 도시한 것처럼, PECVD법 등을 이용하여 전면 패시베이션부(192) 위에 비정질 실리콘으로 이루어지고 제1 도전성 타입을 위한 불순물(예, 5가 원소의 불순물)을 기판(110)보다 높은 농도로 함유하는 비정질 실리콘층(예, n+-a-Si)을 형성하여 기판(110)의 전면에 전면 전계부(171)를 형성하고, 기판(110)의 후면 패시베이션부(192)의 원하는 부분 위에 복수의 후면 전계부(172)를 형성한다. 이때, 복수의 후면 전계부(172) 역시, 전면 전계부(171)과 같이, 비정질 실리콘으로 이루어지고 제1 도전성 타입을 위한 불순물을 함유한 n+-a-Si 층이다.
후면 패시베이션부(192)의 원하는 부분 위에 복수의 후면 전계부(172)를 형성하기 위한 예로서는, PECVD법 등으로 후면 패시베이션부(192) 위의 전체면에 제1 도전성 타입의 불순물을 포함한 비정질 실리콘(n+-a-Si)층을 형성한 후, 에칭 페이스트(etching paste) 등을 이용하여 원하는 부분의 비정질 실리콘층을 제거하고 남아 있는 부분을 복수의 후면 전계부(172)로 형성하거나, 또는 후면 패시베이션부(192) 위에 부분적으로 산화막 등으로 이루어진 마스크층을 형성한 다음 PECVD법 등으로 비정질 실리콘(n+-a-Si)층을 형성하고, 마스크층과 그 위에 형성된 비정질 실리콘(n+-a-Si)층을 제거하여 마스크층이 위치하지 않은 부분에 복수의 후면 전계부(172)를 형성할 수 있다.
다음, 도 3e에 도시한 것처럼, 복수의 후면 전계부(172)의 형성 방식과 동일하게, PECVD법 등을 이용하여 복수의 후면 전계부(172)가 위치하지 않는 후면 패시베이션부(192) 위에 비정질 실리콘으로 이루어지고 제2 도전성 타입을 위한 불순물(예, 3가 원소의 불순물)을 함유하는 비정질 실리콘층(예, p+-a-Si)을 형성하여 복수의 에미터부(121)를 형성한다.
이로 인해, 후면 패시베이션부(192) 위에 에미터부(121)와 후면 전계부(172)가 교대로 위치하게 된다.
본 예에서, 서로 인접한 에미터부(121)와 후면 전계부(172)가 중첩되는 부분없이 접해 있지만, 이와는 달리, 서로 인접한 에미터부(121)와 후면 전계부(172)는 서로 이격되게 위치할 수 있고 실리콘 산화물 등으로 이루어진 산화물을 사이에 두고 서로 인접한 에미터부(121)의 일부와 후면 전계부(172)의 일부는 중첩할 수 있다.
다음, 도 3f에 도시한 것처럼, 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 각각 복수의 제1 보조 전극(151)과 복수의 제2 보조 전극(152)을 형성한다. 이때, 제1 및 제2 보조 전극(151, 152)은 동일한 재료로 이루어져 있고, 한 예로서, 투명한 도전성 산화물(TCO)로 이루어질 수 있다. 또한, 복수의 제1 및 제2 보조 전극(151, 152) 각각은 약 10-3Ω㎝ 이하의 비저항값을 가질 수 있다.
이러한 제1 및 제2 보조 전극(151, 152)은 기판(1110)의 후면 전체면 위에, 즉 복수의 에미터부(121) 위와 복수의 후면 전계부(172) 위에 ITO, ZnO, In2O3, SnO2, 또는 IWO 등으로 이루어진 투명한 도전성 산화물로 이루어진 투명한 도전막을 스퍼터링법(sputtering), 이베포레이션법(evaporation) 또는 화학 기상 증착법(CVD, chemical vapor deposition) 등으로 형성한 후, 에칭 페이스트 등을 이용하여 원하는 부분에 위치한 투명한 도전성 산화물을 제거하여, 복수의 에미터부(121) 위에 복수의 제1 보조 전극(151)을 형성하고 복수의 후면 전계부(172) 위에 복수의 제2 보조 전극(152)을 형성한다.
도 3g에 도시한 것처럼, 노출된 기판(110)의 후면 전체면인 복수의 제1 및 제2 보조 전극(151, 152) 위 그리고 인접한 제1 및 제2 보조 전극(151, 152) 사이에 노출된 에미터부(121)와 후면 전계부(172) 위에 시드층(160)을 형성한다. 이때, 시드층(160)은 스퍼터링법이나 이베포레이션법과 같은 증착법을 이용하거나 전기 도금법(electro plating) 또는 무전해 도금(electroless plating)으로 형성될 수 있다.
이때, 본 예에서, 시드층(160)은 약 50㎚ 내지 500㎚의 두께를 갖는 단일층으로 이루어져 있고, 크롬(Cr), 니켈(Ni) 또는 티타늄(Ti) 등과 같은 금속 물질로 이루어지며, 필요에 따라 이중막 또는 삼중막과 같은 다층막으로 이루어질 수 있다. 시드층(160)이 다층막으로 이루어질 경우에도 시드층(160)의 총 두께는 약 50㎚ 내지 500㎚일 수 있다.
그런 다음, 시드층(160) 위에 에칭 페이스트(70)을 부분적으로 선택적 도포한 후 설정 시간 동안 열처리한다. 이로 인해, 에칭 페이스트(70)와 접하고 있는 시드층(160)의 부분이 열처리 공정이 이루어지는 동안 에칭 페이스트(70)에 의해 식각되어, 복수의 제1 보조 전극(151) 위에 위치한 복수의 제1 시드층부(161)와 복수의 제2 보조 전극(152) 위에 위치한 복수의 제2 시드층부(162)를 형성한다(도 3i). 설정 시간의 열처리 공정이 행해진 후 물 등을 이용하여 기판(110)의 후면에 남아있는 에칭 페이스트(70)를 제거한다.
이처럼, 에칭 페이스트(70)는 에칭 페이스트(70)와 접하고 있는 막[예, 시드층(160)]을 식각할 수 있으므로, 에칭 페이스트(70)가 도포된 막의 부분에서 에칭 페이스트(31)에 의한 식각이 이루어져 원하는 형상의 패턴이 형성된다. 이때, 막의 식각 정도에 따라 열처리 온도, 열처리 시간(즉, 식각 시간) 및 도포되는 에칭 페이스트(70)의 도포량 등이 정해진다.
이처럼, 에칭 페이스트(70)을 이용하여 복수의 제1 및 제2 시드층부(181, 182)를 형성할 때, 다른 방법이 도 4에 도시되어 있다.
즉, 도 4에 도시한 것처럼, 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 투명한 도전성 산화물 등으로 이루어진 투명한 도전막(150)을 형성한 후 다시 그 위에 시드층(160)을 형성한다. 그런 다음, 시드층(160) 위에 부분적으로 에칭 페이스트(70a)를 선택적으로 도포한 후 열처리하여 에칭 페이스트(70a)와 접해 있는 부분의 하부에 위치한 시드층(160) 및 그 하부에 위치한 투명한 도전막(150) 부분을 순차적으로 제거한 후 물 등을 이용하여 잔존하는 에칭 페이스트(70a)를 제거한다.
이때, 도 3h에 도시한 에칭 페이스트(70)는 그 하부에 위치한 시드층(160)만을 제거하는 특성을 갖고 있지만, 도 4에 도시한 에칭 페이스트(70a)는 시드층(160) 뿐만 아니라 투명한 도전막(150)까지 식각하는 특성을 갖고 있다. 이로 인해, 에칭 페이스트(70a)를 이용한 한번의 식각 공정으로 시드층(160)과 투명한 도전막(150)을 함께 제거하여 복수의 제1 및 제2 보조 전극(151, 152)과 복수의 제1 및 제2 시드층부(161, 162)가 함께 형성되므로, 태양 전지의 제조 공정이 간단해지고, 제조 시간도 단축된다.
그런 다음, 도 3j에 도시한 것처럼, 복수의 제1 시드층부(161)와 복수의 제2 시드층부(162) 위에 은(Ag)이나 구리(Cu) 등과 같은 금속 물질로 이루어진 제1 및 제2 주 전극(141, 142)을 형성한다. 이때, 제1 및 제2 주 전극(141, 142)은 전기 도금법 또는 무전해 도금법과 같은 도금법으로 행해진다.
이때, 제1 및 제2 시드층부(161, 162)의 동작에 의해 제1 및 제2 시드층부(161, 162) 위에 제1 및 제2 주 전극(141, 142)의 도금 동작이 용이하고 안정적으로 행해진다. 또한, 도금 공정이 행해지는 동안, 제1 및 제2 시드층부(161, 162)는 금속 원자가 에미터부(121)와 후면 전계부(172)를 관통하여 기판(110)까지 이동하여 제1 및 제2 주 전극(141, 142)이 각각 에미터부(121)와 후면 전계부(172)와 전기적으로 연결되는 것을 방지하므로, 제1 및 제2 주 전극(141, 142)이 모두 기판(110)과 전기적으로 연결되는 것이 방지된다.
다음, 제1 및 제2 전극(141, 142) 위에 전기 도금법 또는 무전해 도금법과 같은 도금법으로 제1 및 제2 보호부(181, 182)를 형성한다. 이때, 제1 및 제2 보호부(181, 182)는 주석(Sn), 은(Ag), 또는 주석(Sn)과 은(Ag)의 합금(Sn-Ag) 등으로 이루어질 수 있고, 그 하부에 위치한 제1 및 제2 주 전극(141, 142)의 산화를 방지한다.
따라서, 제1 및 제2 전극(14, 142)이 은(Ag)으로 이루어질 경우, 제1 및 제2 보호부(181, 182)의 형성 공정을 생략될 수 있다.
그런 다음, 기판(110)의 전면 전계부(171) 위에 반사 방지부(130)를 형성하여 태양 전지를 완성한다(도 1 및 도 2). 이때, 반사 방지부(130)는 기판(110)의 후면에 형성된 구성 요소들을 보호하기 위해 저온에서 행해지는 공정, 예를 들어, 스퍼터링법 등으로 행해질 수 있지만, PECVD 등과 같은 다양한 막 적층법으로 형성될 수 있다.
복수의 제1 및 제2 시드층부(161, 162)를 형성하는 위해서는 에칭 페이스트(70, 70a) 대신에 원하는 부분의 식각을 방지하는 마스킹 페이스트(masking paste)를 이용하여 형성할 수 있다.
다음, 도 5를 참고로 하여 마스킹 페이스트를 이용하여 복수의 제1 및 제2 시드층부(161, 162)를 형성하는 공정에 대하여 설명한다.
이미 도 3a 내지 도 3f에 도시한 것처럼, 기판(110)의 후면에 후면 패시베이션부(192), 복수의 에미터부(121), 복수의 후면 전계부(172) 및 복수의 제1 및 제2 보조 전극(151, 152)을 형성한 후, 도 3g에 도시한 것처럼, 노출된 기판(110)의 후면 전체에 시드층(160)을 형성한다.
그런, 다음, 식각을 원치 않는 시드층(160) 위에 부분적으로 마스킹 페이스트(80)를 도포한 후 건조시켜, 시드층(160) 위에 마스킹 페이스트(80)를 선택적으로 형성된다.
이때, 마스킹 페이스트(80)의 형성 위치는 복수의 제1 및 제2 주 전극(141, 142)이 형성되는 위치에 대응한다. 따라서, 도 5에 도시한 것처럼, 마스킹 페이스터(80)는 기판(110)의 후면에 위치한 복수의 제1 및 제2 보조 전극(151, 152) 위에만 선택적으로 도포될 수 있다.
그런 다음, 기판(110)의 후면에 식각 공정을 실행하여, 금속 재료로 이루어진 시드층(160)의 노출된 부분만을 제거한다. 이때, 식각 공정의 시간이나 식각액 또는 식각 가스 등을 제어하여 노출된 부분의 시드층(160) 하부에 위치한 복수의 에미터부(121)의 부분과 복수의 후면 전계부(172) 부분은 식각되지 않는다.
따라서, 마스킹 페이스트(80)가 위치하는 부분의 시드층(160)은 식각되지 않고 잔존하여 복수의 제1 및 제2 보조 전극(151, 152) 위에 위치하는 복수의 제1 및 제2 시드층부(161, 162)가 된다. 그런 다음, 남아있는 마스킹 페이스트(80)를 식각 공정이나 물 등을 이용하여 제거한다.
대안적인 예에서, 인접한 제1 및 제2 보조 전극(151, 152) 사이에 위치한 에미터부(121)와 후면 전계부(172) 위에 실리콘 산화물과 같은 산화막을 위치시켜 산화막 하부에 위치한 에미터부(121)와 후면 전계부(172)를 보호할 수 있다.
예를 들어, 제1 및 제2 보조 전극(151, 152)을 형성하기 전에, 실리콘 산화물과 같은 산화막을 기판(110)의 후면 전체면인 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 형성한 후, 산화막을 일부를 제거하여 각 에미터부(121) 일부와 각 후면 전계부(172) 일부를 노출한다.
이때, 기판(110)의 후면 위인 각 에미터부(121)의 일부 위와 각 후면 전계부(172)의 일부 위에 산화막이 잔존할 수 있고, 산화막은 에미터부(121)와 후면 전계부(172)가 접해 있는 부분일 수 있다. 그런 다음, 노출된 복수의 에미터부(121) 위에 복수의 제1 보조 전극(151)을 형성하고 노출된 복수의 후면 전계부(172) 위에 복수의 제2 보조 전극(152)을 형성한 후 도 5를 참고로 설명한 것처럼, 기판(110)의 후면 전체 시드층(160)을 형성한다. 그런 다음 마스킹 페이스트(80)를 이용하여 마스킹 페이스트(80)가 도포되지 않은 부분을 식각한다. 이때, 식각되는 시드층(160)의 부분 바로 밑에 산화막이 존재하고, 이 산화막에 의해 산화막 하부에 위치한 각 에미터부(121) 부분과 각 후면 전계부(172) 부분이 복수의 제1 및 제2 시드층부(161, 162)를 위한 시드층 식각 공정 시 좀더 안전하게 보호된다.
이러한 공정들을 통해, 제1 및 제2 보조 전극(151, 152) 위에 제1 및 제2 시드층부(161, 162)가 형성되면, 도 3j 및 도 3k를 참고로 하여 설명한 것처럼, 복수의 제1 및 제2 주 전극(141, 142)과 복수의 제1 및 제2 보호부(181, 182)를 형성하고 반사 방지부(130)를 형성하여 태양 전지를 완성한다.
이처럼, 마스킹 페이스트를 이용하여 복수의 제1 및 제2 시드층부(161, 162)를 형성할 경우, 도 4를 참고로 하여 설명한 것과 유사한 공정으로 한번의 식각 공정으로 제1 및 제2 보조 전극(151, 152)과 제1 및 제2 시드층부(161, 162)를 형성할 수 있다.
즉, 도 4를 참고로 하여 설명한 것처럼, 기판(110)의 후면 전체면인 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 투명한 도전막(150)과 시드층(160)을 순차적으로 형성한 후, 시드층(160) 위에 부분적으로 마스킹 페이스트(80)를 선택적 도포한 다음 건조시키고, 마스킹 페이스트(80)가 위치하지 않고 노출된 시드층(160) 부분과 그 하부의 도전막(150)을 순차적으로 식각한 후, 마스킹 페이스트(80)를 제거한다. 이로 인해, 에미터부(121) 위에 제1 보조 전극(151)과 제1 시드층부(161)가 한꺼번에 형성하고 후면 전계부(172) 위에 제2 보조 전극(151)과 제2 시드층부(162)가 한꺼번에 형성한다. 따라서, 한번의 식각 공정으로 복수의 제1 및 제2 보조 전극(151, 152)과 그 위에 위치한 복수의 제1 및 제2 시드층부(161, 162)가 형성된다.
다음, 도 6a 및 도 6b를 참고로 하여, 마스킹 페이스트를 이용하여 복수의 제1 및 제2 시드층부(161, 162)를 형성하는 다른 방법을 설명한다.
도 6a에 도시한 것처럼, 제1 및 제2 보조 전극(151, 152)이 위치하지 않아 노출된 에미터부(121) 부분과 후면 전계부(172) 부분 위에 마스킹 페이스트(90)를 도포한 후 건조시킨다.
그런 다음, 도 6b에 도시한 것처럼, 노출된 기판(110)의 후면 전체에, 즉, 제1 및 보조 전극(151, 152) 위와 마스킹 페이스트(90) 위에 시드층(160)을 형성한 후, 식각액이나 식각 가스 등을 이용하여 마스킹 페이스트(90)를 제거하여, 마스킹 페이스트(90)와 함께 그 위에 위치한 시드층(160)의 일부 만을 제거한다. 이로 인해, 제1 및 제2 보조 전극(151, 152) 위에만 각각 위치한 제1 및 제2 시드층부(161, 162)가 형성된다.
이와는 달리, 도 4에 도시한 경우와 유사하게, 도 7a에 도시한 것처럼, 각 에미터부(121) 일부와 각 후면 전계부(172) 일부 위에 마스킹 페이스트(90)를 도포한 후 건조시킨다. 이때, 마스킹 페이스트(90)의 형성 위치는 제1 및 제2 보조 전극(151, 152)이 위치하지 않는 영역이므로, 도 7a에 도시한 것처럼, 인접한 에미터부(121)와 후면 전계부(172)에서, 에미터부(121)의 가장자리 일부와 이 가장자리 일부와 인접한 후면 전계부(172)의 가장 자리 일부 위에 위치할 수 있다.
그런 다음, 도 7b에 도시한 것처럼, 노출된 기판(110)의 후면 전체에 차례로, 투명한 도전막(150)과 시드층(160)을 순차로 형성한 후, 식각액이나 식각 가스 등을 이용하여 마스킹 페이스트(90)를 제거하여, 마스킹 페이스트(90)과 함께 그 위에 위치한 투명한 도전막(150)과 시드층(160)의 일부 만을 제거한다. 이로 인해, 마스킹 페이스트(90)의 제거 동작에 의해 각 에미터부(121)와 각 후면 전계부(172) 위에 위치한 제1 및 제2 보조 전극(151, 152)과 그 위에 위치한 제1 및 제2 시드층부(161, 162)가 동시에 형성되므로, 제조 시간과 제조 공정이 단축된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 121: 에미터부
130: 반사 방지부 141, 142: 보조 전극
150: 투명한 도전막 151, 152: 주 전극
160: 시드층 161, 162: 시드층부
170, 171: 전계부 191, 192: 패시베이션부
172: 후면 전계부 181, 182: 보호부
70, 70a: 에칭 페이스트 80, 90: 마스킹 페이스트
130: 반사 방지부 141, 142: 보조 전극
150: 투명한 도전막 151, 152: 주 전극
160: 시드층 161, 162: 시드층부
170, 171: 전계부 191, 192: 패시베이션부
172: 후면 전계부 181, 182: 보호부
70, 70a: 에칭 페이스트 80, 90: 마스킹 페이스트
Claims (17)
- 제1 도전성 타입을 갖고 결정질 반도체로 이루어진 기판,
상기 기판의 제1 면 위에 위치하고, 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 비결정질 반도체로 이루어진 에미터부,
상기 기판의 상기 제1 면 위에 위치하고, 상기 제1 도전성 타입을 갖고 비결정질 반도체로 이루어진 제1 전계부,
상기 에미터부 위에 위치한 제1 보조 전극,
상기 제1 전계부 위에 위치한 제2 보조 전극,
상기 제1 보조 전극 위에 위치한 제1 시드층부,
상기 제2 보조 전극 위에 위치한 제2 시드층부,
상기 제1 시드층부 위에 위치한 제1 주 전극, 그리고
상기 제2 시드층부 위에 위치한 제2 주 전극
을 포함하고,
상기 제1 및 제2 보조 전극은 각각 10-3Ω㎝ 이하의 비저항값을 갖고,
상기 제1 및 제2 주 전극은 각각 10-5Ω㎝ 이하의 비저항값을 갖는
태양 전지. - 제1항에서,
상기 제1 및 제2 보조 전극은 각각 투명한 도전성 산화물로 이루어져 있는 태양 전지. - 제1항에서,
상기 제1 및 제2 시드층부는 크롬(Cr), 니켈(Ni) 또는 티타늄(Ti)으로 이루어져 있는 태양 전지. - 제3항에서,
상기 제1 및 제2 시드층부는 각각 50㎚ 내지 500㎚의 두께를 갖는 태양 전지. - 제1항에서,
상기 제1 주 전극과 상기 제2 주 전극 각각은 은(Ag)이나 구리(Cu)로 이루어져 있는 태양 전지. - 제1항에서,
상기 제1 주 전극과 상기 제2 주 전극에 각각 위치한 제1 보호부와 상기 제2 보호부를 더 포함하는 태양 전지. - 제6항에서,
상기 제1 보호부와 상기 제2 보호부 각각은 주석(Sn), 은(Ag) 또는 주석(Sn)과 은(Ag)의 합금으로 이루어져 있는 태양 전지. - 제1항에서,
상기 기판의 상기 제1 면 위와 상기 에미터부 사이 그리고 상기 기판의 상기 제1 면 위와 상기 제1 전계부 사이에 위치하고, 진성 비정질 반도체로 이루어진 패시베이션부를 더 포함하는 태양 전지. - 제1항에서,
상기 기판의 상기 제1 면의 반대편에 위치하는 상기 기판의 제2 면 위에 위치하고, 진성 비정질 반도체로 이루어진 패시베이션부를 더 포함하는 태양 전지. - 제9항에서,
상기 패시베이션부 위에 위치하고 상기 제1 도전성 타입을 갖는 비결정질 반도체로 이루어져 있는 제2 전계부를 더 포함하는 태양 전지. - 제1 도전성 타입을 갖는 결정질 기판 위에 제1 도전성 타입을 갖고 비결정질 반도체로 이루어진 전계부와 상기 제1 도전성 타입과 다른 제2 도전성 타입을 갖고 비결정질 반도체로 이루어진 에미터부를 형성하는 단계,
상기 에미터부 위와 상기 전계부 위에 각각 제1 및 제2 보조 전극과 상기 제1 및 제2 보조 전극 위에 각각 위치하는 제1 및 제2 시드층을 형성하는 단계, 그리고
상기 제1 및 제2 시드층부 위에 도금법으로 각각 제1 및 제2 주 전극을 형성하는 단계
를 포함하고,
상기 제1 및 제2 보조 전극은 각각 10-3Ω㎝ 이하의 비저항값을 갖고, 상기 제1 및 제2 주 전극은 각각 10-5Ω㎝ 이하의 비저항값을 갖는
태양 전지의 제조 방법. - 제11항에서,
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는,
상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계,
상기 투명한 도전막의 일부를 제거하여 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계,
상기 제1 및 2 보조 전극 위 그리고 상기 제1 및 상기 제2 보조 전극이 위치하지 않는 상기 에미터부와 상기 전계부 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 그리고
상기 시드층 위에 선택적으로 에칭 페이스트를 도포한 후 열처리하여, 상기 에칭 페이스트가 도포된 부분에 위치한 상기 시드층의 일부를 제거하여, 상기 제1 및 제2 보조 전극 위에 각각 위치한 제1 및 제2 시드층부를 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제11항에서,
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는,
상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계,
상기 투명한 도전막 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 그리고
상기 시드층 위에 선택적으로 에칭 페이스트를 도포한 후 열처리하여, 상기 에칭 페이스트가 도포된 부분에 위치한 상기 시드층의 일부와 상기 시드층의 일부 밑에 위치하는 상기 투명한 도전막의 일부를 제거하여, 상기 에미터부 위에 순차적으로 위치하는 제1 보조 전극과 제1 시드층부 그리고 상기 전계부 위에 순차적으로 위치하는 제2 보조 전극과 제2 시드층부를 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제11항에서,
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는,
상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계,
상기 투명한 도전막의 일부를 제거하여 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계,
상기 제1 및 2 보조 전극 위 그리고 상기 제1 및 상기 제2 보조 전극이 위치하지 않는 상기 에미터부와 상기 전계부 위에 금속 물질로 이루어진 시드층을 형성하는 단계,
상기 시드층 위에 선택적으로 마스킹 페이스트(masking paste)를 도포하는 단계, 그리고
상기 마스킹 페이스트가 도포된 상기 기판의 상기 제1 면을 식각하여, 상기 마스킹 페이스트가 위치하지 않은 부분에 위치한 상기 시드층의 일부를 제거하여 상기 제1 및 제2 보조 전극 위에 각각 위치한 제1 및 제2 시드층부를 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제11항에서,
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는,
상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계,
상기 투명한 도전막 위에 금속 물질로 이루어진 시드층을 형성하는 단계,
상기 시드층 위에 선택적으로 마스킹 페이스트(masking paste)를 도포하는 단계, 그리고
상기 마스킹 페이스트가 도포된 상기 기판의 상기 제1 면을 식각하여, 상기 마스킹 페이스트가 위치하지 않은 부분에 위치한 상기 시드층의 일부와 상기 시드층의 일부 밑에 위치하는 상기 투명한 도전막의 일부를 제거하여, 상기 에미터부 위에 순차적으로 위치하는 제1 보조 전극과 제1 시드층부 그리고 상기 전계부 위에 순차적으로 위치하는 제2 보조 전극과 제2 시드층부를 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제11항에서,
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는,
상기 에미터부와 상기 전계부 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계,
상기 투명한 도전막의 일부를 제거하여 상기 에미터부 위에 위치하는 제1 보조 전극과 상기 전계부 위에 위치하는 제2 보조 전극을 형성하는 단계,
상기 제1 보조 전극과 상기 2 보조 전극이 위치하지 않는 상기 에미터부와 상기 전계부 위에 마스킹 페이스트를 도포하는 단계,
상기 제1 및 제2 보조 전극 위와 상기 마스킹 페이스트 위에 금속 물질로 이루어진 시드층을 형성하는 단계, 그리고
상기 마스킹 페이스트와 상기 마스킹 페이스트 위에 위치한 상기 시드층의 일부를 제거하여, 상기 제1 및 제2 보조 전극 위에 위치한 상기 제1 및 제2 시드층부를 형성하는 단계
를 포함하는 태양 전지의 제조 방법. - 제11항에서,
상기 제1 및 제2 보조 전극과 상기 제1 및 제2 시드층부 형성 단계는,
상기 에미터부 일부 위와 상기 전계부 일부 위에 마스킹 페이스트를 도포하는 단계,
상기 에미터부의 나머지 부분 위와 상기 전계부의 나머지 부분 위 그리고 마스킹 페이스트 위에 투명한 도전성 산화물로 이루어진 투명한 도전막을 도포하는 단계,
상기 투명한 도전막 위에 금속 물질로 이루어진 시드층을 형성하는 단계,
상기 마스킹 페이스트와 상기 마스킹 페이스트 위에 위치한 상기 투명한 도전막의 일부와 상기 시드층의 일부를 를 제거하여, 상기 에미터부 위에 순차적으로 위치하는 제1 보조 전극과 제1 시드층부 그리고 상기 전계부 위에 순차적으로 위치하는 제2 보조 전극과 제2 시드층부를 형성하는 단계
를 포함하는 태양 전지의 제조 방법.
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