KR20110018648A - 이면 접합형 태양 전지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 이면 접합형 태양 전지 및 그 제조 방법에 관한 것으로, 본 발명의 실시예에 따른 이면 접합형 태양 전지는 제1 전도성 타입의 반도체 기판에 형성되는 제1 전도성 타입의 제1 도핑부; 제1 도핑부와 인접한 위치의 반도체 기판에 형성되며, 제1 전도성 타입과 반대의 전도성 타입을 갖는 제2 전도성 타입의 제2 도핑부; 제1 및 제2 도핑부의 일부를 노출하는 보호막; 노출된 제1 도핑부 위에 형성되는 제1 전극; 및 노출된 제2 도핑부 위에 형성되는 제2 전극을 포함한다. 여기에서, 제1 및 제2 전극은 도핑부와 직접 접촉하는 금속 시드층을 각각 포함한다. 본 발명의 실시예에서, 접촉 저항을 낮추기 위하여 도핑부 계면에 형성되는 금속 시드층은 니켈(Ni)을 포함하는 니켈 실리사이드(Ni2Si, NiSi, NiSi2 등을 포함)로 형성되며, 니켈 실리사이드 층은 50㎚ 내지 200㎚의 두께로 형성된다.
태양 전지, 이면 접합, 전극, seed layer, 텍스처링, 접촉 저항
Description
본 발명은 이면 접합형 태양 전지 및 그 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 신재생 에너지에 대한 관심이 높아지면서, 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 각각 이루어지는 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성된다.
이러한 태양 전지에 빛이 입사되면 반도체 내부의 전자가 광전 효과(photoelectric effect)에 의해 자유전자(free electron)(이하, '전자'라 함)가 되고, 전자와 정공은 p-n 접합의 원리에 따라 n형 반도체와 p형 반도체 쪽으로, 예를 들어 에미터부와 기판 쪽으로 각각 이동한다. 그리고 이동한 전자와 정공은 기판 및 에미터부에 전기적으로 연결된 각각의 전극에 의해 수집된다.
한편, 근래에는 전자용 전극과 정공용 전극을 기판의 후면, 즉 빛이 입사되지 않는 면에 모두 형성함으로써 수광 면적을 증가시켜 태양 전지의 효율을 향상시키는 이면 접합형 태양 전지(interdigitated back contact)가 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는 접촉 저항(contact resistance)과 시리즈 저항(series resistance)이 감소된 이면 접합형 태양 전지를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이면 접합형 태양 전지의 전극 형성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 이면 접합형 태양 전지는 제1 전도성 타입의 반도체 기판에 형성되는 제1 전도성 타입의 제1 도핑부; 제1 도핑부와 인접한 위치의 반도체 기판에 형성되며, 제1 전도성 타입과 반대의 전도성 타입을 갖는 제2 전도성 타입의 제2 도핑부; 제1 및 제2 도핑부의 일부를 노출하는 보호막; 노출된 제1 도핑부 위에 형성되는 제1 전극; 및 노출된 제2 도핑부 위에 형성되는 제2 전극을 포함한다. 여기에서, 제1 및 제2 전극은 도핑부와 직접 접촉하는 금속 시드층을 각각 포함한다.
본 발명의 실시예에서, 도핑된 실리콘 계면에 형성되어 접촉 저항을 감소시키는 금속 시드층은 Ni2Si, NiSi, NiSi2 등을 포함하는 니켈 실리사이드(Nickel silicide)로 형성되며, 니켈 실리사이드 층은 50㎚ 내지 200㎚의 두께로 형성된다.
제1 및 제2 전극은 상기 금속 시드층 위에 배치되는 적어도 하나의 도전층을 더 포함한다. 도전층은 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
본 발명의 실시예에서, 도전층은 금속 시드층 위에 순차적으로 배치되는 구리층 및 주석층을 포함하며, 구리층은 10㎛ 내지 30㎛의 두께로 형성되고, 주석층은 5㎛ 내지 15㎛의 두께로 형성된다.
시드층과 도전층 사이에는 도전층을 형성하는 물질, 예컨대 구리가 금속 시드층을 통해 도핑부로 확산되는 것을 방지하는 확산방지층이 배치된다. 본 발명의 실시예에서, 확산방지층은 니켈(Ni)을 포함하며, 5㎛ 내지 15㎛의 두께로 형성된다.
제1 및 제2 도핑부가 형성되지 않은 반도체 기판의 표면은 텍스처링 표면으로 형성될 수 있으며, 텍스처링 표면 위에는 반사 방지막이 형성될 수 있다.
이러한 구성의 이면 접합형 태양 전지는 제1 전도성 타입의 반도체 기판 위에 제1 전도성 타입의 제1 도핑부와, 제1 전도성 타입과 반대의 전도성 타입을 갖는 제2 전도성 타입의 제2 도핑부를 형성하는 단계; 제1 및 제2 도핑부의 일부를 노출하는 보호막을 반도체 기판 위에 형성하는 단계; 및 제1 및 제2 도핑부와 전기적으로 연결되는 제1 및 제2 전극을 형성하는 단계를 포함하는 제조 방법에 의해 제조할 수 있다.
여기에서, 제1 및 제2 전극을 형성하는 단계는 제1 및 제2 도핑부와 직접 접촉하는 금속 시드층을 형성하는 단계 및 금속 시드층 위에 도전층을 형성하는 단계 를 포함할 수 있다.
금속 시드층을 형성하는 단계는 니켈을 포함하는 시드 물질을 진공 방법에 의해 50㎚ 내지 200㎚의 두께로 도핑부의 표면에 증착한 후, 질소 분위기에서 300℃ 내지 600℃의 온도로 열처리를 실시하는 것을 포함한다.
이러한 방법에 따르면 제1 및 제2 도핑부에 직접 접촉하는 니켈 실리사이드(Ni2Si, NiSi, NiSi2 등)가 형성된다. 여기에서, 진공 방법은 스퍼터링 또는 전자 빔에 의한 증착 공정을 포함할 수 있다.
금속 시드층을 형성하는 단계는 니켈 전구체를 포함하는 전해액을 이용한 무전해도금 방법을 통해 니켈을 50nm 내지 200nm의 두께로 도핑부의 표면에 증착한 후, 질소 분위기에서 300℃ 내지 600℃의 온도로 열처리를 실시하는 것을 포함한다.
이러한 방법 역시 제 1 및 제 2 도핑부에 직접 접촉하는 니켈 실리사이드(Ni2Si, NiSi, NiSi2)를 형성할 수 있다.
도전층을 형성하는 단계는 금속 시드층 위에 전도성 물질막을 형성하는 것을 포함한다. 전도성 물질막은 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
본 발명의 실시예에서, 도전층을 형성하는 단계는 금속 시드층 위에 10㎛ 내지 30㎛의 두께로 구리를 전해도금하여 구리층을 형성하고, 구리층 위에 5㎛ 내지 15㎛의 두께로 주석을 전해도금하여 주석층을 형성하는 것을 포함한다.
제1 및 제2 전극을 형성하는 단계는 금속 시드층과 도전층의 사이에 확산방지층을 형성하는 단계를 더 포함할 수 있으며, 확산방지층을 형성하는 단계는 전해도금 방법에 의해 금속 시드층 위에 5㎛ 내지 15㎛의 두께로 니켈(Ni)을 도금하는 것을 포함한다.
제1 도핑부 및 상기 제2 도핑부를 형성하는 단계에서는 상기 제1 도핑부와 상기 제2 도핑부를 동시에 형성할 수 있다. 예컨대, 제1 도핑부 및 제2 도핑부는, 제2 전도성 타입의 제1 불순물을 포함하는 제1 막을 제2 도핑부가 형성되는 영역의 반도체 기판에 형성하는 단계; 제1 막과 반도체 기판 위에 상기 제1 도전성 타입의 제2 불순물을 포함하는 제2 막을 형성하는 단계; 및 제1 막 및 제2 막을 확산 처리하여 상기 제1 불순물이 도핑된 제1 도핑부와 상기 제2 불순물이 도핑된 제2 도핑부를 형성하는 단계에 따라 형성할 수 있다.
그리고 보호막을 형성하는 단계는, 보호막을 상기 반도체 기판의 전면에 형성하는 단계; 보호막의 일부 영역에 식각 페이스트를 도포하는 단계; 및 열처리를 실시하여 상기 식각 페이스트가 형성된 영역의 후면 보호막 부분을 선택적으로 제거하는 단계를 포함할 수 있다. 여기에서, 식각 페이스트는 인산과 불산 중 적어도 하나를 포함할 수 있다.
다른 방법으로, 보호막을 형성하는 단계는, 보호막을 상기 반도체 기판의 전면에 형성하는 단계; 보호막의 일부 영역에 식각 레지스트 페이스트(etch resist paste)를 도포한 후 광경화를 실시하는 단계; 및 경화된 식각 레지스트 페이스트를 마스크로 사용하는 습식 식각 작업을 실시하여 보호막을 선택적으로 제거하는 단계를 포함할 수 있다. 습식 식각 작업에 사용되는 식각액(etchant)은 불산을 기본적으로 포함할 수 있다.
이러한 특징에 의하면, 제1 및 제2 도핑부 위에 니켈 시드층이 형성되고 상기 니켈 시드층이 제1 및 제2 도핑부와 직접 접촉한다. 또한, 니켈 시드층이 구리 확산을 방지하기 위한 확산방지층 및 도전층 형성을 위한 전해도금의 전극으로 동시에 활용된다. 따라서 각 도핑부와 직접 접촉을 통한 오믹(ohmic) 형성층과 구리 확산방지층, 전해도금 공정을 위한 금속 시드층을 각각 진공 공정을 통해 형성하는 기존의 공정 대비 진공 공정을 대폭 줄임으로써 제조비용을 획기적으로 줄일 수 있다. 즉, 금속 시드층 위에 형성하는 확산방지층 및 도전층은 진공 공정에 비해 공정 단가가 낮은 도금 공정을 이용하여 형성할 수 있다.
또한 제1 막 및 제2 막을 이용하여 제1 및 제2 도핑부를 동시에 형성하고, 원하는 영역에만 선택적으로 식각 페이스트를 도포한 후 열처리를 통하여 제1 및 제2 도핑부의 일부를 선택적으로 노출시킴으로써 통상의 사진 식각 공정을 이용하는 것에 비해 공정수와 재료 소모량을 획기적으로 줄일 수 있다. 따라서 태양 전지의 제조 원가를 줄일 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세 히 설명한다. 그러나 본 발명은 여러 가지 다양한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 부여하였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 이면 접합형 태양 전지 및 그 제조 방법에 대하여 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 이면 접합형 태양 전지에 대하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 부분 단면도이며, 도 2는 도 1에 도시한 제1 전극의 확대도이다.
도 1 및 도 2를 참고로 하면, 본 발명의 실시예에 따른 이면 접합형 태양 전지는 제1 전도성 타입의 반도체 기판(100), 반도체 기판(100)의 한 면, 예컨대 수광면에 형성된 전면 보호막(120), 전면 보호막(120) 위에 형성된 반사 방지막(130), 반도체 기판(100)의 다른 면, 즉 이면에 형성되어 있고 제1 전도성 타입의 불순물이 고농도로 도핑된 제1 도핑부(141), 제1 도핑부(141)와 인접한 위치에 서 반도체 기판(100)의 이면에 형성되고 제1 전도성 타입과 반대 타입인 제2 전도성 타입의 불순물이 고농도로 도핑된 제2 도핑부(142), 제1 도핑부(141)와 제2 도핑부(142)의 일부를 노출하는 후면 보호막(150), 후면 보호막(150)에 의해 노출된 제1 도핑부(141)와 전기적으로 연결되는 전자용 전극(이하, "제1 전극"이라 함)(160), 그리고 후면 보호막(150)에 의해 노출된 제2 도핑부(142)와 전기적으로 연결되는 정공용 전극(이하, "제2 전극"이라 함)(170)을 구비한다.
반도체 기판(100)의 수광면은 복수 개의 요철(101)을 구비한 텍스처링 표면(texturing surface)으로 형성된다. 따라서 전면 보호막(120) 및 반사 방지막(130)도 텍스처링 표면으로 형성된다.
반도체 기판(100)은 제1 전도성 타입, 예를 들어 n형의 단결정질 실리콘으로 이루어진다. 하지만 이와는 달리, 반도체 기판(100)은 p형의 전도성 타입을 가질 수 있고, 다결정 실리콘으로 이루어질 수 있다. 또한 반도체 기판(100)은 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다.
반도체 기판(100)의 수광면이 복수의 요철(101)을 구비하는 텍스처링(texturing) 표면으로 형성되므로, 빛의 흡수율이 증가되어 태양 전지의 효율이 향상된다.
복수의 요철(101)이 형성된 반도체 기판(100)의 수광면에 형성된 전면 보호막(120)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(100)보다 높은 고농도로 도핑된 막으로서, BSF(back surface field)와 유사한 FSF(front surface field)로 작용한다. 따라서 입사되는 빛에 의해 분리된 전자와 정공이 반도체 기판(100)의 수광면 표면에서 재결합되어 소멸하는 것이 방지된다.
전면 보호막(120)의 표면에 형성된 반사 방지막(130)은 실리콘 질화막(SiNx)이나 실리콘 산화막(SiO2) 등으로 이루어진다. 반사 방지막(130)은 입사되는 태양광의 반사율을 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높인다.
반도체 기판(100)의 이면에 형성된 제1 도핑부(141)에는 n형 불순물이 반도체 기판(100)보다 높은 고농도로 도핑되어 있으며, 제2 도핑부(142)에는 p형 불순물이 고농도로 도핑되어 있다. 따라서 제2 도핑부(142)는 n형의 반도체 기판(100)과 p-n 접합을 형성한다.
제1 도핑부(141)와 제2 도핑부(142)는 캐리어(전자와 정공)들의 이동 통로로서 작용하며, 전자와 정공이 각각 제1 도핑부(141)와 제2 도핑부(142) 방향으로 모이도록 한다.
제1 도핑부(141)와 제2 도핑부(142)의 일부분을 노출하는 후면 보호막(150)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 이들의 조합 등으로 형성된다. 후면 보호막(150)은 전자와 정공으로 분리된 캐리어가 재결합되는 것을 방지하고 입사된 빛이 외부로 손실되지 않도록 태양 전지 내부로 반사시켜 외부로 손실되는 빛의 양을 감소시킨다.
후면 보호막(150)은 단일막으로 형성될 수 있지만, 이중막 또는 삼중막과 같은 다층 구조를 가질 수 있다.
후면 보호막(150)으로 덮여지지 않은 제1 도핑부(141)와 이 제1 도핑부(141)에 인접한 후면 보호막(150) 부분 위에는 제1 전극(160)이 형성되고, 후면 보호막(150)으로 덮여지지 않은 제2 도핑부(142)와 이 제2 도핑부(142)에 인접한 후면 보호막(150) 부분 위에는 제2 전극(170)이 형성된다.
따라서 제1 전극(160)은 제1 도핑부(141)와 전기적으로 연결되고, 제2 전극(170)은 제2 도핑부(142)와 전기적으로 연결된다. 제1 및 제2 전극(160, 170)은 일정 간격을 두고 한 방향으로 서로 평행하게 뻗어 있다.
이미 설명한 것처럼, 제1 및 제2 전극(160, 170)의 일부가 후면 보호막(150)의 일부와 중첩되어 버스바(busbar) 영역으로 연결되어 있으므로, 외부 구동 회로 등과의 접속 시 접촉 저항 및 시리즈 저항이 줄어들어 셀 효율이 높아진다.
제1 전극(160)과 제2 전극(170)은 동일한 구조로 이루어지므로 이하에서는 제1 전극(160)에 대해서만 설명한다.
도 2에 도시한 바와 같이 제1 전극(160)은 제1 도핑부(141) 위에 순차적으로 형성되는 금속 시드층(161), 확산방지층(162) 및 도전층(163)을 각각 포함한다.
금속 시드층(161)은 니켈을 포함하는 물질, 예컨대 니켈 실리사이드(Ni2Si, NiSi, NiSi2 등을 포함)로 형성되며, 니켈 실리사이드 층(161)은 50㎚ 내지 200㎚의 두께로 형성된다.
여기에서 니켈 실리사이드 층(161)의 두께를 상기 범위로 제한하는 이유는 두께가 50㎚ 미만일 경우 저항이 높고 균일한 막 형성이 어려워 이후에 실시되는 확산방지층(162)의 도금 공정에서 균일도(uniformity)를 확보하는 것이 용이하지 않고, 두께가 200㎚ 이상일 경우 열처리 과정에서 금속 시드층(161)이 일정한 비율로 실리콘 쪽으로 확산되어 니켈 실리사이드 층을 형성하기 때문에 니켈 확산으로 인한 션트 리키지(shunt leakage)가 발생될 수 있기 때문이다.
금속 시드층(161) 위에 형성되는 확산방지층(162)은 도전층(163)을 형성하는 물질이 금속 시드층(161)을 통해 실리콘 계면으로 확산됨으로 인해 정션 디그라데이션(junction degradation)이 발생하는 것을 방지하기 위한 것으로, 5㎛ 내지 15㎛의 두께로 형성된 니켈을 포함한다.
그리고 확산방지층(162) 위에 형성되는 도전층(163)은 적어도 하나의 도전성 금속 물질을 포함한다. 이들 도전성 금속 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
본 발명의 실시예에서 도전층(163)은 구리층(163a)을 포함한다. 구리층(163a)은 실질적인 전기적 도선으로 기능하며, 10㎛ 내지 30㎛의 두께로 형성된다. 그런데, 구리의 경우 공기 중에서 쉽게 산화되며 모듈화 공정에서 인접한 태양 전지들을 전기적으로 연결하는 인터커넥터, 예컨대 리본(도시하지 않음)을 구리층(163a)에 직접 솔더링(soldering)하는 것이 용이하지 않은 것으로 알려져 있다.
따라서 도전층(163)이 구리층(163a)을 포함하는 경우에는 구리의 산화를 방지하고 리본의 솔더링 작업이 원활히 이루어지도록 하기 위해 구리층(163a) 위에 주석층(163b)이 더 형성되며, 주석층(163b)은 5㎛ 내지 15㎛의 두께로 형성된다. 물론, 구리층(163a) 외에 다른 금속 물질로 도전층을 형성하는 경우, 상기 다른 금속 물질이 공기 중에서 쉽게 산화되지 않고 리본과의 솔더링이 가능한 경우에는 주석층(163b)을 생략하는 것도 가능하다.
다음, 도3a 내지 도 3k를 참고로 하여 본 발명의 실시예에 따른 이면 접합형 태양 전지의 제조 방법에 대하여 설명한다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 이면 접합형 태양 전지의 제조 방법을 순차적으로 나타낸 공정도이다.
도 3a를 참고로 하면, 먼저, 붕소(B)를 함유하는 도핑 및 차단용 페이스트(110)를 n형 단결정 실리콘으로 이루어진 반도체 기판(100) 위에 선택적으로 도포한 후, 열처리를 통해 경화시킨다. 이때, 도핑 및 차단용 페이스트(110)는 p형 불순물이 고농도로 도핑될 영역에 도포된다.
이러한 도핑 및 차단용 페이스트(110)는 해당 불순물, 예를 들어, P형 불순물을 원하는 영역에 도핑하는 도핑막 역할을 할 뿐만 아니라, 그 위에 도포되는 인 도핑막(140)에 함유된 불순물, 예를 들어, n형 불순물이 반도체 기판(100)의 원치 않은 부분으로 도핑되는 것을 방지하는 차단막 역할도 한다.
도핑 및 차단용 페이스트(110)는 스크린 마스크(screen mask)를 이용한 스크린 인쇄(screen printing), 스퍼터링(sputtering) 또는 직접 인쇄(direct printing)와 같은 방식을 통해 원하는 부분에 도포될 수 있다. 그리고 도핑 및 차단용 페이스트(110)에 포함되는 도펀트(dopant)로는 붕소 외에 갈륨(Ga)이나 인 듐(In)과 같은 3가 원소를 사용할 수 있다.
도핑 및 차단용 페이스트(110)는 약 300℃ 내지 700℃의 RTP(rapid thermal process)나 핫 플레이트(hot plate) 등에서 대략 3분 내지 5분 동안 경화될 수 있지만, 이에 한정되지 않고 다른 공정을 통해 경화될 수 있다.
다음, 도 3b를 참고로 하면, 인(P)이 도핑된 스핀 온 도펀트(spin on dopant) 용액을 반도체 기판(100)의 이면 전체에 스핀 코팅한 후 건조하여 인 도핑막(140)을 형성한다.
다음, 도 3c에 도시한 바와 같이, 반도체 기판(100)을 대략 850℃의 확산로(diffusion furnace) 내에서 열처리하여 붕소와 인을 각각 반도체 기판(100)속으로 확산시킨다.
이때, 인 도핑막(140)과 반도체 기판(100)이 바로 접촉한 부분은 불순물인 인이 반도체 기판(100) 속으로 확산되어 제1 도핑부(141)를 형성하고, 도핑 및 차단용 페이스트(110)와 반도체 기판(100)이 바로 접촉한 부분은 불순물인 붕소가 반도체 기판(100) 속으로 확산되어 제2 도핑부(142)를 형성한다.
이와 같이 제1 및 제2 도핑부(141, 142)를 형성한 후에는 인 도핑부(150)와 도핑 및 차단용 페이스트(110)를 제거한다.
여기에서, 제1 도핑부(141)는 인 대신 비소, 안티몬 등과 같은 다른 5가 원소의 불순물을 반도체 기판(100)에 도핑하여 형성할 수 있고, 제2 도핑부(142)는 붕소 대신 갈륨, 인듐 등과 같은 3가 원소의 불순물을 반도체 기판(100)에 도핑하여 형성할 수 있다.
이러한 공정에 의하면 도핑막과 차단막 역할을 동시에 수행하는 불순물 페이스트(110)로 인해, p-n 접합을 위한 제2 도핑부(142)와 전자의 이동 통로를 제공하는 제1 도핑부(141)를 1회의 공정으로 형성할 수 있으므로, 제조 공정과 제조 시간을 줄일 수 있다.
한편, 반도체 기판(100)은 p형 실리콘을 이용할 수 있다. 이 경우, 붕소가 도핑된 페이스트 대신에 인과 같은 5가 원소가 도핑된 페이스트와 붕소와 같은 3가 원소가 도핑된 스핀 온 도펀트 용액을 이용하여 위에 설명한 것과 동일한 공정을 통해 제1 도핑부와 제2 도핑부를 각각 형성할 수 있다.
이러한 공정을 통해 형성된 제1 도핑부(141)와 제2 도핑부(142)의 면저항과 접합 깊이 등의 특성은 반도체 기판(100)의 저항, 확산 온도, 공정 시간 등과 같은 공정 조건에 따라 변하게 된다. 따라서 제1 도핑부(141)와 제2 도핑부(142)가 최적의 특성을 갖도록 공정 조건을 최적화한다.
반도체 기판(100)에 제1 도핑부(141)와 제2 도핑부(142)를 형성하기 위해, 도핑 및 차단용 페이스트(110)를 도포하기 전에, 표면 결정 결함 제거(saw damage removal) 공정 및 기판 세정 공정 등을 실시하여 반도체 기판(100)의 표면 상태를 개선할 수 있다. 이들 공정은 해당 기술분야에 널리 알려진 공정들이므로, 본 명세서에서는 그에 대한 상세한 설명을 생략한다.
다음, 도 3d에 도시한 바와 같이, 실리콘 산화막(SiO2)과 같은 산화막을 고온에서 성장시켜 후면 보호막(150)을 형성한다. 후면 보호막(150)을 형성하는 작 업은 대략 1,000℃에서 실시될 수 있다.
고온 성장으로 원하는 두께만큼 후면 보호막(150))의 두께를 얻기 어렵거나 고온에서 장시간의 산화막 성장으로 인한 태양전지 소자의 특성 열화를 방지하고자 할 경우에는 PECVD(Plasma Enhanced Chemical Vapor Deposition)와 같은 화학 기상 증착법을 이용하여 실리콘 산화막(SiO2)을 추가로 증착하는 것도 가능하다.
후면 보호막(150)은 실리콘 질화막(SiNx)을 이용하여 형성할 수도 있고, 실리콘 산화막이나 실리콘 질화막과 같은 무기 절연체뿐만 아니라 유기 절연체로도 형성할 수 있다.
다음, 후면 보호막(150)을 마스크로 하여, 후면 보호막(150)이 형성되지 않은 반도체 기판(100)의 수광면 표면을 텍스처링 하여 반도체 기판(100)의 수광면 표면에 복수의 요철(101)을 형성한다(도 3e). 텍스처링은 일반적으로 알칼리 용액이 담긴 욕조(bath)에 일정 시간 동안 반도체 기판(100)을 담가 놓은 것으로 이루어진다.
일예로, 텍스처링 작업은 약 80℃의 온도의 알칼리 용액에서 약 20분 내지 40분간 실시될 수 있다. 텍스처링 작업이 진행되면 후면 보호막(150)에 의해 보호되는 반도체 기판(100)의 하부 표면은 식각되지 않고, 후면 보호막(150)이 없는 반도체 기판(100)의 수광면 표면만 식각된다. 따라서 불규칙한 피라미드 구조를 갖는 요철(101)이 형성된다.
이러한 텍스처링에 의해 반도체 기판(100)의 표면에 요철(101)이 형성되는 이유는 반도체 기판(100)의 결정 방향에 따라 식각 속도가 달라지기 때문이다. 즉 실리콘의 (100) 면보다 (111) 면이 더 느린 식각 속도를 가지기 때문에 (100) 단결정으로 이루어진 반도체 기판(100)의 표면에는 점점 피라미드 형태를 갖는 요철이 형성된다. 이 때, 피라미드의 드러난 면은 (111)면에 해당한다. 이미 설명한 것처럼, 실리콘 산화막(SiO2)으로 이루어진 후면 보호막(150)은 알칼리 용액에 대해 식각 내성을 가지므로 텍스처링 반응이 나타나지 않는다.
알칼리 용액의 예로는 대략 2 중량%(wt%) 내지 5 중량%의 수산화칼륨(KOH)이나 수산화나트륨(NaOH) 용액을 사용할 수 있고, 수산화암모늄(NH4OH) 용액을 사용할 수도 있다.
이때, 형성되는 요철(101)의 높이, 즉 각 피라미드 구조의 높이는 약 1㎛ 내지 10㎛일 수 있다.
다음, 도 3f에 도시한 것처럼, 반도체 기판(100)의 텍스처링 표면의 전면(全面)에 반도체 기판(100)의 전도성 타입과 동일한 전도성 타입, 예를 들어 n형의 불순물이 반도체 기판(100)보다 고농도로 도핑된 전면 보호막(120)을 형성한다. n형의 전도성 타입을 가지는 전면 보호막(120)을 형성할 경우, 도핑 물질로는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소를 사용할 수 있다.
다음으로, 도 3g에 도시한 것처럼, 전면 보호막(120)의 전면(全面)에 반사 방지막(130)을 형성한다. 반사 방지막(130)은 일반적으로 PECVD와 같은 화학 기상 증착이나 스퍼터링 등을 이용하여 형성한 실리콘 질화막(SiNx)이나 실리콘 산화 막(SiO2)일 수 있다.
반사 방지막(130)은 물리적 성질이 다른 두 개의 막을 구비할 수 있으며, 이 경우 하부막은 약 2.2 내지 2.6의 높은 굴절률을 갖는 물질로 형성되고, 상부막은 약 1.3 내지 1.6의 낮은 굴절률을 갖는 물질로 형성될 수 있다.
다음, 도 3h 및 도 3i에 도시한 바와 같이, 후면 보호막(150) 위의 원하는 부분에 식각 페이스트(etching paste)(180)를 형성한다. 식각 페이스트(180)는 제1 및 제2 전극(160, 170)을 형성하기 위해 제1 도핑부(141)와 제2 도핑부(142)의 일부 영역을 노출시키기 위한 것으로, 제1 도핑부(141)와 제2 도핑부(142)를 노출시키기 위한 영역 위의 후면 보호막(150)에 형성하며, 식각 페이스트(180)는 인산이나 불산 등의 에천트(etchant)를 구비할 수 있다.
식각 페이스트(180)를 형성한 다음, 적절한 온도와 시간으로, 예를 들어 약 50℃ 내지 500℃의 온도로 약 1분 내지 5분 동안 열처리를 실시하면 식각 페이스트(180)가 형성된 부분의 후면 보호막(150)이 선택적으로 식각되어 제1 도핑부(141)와 제2 도핑부(142)의 일부가 노출된다.
이후, 남아있는 식각 페이스트(180)를 물을 이용하여 제거한다. 식각 페이스트(180)가 깨끗하게 제거되지 않을 경우, 초음파 등을 이용하여 남아있는 식각 페이스트(180)를 추가로 제거할 수 있다. 이로 인해, 후면 보호막(150)은 제1 도핑부(141)의 일부와 제2 도핑부(142)의 일부를 노출한다.
여기에서, 제1 도핑부(141)와 제2 도핑부(142)의 일부 영역을 노출하기 위해 후면 보호막(150)의 일부 영역을 제거하는 작업은 식각 레지스트(etch resist)를 이용하여 실시하는 것도 가능하다. 즉, 제1 도핑부(141)와 제2 도핑부(142)를 노출시키기 위한 영역을 제외한 나머지 영역에 식각 레지스트를 형성하고, 식각 레지스트를 마스크로 이용한 식각 공정을 실시하여 상기 식각 레지스트가 형성되지 않은 영역의 후면 보호막(150)을 제거함으로써 제1 도핑부(141)와 제2 도핑부(142)의 일부 영역을 노출시킬 수 있다.
다음으로, 도 3j에 도시한 바와 같이, 후면 보호막(150)의 전체 표면 및 노출된 제1 도핑부(141)와 제2 도핑부(142) 위에 니켈(Ni) 시드층(161)을 형성한다. 니켈 시드층(161)은 진공 방법, 예컨대 스퍼터링법 또는 전자 빔 증착법을 실시하여 50㎚ 내지 200㎚의 두께로 니켈을 증착한 후, 질소 분위기에서 300℃ 내지 600℃의 온도로 열처리를 실시하는 것에 따라 형성할 수 있다.
또한, 니켈 무전해도금 공정을 이용하여 50nm 내지 200nm의 두께로 니켈을 증착한 후, 질소 분위기에서 300℃ 내지 600℃의 온도로 열처리를 실시하는 것에 따라 니켈 시드층(161)을 형성할 수 있다. 이러한 공정에 따르면 니켈 실리사이드(Ni2Si, NiSi, NiSi2)로 이루어진 시드층(161)이 형성된다.
다음, 도 3k에 도시한 바와 같이 니켈 시드층(161)의 일부 영역에 확산방지층(162) 및 도전층(163)을 형성하기 위하여 니켈 시드층(161) 위에 배리어 막(185)을 형성하고, 전해도금을 실시하여 5㎛ 내지 15㎛의 두께를 갖는 니켈 확산방지층(162), 10㎛ 내지 30㎛의 두께를 갖는 구리층(163a) 및 5㎛ 내지 15㎛의 두께를 갖는 주석층(163b)을 니켈 시드층(161) 위에 순차적으로 형성한다.
이후, 배리어 막(185)을 제거한 후 주석층(163b)을 마스크로 이용한 식각 공정을 실시하여 니켈 시드층(161)의 노출 영역을 제거함으로써 도 2의 제1 및 제2 전극(160, 170)을 갖는 도 1의 이면 접합형 태양 전지를 완성한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되지 않으며, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 부분 단면도이다.
도 2는 도 1에 도시한 제1 전극의 확대 단면도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 순차적으로 나타낸 공정도이다.
*도면의 주요부분에 대한 간단한 설명*
100: 반도체 기판 120: 전면 보호막
130: 반사 방지막 141: 제1 도핑부
142: 제2 도핑부 150: 후면 보호막
160: 제1 전극 161: 시드층
162: 확산방지층 163: 도전층
170: 제2 전극
Claims (24)
- 제1 전도성 타입의 반도체 기판에 형성되는 제1 전도성 타입의 제1 도핑부;상기 제1 도핑부와 인접한 위치의 반도체 기판에 형성되며, 상기 제1 전도성 타입과 반대의 전도성 타입을 갖는 제2 전도성 타입의 제2 도핑부;상기 제1 및 제2 도핑부의 일부를 노출하는 보호막;상기 노출된 제1 도핑부 위에 형성되는 제1 전극; 및상기 노출된 제2 도핑부 위에 형성되는 제2 전극을 포함하고,상기 제1 및 제2 전극은 상기 도핑부와 직접 접촉하는 금속 시드층을 각각 포함하는 이면 접합형 태양 전지.
- 제1항에서,상기 금속 시드층은 니켈을 포함하는 이면 접합형 태양 전지.
- 제2항에서,상기 금속 시드층은 Ni2Si, NiSi, 및 NiSi2 중 적어도 어느 하나로 형성되는 이면 접합형 태양 전지.
- 제3항에서,상기 금속 시드층은 50㎚ 내지 200㎚의 두께로 형성되는 이면 접합형 태양 전지.
- 제1항 내지 제4항 중 어느 한 항에서,상기 제1 및 제2 전극은 상기 금속 시드층 위에 배치되는 적어도 하나의 도전층을 더 포함하는 이면 접합형 태양 전지.
- 제5항에서,상기 도전층은 구리, 은, 알루미늄, 주석, 아연, 인듐, 티타늄, 금 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 이면 접합형 태양 전지.
- 제6항에서,상기 도전층은 상기 금속 시드층 위에 순차적으로 배치되는 구리층 및 주석층을 포함하는 이면 접합형 태양 전지.
- 제7항에서,상기 구리층은 10㎛ 내지 30㎛의 두께로 형성되고, 상기 주석층은 5㎛ 내지 15㎛의 두께로 형성되는 이면 접합형 태양 전지.
- 제5항에서,상기 금속 시드층과 도전층 사이에는 상기 도전층을 형성하는 물질이 상기 금속 시드층을 통해 실리콘으로 확산되는 것을 방지하는 확산방지층이 배치되는 이면 접합형 태양 전지.
- 제9항에서,상기 확산방지층은 니켈을 포함하는 이면 접합형 태양 전지.
- 제9항에서,상기 확산방지층은 5㎛ 내지 15㎛의 두께로 형성되는 이면 접합형 태양 전지.
- 제9항에서,상기 제1 및 제2 도핑부가 형성되지 않은 상기 반도체 기판의 표면은 텍스처링 표면으로 형성되는 이면 접합형 태양 전지.
- 제12항에서,상기 텍스처링 표면 위에 반사 방지막이 형성되는 이면 접합형 태양 전지.
- 제1 전도성 타입의 반도체 기판 위에 상기 제1 전도성 타입의 제1 도핑부와, 상기 제1 전도성 타입과 반대의 전도성 타입을 갖는 제2 전도성 타입의 제2 도핑부를 형성하는 단계;상기 제1 및 제2 도핑부의 일부를 노출하는 보호막을 상기 반도체 기판 위에 형성하는 단계; 및상기 제1 및 제2 도핑부와 전기적으로 연결되는 제1 및 제2 전극을 형성하는 단계를 포함하며,상기 제1 및 제2 전극을 형성하는 단계는 상기 제1 및 제2 도핑부와 직접 접촉하는 금속 시드층을 형성하는 단계 및 상기 금속 시드층 위에 도전층을 형성하는 단계를 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제14항에서,상기 금속 시드층을 형성하는 단계는 니켈을 포함하는 시드 물질을 진공 방법에 의해 50㎚ 내지 200㎚의 두께로 증착한 후, 질소 분위기에서 300℃ 내지 600℃의 온도로 열처리를 실시하는 것을 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제14항에서,상기 진공 방법은 스퍼터링 또는 전자 빔에 의한 증착 공정을 포함하는 이면 접합형 태양전지의 제조 방법.
- 제14항에서,상기 금속 시드층을 형성하는 단계는 니켈 전구체를 포함하는 전해액을 이용한 무전해도금 방법을 통해 니켈을 50nm 내지 200nm의 두께로 도핑부의 표면에 증착한 후, 질소 분위기에서 300℃ 내지 600℃의 온도로 열처리를 실시하는 것을 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제14항 내지 제17항 중 어느 한 항에서,상기 도전층을 형성하는 단계는 상기 금속 시드층 위에 전도성 물질막을 형성하는 것을 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제18항에서,상기 전도성 물질막은 구리, 은, 알루미늄, 주석, 아연, 인듐, 티타늄, 금 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제19항에서,상기 도전층을 형성하는 단계는 상기 시드층 위에 10㎛ 내지 30㎛의 두께로 구리를 도금하여 구리층을 형성하고, 상기 구리층 위에 5㎛ 내지 15㎛의 두께로 주 석을 도금하여 주석층을 형성하는 것을 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제18항에서,상기 제1 및 제2 전극을 형성하는 단계는 상기 금속 시드층과 도전층의 사이에 확산방지층을 형성하는 단계를 더 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제21항에서,상기 확산방지층을 형성하는 단계는 전해도금 방법에 의해 상기 금속 시드층 위에 5㎛ 내지 15㎛의 두께로 니켈을 도금하는 것을 포함하는 이면 접합형 태양 전지의 제조 방법.
- 제21항에서,상기 제1 도핑부 및 상기 제2 도핑부를 형성하는 단계에서는 상기 제1 도핑부와 상기 제2 도핑부를 동시에 형성하는 이면 접합형 태양 전지의 제조 방법.
- 제23항에서,상기 제1 도핑부 및 상기 제2 도핑부를 형성하는 단계는,상기 제2 전도성 타입의 제1 불순물을 포함하는 제1 막을 상기 제2 도핑부가 형성되는 영역의 상기 반도체 기판에 형성하는 단계;상기 제1 막과 상기 반도체 기판 위에 상기 제1 도전성 타입의 제2 불순물을 포함하는 제2 막을 형성하는 단계; 및상기 제1 막 및 제2 막을 확산 처리하여 상기 제1 불순물이 도핑된 제1 도핑부와 상기 제2 불순물이 도핑된 제2 도핑부를 형성하는 단계를 포함하는 이면 접합형 태양 전지의 제조 방법.
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