KR20180114985A - 태양 전지 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 태양 전지 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 순차적으로 적층된 제1 내지 제3 반도체 층들, 상기 제2 반도체 층은 상기 제1 및 제3 반도체 층들 사이에 개재되고; 상기 제3 반도체 층 상의 제1 전극; 및 상기 제1 반도체 층 상의 제2 전극을 포함한다. 상기 제1 전극은: 상기 제3 반도체 층과 직접 접촉하며, 제1 금속을 함유하는 제1 도전 패턴; 및 상기 제1 도전 패턴 상에 배치되고, 상기 제1 금속과는 다른 제2 금속을 함유하는 제2 도전 패턴을 포함한다. 상기 제2 전극은, 상기 제1 반도체 층과 직접 접촉하며 상기 제2 금속을 함유하는 제3 도전 패턴을 포함한다. 상기 제1 금속은 알루미늄 또는 은이며, 상기 제1 및 제2 반도체 층들은 제1 도전형을 갖고, 상기 제3 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 갖는다.
Description
본 발명은 태양 전지 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 양면 수광형 태양 전지 및 그의 제조 방법에 관한 것이다.
광전 변환 효과를 이용하여 광 에너지를 전기 에너지로 변환하는 태양광 발전은 무공해 에너지를 얻는 수단으로서 널리 이용되고 있다. 그리고 태양 전지의 광전 변환 효율의 향상에 수반하여, 개인 주택에서도 다수의 태양 전지 모듈을 이용하는 태양광 발전 시스템이 설치되고 있다.
태양 전지는 p-n 접합을 갖는 반도체 기판을 포함하며, 반도체 기판에 입사된 빛을 이용하여 전류를 발생시킨다. 한편, 최근에는 반도체 기판의 양쪽 면을 통해 빛이 입사되도록 하는 양면 수광형 태양전지가 개발되고 있다.
본 발명이 해결하고자 하는 과제는 광전 변환 효율이 향상된 양면 수광형 태양 전지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 광전 변환 효율이 향상된 양면 수광형 태양 전지를 제조하는 방법을 제공하는데 있다.
본 발명의 개념에 따른, 태양 전지는, 순차적으로 적층된 제1 내지 제3 반도체 층들, 상기 제2 반도체 층은 상기 제1 및 제3 반도체 층들 사이에 개재되고; 상기 제3 반도체 층 상의 제1 전극; 및 상기 제1 반도체 층 상의 제2 전극을 포함할 수 있다. 상기 제1 전극은: 상기 제3 반도체 층과 직접 접촉하며, 제1 금속을 함유하는 제1 도전 패턴; 및 상기 제1 도전 패턴 상에 배치되고, 상기 제1 금속과는 다른 제2 금속을 함유하는 제2 도전 패턴을 포함할 수 있다. 상기 제2 전극은, 상기 제1 반도체 층과 직접 접촉하며 상기 제2 금속을 함유하는 제3 도전 패턴을 포함할 수 있다. 상기 제1 금속은 알루미늄 또는 은이며, 상기 제1 및 제2 반도체 층들은 제1 도전형을 갖고, 상기 제3 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
본 발명의 다른 개념에 따른, 태양 전지의 제조 방법은, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 층을 준비하는 것; 상기 반도체 층의 상기 제1 면 및 상기 제2 면 상에 제1 절연막 및 제2 절연막을 각각 형성하는 것; 상기 제2 절연막의 일부를 제거하여, 상기 제2 면을 노출하는 개구부를 형성하는 것; 상기 제1 면 상에 제1 금속을 프린팅하여 제1 도전 패턴을 형성하는 것, 상기 제1 도전 패턴은 상기 제1 절연막을 관통하여 상기 제1 면에 직접 접촉하도록 형성되고; 상기 제1 금속과는 다른 제2 금속을 이용한 제1 도금 공정을 수행하여, 상기 개구부를 채우는 제2 도전 패턴을 형성하는 것; 및 상기 제1 도전 패턴 상에 상기 제2 금속을 이용한 제2 도금 공정을 수행하여, 제3 도전 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 따른 태양 전지는, 상대적으로 큰 종횡비를 갖는 전극을 통하여 캐리어 수집 능력이 향상될 수 있고, 결과적으로 태양 전지의 광전 변환 효율이 향상될 수 있다. 본 발명에 따른 태양 전지의 제조 방법은, 전극 형성을 위한 도금 공정의 도금 속도가 향상될 수 있다. 나아가, 큰 종횡비를 갖는 전극을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다. 도 3은 본 발명의 일 실시예에 따른 태양 전지를 설명하기 위한 사시도이다.
도 4a 내지 도 4d는 본 발명의 다양한 실시예들에 따른 도전 패턴을 설명하기 위한 단면도들이다.
도 5는 도 2의 M 영역을 확대한 단면도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 태양 전지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 태양 전지를 제조하는 방법을 설명하기 위한 단면도로서, 도 1의 A-A'선에 따른 단면에 대응할 수 있다.
도 11 및 도 12 각각은 본 발명의 다른 실시예들에 따른 태양 전지를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다. 도 3은 본 발명의 일 실시예에 따른 태양 전지를 설명하기 위한 사시도이다.
도 4a 내지 도 4d는 본 발명의 다양한 실시예들에 따른 도전 패턴을 설명하기 위한 단면도들이다.
도 5는 도 2의 M 영역을 확대한 단면도이다.
도 6 내지 도 9는 본 발명의 일 실시예에 따른 태양 전지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 태양 전지를 제조하는 방법을 설명하기 위한 단면도로서, 도 1의 A-A'선에 따른 단면에 대응할 수 있다.
도 11 및 도 12 각각은 본 발명의 다른 실시예들에 따른 태양 전지를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A'선에 따른 단면도이다. 도 3은 본 발명의 일 실시예에 따른 태양 전지를 설명하기 위한 사시도이다. 도 4a 내지 도 4d는 본 발명의 다양한 실시예들에 따른 도전 패턴을 설명하기 위한 단면도들이다. 도 5는 도 2의 M 영역을 확대한 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 반도체 층(SL)이 제공될 수 있다. 반도체 층(SL)은 순차적으로 적층된 제1 반도체 층(120), 제2 반도체 층(100) 및 제3 반도체 층(110)을 포함할 수 있다. 제2 반도체 층(100)은 제1 반도체 층(120)과 제3 반도체 층(110) 사이에 개재될 수 있다. 제1 반도체 층(120)은 제2 반도체 층(100)의 바닥면을 덮을 수 있고, 제3 반도체 층(110)은 제2 반도체 층(100)의 상면을 덮을 수 있다. 다시 말하면, 제2 반도체 층(100)의 바닥면은 제1 반도체 층(120)의 상면과 직접 접할 수 있고, 제2 반도체 층(100)의 상면은 제3 반도체 층(110)의 바닥면과 직접 접할 수 있다.
반도체 층(SL)은 제1 면(SLa) 및 제1 면(SLa)에 대향하는 제2 면(SLb)을 가질 수 있다. 제3 반도체 층(110)은 제1 면(SLa)에 인접할 수 있고, 제1 반도체 층(120)은 제2 면(SLb)에 인접할 수 있다. 일 예로, 제3 반도체 층(110)의 상면은 제1 면(SLa)일 수 있고, 제1 반도체 층(120)의 바닥면은 제2 면(SLb)일 수 있다.
반도체 층(SL)의 제1 면(SLa) 및 제2 면(SLb) 각각은 텍스처링 표면(texturing surface)일 수 있다. 제1 면(SLa) 및 제2 면(SLb) 각각이 텍스처링 표면으로 형성되어 있으므로, 제1 면(SLa) 및 제2 면(SLb)에서의 빛 반사도가 감소할 수 있다. 구체적으로, 제1 면(SLa) 및 제2 면(SLb) 각각의 텍스처링 표면에서 빛의 입사와 반사가 이루어지고, 대부분의 빛은 반도체 층(SL) 내부로 흡수될 수 있다. 이로써, 반도체 층(SL)의 빛 흡수율이 증가되어, 태양 전지의 효율이 향상될 수 있다.
반도체 층(SL)의 제1 면(SLa)으로 직사광이 입사될 수 있고, 반도체 층(SL)의 제2 면(SLb)으로 반사광이 입사될 수 있다. 상기 반사광은 알베도(albedo)에 의하여 지면에서 반사되는 빛일 수 있다. 본 실시예에 따른 태양 전지는, 제1 면(SLa)으로 입사된 직사광과 제2 면(SLb)으로 입사된 반사광이 반도체 층(SL) 내부로 흡수될 수 있다.
예를 들어, 제2 반도체 층(100)은 제1 도전형을 갖는 실리콘 기판일 수 있다. 상기 실리콘 기판은 단결정 실리콘 기판, 다결정 실리콘 기판 또는 비정질 실리콘 기판일 수 있다. 보다 구체적으로, 상기 실리콘 기판은 다결정 실리콘 기판일 수 있다. 상기 제1 도전형은 n형일 수 있다. 따라서, 제2 반도체 층(100)은 인, 비소 또는 안티몬과 같이 5가 원소의 불순물을 함유할 수 있다.
제1 반도체 층(120)은 상기 제1 도전형을 가질 수 있다. 상기 제1 도전형이 n형인 경우, 제1 반도체 층(120)은 5가 원소의 불순물을 함유할 수 있다. 제1 반도체 층(120)의 불순물의 농도는 제2 반도체 층(100)의 불순물의 농도보다 더 클 수 있다. 일 예로, 제1 반도체 층(120)은 제2 반도체 층(100)과 동일한 반도체 원소(예를 들어, 실리콘)를 포함할 수 있다. 다른 예로, 제1 반도체 층(120)은 제2 반도체 층(100)과 다른 반도체 원소(예를 들어, 게르마늄)를 포함할 수 있다. 제1 반도체 층(120)은 본 실시예에 따른 태양 전지의 후면 전계 층(back surface field layer, BSF)일 수 있다.
제3 반도체 층(110)은 상기 제1 도전형과는 다른 제2 도전형을 가질 수 있다. 상기 제2 도전형은 p형일 수 있다. 따라서, 제3 반도체 층(110)은 붕소, 갈륨, 또는 인듐과 같은 3가 원소의 불순물을 함유할 수 있다. 일 예로, 제3 반도체 층(110)은 제2 반도체 층(100)과 동일한 반도체 원소(예를 들어, 실리콘)를 포함할 수 있다. 다른 예로, 제3 반도체 층(110)은 제2 반도체 층(100)과 다른 반도체 원소(예를 들어, 게르마늄)을 포함할 수 있다. 제3 반도체 층(110)은 본 실시예에 따른 태양 전지의 에미터 층일 수 있다.
제3 반도체 층(110)과 제2 반도체 층(100) 사이에 p-n 접합이 형성될 수 있다. 제1 면(SLa) 및 제2 면(SLb)으로 입사된 빛에 의해 반도체 층(SL) 내에 전자-정공 쌍이 생성될 수 있다. p-n 접합에 의한 내부 전위차(built-in potential difference)에 의해 생성된 전자-정공 쌍은 전자와 정공으로 분리되어, 전자는 n형의 제1 및 제2 반도체 층들(120, 100)로 이동하고, 정공은 p형의 제3 반도체 층(110)으로 이동할 수 있다. 제1 반도체 층(120)은 제2 반도체 층(100)과의 불순물 농도 차이로 인한 전위 장벽을 형성할 수 있다. 상기 전위 장벽에 의해 정공이 반도체 층(SL)의 제2 면(SLb)으로 이동하는 것을 방지할 수 있다. 결과적으로, 제1 반도체 층(120)은 제2 면(SLb) 부근에서 전자와 정공이 결합하여 소멸되는 것을 방지할 수 있다.
본 발명의 다른 실시예로, 상기 제1 도전형은 p형일 수 있고, 상기 제2 도전형은 n형일 수 있다. 즉, 제1 및 제2 반도체 층들(120, 100)은 붕소, 갈륨, 또는 인듐과 같은 3가 원소의 불순물을 함유할 수 있고, 제3 반도체 층(110)은 인, 비소 또는 안티몬과 같이 5가 원소의 불순물을 함유할 수 있다. 이 경우, 분리된 전자는 n형의 제3 반도체 층(110)으로 이동할 수 있고, 분리된 정공은 p형의 제1 및 제2 반도체 층들(120, 100)로 이동할 수 있다.
반도체 층(SL)의 제1 면(SLa) 상에 제1 절연막(130)이 제공될 수 있고, 반도체 층(SL)의 제2 면(SLb) 상에 제2 절연막(140)이 제공될 수 있다. 제1 절연막(130)은 제3 반도체 층(110)을 직접 덮을 수 있고, 제2 절연막(140)은 제1 반도체 층(120)을 직접 덮을 수 있다. 제1 및 제2 절연막들(130, 140) 각각은 실리콘 질화막, 실리콘 산화막 및 산화 알루미늄막 중에서 선택된 적어도 하나의 막을 포함할 수 있다. 제1 및 제2 절연막들(130, 140)은 반사방지 기능과 패시베이션 기능을 동시에 수행할 수 있다.
반도체 층(SL)의 제1 면(SLa) 상에 제1 전극(EL1)이 제공될 수 있고, 반도체 층(SL)의 제2 면(SLb) 상에 제2 전극(EL2)이 제공될 수 있다. 제1 전극(EL1)은 제1 절연막(130)을 관통하여 제3 반도체 층(110)과 직접 접촉할 수 있고, 제2 전극(EL2)은 제2 절연막(140)을 관통하여 제1 반도체 층(120)과 직접 접촉할 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 버스바(Busbar, BB) 및 핑거들(Fingers, FB)을 포함할 수 있다. 버스바(BB)는 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 핑거들(FB)은 제2 방향(D2)과 교차하는 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 핑거들(FB)은 버스바(BB)로부터 연장될 수 있다. 버스바(BB)는 핑거들(FB)로부터 전달된 캐리어들(전자 및 정공)을 수집하여 외부로 출력할 수 있다. 일 예로, 버스바(BB)의 폭은 1,000㎛ 내지 2,000㎛ 일 수 있고, 핑거들(FB) 각각의 폭은 20㎛ 내지 100㎛일 수 있다.
제1 전극(EL1)은 제1 도전 패턴(150) 및 제1 도전 패턴(150) 상의 제2 도전 패턴(160)을 포함할 수 있다. 제1 도전 패턴(150)은 제3 반도체 층(110)과 직접 접촉할 수 있다. 제2 도전 패턴(160)은 제3 반도체 층(110)과 이격될 수 있다. 제2 도전 패턴(160)은 제1 도전 패턴(150)을 통해 제3 반도체 층(110)과 전기적으로 연결될 수 있다. 제1 도전 패턴(150)은 제2 도전 패턴(160) 내의 금속 성분이 제3 반도체 층(110)으로 확산되는 것을 방지하는 배리어막의 역할을 수행할 수 있다. 또한 제1 도전 패턴(150)은 시드막의 역할을 수행할 수 있다.
제1 도전 패턴(150)은 제1 금속을 함유할 수 있다. 상기 제1 금속은 알루미늄 또는 은일 수 있다. 제2 도전 패턴(160)은 상기 제1 금속과 다른 제2 금속을 함유할 수 있다. 상기 제2 금속은 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다. 제2 도전 패턴(160)의 두께는 제1 도전 패턴(150)의 두께보다 더 클 수 있다. 구체적으로, 제1 도전 패턴(150)의 두께는 1㎛ 내지 10㎛일 수 있다. 제2 도전 패턴(160)의 두께는 10㎛ 내지 25㎛일 수 있다.
도 5를 참조하여, 제1 도전 패턴(150)에 대해 보다 상세히 설명한다. 제1 도전 패턴(150)은 거친 표면을 갖는 상면(TS)을 포함할 수 있다. 제1 도전 패턴(150)의 상면(TS)은 울퉁불퉁 할 수 있다. 예를 들어, 제1 도전 패턴(150)의 상면(TS)은, 표면에 수직하게 돌출된 돌출부들(PP)을 가질 수 있다. 제1 절연막(130)은 제1 반도체 층(120)을 노출하는 제1 개구부(OP1)를 가질 수 있다. 제1 도전 패턴(150)은 제1 개구부(OP1)를 채울 수 있다. 제1 도전 패턴(150)은 제1 절연막(130) 상으로 수평적으로 연장되는 확장부(EP)를 포함할 수 있다. 제1 도전 패턴(150)의 확장부(EP)는 제1 절연막(130)의 상면을 덮을 수 있다. 후술하겠지만, 제1 도전 패턴(150)은 금속 페이스트를 이용한 프린팅 공정으로 형성될 수 있기 때문에, 제1 도전 패턴(150)은 거친 표면을 가질 수 있고 제1 절연막(130) 상으로 퍼지는 형태를 가질 수 있다.
도시되진 않았지만, 제1 도전 패턴(150)과 제3 반도체 층(110) 사이에 제1 실리사이드층이 개재될 수 있다. 일 예로, 상기 제1 실리사이드층은 알루미늄-실리사이드를 포함할 수 있다. 도시되진 않았지만, 제3 도전 패턴(170)과 제1 반도체 층(120) 사이에 제2 실리사이드층이 개재될 수 있다. 일 예로, 상기 제2 실리사이드층은 니켈-실리사이드를 포함할 수 있다.
제2 전극(EL2)은 상기 제2 금속을 함유하는 제3 도전 패턴(170)을 포함할 수 있다. 제3 도전 패턴(170)은 제1 반도체 층(120)과 직접 접촉할 수 있다. 본 발명의 일 실시예로, 상기 제3 도전 패턴(170)은 상기 제2 도전 패턴(160)과 실질적으로 동일한 물질을 함유할 수 있다.
제1 전극(EL1)의 핑거(FB)는 제1 폭(W1)을 가질 수 있다. 제1 전극(EL1)의 핑거(FB)는 제1 높이(H1)를 가질 수 있다. 제1 높이(H1)는 제3 반도체 층(110)의 최상면으로부터 제1 전극(EL1)의 최상면까지의 길이일 수 있다. 본 발명의 일 실시예로, 도시되진 않았지만, 제1 폭(W1)은 제1 높이(H1)보다 더 클 수 있다. 일 예로, 제1 전극(EL1)의 핑거(FB)는 0.2 내지 0.6의 종횡비를 가질 수 있다. 상기 종횡비는 제1 폭(W1)에 대한 제1 높이(H1)의 비(H1/W1)일 수 있다. 만약 상기 종횡비가 0.2보다 작을 경우, 태양 전지 작동 시 캐리어 수집 능력이 감소되어, 태양 전지의 효율이 감소할 수 있다. 만약 상기 종횡비가 0.6보다 클 경우, 제1 전극(EL1)의 구조적으로 불안정해져, 제1 전극(EL1)이 쓰러질 수 있다.
본 실시예에서, 제2 전극(EL2)의 핑거(FB) 역시 제1 전극(EL1)의 핑거(FB)와 실질적으로 동일한 폭, 높이 및 종횡비를 가질 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 구체적인 사항은 후술한다.
이하, 도 4a 내지 도 4d를 참조하여 제2 도전 패턴(160) 및 제3 도전 패턴(170)의 다양한 실시예들을 설명한다.
도 2 및 도 4a를 참조하면, 제2 도전 패턴(160)은 순차적으로 적층된 제1 금속층(M1) 및 제2 금속층(M2)을 포함할 수 있다. 제1 금속층(M1)은 제1 도전 패턴(150)과 직접 접할 수 있다. 제1 금속층(M1)은 상기 제2 금속을 함유할 수 있다. 제2 금속층(M2)은 상기 제2 금속과는 다른 제3 금속을 함유할 수 있으며, 상기 제3 금속은 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다. 제1 금속층(M1)은 실질적으로 도전 라인의 역할을 수행할 수 있고, 제2 금속층(M2)은 제1 금속층(M1)의 산화를 방지하는 캐핑막의 역할을 수행할 수 있다. 일 예로, 제1 금속층(M1)은 제1 도전 패턴(150)을 시드로하여 성장된 구리를 함유할 수 있고, 제2 금속층(M2)은 제1 금속층(M1)을 시드로하여 성장된 은을 함유할 수 있다.
제1 금속층(M1)의 두께는 제2 금속층(M2)의 두께보다 더 클 수 있다. 제1 금속층(M1)의 두께는 9㎛ 내지 15㎛일 수 있고, 제2 금속층(M2)의 두께는 1㎛ 내지 10㎛일 수 있다. 제1 금속층(M1)의 두께는 제1 도전 패턴(150)의 두께보다 더 클 수 있다.
제3 도전 패턴(170)은 순차적으로 적층된 제1 금속층(M1) 및 제2 금속층(M2)을 포함할 수 있다. 제1 금속층(M1) 및 제2 금속층(M2)에 관한 구체적인 설명은 앞서 제2 도전 패턴(160)에서 설명한 것과 실질적으로 동일할 수 있다. 일 예로, 제3 도전 패턴(170)의 제1 금속층(M1)은 제1 반도체 층(120)과 직접 접촉할 수 있다.
도 2 및 도 4b를 참조하면, 제2 도전 패턴(160)은 순차적으로 적층된 제3 금속층(M3), 제1 금속층(M1) 및 제2 금속층(M2)을 포함할 수 있다. 제1 금속층(M1) 및 제2 금속층(M2)에 관한 구체적인 설명은 앞서 도 4a를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 제3 금속층(M3)은 제1 도전 패턴(150)과 제1 금속층(M1) 사이에 개재될 수 있다. 제3 금속층(M3)은 제1 도전 패턴(150)과 직접 접할 수 있고, 제1 금속층(M1)은 제3 금속층(M3)을 사이에 두고 제1 도전 패턴(150)과 이격될 수 있다. 제3 금속층(M3)은 배리어막 및 시드막의 역할을 수행할 수 있다. 제1 금속층(M1)의 두께는 제3 금속층(M3)의 두께 및 제2 금속층(M2)의 두께보다 더 클 수 있다.
제3 금속층(M3)은 상기 제2 금속 및 상기 제3 금속과는 모두 다른 제4 금속을 함유할 수 있으며, 상기 제4 금속은 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다. 일 예로, 제3 금속층(M3)은 니켈을 함유할 수 있다. 제3 금속층(M3)의 두께는 1㎛ 내지 3㎛일 수 있다.
제3 도전 패턴(170) 역시 순차적으로 적층된 제3 금속층(M3), 제1 금속층(M1) 및 제2 금속층(M2)을 포함할 수 있다. 제1 내지 제3 금속층들(M1, M2, M3)에 관한 구체적인 설명은 앞서 제2 도전 패턴(160)에서 설명한 것과 실질적으로 동일할 수 있다. 제3 도전 패턴(170)의 제3 금속층(M3)은 제1 반도체 층(120)과 직접 접촉할 수 있다. 제3 도전 패턴(170)의 제1 금속층(M1)은 제3 금속층(M3)을 시드로 하여 형성될 수 있다. 제3 도전 패턴(170)의 제3 금속층(M3)은 제1 금속층(M1)의 상기 제2 금속이 상기 제1 반도체 층(120)으로 확산되는 것을 방지할 수 있다.
도 2 및 도 4c를 참조하면, 제2 도전 패턴(160)은 제1 금속층(M1)을 포함할 수 있다. 도 4c의 제2 도전 패턴(160)은 도 4a의 제2 도전 패턴(160)에서 제2 금속층(M2)이 생략된 것일 수 있다. 제1 금속층(M1)은 제1 도전 패턴(150)과 직접 접할 수 있고, 상기 제2 금속을 함유할 수 있다.
제3 도전 패턴(170)은 제1 금속층(M1)을 포함할 수 있다. 도 4c의 제3 도전 패턴(170)은 도 4a의 제3 도전 패턴(170)에서 제2 금속층(M2)이 생략된 것일 수 있다. 제3 도전 패턴(170)의 제1 금속층(M1)은 제1 반도체 층(120)과 직접 접촉할 수 있다.
도 2 및 도 4d를 참조하면, 제2 도전 패턴(160)은 순차적으로 적층된 제3 금속층(M3) 및 제1 금속층(M1)을 포함할 수 있다. 도 4d의 제2 도전 패턴(160)은 도 4b의 제2 도전 패턴(160)에서 제2 금속층(M2)이 생략된 것일 수 있다. 제3 금속층(M3)은 제1 도전 패턴(150)과 직접 접할 수 있다.
제3 도전 패턴(170)은 순차적으로 적층된 제3 금속층(M3) 및 제1 금속층(M1)을 포함할 수 있다. 도 4d의 제3 도전 패턴(170)은 도 4b의 제3 도전 패턴(170)에서 제2 금속층(M2)이 생략된 것일 수 있다. 제3 도전 패턴(170)의 제3 금속층(M3)은 제1 반도체 층(120)과 직접 접촉할 수 있다.
본 발명의 실시예들에 있어서, 제2 도전 패턴(160)과 제3 도전 패턴(170)은 서로 동일한 구조를 갖거나 서로 다른 구조를 가질 수 있다. 일 예로, 제2 도전 패턴(160)은 앞서 도 4a 또는 도 4c를 참조하여 설명한 구조를 가질 수 있고, 제3 도전 패턴(170)은 앞서 도 4b 또는 도 4d를 참조하여 설명한 구조를 가질 수 있다. 제2 도전 패턴(160)은 제1 도전 패턴(150) 상에 형성되므로, 제1 금속층(M1)과 제3 반도체 층(110) 사이의 배리어 및 시드의 역할을 수행하는 제3 금속층(M3)이 생략될 수 있다. 다른 예로, 제2 및 제3 도전 패턴들(160, 170)은 모두 앞서 도 4b 또는 도 4d를 참조하여 설명한 구조를 가질 수 있다.
도 6 내지 도 9은 본 발명의 일 실시예에 따른 태양 전지를 제조하는 방법을 설명하기 위한 단면도들로서, 도 6 내지 도 9 각각은 도 1의 A-A'선에 따른 단면에 대응할 수 있다.
도 1 및 도 6을 참조하면, 제1 반도체 층(120), 제2 반도체 층(100) 및 제3 반도체 층(110)을 포함하는 반도체 층(SL)이 준비될 수 있다. 먼저 제2 반도체 층(100)이 준비될 수 있다. 제2 반도체 층(100)은 실리콘 기판일 수 있으며, 예를 들어, 단결정 실리콘 기판, 다결정 실리콘 기판 또는 비정질 실리콘 기판일 수 있다. 제2 반도체 층(100)의 상면(100a) 및 바닥면(100b) 각각을 패터닝하여, 텍스처링 표면을 형성할 수 있다.
제2 반도체 층(100)이 제1 도전형을 갖도록, 제2 반도체 층(100)에 불순물을 도핑할 수 있다. 일 예로, 상기 제1 도전형은 n형일 수 있다. 이때, 제2 반도체 층(100)은 인, 비소 또는 안티몬과 같이 5가 원소의 불순물로 도핑될 수 있다. 다른 예로, 상기 제2 도전형은 p형일 수 있다. 이때, 제2 반도체 층(100)은 붕소, 갈륨, 또는 인듐과 같은 3가 원소의 불순물로 도핑될 수 있다.
제2 반도체 층(100) 아래에 제1 반도체 층(120)이 형성될 수 있다. 일 실시예로, 제1 반도체 층(120)은 제2 반도체 층(100)의 하부를 불순물로 도핑하여 형성할 수 있다. 다시 말하면, 제1 반도체 층(120)은 상기 실리콘 기판의 일부일 수 있다. 다른 실시예로, 증착 공정 또는 에피택시얼 성장 공정을 이용하여 제2 반도체 층(100)의 바닥면(100b) 상에 제1 반도체 층(120)을 형성할 수 있다.
제1 반도체 층(120)이 상기 제1 도전형을 갖도록, 제1 반도체 층(120)을 불순물로 도핑할 수 있다. 제1 반도체 층(120)의 불순물의 농도가 제2 반도체 층(100)의 불순물의 농도보다 더 크도록 제1 반도체 층(120)을 도핑할 수 있다. 일 예로, 제1 반도체 층(120)은 제2 반도체 층(100)과 동일한 반도체 원소(예를 들어, 실리콘)로 형성될 수 있다. 다른 예로, 제1 반도체 층(120)은 제2 반도체 층(100)과 다른 반도체 원소(예를 들어, 게르마늄)로 형성될 수 있다.
제2 반도체 층(100) 위에 제3 반도체 층(110)이 형성될 수 있다. 일 실시예로, 제3 반도체 층(110)은 제2 반도체 층(100)의 상부를 불순물로 도핑하여 형성할 수 있다. 다시 말하면, 제3 반도체 층(110)은 상기 실리콘 기판의 일부일 수 있다. 다른 실시예로, 증착 공정 또는 에피택시얼 성장 공정을 이용하여 제2 반도체 층(100)의 상면(100a) 상에 제3 반도체 층(110)을 형성할 수 있다.
제3 반도체 층(110)이 상기 제1 도전형과 다른 제2 도전형을 갖도록, 제3 반도체 층(110)을 불순물로 도핑할 수 있다. 일 예로, 상기 제2 도전형은 p형일 수 있다. 이때, 제3 반도체 층(110)은 붕소, 갈륨, 또는 인듐과 같은 3가 원소의 불순물로 도핑될 수 있다. 다른 예로, 상기 제2 도전형은 n형일 수 있다. 이때, 제2 반도체 층(100)은 인, 비소 또는 안티몬과 같이 5가 원소의 불순물로 도핑될 수 있다.
반도체 층(SL)의 제1 면(SLa) 상에 제1 절연막(130)이 형성될 수 있고, 반도체 층(SL)의 제2 면(SLb) 상에 제2 절연막(140)이 형성될 수 있다. 구체적으로, 제3 반도체 층(110) 상에 증착 공정을 수행하여, 제1 절연막(130)을 형성할 수 있다. 제1 반도체 층(120) 상에 증착 공정을 수행하여, 제2 절연막(140)을 형성할 수 있다. 제1 및 제2 절연막들(130, 140)은 동시에 형성되거나, 서로 다른 증착 공정으로 형성될 수 있다. 제1 및 제2 절연막들(130, 140) 각각은 실리콘 질화막, 실리콘 산화막 및 산화 알루미늄막 중에서 선택된 적어도 하나의 막으로 형성될 수 있다.
도 1 및 도 7을 참조하면, 제2 절연막(140)의 일부를 제거하여 제2 개구부(OP2)가 형성될 수 있다. 제2 개구부(OP2)는 제1 반도체 층(120)의 일부를 노출할 수 있다. 제2 개구부(OP2)는 후술할 제2 전극(EL2)이 형성될 위치를 정의할 수 있다. 다시 말하면, 제2 개구부(OP2)의 평면적 형태는 후술할 제2 전극(EL2)의 평면적 형태와 실질적으로 동일할 수 있다. 제2 개구부(OP2)를 형성하는 것은, 제2 절연막(140)에 대한 선택적 식각 공정 또는 레이저 어블레이션(laser ablation)을 이용할 수 있다.
도 1 및 도 8을 참조하면, 반도체 층(SL)의 제1 면(SLa) 상에 제1 도전 패턴(150)이 형성될 수 있다. 제1 도전 패턴(150)은 제1 절연막(130)을 관통하여 제3 반도체 층(110)과 직접 접촉하도록 형성될 수 있다.
제1 도전 패턴(150)을 형성하는 것은, 제1 금속을 반도체 층(SL)의 제1 면(SLa) 상에 프린팅하는 것을 포함할 수 있다. 일 예로, 상기 프린팅 공정은 스크린 프린팅을 포함할 수 있다. 상기 제1 금속은 알루미늄 또는 은일 수 있다.
본 발명의 실시예들에 따른 상기 스크린 프린팅 공정은 제1 도전 패턴(150)이 형성될 위치를 정의하는 스탠실 마스크(stencil mask)를 이용할 수 있다. 상기 스탠실 마스크 상에 금속 페이스트(예를 들어, 알루미늄 페이스트 또는 은 페이스트)를 제공하여, 상기 제1 도전 패턴(150)을 제1 면(SLa) 상에 프린트할 수 있다. 보다 구체적으로, 상기 스탠실 마스크를 가압하여 제1 도전 패턴(150)이 형성될 위치의 제1 절연막(130)을 제거하고, 제1 절연막(130)이 제거된 위치에 상기 금속 페이스트가 채워질 수 있다. 상기 제1 절연막(130)를 제거하는 단계와 상기 금속 페이스트를 채우는 단계는 동시에 수행될 수 있다. 결과적으로, 상기 스크린 프린팅 공정을 이용하여 제1 도전 패턴(150)을 형성할 경우, 앞서 도 7을 참조하여 설명한 것과 유사한 개구부를 형성하지 않고도 제1 절연막(130)을 관통하는 제1 도전 패턴(150)이 직접 형성될 수 있다.
제1 도전 패턴(150) 상에 열처리를 수행하여 제1 도전 패턴(150)을 소성할 수 있다. 상기 열처리는 300℃ 내지 600℃의 온도에서 1분 내지 20분 동안 수행될 수 있다. 도시되진 않았지만, 상기 열처리 공정 동안 제1 도전 패턴(150)과 제3 반도체 층(110) 사이에 제1 실리사이드층이 형성될 수 있다. 일 예로, 상기 제1 실리사이드층은 알루미늄-실리사이드를 포함할 수 있다.
본 발명의 실시예에 따르면, 도 8을 참조하여 설명한 제1 도전 패턴(150)을 형성하는 단계는 도 7을 참조하여 설명한 제2 개구부(OP2)를 형성하는 단계보다 먼저 수행될 수 있으며, 이는 특별히 제한되는 것은 아니다.
도 1 및 도 9를 참조하면, 반도체 층(SL)의 제2 면(SLb) 상에 제2 전극(EL2)이 형성될 수 있다. 제2 전극(EL2)은 제2 방향(D2)으로 연장되는 버스바(BB) 및 제1 방향(D1)으로 연장되는 핑거들(FB)을 포함할 수 있다. 제2 전극(EL2)을 형성하는 것은, 제2 금속을 이용한 제1 도금 공정을 수행하여 제2 개구부(OP2)를 채우는 제3 도전 패턴(170)을 형성하는 것을 포함할 수 있다.
상기 제1 도금 공정은 순방향 바이어스 도금 공정(Forward Bias Plating, FBP) 또는 광 유도 도금 공정(Light Induced Plating, LIP)을 포함할 수 있다. 상기 제1 도금 공정 동안, 제1 면(SLa) 상의 제1 도전 패턴(150)을 도금 공정의 전극으로 이용할 수 있다. 제1 도전 패턴(150)은 상대적으로 우수한 전도도를 갖기 때문에, 상기 제1 도금 공정의 도금 속도를 향상시킬 수 있다.
상기 제1 도금 공정으로 광 유도 도금 공정을 이용할 경우, 상기 제1 도금 공정 동안 광이 제2 면(SLb) 상에 조사될 수 있다. 상기 광 유도 도금 공정에 사용되는 조명 램프는 형광등, 백열등, 엘이디 램프 또는 할로겐 램프를 포함할 수 있다. 일 예로, 상기 광 유도 도금 공정의 조도는 약 10,000 lux일 수 있다.
일 실시예로 도 4a를 다시 참조하면, 제3 도전 패턴(170)을 형성하는 것은, 제1 금속층(M1) 및 제1 금속층(M1) 상에 제2 금속층(M2)을 형성하는 것을 포함할 수 있다. 제1 금속층(M1)은 제1 반도체 층(120)과 직접 접하도록 형성될 수 있다. 제1 및 제2 금속층들(M1, M2)은 상기 제1 도금 공정을 이용하여 순차적으로 형성될 수 있다. 제1 금속층(M1)은 상기 제2 금속으로 형성될 수 있다. 제2 금속층(M2)은 상기 제2 금속과는 다른 제3 금속으로 형성될 수 있다. 상기 제2 금속 및 상기 제3 금속은 각각 독립적으로 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다. 일 예로, 제1 금속층(M1)은 구리를 함유할 수 있고, 제2 금속층(M2)은 은을 함유할 수 있다.
다른 실시예로 도 4b를 다시 참조하면, 제3 도전 패턴(170)을 형성하는 것은, 제3 금속층(M3), 제3 금속층(M3) 상에 제1 금속층(M1) 및 제1 금속층(M1) 상에 제2 금속층(M2)을 형성하는 것을 포함할 수 있다. 제3 금속층(M3)은 제1 반도체 층(120)과 직접 접하도록 형성될 수 있다. 제3 금속층(M3)은 상기 제2 금속 및 상기 제3 금속과는 모두 다른 제4 금속으로 형성될 수 있다. 상기 제4 금속은 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다. 일 예로, 제3 금속층(M3)은 배리어 및 시드층으로 니켈을 함유할 수 있고, 제1 금속층(M1)은 제3 금속층(M3)을 시드로하여 성장된 구리를 함유할 수 있고, 제2 금속층(M2)은 은을 함유할 수 있다.
또 다른 실시예로, 도 4c를 다시 참조하면, 앞서 도 4a를 참조하여 설명한 금속층의 공정에서 제2 금속층(M2)의 형성이 생략될 수 있다. 또 다른 실시예로, 도 4d를 다시 참조하면, 앞서 도 4b를 참조하여 설명한 금속층의 공정에서 제2 금속층(M2)의 형성이 생략될 수 있다.
제3 도전 패턴(170) 상에 열처리를 수행할 수 있다. 상기 열처리는 300℃ 내지 600℃의 온도에서 1분 내지 20분 동안 수행될 수 있다. 일 예로, 상기 열처리는 제3 금속층(M3)을 형성하고 제1 금속층(M1)을 형성하기 전에 수행될 수 있으나, 특별히 제한되는 것은 아니다. 도시되진 않았지만, 상기 열처리 공정 동안 제3 도전 패턴(170)과 제1 반도체 층(120) 사이에 제2 실리사이드층이 형성될 수 있다. 일 예로, 상기 제2 실리사이드층은 니켈-실리사이드를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제1 도금 공정은 제1 면(SLa) 상에 미리 형성한 제1 도전 패턴(150)을 전극으로 이용하기 때문에, 제2 전극(EL2)이 높은 도금 속도로 형성될 수 있다. 또한, 제2 전극(EL2)이 상대적으로 큰 종횡비를 갖도록 형성될 수 있다. 결과적으로, 상기 제1 도금 공정의 도금 효율이 상승할 수 있다.
도 1 및 도 2를 다시 참조하면, 제1 도전 패턴(150) 상에 제2 도전 패턴(160)을 형성하여, 제1 전극(EL1)이 형성될 수 있다. 제1 전극(EL1)은 제2 방향(D2)으로 연장되는 버스바(BB) 및 제1 방향(D1)으로 연장되는 핑거들(FB)을 포함할 수 있다. 제1 전극(EL1)을 형성하는 것은, 상기 제2 금속을 이용한 제2 도금 공정을 수행하여 제1 도전 패턴(150) 상에 제2 도전 패턴(160)을 형성하는 것을 포함할 수 있다.
상기 제2 도금 공정은 순방향 바이어스 도금 공정 또는 광 유도 도금 공정을 포함할 수 있다. 상기 제2 도금 공정 동안, 제2 면(SLb) 상의 제2 전극(EL2)을 도금 공정의 전극으로 이용할 수 있다.
일 실시예로 도 4a를 다시 참조하면, 제2 도전 패턴(160)을 형성하는 것은, 제1 도전 패턴(150) 상에 제1 금속층(M1) 및 제1 금속층(M1) 상에 제2 금속층(M2)을 형성하는 것을 포함할 수 있다. 제1 금속층(M1)은 제1 도전 패턴(150)을 시드층으로 하여 형성될 수 있다. 제1 및 제2 금속층들(M1, M2)은 상기 제2 도금 공정을 이용하여 순차적으로 형성될 수 있다. 제1 금속층(M1)은 상기 제2 금속으로 형성될 수 있다. 제2 금속층(M2)은 상기 제3 금속으로 형성될 수 있다. 상기 제2 금속 및 상기 제3 금속은 각각 독립적으로 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다. 일 예로, 제1 금속층(M1)은 구리를 함유할 수 있고, 제2 금속층(M2)은 은을 함유할 수 있다.
다른 실시예로 도 4b를 다시 참조하면, 제2 도전 패턴(160)을 형성하는 것은, 제3 금속층(M3), 제3 금속층(M3) 상에 제1 금속층(M1) 및 제1 금속층(M1) 상에 제2 금속층(M2)을 형성하는 것을 포함할 수 있다. 제3 금속층(M3)은 제1 도전 패턴(150)과 직접 접하도록 형성될 수 있다. 제3 금속층(M3)은 상기 제2 금속 및 상기 제3 금속과는 모두 다른 제4 금속으로 형성될 수 있다. 상기 제4 금속은 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택될 수 있다. 일 예로, 제3 금속층(M3)은 니켈을 함유할 수 있고, 제1 금속층(M1)은 구리를 함유할 수 있고, 제2 금속층(M2)은 은을 함유할 수 있다.
또 다른 실시예로, 도 4c를 다시 참조하면, 앞서 도 4a를 참조하여 설명한 금속층의 공정에서 제2 금속층(M2)의 형성이 생략될 수 있다. 또 다른 실시예로, 도 4d를 다시 참조하면, 앞서 도 4b를 참조하여 설명한 금속층의 공정에서 제2 금속층(M2)의 형성이 생략될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 태양 전지를 제조하는 방법을 설명하기 위한 단면도로서, 도 1의 A-A'선에 따른 단면에 대응할 수 있다. 본 실시예에서는, 앞서 도 6 내지 도 9을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 10을 참조하면, 도 8의 결과물 상에 제2 도전 패턴(160)을 형성하여, 제1 전극(EL1)이 형성될 수 있다. 제1 전극(EL1)을 형성하는 것은, 제2 금속을 이용한 제2 도금 공정을 수행하여 제1 도전 패턴(150) 상에 제2 도전 패턴(160)을 형성하는 것을 포함할 수 있다. 상기 제2 도금 공정은 광 유도 도금 공정을 포함할 수 있다.
도 1 및 도 2를 다시 참조하면, 반도체 층(SL)의 제2 면(SLb) 상에 제2 전극(EL2)이 형성될 수 있다. 제2 전극(EL2)을 형성하는 것은, 제2 금속을 이용한 제1 도금 공정을 수행하여 제2 개구부(OP2)를 채우는 제3 도전 패턴(170)을 형성하는 것을 포함할 수 있다. 상기 제1 도금 공정은 순방향 바이어스 도금 공정(Forward Bias Plating, FBP) 또는 광 유도 도금 공정(Light Induced Plating, LIP)을 포함할 수 있다. 상기 제1 도금 공정 동안, 제1 면(SLa) 상의 제1 전극(EL1)을 도금 공정의 전극으로 이용할 수 있다.
도 11 및 도 12 각각은 본 발명의 다른 실시예들에 따른 태양 전지를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다. 본 실시예들에서는, 앞서 도 1 내지 도 3, 도 4a 내지 도 4d 및 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 11를 참조하면, 제1 전극(EL1)의 핑거(FB)는 제1 폭(W1)을 가질 수 있다. 제2 전극(EL2)의 핑거(FB)는 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 더 작을 수 있다. 도시되진 않았지만, 제1 전극(EL1)의 버스바(BB)의 폭 역시 제2 전극(EL2)의 버스바(BB)의 폭보다 작을 수 있다.
도 1 및 도 12을 참조하면, 제1 전극(EL1)은 제1 높이(H1)를 가질 수 있다. 제2 전극(EL2)은 제2 높이(H2)를 가질 수 있다. 제2 높이(H2)는 제1 반도체 층(120)의 최상면으로부터 제2 전극(EL2)의 최상면까지의 길이일 수 있다. 제1 높이(H1)는 제2 높이(H2)보다 더 클 수 있다. 제1 전극(EL1)의 핑거(FB)의 종횡비는 제2 전극(EL2)의 핑거(FB)의 종횡비보다 더 클 수 있다. 제1 전극(EL1)은 제2 전극(EL2)에 비해 제1 도전 패턴(150)을 추가로 포함하기 때문에, 제1 높이(H1)가 상대적으로 커질 수 있다. 제1 전극(EL1)은 상대적으로 큰 높이(즉 상대적으로 큰 종횡비)를 갖기 때문에, 태양 전지 작동 시 캐리어 수집 능력이 증대될 수 있다.
Claims (13)
- 순차적으로 적층된 제1 내지 제3 반도체 층들, 상기 제2 반도체 층은 상기 제1 및 제3 반도체 층들 사이에 개재되고;
상기 제3 반도체 층 상의 제1 전극; 및
상기 제1 반도체 층 상의 제2 전극을 포함하되,
상기 제1 전극은:
상기 제3 반도체 층과 직접 접촉하며, 제1 금속을 함유하는 제1 도전 패턴; 및
상기 제1 도전 패턴 상에 배치되고, 상기 제1 금속과는 다른 제2 금속을 함유하는 제2 도전 패턴을 포함하며,
상기 제2 전극은, 상기 제1 반도체 층과 직접 접촉하며 상기 제2 금속을 함유하는 제3 도전 패턴을 포함하고,
상기 제1 금속은 알루미늄 또는 은이며,
상기 제1 및 제2 반도체 층들은 제1 도전형을 갖고,
상기 제3 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 갖는 태양 전지.
- 제1항에 있어서,
상기 제2 금속은 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택되는 태양 전지.
- 제1항에 있어서,
상기 제3 도전 패턴은:
상기 제1 반도체 층과 직접 접촉하며, 상기 제1 및 제2 금속들과는 다른 제3 금속을 함유하는 제1 금속층; 및
상기 제1 금속층 상의 상기 제2 금속을 함유하는 제2 금속층을 포함하고,
상기 제2 금속층의 두께는 상기 제1 금속층의 두께보다 큰 태양 전지.
- 제3항에 있어서,
상기 제2 도전 패턴은, 상기 제1 도전 패턴과 직접 접촉하며 상기 제2 금속을 함유하는 제3 금속층을 포함하는 태양 전지.
- 제3항에 있어서,
상기 제2 도전 패턴은, 상기 제1 도전 패턴과 직접 접촉하며 상기 제3 금속을 함유하는 제3 금속층; 및
상기 제3 금속층 상의 상기 제2 금속을 함유하는 제4 금속층을 포함하고,
상기 제4 금속층의 두께는 상기 제3 금속층의 두께보다 큰 태양 전지.
- 제1항에 있어서,
상기 제3 반도체 층을 덮는 절연막을 더 포함하되,
상기 제1 도전 패턴의 상면은, 표면으로부터 수직하게 돌출된 돌출부들을 포함하고,
상기 제1 도전 패턴은, 상기 절연막 상으로 연장되는 확장부를 포함하는 태양 전지.
- 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 층을 준비하는 것;
상기 반도체 층의 상기 제1 면 및 상기 제2 면 상에 제1 절연막 및 제2 절연막을 각각 형성하는 것;
상기 제2 절연막의 일부를 제거하여, 상기 제2 면을 노출하는 개구부를 형성하는 것;
상기 제1 면 상에 제1 금속을 프린팅하여 제1 도전 패턴을 형성하는 것, 상기 제1 도전 패턴은 상기 제1 절연막을 관통하여 상기 제1 면에 직접 접촉하도록 형성되고;
상기 제1 금속과는 다른 제2 금속을 이용한 제1 도금 공정을 수행하여, 상기 개구부를 채우는 제2 도전 패턴을 형성하는 것; 및
상기 제1 도전 패턴 상에 상기 제2 금속을 이용한 제2 도금 공정을 수행하여, 제3 도전 패턴을 형성하는 것을 포함하는 태양 전지의 제조 방법.
- 제7항에 있어서,
상기 제1 도금 공정은 상기 제1 도전 패턴을 전극으로 하는 순방향 바이어스 도금 공정 또는 광 유도 도금 공정을 포함하고,
상기 제2 도금 공정은 상기 제2 도전 패턴을 전극으로 하는 순방향 바이어스 도금 공정 또는 광 유도 도금 공정을 포함하는 태양 전지의 제조 방법.
- 제7항에 있어서,
상기 반도체 층을 준비하는 것은, 순차적으로 적층된 제1 내지 제3 반도체 층들을 형성하는 것을 포함하고,
상기 제1 반도체 층은 상기 제2 면에 인접하며,
상기 제3 반도체 층은 상기 제1 면에 인접하고,
상기 제1 및 제2 반도체 층들은 제1 도전형을 갖고,
상기 제3 반도체 층은 상기 제1 도전형과 다른 제2 도전형을 갖는 태양 전지의 제조 방법.
- 제9항에 있어서,
상기 반도체 층을 준비하는 것은:
실리콘 기판을 준비하는 것;
상기 실리콘 기판에 제1 도전형의 불순물을 도핑하여, 상기 제2 반도체 층을 형성하는 것;
상기 실리콘 기판의 하부에 제1 도전형의 불순물을 도핑하여, 상기 제1 반도체 층을 형성하는 것;
상기 실리콘 기판의 상부에 제2 도전형의 불순물을 도핑하여, 상기 제3 반도체 층을 형성하는 것을 포함하는 태양 전지의 제조 방법.
- 제7항에 있어서,
상기 제3 도전 패턴을 형성하는 것은, 상기 제1 도전 패턴과 직접 접촉하며 상기 제2 금속을 함유하는 제1 금속층을 형성하는 것을 포함하고,
상기 제2 도전 패턴을 형성하는 것은:
상기 개구부에 의해 노출된 상기 제2 면과 직접 접촉하며, 상기 제1 및 제2 금속들과는 다른 제3 금속을 함유하는 제2 금속층을 형성하는 것; 및
상기 제2 금속층 상에, 상기 제2 금속을 함유하는 제3 금속층을 형성하는 것을 포함하는 태양 전지의 제조 방법.
- 제7항에 있어서,
상기 제1 금속은 알루미늄 또는 은인 태양 전지의 제조 방법.
- 제7항에 있어서,
상기 제2 금속은 니켈, 구리, 금, 은, 로듐, 인듐, 티타늄, 카드뮴, 크롬, 아연 및 주석으로 이루어진 군으로부터 선택되는 태양 전지의 제조 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant |