KR101979843B1 - 태양전지 - Google Patents

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KR101979843B1
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Abstract

본 발명에 따른 태양전지는, 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 기판의 후면(back surface)에 위치하고, 제1 도전성 타입의 불순물을 함유하는 후면 전계부; 및 후면 전계부와 연결되는 제1 전극을 포함한다. 후면 전계부는 기판의 후면과 접촉하며 불순물을 함유하지 않는 진성(intrinsic)의 제1 후면 전계층, 제1 후면 전계층의 후면과 접촉하며 불순물을 함유하지 않는 진성의 제2 후면 전계층, 및 제2 후면 전계층의 후면과 접촉하며 제1 도전성 타입의 불순물을 기판에 비해 고농도로 함유하는 제1 도전성 타입의 제3 후면 전계층을 포함할 수 있다. 제1 후면 전계층은 비정질 실리콘으로 형성될 수 있고, 상기 제2 후면 전계층 및 상기 제3 후면 전계층은 비정질 실리콘 카바이드로 각각 형성될 수 있다.

Description

태양전지{SOLAR CELL}
본 발명은 태양전지에 관한 것으로, 보다 구체적으로는 이종 접합 태양전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.
통상의 태양전지는 기판 및 기판과 p-n 접합을 형성하는 에미터부를 포함하며, 기판의 한쪽 면을 통해 입사된 빛을 이용하여 전류를 발생시킨다.
그리고 근래에는 비정질 실리콘(a-Si)층을 이용하여 전계부를 구성하는 이종접합 구조의 태양전지가 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는 효율이 향상된 태양전지를 제공하는 것이다.
본 발명의 실시예에 따른 태양전지는, 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 기판의 후면(back surface)에 위치하고, 제1 도전성 타입의 불순물을 함유하는 후면 전계부; 및 후면 전계부와 연결되는 제1 전극을 포함한다.
후면 전계부는 기판의 후면과 접촉하며 불순물을 함유하지 않는 진성(intrinsic)의 제1 후면 전계층, 제1 후면 전계층의 후면과 접촉하며 불순물을 함유하지 않는 진성의 제2 후면 전계층, 및 제2 후면 전계층의 후면과 접촉하며 제1 도전성 타입의 불순물을 기판에 비해 고농도로 함유하는 제1 도전성 타입의 제3 후면 전계층을 포함할 수 있다.
제2 후면 전계층 및 제3 후면 전계층은 제1 후면 전계층보다 높은 에너지 밴드갭을 갖는 물질로 각각 형성될 수 있다.
한 예로, 제1 후면 전계층은 1.70 내지 1.85의 에너지 밴드갭을 가질 수 있으며, 제2 후면 전계층 및 제3 후면 전계층은 1.85 내지 2.08의 에너지 밴드갭을 가질 수 있다.
제2 후면 전계층 및 제3 후면 전계층은 서로 동일한 물질로 형성될 수 있다.
한 예로, 제1 후면 전계층은 비정질 실리콘으로 형성될 수 있고, 제2 후면 전계층 및 제3 후면 전계층은 비정질 실리콘 카바이드로 각각 형성될 수 있다.
제1 전극의 전면(front surface) 전체는 제3 후면 전계층과 직접 접촉할 수 있다.
제1 후면 전계층은 3㎚ 이하의 두께로 형성되는 것이 바람직하고, 제2 후면 전계층은 6㎚ 내지 15㎚의 두께로 형성되는 것이 바람직하며, 제3 후면 전계층은 3㎚ 내지 10㎚의 두께로 형성되는 것이 바람직하다.
태양전지는 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 에미터부 및 에미터부와 연결된 제2 전극 및 에미터부의 전면에 위치하는 유전층을 더 포함할 수 있다.
여기에서, 에미터부는 기판의 전면에 위치할 수 있고, 제2 전극은 에미터부의 전면에 위치할 수 있다.
제2 전극은 제1 방향으로 연장된 복수의 제1 핑거 전극과, 제1 방향과 직교하는 제2 방향으로 연장된 복수의 제1 버스바 전극을 더 포함할 수 있다.
제1 버스바 전극은 제1 핑거 전극과 물리적으로 연결될 수 있으며, 후면 전계부는 기판의 후면 전체에 위치할 수 있다.
이와는 달리, 에미터부 및 제2 전극은 기판의 후면에 위치할 수 있고, 반도체 기판의 전면에는 유전층이 위치할 수 있다.
종래의 이종 접합 태양전지에서는 후면 전계부를 구성하는 진성 박막 및 도핑된 박막을 모두 비정질 실리콘으로 형성하였는데, 비정질 실리콘은 대략 1.70 내지 1.85의 에너지 밴드갭을 가지므로 개방전압(Voc)과 필 팩터(FF, Fill Factor)를 효과적으로 증가시키지 못하는 문제점이 있다.
그러나 본원 발명은 후면 전계부의 패시베이션층을 구성하는 진성 박막을 진성 비정질 실리콘층 및 진성 비정질 실리콘 카바이드층의 이중 박막으로 형성하고 도핑된 박막을 기판과 동일한 도전성 타입의 불순물을 기판에 비해 고농도로 함유하는 비정질 실리콘 카바이드층으로 형성하고 있다.
따라서, 가전자대의 차이(ΔEc)와 전도대의 차이(ΔEv)가 종래에 비해 증가하므로, 후면 전계부의 패시베이션 특성이 개선되고, 전자와 정공의 흐름이 원활하게 이루어진다. 또한, 제1 전극이 제1 도전성 타입의 미세 결정 실리콘 카바이드층과 직접 접촉되므로, 제1 전극의 접촉 저항이 감소되고, 이에 따라, 필 팩터(fill factor)가 증가한다. 따라서, 태양전지의 효율이 향상된다.
도 1은 본 발명의 한 실시예에 따른 태양전지의 일부 사시도이다.
도 2는 도 1에 도시한 태양전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이다.
도 3은 도 2에서 A부분을 확대한 확대도이다.
도 4는 n형 기판에 형성된 후면 전계부의 계면에서의 밴드 다이어그램이다.
도 5는 p형 기판에 형성된 후면 전계부의 계면에서의 밴드 다이어그램이다.
도 6 내지 도 9는 본 발명에 따른 태양전지를 제조하는 방법의 일례를 설명하기 위한 도이다.
도 10은 본 발명의 다른 실시예에 따른 태양전지의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해될 수 있다.
본 발명을 설명함에 있어서 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않을 수 있다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
"및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함할 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "결합되어" 있다고 언급되는 경우는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 결합되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해될 수 있다.
반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 결합되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것으로서, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 수 있다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않을 수 있다.
아울러, 이하의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 보다 완전하게 설명하기 위해서 제공되는 것으로서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 한 실시예에 따른 태양전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양전지를 Ⅱ-Ⅱ선을 따라 잘라 도시한 단면도이고, 도 3은 도 2에서 A부분을 확대한 확대도이다.
그리고 도 4는 n형 기판에 형성된 후면 전계부의 계면에서의 밴드 다이어그램이고, 도 5는 p형 기판에 형성된 후면 전계부의 계면에서의 밴드 다이어그램이며, 도 6 내지 도 9는 도 1에 도시한 태양전지를 제조하는 방법의 일례를 설명하기 위한 도면이다.
도면에 도시된 바와 같이, 본 발명의 실시예에 따른 태양전지는 기판(110), 에미터부(120), 기판(110)의 전면(front surface)에 위치하는 제1 유전층(130), 기판(110)의 후면(back surface)에 위치하는 후면 전계부(170)(back surface field, BSF), 후면 전계부(170)의 후면에 위치하는 제2 유전층(180), 후면 전계부(170)에 연결된 제1 전극(150) 및 에미터부(120)에 연결된 제2 전극(140)을 포함한다.
이하에서, "전면"은 첨부 도면에서 위를 향하는 면을 말하고, "후면"은 첨부 도면에서 아래를 향하는 면을 말한다.
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 불순물을 함유하는 결정질 실리콘으로 이루어진 반도체 기판(110)이다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘일 수 있다.
기판(110)이 n형의 도전성 타입을 가지므로, 기판(110)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 함유한다.
하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 함유할 수 있다.
이하에서는 기판(110)이 n형의 도전성 타입을 가지는 경우를 일례로 설명한다.
이러한 기판(110)은 표면이 텍스처링(texturing)된 텍스처링 표면(texturing surface)을 갖는다. 보다 구체적으로, 기판(110)은 에미터부(120)가 위치하는 전면(front surface)과 전면의 반대쪽에 위치하는 후면(back surface)이 텍스처링 표면으로 각각 형성된다.
기판(110)의 전면(front surface)에 위치하는 에미터부(120)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖는 불순물부로서, 기판(110)과 p-n 접합을 이룬다.
이러한 p-n 접합으로 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다.
따라서, 기판(110)이 n형이고 에미터부(120)가 p형이므로, 분리된 전자는 기판(110) 쪽으로 이동하고 분리된 정공은 에미터부(120) 쪽으로 이동한다.
에미터부(120)가 p형의 도전성 타입을 가지므로, 에미터부(120)는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물을 기판(110)에 도핑하여 형성할 수 있다.
본 실시예와 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(120)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 정공은 기판(110) 쪽으로 이동하고, 분리된 전자는 에미터부(120) 쪽으로 이동한다.
에미터부(120)가 n형의 도전성 타입을 가질 경우, 에미터부(120)는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 기판(110)에 도핑하여 형성될 수 있다.
에미터부(120) 중에서 제2 전극(140)과 중첩하여 접촉하는 에미터부(120)의 제1 영역과 제2 전극(140)과 접촉되지 않거나 중첩되지 않는 에미터부(120)의 제2 영역의 불순물 도핑 농도는 서로 다를 수 있다.
예를 들어, 기판(110)의 전면에 형성된 에미터부(120) 중에서 제2 전극(140)과 중첩하여 접촉하는 에미터부(120)의 제1 영역은 불순물의 도핑 농도가 상대적으로 높은 고농도 에미터부로 형성될 수 있으며, 제2 전극(140)과 접촉되지 않거나 중첩하지 않는 에미터부(120)의 제2 영역은 고농도 에미터부보다 불순물 도핑 농도가 낮은 저농도 에미터부로 형성될 수 있다.
에미터부(120) 위에 형성된 제1 유전층(130)은 음(-)의 고정 전하(negative fixed charge)를 갖는 물질, 예를 들면 알루미늄 산화물(AlOx) 또는 이트리움 산화물(Y2O3)로 형성된 제1 전면 유전층(130a)을 포함한다.
제1 전면 유전층(130a)을 형성하는 알루미늄 산화물(AlOx) 또는 이트리움 산화물(Y2O3)은 낮은 인터페이스 트랩 밀도(interface trap density)에 따른 화학적 패시베이션 특성과 음(-)의 고정 전하에 의한 전계 효과 패시베이션 특성이 우수하다. 또한 안정성, 투습률, 내마모성 특성이 매우 우수하다.
따라서, 에미터부(120)의 표면에서 전하의 재결합 속도를 감소시켜 태양전지의 효율을 향상시킬 수 있으며, 장기적인 신뢰성을 향상시킬 수 있다.
제1 유전층(130)은 제1 전면 유전층(130a) 위에 위치하는 제2 전면 유전층(130b)과 제3 전면 유전층(130c)을 더 포함하며, 제3 전면 유전층(130c)은 제2 전면 유전층(130b) 위에 위치한다.
제2 전면 유전층(130b)은 양(+)의 고정 전하를 갖는 실리콘 질화물(SiNx)로 이루어지며, 제3 전면 유전층(130c)은 양(+)의 고정 전하를 갖는 실리콘 산화물(SiOx)로 이루어진다.
제2 전면 유전층(130b) 및 제3 전면 유전층(130c)은 기판(110)의 전면(front surface)을 통해 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜 태양전지의 효율을 높인다.
제1 유전층(130)은 라인 타입 또는 스폿 타입으로 형성되어 에미터부(120)의 일부를 노출하는 복수의 개구부(opening)(OP1)을 포함한다.
그리고 개구부(OP1)를 통해 노출된 에미터부(120)에는 제2 전극(140)이 형성된다.
제2 전극(140)은 기판 전면(front surface)의 에미터부(120) 위에 위치하며, 에미터부(120)와 전기적 및 물리적으로 연결된다.
이러한 제2 전극(140)은 복수의 제2 핑거 전극(141)과 복수의 제2 버스바 전극(143)을 포함한다.
이때, 복수의 제2 핑거 전극(141)은 도 1에 도시한 제1 방향, 즉 X-X' 방향을 따라 연장되며, 인접한 제2 핑거 전극(141)과 일정한 간격을 두고 평행하게 뻗어 있다.
이러한 복수의 제2 핑거 전극(141)은 에미터부(120) 쪽으로 이동한 전하, 예를 들면 정공을 수집한다.
복수의 제2 핑거 전극(141)은 니켈(Ni), 구리(Cu), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질을 포함한다.
복수의 제2 핑거 전극(141)은 도전성 물질을 포함하는 도전성 페이스트를 인쇄 및 소성하는 스크린 인쇄법으로 형성하거나, 시드층(seed layer)을 이용한 도금 공정을 이용하여 형성할 수 있다. 도금 공정에 의해 형성된 제2 핑거 전극(141)은 도금층(141a)을 포함한다.
복수의 제2 버스바 전극(143)은 에미터부(120) 위에서 복수의 제2 핑거 전극(141)과 동일한 층에 위치하고, 복수의 제2 핑거 전극(141)을 서로 전기적으로 연결한다.
이때, 복수의 제2 버스바 전극(143)은 제1 방향과 직교하는 제2 방향, 즉 도 1에 도시한 제2 방향(Y-Y' 방향)을 따라 길게 형성되며, 태양전지를 서로 연결시키는 인터커넥터(도시하지 않음)와 연결되며, 복수의 제2 핑거 전극(141)에 의해 수집되어 이동하는 전하를 수집하여 외부 장치로 출력한다.
제2 버스바 전극(143)은 제2 핑거 전극(141)과 동일한 물질로 동일한 방법에 따라 형성될 수 있다.
이러한 구성의 제2 전극(140)은 후면 전체가 에미터부(120)와 직접 접촉한다.
기판(110)의 후면에 위치하는 후면 전계부(170)는 반도체 기판과 접촉하는 제1 후면 전계층(170a)을 포함한다.
제1 후면 전계층(170a)은 불순물을 함유하지 않은 진성 비정질 실리콘(i a-Si)층(170a)으로 형성된다.
이러한 진성 비정질 실리콘층(170a)은 막 내 결함이 많은 실리콘 카바이드층에 비해 균일한 성장 및 안정된 성장이 가능하므로, 계면 특성이 우수한 특징을 갖는다.
진성 비정질 실리콘층(170a)은 위에서 설명한 바와 같이 우수한 계면 특성으로 인해 계면에서 발생하는 전하의 재결합(recombination)을 감소시킬 수 있으므로, 개방 전압(Voc)이 저하되는 것을 억제한다.
비정질 실리콘은 대략 1.70 내지 1.85의 에너지 밴드갭을 가지므로 개방전압(Voc)과 필 팩터(FF, Fill Factor)를 효과적으로 증가시키지 못한다.
따라서, 개방 전압과 필 팩터를 증가시키기 위해, 본 실시예의 후면 전계부(170)는 제1 후면 전계층(170a)의 후면과 접촉하는 제2 후면 전계층(170b)을 더 포함하며, 제2 후면 전계층(170b)은 제1 후면 전계층(170a)을 형성하는 비정질 실리콘층에 비해 높은 에너지 밴드갭(1.85 내지 2.05)을 갖는 물질, 예컨대, 비정질 실리콘 카바이드층(a-SixCy)으로 형성된다.
이때, 제2 후면 전계층(170b)은 제1 후면 전계층(170a)과 함께 패시베이션층으로 작용하기 위해 불순물을 함유하지 않는다.
따라서, 본 실시예에 있어서, 진성 비정질 실리콘층(170a)으로 형성된 제1 후면 전계층(170a)과 진성 비정질 실리콘 카바이드층(170b)으로 형성된 제2 후면 전계층(170b)은 패시베이션층으로 작용한다.
본 실시예의 후면 전계부(170)는 제2 후면 전계층(170b)의 후면과 접촉하는 제3 후면 전계층(170b)을 더 포함하며, 제3 후면 전계층(170c)은 제2 후면 전계층(170b)과 동일한 물질, 예컨대 비정질 실리콘 카바이드(a-SixCy)층으로 형성된다.
그리고 제3 후면 전계층(130c)은 제1 도전성 타입, 예컨대 n형의 불순물을 기판(110)에 비해 고농도로 함유한다.
따라서, n형 불순물을 기판(110)에 비해 고농도로 함유한 n형 비정질 실리콘 카바이드층(n+ a-SixCy)(170c)은 이종 접합 구조에서의 도핑층으로 작용한다.
이때, 제2 후면 전계층(170b)과 제3 후면 전계층(170c)을 구성하는 비정질 실리콘 카바이드층(a-SixCy)에서 "x"값과 "y"은 후속 공정에서 형성되는 제1 전극(150)의 밴드갭에 적합한 밴드갭 특성을 가지도록 할 수 있다.
즉, 제2 후면 전계층(17b)과 제3 후면 전계층(170c)을 구성하는 비정질 실리콘 카바이드층(a-SixCy)의 실리콘 함량(x)과 카본 함량(y)을 적절히 조정하여 제2 후면 전계층(170b)과 제3 후면 전계층(170c)이 1.85 내지 2.05의 에너지 밴드갭을 갖도록 할 수 있다.
진성 비정질 실리콘층(170a)은 플라즈마 증착 기상 방법(Plasma-enhanced chemical vapor deposition; PECVD)에 의해 기판(110)의 후면 전체에 형성될 수 있으며, 진성 비정질 실리콘 카바이드층(170b)은 플라즈마 증착 기상 방법(Plasma-enhanced chemical vapor deposition; PECVD)에 의해 진성 비정질 실리콘층(170a)의 후면 전체에 형성될 수 있고, n형 비정질 실리콘 카바이드층(170c)은 플라즈마 증착 기상 방법(Plasma-enhanced chemical vapor deposition; PECVD)에 의해 진성 비정질 실리콘 카바이드층(170b)의 후면 전체에 형성될 수 있다.
진성 비정질 실리콘 카바이드층(170b)의 두께(T2)는 n형 비정질 실리콘 카바이드층(170c)의 두께(T3)보다 크게 형성되고, n형 비정질 실리콘 카바이드층(170c)의 두께(T3)는 진성 비정질 실리콘층(170a)의 두께(T1)보다 크게 형성되는 것이 바람직하다.
일례로, 진성 비정질 실리콘 카바이드층(170b)은 6㎚ 내지 15㎚의 두께(T2)로 형성되고, n형 비정질 실리콘 카바이드층(170c)은 3㎚ 내지 10㎚의 범위 내에서 진성 실리콘 카바이드층(170b)의 두께(T2)보다 얇은 두께(T3)로 형성되며, 진성 비정질 실리콘층(170a)은 3㎚ 이하의 범위 내에서 n형 비정질 실리콘 카바이드층(170c)의 두께(T3)보다 얇은 두께(T1)로 형성될 수 있다.
이와 같은 3층 구조의 후면 전계부(170)는 후면 전계 기능을 수행함으로써, 기판(110)과의 불순물 농도 차이로 인해, 기판(110)과 전위차를 발생시키는 전위 장벽을 형성시킬 수 있다.
따라서, 기판(110)이 n형의 도전성 타입을 가지고, 에미터부(120)가 p형의 도전성 타입을 가지는 경우, 후면 전계부(170)는 기판(110)보다 높은 n형 전계를 형성하여, 기판(110)의 다수 캐리어인 전자가 후면 전계부(170)를 통하여 제2 전극(150)으로 보다 잘 이동할 수 있도록 하고, 에미터부(120)의 다수 캐리어인 정공이 제2 전극(150) 방향으로 이동하는 것을 방지하는 기능을 할 수 있다.
아울러, 후면 전계부(170)는 비정질 실리콘 재질 및 비정질 실리콘 카바이드 재질을 포함하므로, 전술한 후면 전계 기능과 함께 패시베이션 기능도 함께 수행할 수 있다.
도 4는 n형 기판에 형성된 후면 전계부의 계면에서의 밴드 다이어그램으로서, 후면 전계부를 구성하는 진성 박막 및 도핑된 박막을 모두 비정질 실리콘으로 형성한 종래와 후면 전계부의 패시베이션층을 구성하는 진성 박막을 진성 비정질 실리콘층 및 진성 비정질 실리콘 카바이드층의 이중 박막으로 형성하고 도핑된 박막을 기판과 동일한 도전성 타입의 불순물을 기판에 비해 고농도로 함유하는 비정질 실리콘 카바이드층으로 형성한 본 발명을 비교한 것이다.
위에서 설명한 바와 같이, 본 실시예의 후면 전계부(170)는 제2 후면 전계층(170b)과 제3 후면 전계층(170c)의 에너지 밴드갭이 제1 후면 전계층(170a)에 비해 높기 때문에, 도 4에 도시한 바와 같이 본 실시예의 후면 전계부(170)의 계면에서의 전도대의 차이(ΔEv)는 종래의 후면 전계부의 계면에서의 전도대의 차이(ΔEv')에 비해 증가한다.
또한, 도 5에 도시한 바와 같이, p형 기판의 경우에는 가전자대의 차이(ΔEc)와 전도대의 차이(ΔEv)가 종래의 가전자대의 차이(ΔEc')와 전도대의 차이(ΔEv')에 비해 각각 증가한다.
따라서, 본 실시예의 후면 전계부(170)는 패시베이션 특성이 우수하며, 소자의 개방 전압이 증가하므로, 종래에 비해 태양전지의 효율이 향상된다.
후면 전계부(170)의 후면에 위치하는 제2 유전층(180)은 후면 전계부(170)와 반대 도전형인 양(+)의 고정 전하를 갖는 제1 후면 유전층(180a) 및 제2 후면 유전층(180b)을 포함한다.
보다 구체적으로, 제1 후면 유전층(180a)은 제2 전면 유전층(130b)과 동일한 물질, 예컨대 실리콘 질화막(SiNx)으로 형성되며, 제2 후면 유전층(180b)은 제3 전면 유전층(130c)과 동일한 물질, 예컨대 실리콘 산화막(SiOx)으로 형성된다.
제1 후면 유전층(180a)을 형성하는 실리콘 질화막은 실리콘 산화막에 비해 낮은 공정 온도(300℃ ~ 400℃ 사이)에서 형성할 수 있으므로, 제2 유전층(180)을 형성할 때 비정질 실리콘(a-Si) 재질을 포함하는 후면 전계부(170)에 대한 열 손상이 최소화된다.
제1 후면 유전층(180a) 및 제2 후면 유전층(180b)은 기판(110)의 후면(back surface)을 통해 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜 태양전지의 효율을 높인다.
제2 유전층(180)은 라인 타입 또는 스폿 타입의 평면 형상으로 형성되어 후면 전계부(170)의 일부, 특히 n형 비정질 실리콘 카바이드층(170c)의 일부를 노출하는 복수의 개구부(opening)(OP2)을 포함한다.
이때, 복수의 개구부(OP2) 사이의 간격은 100㎛ 내지 500㎛로 형성된다.
여기서, 복수의 개구부(OP2) 사이의 간격(D1)을 한정하는 이유는 개구부(OP2)를 형성하기 위해 기판(110)에 레이저 빔을 조사할 때, 개구부 사이의 간격(D1)이 과도하게 좁은 경우에는 기판(110)에 레이저 빔이 조사되는 영역이 과도하게 증가되어 기판(110)의 특성이 나빠지기 때문이고, 개구부 사이의 간격(D1)이 과도하게 큰 경우에는 태양전지의 필 팩터(FF)가 저하되기 때문이다.
그리고 개구부(OP2)를 통해 노출된 n형 비정질 실리콘 카바이드층(170c)에는 제1 전극(150)이 형성된다.
제1 전극(150)은 전면 전체가 n형 비정질 실리콘 카바이드층(170c)에 직접 접촉하며, 복수의 제1 핑거 전극(151) 및 복수의 제1 버스바 전극(153)을 포함한다.
복수의 제1 핑거 전극(151)은 복수의 제2 핑거 전극(141)과 동일한 제1 방향(X-X')으로 연장되고, 제1 버스바 전극(153)은 제2 버스바 전극(143)과 동일한 제2 방향(Y-Y')으로 연장되며, 제1 버스바 전극(153)은 제2 버스바 전극(143)과 마주보는 위치에 위치한다.
제1 버스바 전극(153)은 제2 버스바 전극(143)과 동일하게, 인터커넥터와 연결되며, 기판(110)으로부터 제1 핑거 전극(151)으로 수집되는 캐리어를 외부 장치로 출력한다.
제1 핑거 전극(151) 간의 간격은 제2 핑거 전극(141) 간의 간격보다 넓게 형성될 수 있다.
제1 전극(150)은 제2 전극(140)과 마찬가지로 스크린 인쇄법에 비해 상대적으로 공정 온도가 낮은 도금(plating)법을 이용하여 형성될 수 있다.
이 경우, 비정질 실리콘(a-Si) 재질을 포함하는 후면 전계부(170)의 막에 대한 열손상이 최소화되므로, 후면 전계부(170)의 패시베이션 기능이 저하하는 것을 방지할 수 있다.
제1 핑거 전극(151)과 제1 버스바 전극(153)이 n형 비정질 실리콘 카바이드층(170c)과 직접 접촉하므로, 제1 전극의 접촉 저항이 감소하고, 이에 따라 필 팩터가 증가한다.
이러한 구성의 태양전지로 빛이 조사되어 제1 유전층(130)과 에미터부(120)를 통해 반도체의 기판(110)으로 입사되면, 빛 에너지에 의해 반도체 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 제1 유전층(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양이 증가한다.
전자-정공 쌍은 기판(110)과 에미터부(120)의 p-n 접합에 의해 서로 분리되며, 분리된 정공은 p형의 도전성 타입을 갖는 에미터부(120) 쪽으로 이동하고, 분리된 전자는 n형의 도전성 타입을 갖는 기판(110) 쪽으로 이동한다.
그리고 에미터부(120) 쪽으로 이동한 정공은 제2 핑거 전극(141)을 통해 제2 버스바 전극(143)에 수집되고, 기판(110) 쪽으로 이동한 전자는 후면 전계부(170)를 통해 제1 핑거 전극(151)에 수집된 후 제1 버스바 전극(153)에 전달된다.
따라서, 이웃한 2개의 태양전지 중 어느 한 태양전지의 제2 버스바 전극(143)과 다른 한 태양전지의 제1 버스바 전극(153)을 인터커넥터로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
한편, 기판(110)의 후면에 위치하는 제1 전극(150)이 기판의 전면에 위치하는 제2 전극(140)과 동일 내지 유사한 구조로 형성되므로, 상기한 구성의 태양전지는 기판(110)의 후면을 통해서도 빛이 입사될 수 있다. 따라서, 상기한 구성의 태양전지는 양면 수광형 태양전지로 사용될 수 있다.
본 발명에 따른 태양전지는 전술한 바와 같이, 후면 전계부(170)가 진성 비정질 실리콘층(170a), 진성 비정질 실리콘 카바이드층(170b) 및 n형 비정질 실리콘 카바이드층(170c)의 3층 구조로 형성되며, 후면 전계 기능과 패시베이션 기능을 함께 수행한다.
이러한 구조의 후면 전계부(170)는 기판(110)의 다수 캐리어인 전자가 기판(110)의 후면으로 이동할 때, 기판(110)의 후면 근처에서 댕글링 본드(dangling bond)에 의해 재결합되는 캐리어의 양을 더욱 감소시킬 수 있어, 캐리어의 재결합을 발생시키는 암전류(Jo, dark saturation current)의 크기를 더욱 감소시킬 수 있고, 기판(110)의 다수 캐리어인 전자가 후면 전계부(170)를 통하여 제1 전극(150)으로 더욱 잘 이동할 수 있도록 하면서, 에미터부(120)의 다수 캐리어인 정공이 제1 전극(150) 방향으로 이동하는 것을 더욱 방지할 수 있다.
여기에서, 암전류(Jo)는 캐리어의 재결합을 발생시키는 전류 값을 의미한다. 따라서, 암전류(Jo)의 크기가 커질수록 캐리어가 재결합되는 양이 증가하고, 이에 따라 태양전지의 단락 전류(Jsc)가 감소하고, 태양전지의 효율은 감소하게 된다.
즉, 암전류(Jo)의 크기가 작을수록 패시베이션 효과는 증가하며, 암전류(Jo)의 크기가 클수록 패시베이션 효과는 감소하므로, 암전류(Jo)의 크기가 작을수록 태양전지의 효율에 유리할 수 있다.
그리고 후면 전계부(170)가 n형 비정질 실리콘 카바이드층(170c)을 포함하므로, 기판(110)으로부터 제1 전극(150) 방향으로 이동하는 캐리어의 이동이 더욱 원활하게 이루어진다.
이러한 구성의 태양전지를 제조하는 방법에 대해 도 6 내지 도 9를 참조하여 설명한다.
먼저, 도 6에 도시한 바와 같이, n형의 불순물을 함유하는 기판(110)의 전면에 p형의 불순물을 함유하는 에미터부(120)를 형성한다.
다음, 도 7에 도시한 바와 같이, 기판(110)의 후면에 진성 비정질 실리콘층(170a), 진성 비정질 실리콘 카바이드층(170b) 및 n형 비정질 실리콘 카바이드층(170c)을 순차적으로 형성한다.
이후, 도 8에 도시한 바와 같이, 에미터부(120)의 전면에 알루미늄 산화물을 증착하여 제1 전면 유전층(130a)을 형성하고, 실리콘 산화물에 비해 낮은 공정 온도에서 증착이 가능한 실리콘 질화물을 제1 전면 유전층(130a)의 전면에 증착하여 제2 전면 유전층(130b)을 형성하며, 실리콘 질화물에 비해 높은 공정 온도에서 증착이 가능한 실리콘 산화물을 제2 전면 유전층(130b) 위에 증착하여 제3 전면 유전층(130c)을 형성한다.
한편, n형 비정질 실리콘 카바이드층(170c)의 후면에 위치하는 제2 유전층(180) 중 제1 후면 유전층(180a)은 제2 전면 유전층(130b)과 동시에 형성하고, 제2 후면 유전층(180b)은 제3 전면 유전층(130c)과 동시에 형성한다.
이후, 도 9에 도시한 바와 같이, 기판(110)의 전면에 위치한 제1 유전층(130)에는 레이저 어블레이션(laser ablation)을 이용하여 복수의 개구부(OP1)를 형성하고, 기판(110)의 후면에 위치한 제2 유전층(180)에는 레이저 어블레이션을 이용하여 복수의 개구부(OP2)를 형성한다.
이후, 도금 공정을 이용하여, 개구부(OP1)에 의해 노출된 에미터부(120)에는 제2 전극(130)을 형성하고, 개구부(OP2)에 의해 노출된 n형 비정질 실리콘 카바이드층(170c)에는 제1 전극(140)을 형성하여 도 1에 도시한 태양전지를 제조한다.
이하, 도 10을 참조하여 본 발명의 다른 실시예에 따른 태양전지에 대해 설명한다. 본 실시예에서 설명하는 태양전지는 이종 접합 구조를 갖는 후면 접합 태양전지에 관한 것이다.
도면에 도시한 것처럼, 본 실시예에 따른 태양 전지는 기판(210), 기판(210)의 전면 위에 위치하는 전면 전계부(260), 전면 전계부(260) 위에 위치하는 제1 유전층(230), 기판(210)의 후면에 위치하는 복수의 에미터부(emitter region)(220), 기판(210)의 후면에 위치하며 복수의 에미터부(220)와 이격되어 있는 복수의 후면 전계부(270), 복수의 후면 전계부(270)와 복수의 에미터부(220)의 후면에 각각 위치하는 복수의 제1 보조 전극(251) 및 제2 보조 전극(241), 그리고 복수의 제1 보조 전극(251) 및 제2 보조 전극(241) 위에 각각 위치하는 복수의 제1 주 전극(252) 및 제2 주 전극(242)을 포함한다.
이때, 제1 보조 전극(251)과 그 위에 위치하는 제1 주 전극(252)은 제1 전극(250)을 형성하고, 제2 보조 전극(241)과 그 위에 위치하는 제2 주 전극(242)은 제2 전극(240)을 형성한다.
기판(210)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘(silicon)과 같은 반도체로 이루어진 반도체 기판일 수 있다.
하지만, 기판(210)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다.
본 실시예의 태양 전지에서, 기판(210)의 후면은 텍스처링 표면 대신 평탄면을 갖는다. 여기에서, 평탄면은 복수의 철부 또는 요부가 형성되지 않은 면을 말한다.
이로 인해, 기판(210)의 후면에 위치하는 구성요소들이 보다 균일하고 안정적으로 기판(210)의 후면과 밀착하게 형성되므로, 기판(210)과 기판(210)의 후면 위에 위치하는 구성요소들간의 접촉 저항이 감소된다. 하지만, 이와는 달리, 기판(210)의 후면도 전면과 같이 요철면인 텍스처링 표면을 가질 수 있다.
기판(210)의 전면에 위치한 전면 전계부(260)는 도 1에 도시한 후면 전계부(170)의 역순으로 배치된 3개의 층을 포함할 수 있다.
예를 들면, 구체적으로 도시하지는 않았지만, 전면 전계부(260)는 기판(210)의 전면과 접촉하는 진성 비정질 실리콘층, 진성 비정질 실리콘층의 전면과 접촉하는 진성 비정질 실리콘 카바이드층 및 진성 비정질 실리콘 카바이드층의 전면과 접촉하는 n형 비정질 실리콘 카바이드층을 포함할 수 있다.
이때, 전면 전계부(260)는 기판(210)의 전면에 전체적으로 위치하거나 기판(210) 전면의 가장 자리 부분을 제외한 기판(210)의 전면에 위치할 수 있다.
이러한 구성의 전면 전계부(260)는 기판(210)과의 불순물 농도 차이로 인해 전위 장벽을 형성하여 기판(210)의 전면 쪽으로의 정공 이동을 방해하는 전면 전계 기능을 수행한다. 따라서, 전면 전계부(260)에 의해 기판(210)의 전면 쪽으로 이동하는 정공이 전위 장벽에 의해 기판(210)의 후면 쪽으로 되돌아가게 되는 전면 전계 효과가 얻어지고, 이로 인해, 기판(210)의 후면을 통해 외부 장치로 출력되는 정공의 출력량이 증가하게 되고 기판(210)의 전면에서 재결합이나 결함에 의해 손실되는 전하의 양이 감소한다.
또한, 전면 전계부(260)와 기판(210)과의 이종 접합에 의한 에너지 밴드갭(energy band gap) 차이, 즉, 결정질 실리콘과 비결정질 실리콘간의 에너지 밴드갭 차이로 인해, 내부 전위차((built-in potential difference)가 증가하여 태양 전지의 개방 전압(Voc)이 증가하고, 태양 전지의 필 팩터(fill factor)가 향상된다.
이러한 전면 전계부(260)는 전면 전계 기능뿐만 아니라 패시베이션 기능을 수행한다.
전면 전계부(260) 위에 위치한 제1 유전층(230)은 도 1의 실시예에 따른 제1 유전층(130)과 동일한 구조로 형성되고 동일한 작용을 하므로, 제1 유전층(230)에 대한 상세한 설명은 생략한다.
기판(210)의 후면에는 진성 비정질 실리콘층(270a)으로 형성된 제1 후면 전계층(270a)과 진성 비정질 실리콘 카바이드층(270b)으로 형성된 제2 후면 전계층(270b)이 기판의 후면 전체에 위치한다.
따라서, 제1 후면 전계층(270a)과 제2 후면 전계층(270b)은 패시베이션 층으로 작용한다.
본 실시예에 있어서, 후면 전계부(270)는 제1 후면 전계층(270a)과 제2 후면 전계층(270b) 외에, 제2 후면 전계층(270b)의 일부 영역에만 위치하는 제3 후면 전계층(270c)을 더 포함하며, 제3 후면 전계층(270c)은 제1 도전성 타입, 예컨대 n형의 불순물을 기판(210)에 비해 고농도로 함유하는 비정질 실리콘 카바이드층으로 형성된다.
제3 후면 전계층(270c)는 기판(210)의 후면에서 서로 나란히 정해진 방향으로 끊김 없이 이격되어 뻗어 있다.
복수의 에미터부(220)는 기판(210)의 후면에서 서로 나란히 정해진 방향으로 끊김 없이 이격되어 뻗어 있으며, 제3 후면 전계층(270c)의 사이 공간에 위치한다.
따라서, 복수의 에미터부(220)와 복수의 제3 후면 전계층(270c)은 기판(210)의 후면에서 교대로 위치한다.
각 에미터부(220)는 기판(210)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖는 불순물부이고, 기판(210)과 다른 반도체, 예를 들어, 비결정질 반도체인 비정질 실리콘으로 이루어져 있다. 따라서, 복수의 에미터부(220)는 기판(210)과 p-n 접합뿐만 아니라 이종 접합을 형성한다.
이때, 제3 후면 전계층(270c)의 폭과 에미터부(220)의 폭은 서로 동일할 수도 있고, 서로 다를 수도 있다.
제3 후면 전계층(270c)의 폭과 에미터부(220)의 폭이 서로 다른 경우, 제3 후면 전계층(270c)으로 인한 후면 전계 효과를 증가시키기 위해 제3 후면 전계층(270c)의 폭이 에미터부(220)의 폭보다 크게 형성될 수 있다.
하지만, 이와는 달리, p-n 접합 영역을 증가시켜 전자에 비해 이동도가 낮은 정공의 수집을 양호하게 이루어지도록 하기 위해, 에미터부(220)의 폭이 제3 후면 전계층(270c)의 폭보다 크게 형성되는 것도 가능하다.
복수의 제3 후면 전계층(270c) 위에 위치한 복수의 제1 보조 전극(251)과 복수의 에미터부(220) 위에 위치한 복수의 제2 보조 전극(241)은 제3 후면 전계층(270c)과 에미터부(121)를 따라서 각각 연장되어 있다.
이때, 복수의 제1 보조 전극(251) 각각은 동일한 재료로 이루어져 있고 동일한 구조를 갖고 있으며, 복수의 제2 보조 전극(241) 각각 역시 동일한 재료로 이루어져 있고 동일한 구조를 갖고 있다.
제1 보조 전극(251) 및 제2 보조 전극(241)은 투명한 도전성 산화물(transparent conductive oxide, TCO)과 같은 투명한 도전성 산화막에 알루미늄(Al)과 같은 도전성 물질이 도핑된 투명한 도전막으로 각각 형성될 수 있다.
한 예로, 제1 보조 전극(251) 및 제2 보조 전극(241)은 알루미늄이 도핑된 아연 산화막(Al-doped ZnO)으로 형성될 수 있다.
따라서, 복수의 제1 보조 전극(251)은 복수의 제3 후면 전계층(270c)과 각각 전기적으로 연결되며, 복수의 제2 보조 전극(241)은 복수의 에미터부(220)와 각각 전기적으로 연결된다.
복수의 제1 보조 전극(251) 위에 위치하는 복수의 제1 주 전극(252)은 복수의 제1 보조 전극(251)을 따라서 길게 연장되어 있고, 복수의 제1 보조 전극(251)과 전기적 및 물리적으로 연결되어 있다.
그리고 복수의 제2 보조 전극(241) 위에 위치하는 복수의 제2 주 전극(242)은 복수의 제2 보조 전극(241)을 따라서 길게 연장되어 있고, 복수의 제2 보조 전극(241)과 전기적 및 물리적으로 연결되어 있다.
제1 주 전극(252)은 그 하부에 위치하는 제1 보조 전극(251)과 동일한 평면 형상을 가질 수 있지만, 다른 평면 형상을 가질 수도 있다.
이와 마찬가지로, 제2 주 전극(242)은 그 하부에 위치하는 제2 보조 전극(241)과 동일한 평면 형상을 가질 수 있지만, 다른 평면 형상을 가질 수도 있다.
제1 주 전극(252)은 제3 후면 전계층(270c) 쪽으로 이동하여 제1 보조 전극(251)을 통해 전송되는 전하, 예를 들어, 전자를 수집한다.
그리고 제2 주 전극(242)은 에미터부(220) 쪽으로 이동하여 제2 보조 전극(241)을 통해 전송되는 전하, 예를 들어, 정공을 수집한다.
복수의 제1 주 전극(252) 및 복수의 제2 주 전극(242)은 은(Ag)이나 은-알루미늄 합금(Al-Ag)으로 이루어질 수 있다.
도 10에서는 후면 전계부(270)의 진성 비정질 실리콘층(270a)과 진성 비정질 실리콘 카바이드층(270b)이 기판의 후면 전체에 형성되고 n형 비정질 실리콘 카바이드층(270c)이 에미터부의 사이 공간에 형성되는 것을 예로 들어 설명하였지만, 진성 비정질 실리콘층(270a), 진성 비정질 실리콘 카바이드층(270b) 및 n형 비정질 실리콘 카바이드층(270c)이 모두 에미터부(220)의 사이 공간에 위치하는 것도 가능하다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (15)

  1. 제1 도전성 타입의 불순물을 함유하는 반도체 기판;
    상기 기판의 전면(front surface)에 위치하며, 상기 제1 도전성 타입의 반대 도전성을 갖는 제2 도전성 타입의 불순물을 상기 기판으로 확산시켜 형성한 에미터부;
    상기 에미터부의 전면(front surface)에 위치하고, 복수의 개구부를 구비하는 제1 유전층;
    상기 기판의 후면(back surface)과 접촉하며 불순물을 함유하지 않는 진성(intrinsic)의 제1 후면 전계층, 상기 제1 후면 전계층의 후면과 접촉하며 불순물을 함유하지 않는 진성의 제2 후면 전계층, 및 상기 제2 후면 전계층의 후면과 접촉하며 상기 제1 도전성 타입의 불순물을 상기 반도체 기판에 비해 고농도로 함유하는 제1 도전성 타입의 제3 후면 전계층을 포함하는 후면 전계부;
    상기 제3 후면 전계층의 후면(back surface)에 위치하고, 복수의 개구부를 구비하는 제2 유전층;
    상기 제2 유전층의 개구부를 통해 노출된 상기 제3 후면 전계층과 연결되는 제1 전극; 및
    상기 제1 유전층의 개구부를 통해 노출된 상기 에미터부와 연결되는 제2 전극
    을 포함하고,
    상기 제2 후면 전계층 및 상기 제3 후면 전계층은 서로 동일한 물질로 형성되되, 상기 제1 후면 전계층과는 다른 물질로 형성되고,
    상기 제2 후면 전계층 및 상기 제3 후면 전계층은 상기 제1 후면 전계층보다 높은 에너지 밴드갭을 갖는 물질로 형성되며,
    상기 제1 후면 전계층은 비정질 실리콘으로 형성되고, 상기 제2 후면 전계층 및 상기 제3 후면 전계층은 비정질 실리콘 카바이드로 각각 형성되는 태양전지.
  2. 삭제
  3. 제1항에서,
    상기 제1 후면 전계층은 1.70 내지 1.85의 에너지 밴드갭을 가지며, 상기 제2 후면 전계층 및 상기 제3 후면 전계층은 1.85 내지 2.08의 에너지 밴드갭을 갖는 태양전지.
  4. 제1항에서,
    상기 제1 전극의 전면(front surface) 전체는 상기 제3 후면 전계층과 직접 접촉하는 태양전지.
  5. 제1항에서,
    상기 제1 후면 전계층은 3㎚ 이하의 두께로 형성되는 태양전지.
  6. 제1항에서,
    상기 제2 후면 전계층은 6㎚ 내지 15㎚의 두께로 형성되는 태양전지.
  7. 제1항에서,
    상기 제3 후면 전계층은 3㎚ 내지 10㎚의 두께로 형성되는 태양전지.
  8. 삭제
  9. 삭제
  10. 제1항에서,
    상기 제1 전극은 제1 방향으로 연장된 복수의 제1 핑거 전극을 포함하는 태양전지.
  11. 제10항에서,
    상기 제1 전극은 상기 제1 방향과 직교하는 제2 방향으로 연장된 복수의 제1 버스바 전극을 더 포함하며, 상기 제1 버스바 전극은 상기 제1 핑거 전극과 물리적으로 연결되는 태양전지.
  12. 삭제
  13. 제1항에서,
    상기 후면 전계부는 상기 반도체 기판의 후면 전체에 위치하는 태양전지.
  14. 삭제
  15. 삭제
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