KR20170013160A - 태양 전지 - Google Patents
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Abstract
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역을 포함하는 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 전극은, 상기 반도체 기판 또는 상기 도전형 영역 위에 위치하는 접착층과, 상기 접착층 위에 위치하며 금속을 주성분으로 포함하는 전극층과, 상기 전극층 위에 위치하며 상기 전극층의 금속과 다른 금속을 주성분으로 포함하는 배리어층을 포함한다. 상기 전극층의 두께가 상기 접착층 및 상기 배리어층 각각의 두께보다 크고, 상기 배리어층의 용융점이 상기 전극층의 용융점보다 높다.
Description
본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 전극 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율을 향상할 수 있는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역을 포함하는 도전형 영역; 및 상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극을 포함한다. 상기 전극은, 상기 반도체 기판 또는 상기 도전형 영역 위에 위치하는 접착층과, 상기 접착층 위에 위치하며 금속을 주성분으로 포함하는 전극층과, 상기 전극층 위에 위치하며 상기 전극층의 금속과 다른 금속을 주성분으로 포함하는 배리어층을 포함한다. 상기 전극층의 두께가 상기 접착층 및 상기 배리어층 각각의 두께보다 크고, 상기 배리어층의 용융점이 상기 전극층의 용융점보다 높다.
본 실시예에 따른 태양 전지에서는 배리어층에 의하여 전극층과 패드층 사이에서 발생하는 반응에 의한 문제를 방지하여 전극이 낮은 저항 특성을 가지며 리본과 우수한 부착 특성을 가질 수 있다. 이에 의하여 태양 전지의 효율을 향상하고 태양 전지 패널의 출력을 증가시킬 수 있다. 또한, 접착층에 의하여 전극의 다양한 특성을 좀더 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지 패널을 도시한 후면 사시도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 제1 전극을 확대하여 도시한 단면도이다.
도 4는 도 2에 도시한 태양 전지의 부분 후면 평면도이다.
도 5는 본 발명의 실시예에 따른 태양 전지의 제1 전극과 리본의 부착 구조의 다양한 예를 확대하여 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 태양 전지의 제1 전극의 단면을 촬영한 사진이다.
도 7은 비교예에 따른 태양 전지의 전극의 단면을 촬영한 사진이다.
도 8은 어닐링 전 및 어닐링 후에 본 발명의 실시예 및 비교예에 따른 태양 전지의 전극의 저항을 측정하여 이를 나타낸 그래프이다.
도 9는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 제1 전극을 확대하여 도시한 단면도이다.
도 4는 도 2에 도시한 태양 전지의 부분 후면 평면도이다.
도 5는 본 발명의 실시예에 따른 태양 전지의 제1 전극과 리본의 부착 구조의 다양한 예를 확대하여 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 태양 전지의 제1 전극의 단면을 촬영한 사진이다.
도 7은 비교예에 따른 태양 전지의 전극의 단면을 촬영한 사진이다.
도 8은 어닐링 전 및 어닐링 후에 본 발명의 실시예 및 비교예에 따른 태양 전지의 전극의 저항을 측정하여 이를 나타낸 그래프이다.
도 9는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이에 사용되는 전극을 상세하게 설명한다. 먼저, 태양 전지 패널을 상세하게 설명한 다음, 이에 포함되는 태양 전지 및 이에 사용되는 전극을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지 패널을 도시한 후면 사시도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지 패널(100)은 태양 전지(150)와, 태양 전지(150)의 제1 면 상에 위치하는 제1 기판(이하 "전면 기판")(110) 및 태양 전지(150)의 제2 면 상에 위치하는 제2 기판(이하 "후면 기판")(120)을 포함할 수 있다. 또한, 태양 전지 패널(100)은 태양 전지(150)와 전면 기판(110) 사이의 제1 밀봉재(131)와, 태양 전지(150)와 후면 기판(120) 사이의 제2 밀봉재(132)를 포함할 수 있다. 이를 좀더 상세하게 설명한다.
먼저, 태양 전지(150)는, 태양 전지를 전기 에너지로 변환하는 광전 변환부와, 광전 변환부에 전기적으로 연결되어 전류를 수집하여 전달하는 전극을 포함할 수 있다. 본 실시예에서는 일례로 반도체 기판(일 예로, 실리콘 웨이퍼) 또는 반도체층(일 예로, 실리콘층)을 포함하는 광전 변환부가 적용될 수 있다. 이러한 구조의 태양 전지(150)를 추후에 도 2 내지 도 4를 참조하여 상세하게 설명한다.
이러한 태양 전지(150)는 리본(또는 인터커넥터)(142)를 포함하며, 리본(142)에 의하여 전기적으로 직렬, 병렬 또는 직병렬로 연결될 수 있다. 이를 서로 인접한 제1 및 제2 태양 전지(150, 151)를 예시로 하여 설명한다. 즉, 리본(142)은 제1 태양 전지(150)의 제1 전극(도 2의 참조부호 42, 이하 동일)과, 인접한 제2 태양 전지(151)의 제2 전극(도 2의 참조부호 44, 이하 동일)을 연결할 수 있다. 리본(142)과 제1 태양 전지(150)의 제1 전극(42)과 제2 태양 전지(151)의 제2 전극(44)의 연결 구조 등은 다양한 구조가 적용될 수 있다. 일 예로, 제1 및 제2 태양 전지(150, 151)에서 제1 전극(42)이 제1 가장자리에서 이를 따라 서로 연결되고, 제2 전극(44)이 제1 가장자리와 반대되는 제2 가장자리에서 이를 따라 서로 연결될 수 있다. 그러면, 리본(142)은 제1 태양 전지(150)의 제1 가장자리에 위치한 제1 전극(42)과 이에 인접한 제2 태양 전지(151)의 제2 가장자리에 위치한 제2 전극(44)을 연결하도록 제1 및` 제2 태양 전지(150, 151)의 가장자리에 걸쳐서 형성되며 제1 및 제2 가장자리를 따라 연장되어 형성될 수 있다. 이때, 리본(142)과 제1 및 제2 태양 전지(150, 151)의 필요한 쇼트를 방지하기 위하여 리본(142)과 제1 및 제2 태양 전지(150, 151)의 사이에 부분적으로 절연 필름(도시하지 않음)이 위치하고, 리본(142)에서 절연 필름보다 돌출된 부분이 제1 또는 제2 전극(42, 44)에 연결되도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니고 다양한 변형이 가능하다.
그리고 버스 리본(145)은 배선재(142)에 의하여 연결되어 하나의 열(列)을 형성하는 태양 전지(150)(즉, 태양 전지 스트링)의 배선재(142)의 양끝단을 교대로 연결한다. 버스 리본(145)은 태양 전지 스트링의 단부에서 이와 교차하는 방향으로 배치될 수 있다. 이러한 버스 리본(145)은, 서로 인접하는 태양 전지 스트링들을 연결하거나, 태양 전지 스트링 또는 태양 전지 스트링들을 전류의 역류를 방지하는 정션 박스(미도시)에 연결할 수 있다. 버스 리본(145)의 물질, 형상, 연결 구조 등은 다양하게 변형될 수 있고, 본 발명이 이에 한정되는 것은 아니다.
밀봉재(130)는, 태양 전지(150)의 전면에 위치하는 제1 밀봉재(131)와, 태양 전지(150)의 후면에 위치하는 제2 밀봉재(132)를 포함할 수 있다. 제1 밀봉재(131)와 제2 밀봉재(132)는 수분과 산소의 유입되는 것을 방지하며 태양 전지 패널(100)의 각 요소들을 화학적으로 결합한다. 제1 및 제2 밀봉재(131, 132)는 투광성 및 접착성을 가지는 절연 물질로 구성될 수 있다. 일 예로, 제1 밀봉재(131)와 제2 밀봉재(132)로 에틸렌초산비닐 공중합체 수지(EVA), 폴리비닐부티랄, 규소 수지, 에스테르계 수지, 올레핀계 수지 등이 사용될 수 있다. 제1 및 제2 밀봉재(131, 132)를 이용한 라미네이션 공정 등에 의하여 후면 기판(120), 제2 밀봉재(132), 태양 전지(150), 제1 밀봉재(131), 전면 기판(110)이 일체화되어 태양 전지 패널(100)을 구성할 수 있다.
전면 기판(110)은 제1 밀봉재(131) 상에 위치하여 태양 전지 패널(100)의 전면을 구성하고, 후면 기판(120)은 제2 밀봉재(132) 상에 위치하여 태양 전지 패널(100)의 후면을 구성한다. 전면 기판(110) 및 후면 기판(120)은 각기 외부의 충격, 습기, 자외선 등으로부터 태양 전지(150)를 보호할 수 있는 절연 물질로 구성될 수 있다. 그리고 전면 기판(110)은 광이 투과할 수 있는 투광성 물질로 구성되고, 후면 기판(120)은 투광성 물질, 비투광성 물질, 또는 반사 물질 등으로 구성되는 시트로 구성될 수 있다. 일 예로, 전면 기판(110)이 유리 기판 등으로 구성될 수 있고, 후면 기판(120)이 TPT(Tedlar/PET/Tedlar) 타입을 가지거나, 또는 베이스 필름(예를 들어, 폴리에틸렌테레프탈레이트(PET))의 적어도 일면에 형성된 폴리불화비닐리덴(poly vinylidene fluoride, PVDF) 수지층을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 밀봉재(131, 132), 전면 기판(110), 또는 후면 기판(120)이 상술한 설명 이외의 다양한 물질을 포함할 수 있으며 다양한 형태를 가질 수 있다. 예를 들어, 전면 기판(110) 또는 후면 기판(120)이 다양한 형태(예를 들어, 기판, 필름, 시트 등) 또는 물질을 가질 수 있다.
상술한 태양 전지(150)의 구조를 도 2 내지 도 4를 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 태양 전지(150)의 단면도이고, 도 3은 본 발명의 다른 실시예에 따른 태양 전지의 제1 전극을 확대하여 도시한 단면도이다. 그리고 도 4는 도 2에 도시한 태양 전지(150)의 부분 후면 평면도이다. 참조로, 명확하고 간략한 설명을 위하여 도 3에서는 도 2의 확대원에 대응하는 부분만을 도시하였다.
도 2를 참조하면, 본 실시예에 따른 태양 전지(150)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 반도체 기판(10)의 후면) 쪽에 위치하는 터널링층(20)과, 터널링층(20) 위에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함한다. 그리고 태양 전지(150)는 패시베이션막(24)(또는 전면 패시베이션막), 반사 방지막(26), 패시베이션막(또는 후면 패시베이션막)(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 반도체 기판(10)의 타면(이하 "전면") 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형을 가지는 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다.
이때, 전면 전계 영역(130)의 도핑 농도는 동일한 제2 도전형을 가지는 제2 도전형 영역(34)의 도핑 농도보다 작을 수 있다. 전면 전계 영역(130)은 반도체 기판(10)의 전면 쪽으로 캐리어가 흐르는 것을 방지하거나 캐리어가 수평 이동할 수 있을 정도로만 도핑되면 되므로 상대적으로 도핑 농도가 작아도 무방하기 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130) 및 제2 도전형 영역(34)이 다른 도핑 농도를 가질 수도 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면을 따라 형성된 외면(일 예로, (111)면)을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(150)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(150)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 터널링층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 후면 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 터널링층(20)의 두께(T)가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(150)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 터널링층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 터널링층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 제1 도전형 도펀트를 포함할 수 있다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 도전형 도펀트는 p형을 가지는 보론(B)일 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 제2 도전형 도펀트를 포함할 수 있다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 제2 도전형 도펀트가 n형을 가지는 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(150)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
여기서, 본 실시예에서는 제1 도전형 영역(32) 및 제2 도전형 영역(34) 중 어느 하나가 반도체 기판(10)의 측면에 추가적으로 위치(일 예로, 접촉)할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34), 그리고 배리어 영역(36)의 평면 구조는 추후에 도 4를 참조하여 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
후면 패시베이션막(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 개구부(404)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 후면 패시베이션막(40)이 위치할 수 있다. 후면 패시베이션막(40)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
후면 패시베이션막(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 후면 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 실리콘 탄화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 후면 패시베이션막(40)은 실리콘 질화막과 실리콘 탄화막이 차례로 적층된 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 패시베이션막(40)이 다양한 물질을 포함할 수 있음은 물론이다.
일 예로, 본 실시예에서 후면 패시베이션막(40), 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 후면 패시베이션막(40)의 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 후면 패시베이션막(40)의 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2 및 도 3의 확대원을 참조하여 제1 및/또는 제2 전극(42, 44)의 적층 구조를 상세하게 설명한 다음, 도 4을 참조하여 제1 및/또는 제2 전극(42, 44)의 평면 구조를 상세하게 설명한다. 도 2 및 도 3의 확대원 및 이하의 설명에서는 제1 전극(42)을 예시로 하여 설명하였으나, 제2 전극(44)도 이와 동일 또는 극히 유사한 구조를 가질 수 있다. 이에 따라 아래의 제1 전극(42)의 적층 구조는 제2 전극(44)에도 그대로 적용될 수 있다.
도 2의 확대원을 참조하면, 제1 전극(42)은, 반도체층(30)으로 구성된 제1 도전형 영역(32)(제2 전극(44)의 경우에는 제2 도전형 영역(34))을 구성하는 반도체층(이하, 반도체층)(30) 위에 위치하는 접착층(422)과, 접착층(422) 위에 위치하며 금속을 주성분(가장 많은 비율로 포함되는 물질, 일 예로, 50 중량부 이상으로 포함되는 물질)으로 포함하는 전극층(424)과, 전극층(424) 위에 위치하며 전극층(424)과 다른 금속을 주성분으로 포함하며 전극층(424)보다 높은 용융점을 가지는 배리어층(428)을 포함한다. 그리고 배리어층(428) 위에는 패드층(또는 리본 연결층)(426)이 위치할 수 있다. 여기서, 전극층(424)은 광전 변환에 의하여 생성된 캐리어를 수집하여 외부로 전달하는 전극의 기본적인 역할을 수행하므로 접착층(422) 및 배리어층(428) 각각의 두께보다 큰 두께를 가진다. 그리고 접착층(422)은 제1 도전형 영역(32)과 전극층(424)의 접착 특성을 향상하는 등의 역할을 하며, 패드층(426)은 리본(142)에 연결되는 층으로 이용된다.
접착층(422)은 반도체층(30)과 전극층(424) 사이에서 위치(일 예로, 접촉)할 수 있다. 접착층(422)은 전도성을 가지며 반도체층(30)과의 접촉 특성이 우수한 금속을 포함할 수 있다. 이에 의하여 제1 전극(42)의 전도성을 저하하지 않으면서 반도체층(30)과 전극층(424)의 접착 특성을 향상할 수 있다. 접착층(422)이 반도체층(30)과의 접촉 특성을 향상할 수 있도록 접착층(422)의 열팽창 계수가 반도체층(30)의 열팽창 계수와 전극층(424)에서 접착층(422)에 인접한 부분의 열팽창 계수 사이의 값을 가질 수 있다.
이를 좀더 상세하게 설명하면, 반도체층과 제1 전극(42) 사이의 열팽창 계수 차이가 크면, 태양 전지(150)을 형성하기 위한 다양한 열처리(어닐링) 공정 시 반도체층(30)과 제1 전극(42) 사이에 계면 접촉 특성이 저하될 수 있다. 이에 의하여 반도체층(30)과 제1 전극(42) 사이의 컨택 저항이 높아질 수 있다. 이는 반도체층(30) 또는 제1 전극(42)의 선폭을 줄여 반도체층과 제1 전극(42)의 접촉 면적이 줄어드는 경우에 좀더 큰 문제가 될 수 있다. 이에 따라 본 실시예에서는 제1 전극(42) 중 반도체층(30)에 접촉하는 접착층(422)의 열 팽창 계수를 한정하여 반도체층(30)과 제1 전극(42) 사이의 열팽창 계수를 줄여 계면 접촉 특성을 향상하는 것이다.
반도체층이 실리콘을 포함할 경우에 열팽창 계수가 약 2.6 내지 2.9 ppm/K이고, 전극층(424)에서 접착층(422)에 인접한 부분(일 예로, 본 실시예에서는, 전극층(424))을 구성할 수 있는 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 열팽창 계수가 대략 14.2 ppm/K 이상이다. 좀더 구체적으로, 구리의 열팽창 계수가 약 16.5ppm/K이고, 알루미늄의 열팽창 계수가 약 23.0 ppm/K이고, 은의 열팽창 계수가 약 19.2ppm/K이고, 금의 열팽창 계수가 약 14.2ppm/K이다.
이를 고려하여 접착층(422)을 구성하는 물질(일 예로, 금속)의 열팽창 계수가 약 4.5ppm/K 내지 약 14ppm/K(일 예로, 4.5ppm/K 내지 10ppm/K)일 수 있다. 열팽창 계수가 4.5ppm/K 미만이거나 14 ppm/K를 초과하면, 반도체층과의 열팽창 계수 차이를 줄여 접착 특성을 향상하는 효과가 충분하지 않을 수 있다. 이때, 열팽창 계수가 4.5ppm/K 내지 10ppm/K이면 접착층(422)에 의한 효과를 좀더 향상할 수 있다.
일 예로, 접착층(422)은 열팽창 계수가 약 8.4ppm/K인 티타늄(Ti), 열 팽창 계수가 약 4.5 내지 4.6ppm/K인 몰리브덴(Mo), 열 팽창 계수가 약 4.9 내지 8.2ppm/K인 크롬(Cr), 또는 열팽창 계수가 약 4.6ppm/K인 텅스텐(W)을 주성분으로 포함할 수 있다. 일 예로, 접착층(422)은 티타늄, 몰리브덴, 크롬 또는 텅스텐을 90 중량부 내지 100 중량부로 포함할 수 있다. 예를 들어, 접착층(422)은 티타늄, 몰리브덴, 크롬 또는 텅스텐은 합금 상태가 아닌 단일 금속 상태로 포함하여 원하는 특성을 효과적으로 구현할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422)이 티타늄, 몰리브덴, 크롬 및 텅스텐 중 적어도 하나를 포함하는 합금으로 구성될 수도 있다.
이때, 텅스텐은 가격이 비싸 제조 비용을 크게 증가시킬 수 있고 크롬은 환경에 영향을 줄 수 있는 육가크롬 등에 의하여 각종 규제의 대상이 될 수 있다. 따라서 접착층(422) 티타늄, 몰리브덴, 또는 크롬일 수 있고, 좀더 구체적으로는, 티타늄 또는 몰리브델일 수 있다. 특히, 몰리브덴은 티타늄보다 더 낮은 비저항을 가져 제1 전극(42)과 반도체층(30)과의 전기적 연결 특성을 크게 향상할 수 있다.
이와 같이 접착층(422)이 티타늄, 몰리브덴, 크롬, 또는 텅스텐을 포함하게 되면, 반도체층(30)과 제1 전극(42) 사이의 열팽창 계수를 줄이는 것에 의하여 접촉 특성을 향상할 수 있다. 그리고 티타늄, 몰리브덴, 크롬, 또는 텅스텐과 같이 높은 용융점을 가지는 접착층(422)은 전극층(424)보다 높은 용융점을 가져 상온보다 높은 온도에서 전극층(424)을 구성하는 물질(예를 들어, 알루미늄, 구리 등)이 반도체층(30) 또는 반도체 기판(10) 쪽으로 확산하는 것을 방지하는 배리어로 기능할 수 있다. 이에 의하여 전극층(424)을 구성하는 물질이 반도체층(30) 또는 반도체 기판(10)으로 확산하여 발생할 수 있는 문제를 방지할 수 있다. 특히, 티타늄, 몰리브덴, 크롬, 또는 텅스텐은 내화 금속으로서 높은 용융점을 가지므로 원소의 확산 등을 위하여 큰 에너지가 필요하다. 이에 따라 온도가 높아져도 원소가 확산하는 것을 효과적으로 방지할 수 있다. 여기서, 내화 금속이라 함은 철의 용융점(약 1538℃)보다 큰 용융점을 가지는 물질을 의미한다.
일 예로, 티타늄의 용융점은 약 1670℃이고, 몰리브덴의 용융점은 약 1670℃이고, 크롬의 용융점은 약 1860℃이며, 텅스텐의 용융점은 약 3422℃이다. 반면, 전극층(424)을 형성하는 구리의 용융점은 1084℃이고, 알루미늄의 용융점은 약 660℃이고, 은의 용융점은 약 961℃이며, 금의 용융점은 약 1063℃이다. 이와 같이 전극층(424)은 내화 금속이 아닌 금속을 주성분으로 포함하고 접착층(422)은 전극층(424)보다 높은 용융점을 가지는 내화 금속을 주성분으로 포함한다.
한편, 광의 장파장 영역의 반사는 주로 패시베이션막(40)에서 이루어진다. 따라서, 접착층(422)의 두께가 일정 수준을 초과하는 경우에는, 패시베이션막(40)에서의 광의 장파장 영역에서의 반사율이 감소하므로 태양전지의 효율 역시 감소하게 된다. 따라서, 접착층(422)의 두께를 한정하여 태양 전지(150)의 효율을 향상할 수 있다. 또한, 접착층(422)은 제1 도전형 영역(32)과 비교하여, 상대적으로 높은 저항을 가지는 물질로 형성될 수 있다. 따라서, 접착층(422)의 두께가 일정 수준을 초과하는 경우에는, 제1 도전형 영역(32)에서 전극층(424)으로 캐리어가 이동하기 어렵다. 따라서, 접착층(422)의 두께를 일정 수준 이하로 한정하는 경우, 캐리어(전자 또는 정공)의 이동도가 향상되어 본 발명의 태양전지의 효율이 향상될 수 있다.
한편, 접착층(422)의 두께는 전극층(424)의 두께보다 작을 수 있다. 본 실시예에서는 전극층(424)이 하나의 층으로 구성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 전극층(424)이 복수 개의 층을 구비할 수도 있는데, 이 경우에는 접착층(422)의 두께가 전극층(424)을 구성하는 복수의 층 각각의 두께보다 작을 수 있다. 구체적으로, 접착층(422)의 두께는 50nm 이하일 수 있다. 접착층(422)이 두께가 50nm를 초과하면, 접착층(422)의 저항이 증가되어, 전극층(424)으로 이동하는 캐리어의 이동도가 저하될 수 있다. 접착층(422)의 두께를 20nm 이하로 하여 접착층(422)에서의 캐리어의 이동도를 좀더 향상할 수 있다. 여기서, 접착층(422)의 두께가 1nm 내지 50nm(일 예로, 1nm 내지 20nm)일 수 있다. 접착층(422)의 두께가 1nm 미만인 경우에는 접착층(422)의 반도체층(30) 위에서 고르게 형성되는 것이 어려울 수 있고 접착층(422)에 의한 접착 특성 향상 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422)의 두께 등이 물질, 공정 조건 등을 고려하여 변화될 수도 있다.
접착층(422) 위에 전극층(424)이 위치할 수 있다. 전극층(424)은 접착층(422) 위에 접촉하여 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
접착층(422) 위에 위치하는 전극층(424)은 단일층으로 구성될 수도 있고, 다양한 특성 등을 향상할 수 있도록 복수의 층을 포함할 수 있다. 본 실시예에서 전극층(424)은, 접착층(422)과 배리어층(428) 사이에서 이들에 접촉하여 형성되는 단일층으로 구성될 수 있다. 전극층(424)은 제1 전극(42)의 저항을 낮추고 전기 전도도를 향상하는 역할을 수행하여, 실질적으로 전류를 전달하는 전도층의 역할을 수행한다. 그리고 패드층(426)을 구성하는 물질은 반도체층(30) 또는 반도체 기판(10)으로 향하는 것을 방지하는 배리어 역할을 한다. 즉, 전극층(424)은 전도층으로서의 역할 및 배리어층으로서의 역할을 함께 수행할 수 있다. 이러한 전극층(424)은 전도성이 우수한 금속으로 구성될 수 있고, 일 예로, 구리, 알루미늄, 은, 금, 또는 이들의 합금을 주성분으로 포함할 수 있다. 일 예로, 전극층(424)은 구리, 알루미늄, 은, 금, 또는 이들의 합금을 90 중량부 내지 100 중량부로 포함할 수 있다. 특히 전극층(424)이 알루미늄을 주성분으로 포함할 수 있는데, 이 경우에는 저렴한 비용으로 제조가 가능하며 우수한 전도 특성을 가질 수 있다.
한편, 전극층(424)은 접착층(422) 및 배리어층(428)보다 큰 두께를 가지면서 50nm 내지 400nm의 두께를 가질 수 있다. 일 예로, 전극층(424)의 두께가 100nm 내지 400nm(좀더 구체적으로는 100nm 내지 300nm)일 수 있다. 전극층(424)의 두께가 50nm 미만이면, 배리어층 및 전도층의 역할을 수행하기 어려울 수 있다. 전극층(424)의 두께가 400nm를 초과하면, 전도 특성 등이 크게 향상되지 못하면서도 제조 비용은 증가할 수 있다. 전극층(424)의 두께가 100nm 이상이면, 저항을 좀더 저하시킬 수 있다. 전극층(424)의 두께가 300nm 이하이면, 저항을 낮추는 효과가 크게 증가하지 않으며, 열적 스트레스가 증가에 따른 박리 현상을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전극층(424)의 두께는 달라질 수 있다.
전극층(424) 위에서 전극층(424)과 패드층(426) 사이에 위치하는 배리어층(428)은 전극층(424)과 패드층(426)이 반응하는 것을 방지하거나 전극층(424)의 물질이 패드층(426)으로 확산하는 것을 방지할 수 있다. 이때, 배리어층(428)은 전극층(424) 및 패드층(426)에 각기 양면이 접촉하여 제1 전극(42)의 구조를 단순화할 수 있다.
전극층(424)과 패드층(426)의 반응 또는 전극층(424)의 물질의 확산은 높은 온도(일 예로, 전극(42, 44)의 어닐링 시)에 이루어질 수 있으므로, 배리어층(428)은 전극층(424)보다 높은 용융점을 가지는 금속을 주성분으로 포함할 수 있다.
즉, 배리어층(428)은 전극층(424)과 다른 금속이면서 용융점이 높은 금속을 주성분으로 포함한다. 일 예로, 배리어층(428)은 내화 금속을 주성분으로 포함할 수 있다. 그러면, 내화 금속은 높은 용융점을 가지기 때문에 내화 금속을 구성하는 물질의 확산에도 상대적으로 큰 에너지가 필요하므로 상온보다 높은 열처리 온도에서 어닐링을 하는 경우에도 확산 등이 발생하기 어렵다. 이에 따라 전극층(424)과 패드층(426)의 물질이 확산되는 것도 방지하여 이들이 화학적으로 반응하는 등의 문제를 방지할 수 있다. 내화 금속이 아닌 경우에는 배리어층(428)의 역할이 충분하지 않을 수 있다. 여기서, 내화 금속이라 함은 철의 용융점(약 1538℃)보다 큰 용융점을 가지는 물질을 의미한다.
그리고 배리어층(428)의 열 팽창 계수가 전극층(424)의 열 팽창 계수보다 작을 수 있고, 패드층(426)의 열 팽창 계수보다 작을 수 있다. 제1 전극(42)이 높은 열 팽창 계수를 가지는 물질을 두꺼운 두께로 포함하는 경우에는 열적 스트레스에 좀더 취약할 수 있다. 이를 고려하여 본 실시예에서는 상대적으로 높은 열 팽창 계수를 가지는 전극층(424)과 패드층(426) 사이에 낮은 열 팽창 계수를 가지는 배리어층(428)을 위치시켜 일종의 열적 버퍼층으로 기능하도록 할 수 있다. 이에 의하여 제1 전극(42)이 열적 스트레스에 잘 견디는 특성을 가질 수 있다.
예를 들어, 배리어층(428)을 구성하는 물질(일 예로, 금속)의 열팽창 계수가 약 4.5ppm/K 내지 약 14ppm/K(일 예로, 4.5ppm/K 내지 10ppm/K)일 수 있다. 열팽창 계수가 4.5ppm/K 미만이거나 14 ppm/K를 초과하면, 열적 버퍼층으로서의 효과가 충분하지 않을 수 있다. 이때, 열팽창 계수가 4.5ppm/K 내지 10ppm/K이면 열적 버퍼층으로서의 효과를 좀더 향상할 수 있다.
일 예로, 배리어층(428)은 상술한 조건을 모두 만족할 수 있는 티타늄, 몰리브덴, 크롬 또는 텅스텐을 주성분으로 포함할 수 있다. 일 예로, 배리어층(428)은 티타늄, 몰리브덴, 크롬 또는 텅스텐을 90 중량부 내지 100 중량부로 포함할 수 있다. 예를 들어, 접착층(422)은 티타늄, 몰리브덴, 크롬 또는 텅스텐은 합금 상태가 아닌 단일 금속 상태로 포함하여 원하는 특성을 효과적으로 구현할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422)이 티타늄, 몰리브덴, 크롬 및 텅스텐 중 적어도 하나를 포함하는 합금으로 구성될 수도 있다.
이때, 텅스텐은 가격이 비싸 제조 비용을 크게 증가시킬 수 있고 크롬은 환경에 영향을 줄 수 있는 육가크롬 등에 의하여 각종 규제의 대상이 될 수 있다. 따라서 배리어층(428) 티타늄, 몰리브덴, 또는 크롬일 수 있고, 좀더 구체적으로는, 티타늄 또는 몰리브덴일 수 있다. 특히, 몰리브덴은 티타늄보다 더 낮은 비저항을 제1 전극(42)의 저항을 크게 낮출 수 있다.
티타늄, 몰리브덴, 크롬 또는 텅스텐의 구체적인 열 팽창 계수는 이미 설명하였으므로 상세한 설명을 생략한다. 반면, 패드층(426)에 포함되는 니켈-바나듐 합금의 열 팽창 계수는 13 ppm/K 정도이고 주석의 열 팽창 계수는 17 내지 36 ppm/K으로 배리어층(428)보다 클 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패드층(426)의 열 팽창 계수가 배리어층(428)보다 같거나 작을 수 도 있다.
본 실시예에서 배리어층(428)의 두께는 접착층(422)의 두께보다 크고, 전극층(424)의 두께보다 작을 수 있다. 그리고 접착층(422)보다 큰 두께를 가져 배리어층(428)에 의한 배리어 효과를 향상할 수 있다. 그리고 전극층(424)이 실질적으로 제1 전극(42)으로서 기능하는 층이므로 배리어층(428)의 두께를 이보다 작게 하여 불필요하게 제1 전극(42)의 두께가 증가하는 것을 방지할 수 있다.
예를 들어, 접착층(422)의 두께 : 배리어층(428)의 두께 비율이 1:2 내지 1:30일 수 있다. 상기 비율이 1:2 미만이면, 배리어층(428)의 두께가 충분하지 않아 배리어층(428)에 의한 효과가 충분하지 않거나 접착층(422)의 두께가 커서 광의 장파장 영역대의 반사도가 증가할 수 있다. 상기 비율이 1:30을 초과하면, 배리어층(428)의 두께가 커서 제조 비용 및 시간이 증가될 수 있고 접착층(422)의 두께가 작아서 접착층(422)에 의한 효과가 충분하지 않을 수 있다. 일 예로, 상기 비율이 1:4 내지 1:25일 수 있다.
또는, 배리어층(428)의 두께가 80nm 이하일 수 있다. 상기 두께가 80nm를 초과하면, 배리어층(428)의 두께가 커서 제조 비용 및 시간이 증가될 수 있다. 일 예로, 배리어층(428)의 두께가 2nm 내지 80nm일 수 있다. 배리어층(428)의 두께가 2nm 미만이면, 배리어층(428)의 두께가 충분하지 않아 배리어층(428)에 의한 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 배리어층(428)이 낮은 비저항을 가지는 물질을 포함할 경우에는 배리어층(428)의 두께를 증가시켜 제1 전극(42)이 낮은 저항을 가지도록 할 수 있다. 그 외의 다양한 변형이 가능하다.
그리고 배리어층(428)의 비저항은 전극층(424)보다 클 수도 있다. 예를 들어, 배리어층(428)을 구성하는 티타늄의 비저항이 약 42 밀리옴센티미터(mΩcm)이고, 몰리브덴의 비저항이 약 5.34 mΩcm이고, 크롬의 비저항이 약 13 mΩcm이며, 텅스텐의 비저항이 약 5.60 mΩcm일 수 있다. 그리고 전극층(424)을 구성하는 구리의 비저항이 약 1.68 mΩcm이고, 알루미늄의 비저항이 약 2.65 mΩcm이고, 은의 비저항이 약 1.59 mΩcm이며, 금의 비저항이 약 2.44 mΩcm일 수 있다.
일 예로, 배리어층(428)의 비저항은 패드층(426)보다 작을 수도 있다. 패드층(426)을 구성하는 니켈-바나듐 합금의 비저항이 약 63 mΩcm 수준이고, 주석의 비저항이 약 11 mΩcm 수준일 수 있다. 즉 패드층(426)이 니켈-바나듐 합금을 포함하면 배리어층(428)이 티타늄, 몰리브덴, 크롬 및 텅스텐 중 어느 것을 포함하여도 패드층(426)보다 낮은 비저항을 가진다. 그리고 패드층(426)이 주석을 포함하면 배리어층(428)이 몰리브덴 또는 텅스텐을 포함할 때 낮은 비저항을 가진다. 그러나 본 발명이 이에 한정되는 것은 아니며 배리어층(428)이 패드층(426)과 같거나 이보다 큰 비저항을 가질 수 있다.
그러나 본 발명이 접착층(422)의 두께, 배리어층(428)의 두께, 배리어층(428)의 광 투과도, 배리어층(428)의 비저항 등에 한정되는 것은 아니다.
이와 같이 본 실시예에서 전극층(424)의 양면에 위치하는 접착층(422) 및 배리어층(428)은 티타늄, 몰리브덴, 크롬, 또는 텅스텐으로부터 선택되는 내화 금속을 주성분으로 포함할 수 있다. 즉, 전극층(424)의 양면에 높은 용융점을 가지는 내화 금속을 위치시켜 높은 온도에서의 어닐링 등에 의하여 전극층(424)의 구성 물질(특히, 주성분으로 포함된 물질)이 반도체 기판(10) 또는 반도체층(30), 그리고 패드층(426)으로 확산되는 것을 효과적으로 방지할 수 있다.
일 예로, 전극층(424)의 양면에 위치한 접착층(422) 및 배리어층(428)의 주성분 물질이 서로 동일할 수 있다. 그러면 제조 공정에서 사용되는 금속의 종류를 한정하여 제조 공정을 단순화하고 제조 비용을 줄일 수 있다. 그리고 동일 또는 유사하게 낮은 열 팽창 계수를 가져 열적 스트레스에 효과적으로 견딜 수 있다.
또는, 배리어층(428)이 접착층(422)과 같거나 이보다 작은 비저항을 가질 수 있다. 배리어층(428)과 접착층(422)의 주성분 물질을 서로 같게 하여 비저항을 같게 할 수 있고, 배리어층(428)의 주성분 물질을 접착층(422)보다 작은 비저항을 가지는 물질로 하여 배리어층(428)의 비저항을 접착층(422)보다 작게 할 수 있다. 그러면, 접착층(422)보다 두껍게 형성되는 배리어층(428)의 비저항을 접착층(422)의 비저항과 같거나 이보다 작게 하여 제1 전극(42)의 저항을 좀더 낮출 수 있다. 예를 들어, 접착층(422) 및 배리어층(428)이 각기 티타늄 또는 몰리브덴을 주성분으로 포함하거나, 또는 접착층(422)이 티타늄을 주성분으로 포함하고 배리어층(428)이 티타늄보다 낮은 저항을 가지는 몰리브덴을 주성분으로 포함할 수 있다.
배리어층(428) 위에 패드층(426)이 위치할 수 있다. 일 예로, 패드층(426)이 전극층(424) 위에서 전극층(424)에 접촉할 수 있다. 패드층(426)은 리본(142)과 연결되는 부분으로서, 리본(142)과의 연결 특성이 우수한 물질을 포함할 수 있다. 패드층(426)과 리본(142)이 연결되는 구조의 다양한 예를 도 5를 참조하여 설명한다. 도 5는 본 발명의 실시예에 따른 태양 전지(150)의 제1 전극(42)과 리본(142)의 부착 구조의 다양한 예를 확대하여 도시한 도면이다. 명확하고 간략한 설명을 위하여 도 5에서 제1 전극(42)의 형상은 도 2의 확대원에 도시한 형상을 기준으로 도시하였다.
일 예로, 도 5의 (a)에 도시한 바와 같이, 패드층(426) 위에 일 예로 납(Pb)과 주석을 함께 포함하는 리본(142)을 위치시킨 후에 열을 가하여 리본(142)을 패드층(426) 위에 직접 부착할 수 있다. 또는, 도 5의 (b)에 도시한 바와 같이, 패드층(426)과 리본(142) 사이에 페이스트(예를 들어, 주석과 비스무스 등을 포함하는 솔더 페이스트)를 위치한 상태에서 열을 가하여 페이스트층(146)를 매개로 하여 패드층(426)과 리본(142)을 부착할 수도 있다. 또는, 도 5의 (c)에 도시한 바와 같이, 패드층(426)과 리본(142) 사이에 전도성 필름(148) 등을 위치한 상태에서 가압하여 전도성 필름(148)을 매개로 하여 패드층(426)과 리본(142)을 부착할 수도 있다. 전도성 필름(148)은 도전성이 우수한 금, 은, 니켈, 구리 등으로 형성된 도전성 입자가 에폭시 수지, 아크릴 수지, 폴리이미드 수지, 폴리카보네이트 수지 등으로 형성된 필름 내에 분산된 것일 수 있다. 이러한 전도성 필름을 열을 가하면서 압착하면 도전성 입자가 필름의 외부로 노출되고, 노출된 도전성 입자에 의해 태양 전지(150)와 리본(142)이 전기적으로 연결될 수 있다. 이와 같이 전도성 필름(미도시)에 의해 복수의 태양 전지(150)를 연결하여 모듈화하는 경우는, 공정 온도를 저하시킬 수 있어 태양 전지(150)의 휘어짐을 방지할 수 있다. 이 외에도 다양한 방법에 의하여 패드층(426)과 리본(142)을 부착 및 연결할 수 있다.
패드층(426)은 주석(Sn) 또는 니켈-바나듐 합금(NiV)를 포함할 수 있다. 주석은 리본(142) 또는 이와의 연결을 위한 페이스트 등과의 접합 특성이 우수한 장점이 있다. 그리고 니켈-바나듐 합금은 리본(142) 또는 이와의 연결을 위한 페이스트와의 접합 특성이 우수하다. 좀더 구체적으로, 주석과 비스무스를 포함하는 페이스트의 경우에, 페이스트의 주석과 니켈-바나듐 합금의 니켈의 접합 특성이 매우 우수하다. 그리고 니켈-바나듐 합금은 융점이 약 1000℃ 이상으로 매우 높은 수준이므로, 전극층(424)을 구성하는 물질보다 높은 융점을 가진다. 이에 의하여 리본(142)과의 접합 공정 또는 태양 전지(150)의 제조 공정 중에 변형되지 않으며 전극층(424)을 보호하는 캡핑막의 역할을 충분하게 수행할 수 있다.
패드층(426)은 나노 수준의 두께, 예를 들어, 50nm 내지 300nm의 두께를 가질 수 있다. 패드층(426)의 두께가 50nm 미만이면 리본(142)과의 접합 특성이 저하될 수 있고, 300nm를 초과하면 제조 비용이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 패드층(426)의 두께 등은 다양하게 변화될 수 있다.
본 실시예에서는 접착층(422), 전극층(424), 배리어층(428) 및 패드층(426)을 포함하는 제1 전극(42)을 스퍼터링 등에 의하여 형성될 수 있다. 즉, 반도체 기판(10)의 후면 위에 형성된 패시베이션막(40)의 개구부(402)(제2 전극(44)의 경우에는 개구부(404))를 채우도록 접착층(422), 전극층(424), 배리어층(428) 및 패드층(426) 각각을 구성하는 금속층들을 전체적으로 형성한 후에, 금속층들을 패터닝하는 것에 의하여 제1 전극(42)(및/또는 제2 전극(44))의 접착층(422), 전극층(424), 배리어층(428) 및 패드층(426)을 형성할 수 있다. 패터닝 방법으로는 다양한 방법이 적용될 수 있는데, 일 예로, 레지스트와 에칭 용액을 이용한 방법에 의하여 수행될 수 있다. 이때, 제1 전극(42)과 제2 전극(44)은 동일한 금속층들을 동시에 패터닝하는 것에 의하여 형성될 수 있다.
이와 같이 스퍼터링에 의하면 해당 물질이 태양 전지(150)의 두께 방향으로 적층되므로, 접착층(422)이 전체 부분에서 균일한 두께를 가지고, 전극층(424)이 전체 부분에서 균일한 두께를 가지고, 배리어층(428)이 전체 부분에서 균일한 두께를 가지고, 패드층(426)이 전체 부분에서 균일한 두께를 가지도록 적층된다. 여기서, 균일한 두께라 함은 공정 오차 등을 고려할 때 균일하다고 판단될 수 있는 두께(예를 들어, 10% 이내의 차이를 가지는 두께)를 의미할 수 있다.
도 2를 다시 참조하면, 제1 전극(42)은 개구부(402)의 폭(W1)보다 큰 폭(W2)을 가지도록 형성될 수 있다. 이는 제1 전극(42)의 폭(W2)(제1 전극(42)을 구성하는 부분의 폭 중 가장 넓은 폭)을 충분하게 확보하여 제1 전극(42)의 저항을 저감하기 위함이다. 예를 들어, 개구부(402)의 폭(W1)이 10um 내지 50um일 수 있고, 제1 전극(42)의 폭(W2)이 200um 내지 250um일 수 있다. 개구부(402)의 폭(W1)이 10um 미만이면, 제1 전극(42)과 제1 도전형 영역(32)이 원활하게 연결되지 않을 수 있다. 개구부(402)의 폭(W1)이 50um를 초과하면, 개구부(402) 형성 시 제1 도전형 영역(32)의 손상될 가능성이 높아질 수 있다. 제1 전극(42)의 폭(W2)이 200um 미만이면 제1 전극(42)이 충분한 저항을 가지지 못할 수 있다. 제1 전극(42)의 폭(W2)이 250um를 초과하면, 이웃한 제2 전극(44)과 불필요하게 단락되는 등의 문제가 발생할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 개구부(402)의 폭(W1), 제1 전극(42)의 폭(W2)이 다양한 값을 가질 수 있다.
이에 따라 제1 전극(42)(특히, 접착층(422))은 개구부(402)의 바닥면(즉, 반도체층 또는 도전형 영역(32, 34)과의 접촉면)과, 개구부(402)에 인접한 패시베이션막(40)의 측면과, 개구부(402)에 인접한 패시베이션막(40)의 위에 걸쳐서 형성될 수 있다. 특히, 접착층(422)은 개구부(402)의 바닥면(즉, 반도체층과의 접촉면)과, 개구부(402)에 인접한 패시베이션막(40)의 측면과, 개구부(402)에 인접한 패시베이션막(40) 위에서 이들과 접촉하여 위치할 수 있다. 이와 같이 제1 전극(42)이 개구부(402)에 인접한 패시베이션막(40)의 측면 및 개구부(402)에 인접한 패시베이션막(40) 위에 형성되는 것에 의하여, 전극(42, 44)을 형성하기 위한 금속층들을 패시베이션막(40) 위에 전체적으로 형성한 다음 이를 패터닝하여 전극(42, 44)을 형성하였음을 알 수 있다.
또한, 일 예로, 제1 전극(42)의 측면(특히, 패시베이션막(40) 위에 위치한 부분의 측면)의 적어도 일부에 오목부(또는 언더컷)(R)이 위치할 수 있다. 오목부(R)는 다양한 이유에 의하여 형성될 수 있다. 일 예로, 도 2에 도시한 형상의 오목부(R)는 스프레이 공정 등에 의하여 제1 및 제2 전극(42, 44)을 패터닝하면 스프레이가 이루어지는 곳에서 가까이 위치하는 부분(패드층(428) 쪽에 위치한 부분)이 더 많이 식각되고 스프레이가 이루어지는 부분에서 멀리 위치한 부분(접촉층(422) 쪽에 위치한 부분)이 덜 식각되기 때문이다.
좀더 정확하게는, 본 실시예에서 제1 전극(42)의 전극층(424)의 측면에 오목부(R)가 위치할 수 있다. 이는 내산성이 우수한 접착층(422), 배리어층(428) 및 패드층(426)에는 오목부(R)가 발생하지 않거나 적은 폭의 오목부(R)가 발생하는 반면, 상대적으로 내산성이 낮은 전극층(424)은 식각 용액에 의하여 쉽게 오목부(R)가 발생할 수 있기 때문이다. 이에 따라 전극층(424)의 적어도 일부는 제1 전극(42)의 폭(예를 들어, 접착층(422) 또는 패드층(426)의 폭)(W2)보다 작은 폭(W21)(제1 전극(42)의 폭 중 가장 좁은 부분의 폭)을 가질 수 있다. 도면에서는 일 예로, 전극층(424)의 두께가, 패드층(426)과 인접한 부분에서는 패드층(426)과 동일한 폭을 가지고, 접착층(422)을 향하면서 점진적으로 작아지는 것을 예시하였다.
그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 도 3에 도시한 바와 같이, 전극층(424)에 형성된 오목부(R)가 접착층(422) 및 배리어층(428)을 향하면서 폭이 점진적으로 커지고 접착층(422)과 배리어층(428)으로부터 멀어질수록 폭이 점진적으로 작아질 수 있다. 이에 따라 오목부(R)가 접착층(422)으로부터 배리어층(428)으로 향하면서 점진적으로 폭이 작아졌다가 커지는 형상을 가질 수 있다. 그리고 오목부(R)가 전극층(424)의 측면이 라운드진 곡면을 가지도록 형성될 수 있다. 이러한 형상의 오목부(R)는, 일 예로, 디핑(dipping) 등을 이용한 습식 식각 시에 나타날 수 있다. 이때, 식각이 잘 일어나지 않는 접착층(422), 배리어층(428) 및 패드층(426)에 인접한 전극층(424)의 부분에서는 식각이 덜 되고 이들과 인접하지 않은 전극층(424)의 내부 부분에서는 식각이 쉽게 이루어질 수 있기 때문이다. 그 외에도 오목부(R)에 의한 전극층(424)의 형상은 다양하게 변형될 수 있다.
다시 도 2를 참조하면, 일 예로, 오목부(R)의 폭(W22)(또는 제1 전극(42)의 일측에서 접착층(422) 또는 패드층(426)의 폭(W2)과 전극층(424)에서 가장 작은 폭(W21)의 차이)은 1um 내지 10um일 수 있다. 이는 습식 식각 시 발생할 수 있는 정도로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 오목부(R)의 폭(W22)이 다양한 값을 가질 수 있다.
이와 같은 오목부(R)의 존재로부터 전극(42, 44)을 형성하기 위한 금속층들을 패시베이션막(40) 위에 전체적으로 이를 형성한 다음 이를 식각에 의하여 함께 패터닝하여 전극(42, 44)을 형성하였음을 알 수 있다.
이와 같이 본 실시예에서는 제1 전극(42)이 도금 공정을 사용하지 않고 형성될 수 있다. 제1 전극(42)의 일부를 도금에 의하여 형성되면, 패시베이션막(40)에 핀 홀, 스크래치 등의 결함이 있는 경우에 그 부분에서도 도금이 이루어져 원하지 않는 부분이 도금될 수 있다. 그리고 도금 공정에서 사용하는 도금 용액이 산 또는 알칼리이므로 패시베이션막(40)에 손상을 주거나 패시베이션막(40)의 특성을 저하시킬 수 있다. 본 실시예에서는 도금 공정을 사용하지 않는 것에 의하여 패시베이션막(40)의 특성을 향상할 수 있고, 간단한 공정에 의하여 제1 전극(42)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 접착층(422), 전극층(424) 및 패드층(426)이 다양한 방법에 의하여 형성되고, 다양한 방법에 의하여 패터닝될 수 있다.
또한, 전극층(424)과 패드층(426) 사이에 배리어층(428)이 구비되어 전극층(424)과 패드층(426) 사이에서 발생하는 반응에 의한 문제를 방지할 수 있다.
이하에서는 도 4를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2 및 도 4를 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W3)이 제2 도전형 영역(34)의 폭(W4)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 개구부(도 1의 참조부호 402, 404, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명이 상술한 제1 및 제2 도전형 영역(32, 34)의 형상, 그리고 제1 및 제2 개구부(402, 404)의 배치 또는 형상에 한정되는 것은 아니다. 예를 들어 제2 도전형 영역(34)이 서로 이격되는 복수의 아일랜드 구조를 구비하고, 제2 도전형 영역(34)을 제외한 나머지 부분이 일체로 연결되어 제1 도전형 영역(32)을 구성할 수 있다. 제1 및 제2 개구부(402, 404)는 각기 제1 및 제2 도전형 영역(32, 34)에 연결될 수 있는 형상 및 배치를 가질 수 있다. 그 외에도 다양한 변형이 가능하다.
다시 도 2를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 전면 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 전면 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
전면 패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(150)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(150)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(150)의 개방 전압과 단락 전류를 증가시켜 태양 전지(150)의 효율을 향상할 수 있다.
전면 패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(10) 위에 형성되며 실리콘 산화막일 수 있고, 반사 방지막(26)은 실리콘 질화막 및 실리콘 탄화막이 차례로 적층된 구조를 가질 수 있다.
본 실시예에 따른 태양 전지(150)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(150)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(150)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
또한 본 실시예에서는 전극층(424)과 패드층(426) 사이에 배리어층(428)이 구비되어 전극층(424)과 패드층(426) 사이에서 발생하는 반응에 의한 문제를 방지할 수 있다. 이를 도 6 내지 도 8을 참조하여 상세하게 설명한다.
도 6은 본 발명의 실시예에 따른 태양 전지(150)의 제1 전극(42)의 단면을 촬영한 사진이고, 도 7은 비교예에 따른 태양 전지의 전극의 단면을 촬영한 사진이다. 그리고 도 8은 어닐링 전 및 어닐링 후에 본 발명의 실시예 및 비교예에 따른 태양 전지의 전극의 저항을 측정하여 이를 나타낸 그래프이다.
예를 들어, 전극층(424)이 알루미늄을 포함하고, 패드층(426)이 니켈-바나듐 합금을 포함할 경우에, 본 실시예에서와 같이 전극층(424)과 패드층(426) 사이에 배리어층(428)이 위치하면, 도 6에 도시한 바와 같이, 전극층(424)과 패드층(426) 사이에 별도의 생성물(예를 들어, 금속간 화합물)이 형성되지 않은 것을 알 수 있다. 반면, 배리어층(428)을 구비하지 않는 비교예에서는, 도 7에 도시한 바와 같이, 전극층(424)의 알루미늄과 패드층(426)의 니켈이 반응하여 전극층(424)과 패드층(426) 사이에 금속간 화합물(intermetallic compound)(IMC)이 두껍게 형성된 것을 알 수 있다. 이와 같이 금속간 화합물이 형성되면 제1 및 제2 전극(42, 44)의 저항을 크게 상승시켜 제1 및 제2 전극(42, 44)의 전기적 특성을 저하시킬 수 있다. 전극층(424)이 알루미늄을 포함하고 패드층(426)이 니켈을 포함하는 경우를 예시로 하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
그리고 도 8에 도시한 바와 같이 실시예에 따른 태양 전지의 전극은 어닐링 전 및 어닐링 후에 저항이 유사한 수준을 가지는 반면, 비교예에 따른 태양 전지의 전극은 어닐링 전에 비하여 어닐링 후에 저항이 크게 증가한 것을 알 수 있다. 비교예에 따른 태양 전지에서 어닐링 전 및 어닐링 후의 저항 차이는 어닐링 처리 시에 전극층의 물질과 패드층의 물질이 반응하여 금속간 화합물을 형성하였기 때문으로 예측된다.
그리고 본 실시예에서는 패드층(426)과 리본(142)이 우수한 부착 특성을 가질 수 있는 반면 비교예에서는 패드층(426)과 리본(142)의 부착 특성이 우수하지 않을 수 있다. 즉, 본 실시예에서는 배리어층(428)이 전극층(424)을 구성하는 물질이 패드층(426)의 내부 또는 표면까지 확산하는 것을 방지하여 패드층(426)이 리본(142)에 접착될 수 있는 고유의 우수한 특성을 가질 수 있다. 반면, 비교예에서는 전극층(424)의 물질이 패드층(426)의 내부 또는 표면까지 확산하여 패드층(426)의 특성을 저하시킬 수 있다. 예를 들어, 리본(142)의 접착 시에 사용되는 솔더링 물질(예를 들어, 솔더 페이스트)은 주로 소수성을 지니는데, 비교예에서와 같이 전극층(424)의 알루미늄 등이 패드층(426)까지 확산되면 친수성의 알루미늄 산화물을 형성하여 패드층(426)에서 리본(142)의 솔더링 물질의 젖음성을 저하시킬 수 있다. 이에 의하여 패드층(426)과 리본(142)의 부착 특성이 크게 저하될 수 있다.
이와 같이 본 실시예에서는 배리어층(428)에 의하여 전극층(424)과 패드층(426) 사이에서 발생하는 반응에 의한 문제를 방지하여 제1 및 제2 전극(42, 44)이 낮은 저항 특성을 가지며 리본(142)과 우수한 부착 특성을 가질 수 있다. 이에 의하여 태양 전지(150)의 효율을 향상하고 태양 전지 패널(100)의 출력을 증가시킬 수 있다. 또한, 접착층(422)에 의하여 제1 및 제2 전극(42, 44)의 다양한 특성을 좀더 향상할 수 있다.
이하, 본 발명의 다른 실시예들에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.
도 9는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 9를 참조하면, 본 실시예에 따른 태양 전지(150)는 터널링층(도 2의 참조부호 20, 이하 동일)을 구비하지 않고, 제1 및 제2 도전형 영역(32, 34)을 반도체 기판(10)의 내부에 형성되는 도핑 영역으로 구성한다. 즉, 제1 및 제2 도전형 영역(32, 34) 각각이 반도체 기판(10)에 제1 또는 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된다. 이에 따라 제1 및 제2 도전형 영역(32, 34)이 제1 또는 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)을 구성하게 된다. 일 예로, 제1 및 제2 도전형 영역(32, 34) 각각은 제1 또는 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분으로 구성될 수 있다.
이러한 실시예에서는 제1 전극(42)의 접착층(도 2의 참조부호 422 참조)이 반도체 기판(10)(또는 반도체 기판(10)의 일부를 구성하는 제1 도전형 영역(32))에 접촉하여 형성되고, 제2 전극(44)의 접착층(422)이 반도체 기판(10)(또는 반도체 기판(10)의 일부를 구성하는 제2 도전형 영역(34))에 접촉하여 형성된다. 상술한 설명에서 제1 및 제2 전극(42, 44)의 접착층(422)이 반도체층(30) 대신 반도체 기판(10)에 접촉하는 것에만 차이가 있으므로, 이에 대한 상세한 설명은 생략한다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지 패널
150: 태양 전지
10: 반도체 기판
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
422: 접착층
424: 전극층
426: 패드층
428: 배리어층
150: 태양 전지
10: 반도체 기판
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
422: 접착층
424: 전극층
426: 패드층
428: 배리어층
Claims (19)
- 반도체 기판;
상기 반도체 기판의 일면 쪽에 위치하는 제1 및 제2 도전형 영역을 포함하는 도전형 영역; 및
상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극
을 포함하고,
상기 전극은, 상기 반도체 기판 또는 상기 도전형 영역 위에 위치하는 접착층과, 상기 접착층 위에 위치하며 금속을 주성분으로 포함하는 전극층과, 상기 전극층 위에 위치하며 상기 전극층의 금속과 다른 금속을 주성분으로 포함하는 배리어층을 포함하고,
상기 전극층의 두께가 상기 접착층 및 상기 배리어층 각각의 두께보다 크고,
상기 배리어층의 용융점이 상기 전극층의 용융점보다 높은 태양 전지. - 제1항에 있어서,
상기 배리어층이 내화 금속을 주성분으로 포함하는 태양 전지. - 제1항에 있어서,
상기 배리어층이 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 또는 텅스텐(W)을 주성분으로 포함하는 태양 전지. - 제1항에 있어서,
상기 배리어층의 열 팽창 계수가 상기 전극층의 열 팽창 계수보다 작은 태양 전지. - 제1항에 있어서,
상기 배리어층의 두께가 상기 접착층의 두께보다 큰 태양 전지. - 제5항에 있어서,
상기 접착층의 두께 : 상기 배리어층의 두께 비율이 1:2 내지 1:30인 태양 전지. - 제5항에 있어서,
상기 배리어층의 두께가 80nm 이하인 태양 전지. - 제1항에 있어서,
상기 배리어층의 비저항이 상기 접착층의 비저항과 같거나 이보다 낮은 태양 전지. - 제8항에 있어서,
상기 배리어층의 비저항이 상기 전극층의 비저항보다 높은 태양 전지. - 제1항에 있어서,
상기 배리어층의 광 투과도가 상기 접착층의 광 투과도보다 낮은 태양 전지. - 제1항에 있어서,
상기 접착층이 내화 금속을 주성분으로 포함하는 태양 전지. - 제1항에 있어서,
상기 접착층이 티타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 또는 텅스텐(W)을 주성분으로 포함하는 태양 전지. - 제1항에 있어서,
상기 접착층의 열 팽창 계수가 상기 반도체 기판 또는 상기 도전형 영역의 열팽창 계수와 상기 전극층에서 상기 접착층과 인접한 부분의 열팽창 계수 사이의 값을 가지는 태양 전지. - 제1항에 있어서,
상기 접착층의 두께가 50nm 이하인 태양 전지. - 제1항에 있어서,
상기 전극층의 양면에 위치한 상기 접착층 및 상기 배리어층의 물질이 서로 동일한 태양 전지. - 제1항에 있어서,
상기 전극층이 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 및 이들의 합금 중 적어도 하나를 주성분으로 포함하는 태양 전지. - 제1항에 있어서,
상기 전극은 상기 배리어층 위에 위치하며 리본이 연결되는 패드층을 더 포함하는 태양 전지. - 제17항에 있어서,
상기 패드층이 주석 및 니켈-바나듐 합금(NiV) 중 적어도 하나를 주성분으로 포함하는 태양 전지. - 제1항에 있어서,
상기 접착층이 상기 반도체 기판 또는 상기 도전형 영역에 접촉하고,
상기 전극층이 상기 접착층에 접촉하고,
상기 배리어층이 상기 전극층에 접촉하는 태양 전지.
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