KR20170089675A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 위에 위치하는 도전형 영역; 상기 도전형 영역에 전기적으로 연결되는 전극; 및 상기 도전형 영역과 상기 전극 사이에 위치하는 절연막을 포함한다. 상기 절연막이 내화 금속을 포함하는 내화 금속 산화물을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 우수한 효율을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 위에 위치하는 도전형 영역; 상기 도전형 영역에 전기적으로 연결되는 전극; 및 상기 도전형 영역과 상기 전극 사이에 위치하는 절연막을 포함한다. 상기 절연막이 내화 금속을 포함하는 내화 금속 산화물을 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판 위에 도전형 영역을 형성하는 단계; 상기 도전형 영역 위에 절연막을 형성하는 단계; 및 상기 절연막 위에서 상기 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계를 포함한다. 상기 절연막이 내화 금속을 포함하는 내화 금속 산화물을 포함하고, 상기 절연막은 원자층 증착법에 의하여 형성된다.
본 발명의 실시예에 의하면, 도전형 영역과 전극 사이에 위치하는 절연막이 내화 금속 산화물을 포함하여 장파장의 광에 대한 반사도를 증가시키고 전극의 계면 접촉 저항을 낮출 수 있다. 그리고 후면 패시베이션막의 컨택홀 내에 절연막이 위치하여 컨택홀 내부에서의 패시베이션 특성을 향상할 수 있으며 도전형 영역을 보호할 수 있다. 이때, 절연막을 원자층 증착법으로 형성하여 막 밀도를 크게 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3은 본 발명의 일 변형예에 따른 태양 전지를 도시한 단면도이다.
도 4는 본 발명의 다른 변형예에 따른 태양 전지를 도시한 단면도이고,
도 5a 내지 도 5i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 7은 제조예 1 및 2, 그리고 비교예 1 및 2에 따른 태양 전지에서 태양 전지의 후면의 반사도를 측정한 결과를 도시한 그래프이다.
도 8은 제조예 1, 그리고 비교예 1 및 2에 따른 태양 전지의 전극의 접촉 저항을 측정한 결과를 도시한 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. 제1, 제2 등의 용어는 서로 간의 구별을 위하여 사용한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1는 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(이하 "후면") 위에 형성되는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 전기적으로 연결되는 전극(42, 44)과, 도전형 영역(32, 34)과 전극(42, 44) 사이에 위치하여 전극(42, 44) 및 도전형 영역(32, 34)과 함께 금속-절연층-반도체(MIS) 구조를 형성하는 절연막(41)을 포함한다. 이때, 절연막(41)은 내화 금속과 산소가 결합하여 형성된 내화 금속 산화물을 포함하고, 일 예로, 내화 금속 산화물로 이루어진 내화 금속 산화막일 수 있다. 여기서, 반도체 기판(10)과 도전형 영역(32, 34) 사이에 터널링층(20)이 위치할 수 있다. 도전형 영역(32, 34)은 터널링층(20) 위에서 함께 위치하는 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지는 제2 도전형 영역(34)을 구비하고, 전극(32, 34)은 제1 도전형 영역(32)에 전기적으로 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 전기적으로 연결되는 제2 전극(44)을 구비한다. 그리고 태양 전지(100)는 반도체 기판(10)의 전면 위에 위치하는 전면 패시베이션막(24), 반사 방지막(26), 후면 패시베이션막(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 반도체 기판(10)의 타면(이하 "전면") 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 베이스 영역(110)과 동일한 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 터널링층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)이 얇은 두께를 가질 수 있다. 일 예로, 터널링층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 터널링층(20)의 두께(T)가 5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 2nm 이하(좀더 구체적으로 0.5nm 내지 2nm)일 수 있다. 이때, 터널링 효과를 좀더 향상할 수 있도록 터널링층(20)의 두께가 0.5nm 내지 1.5nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 터널링층(20)에 접촉하여 형성되어 구조를 단순화하고 터널링 효과를 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 터널링층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 다른 층이 위치할 경우에는 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 그리고 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하되 그 도핑 농도가 베이스 영역(110)보다 높을 수 있다. 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 또는 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 및 제2 도전형 영역(32, 34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 및 제2 도전형 영역(32, 34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트가 도핑되어 형성될 수 있다. 특히, 제1 및 제2 도전형 영역(32, 34)이 다결정 반도체를 가지면 높은 캐리어 이동도를 가질 수 있다. 제1 또는 제2 도전형 도펀트는 반도체층(30)을 형성하는 공정에서 반도체층(30)에 함께 포함되거나, 또는, 반도체층(30)을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층(30)에 포함될 수도 있다.
이때, 제1 또는 제2 도전형 도펀트로는 반도체층(30)에 도핑되어 n형 또는 p형을 나타낼 수 있는 다양한 물질을 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 또는 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 다양한 방법에 의하여 형성하여 다양한 두께를 가질 수 있으며 다양한 형상을 가질 수도 있다. 배리어 영역(36)이 빈 공간인 트렌치로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다. 도면에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 또는, 배리어 영역(36)이 형성되지 않아 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계가 서로 접촉할 수도 있다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
후면 패시베이션막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 컨택홀(46)을 구비한다. 컨택홀(46)은, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 컨택홀(461)과, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 컨택홀(462)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
그리고 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130) 위에 다른 적층 구조의 절연막이 형성될 수도 있다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 그리고 후면 패시베이션막(40)은 컨택홀(46)을 제외하고 반도체층(30)의 후면 위에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
전면 패시베이션막(24) 또는 후면 패시베이션막(40)은 반도체 기판(10) 또는 반도체 기판(30)에 접촉하여 형성되어 반도체 기판(10) 또는 반도체층(30)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시켜 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24), 반사 방지막(26) 또는 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(10) 위에 형성되며 실리콘 산화막일 수 있고, 반사 방지막(26)은 실리콘 질화막을 포함할 수 있고, 후면 패시베이션막(40)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 탄화막일 수 있다. 일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
후면 패시베이션막(40)의 컨택홀(46) 내부에서는 도전형 영역(32, 34)과 전극(42, 44) 사이에 절연막(41)이 위치한다. 후면 패시베이션막(40)의 컨택홀(46) 내부에서 도전형 영역(32, 34) 위에 절연막(41)을 형성하므로 도전형 영역(32, 34)에서 컨택홀(46)에 의하여 후면 패시베이션막(40)이 위치하지 않은 부분에 절연막(41)이 위치하여 후면 패시베이션막(40)이 제거되어 발생할 수 있는 패시베이션 특성의 저하를 효과적으로 방지할 수 있다. 그리고 도전형 영역(32, 34)과 전극(42, 44)이 직접 접촉하는 것에 비하여 계면 컨택 특성을 향상할 수 있다. 또한, 절연막(41)은 컨택홀(46)를 형성한 후에 수행되는 다양한 공정에서 도전형 영역(32, 34)이 손상되는 것을 방지할 수 있다.
이때, 본 실시예에서 절연막(41)으로 내화 금속 산화물을 포함할 수 있다. 종래에 반도체 소자 등에서 MIS 구조를 형성하기 위하여 실리콘 산화물로 구성된 절연막이 사용되었는데, 이러한 실리콘 산화물로 구성된 절연막은 반사도가 낮다. 반도체 소자 등에서는 광의 반사를 이용하는 것을 고려하지 않기 때문에 반사도가 낮은 실리콘 산화물 등을 절연막으로 사용할 수 있었다. 그러나 본 실시예와 같은 태양 전지에서는 광량이 태양 전지의 효율에 직접 관계되므로 본 실시예에서는 반사도가 낮은 실리콘 산화물 대신 반사도가 높은 내화 금속 산화물로 구성된 절연막(41)을 사용한다.
좀더 구체적으로, 내화 금속 산화물로 구성된 절연막(41)은 높은 굴절률을 가질 수 있고, 이러한 높은 굴절률에 의하여 장파장의 반사도를 좀더 향상할 수 있다. 단파장의 광은 반도체 기판(10)의 전면 쪽에서 대부분 흡수되고 반도체 기판(10)의 후면에는 장파장의 광이 주로 도달하는데 내화 금속 산화물로 구성된 절연막(41)이 장파장의 광에 대한 높은 반사도를 가지므로, 반도체 기판(10)의 후면에 도달한 광을 효과적으로 반사할 수 있다.
그리고 내화 금속 산화물로 구성된 절연막(41)은 화학 기상 증착이 아닌 원자층 증착법에 의하여 형성되어 높은 막 밀도를 가져 우수한 결정성을 가진다. 이와 같은 높은 막 밀도 및 우수한 결정성에 의하여 광이 흡수되는 것을 최소화하여 광의 반사를 좀더 효과적으로 향상할 수 있다.
이와 같이 내화 금속 산화물을 포함하는 절연막(41)은 반도체 기판(10)의 후면에 도달하는 장파장의 반사 특성을 크게 향상할 수 있다. 이에 의하여 전류 밀도(Jsc)를 향상할 수 있다. 특히, 본 실시예와 같이 제1 및 제2 전극(42, 44)이 모두 후면에 위치할 경우에는 후면에서 제1 및 제2 전극(44)의 면적 비율이 크므로 해당 부분에서 반사를 많이 유도하면 광전 변환에 사용되는 광량을 크게 증가시킬 수 있다.
또한, 절연막(41)이 내화 금속 산화물을 포함하면 실리콘 산화물을 사용한 것에 비하여 전극(42, 44)의 접촉 저항을 크게 저감할 수 있다. 이는 본 실시예의 절연막(41)이 실리콘 산화물보다 높은 막 밀도를 가져 기공(pore)이 적게 위치하므로 터널링 특성을 향상할 수 있기 때문이다. 또한, 절연막(41)을 구비하지 않는 경우에 비해서도 전극(42, 44)의 접촉 저항을 저감할 수 있다. 이는 계면 특성이 향상되었기 때문으로 생각된다. 이에 의하여 충밀도(FF)를 증가할 수 있다.
예를 들어, 절연막(41)이 티타늄 산화물(TiOx, 일 예로, TiO2) 또는 몰리브덴 산화물(MoOx, 일 예로, MoO2 또는 MoO3)를 포함할 수 있다. 일 예로, 절연막(41)이 티타늄 산화막 또는 몰리브덴 산화막으로 이루어질 수 있으며, 특히 티타늄 산화막으로 이루어질 수 있다. 티타늄 산화물 또는 몰리브덴 산화물은 장파장의 광에 대하여 높은 반사도를 가지며 전극(42, 44)의 접촉 저항을 낮출 수 있는데, 특히, 티타늄 산화물이 이러한 효과가 우수하다. 좀더 구체적으로, 절연막(41)이 아나타제 상(anatase phase)을 가지는 티타늄 산화물을 포함하면 다른 상의 티티늄 산화물보다 우수한 결정성 및 높은 굴절률을 가져 반사도 향상 및 접촉 저항 저하 효과를 크게 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막(41)이 다른 상(예를 들어, 루타일 상(rutile phase)을 가지는 티타늄 산화물을 포함할 수도 있다.
이때, 도전형 영역(32, 34)과 전극(42, 44)이 절연막(41)을 사이에 두고 전기적으로 연결되므로, 도전형 영역(32, 34)과 전극(42, 44) 사이의 전기적 연결 특성을 향상할 수 있도록 절연막(41)이 얇게 형성될 수 있다. 즉, 절연막(41)은 후면 패시베이션막(40), 전면 패시베이션막(24), 반사 방지막(26)보다 작은 두께를 가지고, 터널링층(20)과 같거나 이보다 작은 두께를 가질 수 있다. 특히, 절연막(41)이 터널링층(20)보다 작은 두께를 가질 수 있다. 이는 절연막(41)이 전기적 연결 특성을 저하하지 않는 정도의 얇은 두께를 가지면 되기 때문이다.
예를 들어, 절연막(41)의 두께가 1nm 이하(일 예로, 0.005nm 내지 1nm일 수 있다. 절연막(41)의 두께가 1 nm를 초과하면, 도전형 영역(32, 34)과 전극(42, 44)의 전기적 연결 특성이 다소 저하될 수 있다. 그리고 절연막(41)의 두께가 0.005 nm 미만이면, 균일한 두께로 절연막(41)을 전체적으로 형성하기 어려울 수 있으며 절연막(41)에 의한 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
이러한 두께의 절연막(41)은 원자층 증착법(atomic layer deposition, ALD)에 의하여 형성될 수 있다. 원자층 증착법에서는 전구체 물질을 반도체층(30) 위에 위치시킨 후에, 전구체 물질과 반응하여 상술한 내화 금속 산화물을 형성할 수 있는 반응 가스를 주입하고 열처리하여 반응시킨 다음, 반응하지 않은 전구체 물질 또는 반응 가스 등을 퍼지 가스를 이용하여 제거하는 것을 한 사이클로 하여 하나의 원자층(41a)을 형성한다.
전구체 물질로는 상술한 내화 금속을 포함하는 다양한 물질을 사용할 수 있다. 일 예로, 절연막(41)이 티타늄 산화물을 포함하는 경우에는 TiCl4 또는 Ti(OMe)4 등을 사용할 수 있고, 절연막(41)이 몰리브덴 산화물을 포함하는 경우에는 Mo(CO)6 등을 사용할 수 있다. 반응 가스로는 산소를 포함하는 다양한 물질을 사용할 수 있다. 일 예로, 반응 가스로 H2O 또는 O3를 사용할 수 있다. 퍼지 가스로는 다른 가스와 반응하지 않는 불활성 기체 또는 질소 기체 등을 사용할 수 있다. 일 예로, 퍼지 가스로 Ar, N2 등을 사용할 수 있다. 원자층 증착법의 공정 온도는 150도씨 내지 200도씨일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
절연막(41)은 복수의 사이클을 수행하여 원하는 두께를 가질 수 있다. 이와 같이 절연막(41)이 원자층 증착법에 의하여 형성되면, 각 사이클에 의하여 형성된 각 원자층(41a)이 도전형 영역(32, 34) 또는 후면 패시베이션막(40) 위에 두께 방향으로 차례차례 복수로 적층되어 절연막(41)을 구성할 수 있다. 이에 의하여 절연막(41)이 복수의 원자층(41a)이 적층된 형상을 가질 수 있는데, 이러한 복수의 원자층(41a)은 현미경(예를 들어, 투과 전자 현미경(transmission electrode microscope, TEM)에 의하여 쉽게 확인할 수 있다.
일 예로, 본 실시예에서는 원자층 증착법에서 10회 이하의 사이클을 수행하여 절연막(41)이 10층 이하(즉, 1층 내지 10층)의 원자층(41a)을 구비할 수 있다. 원자층(41a)이 10층을 초과하면, 사이클이 증가되어 공정 시간이 증가될 수 있으며 절연막(41)의 두께가 커져서 도전형 영역(32, 34)과 전극(42, 44) 사이의 전기적 연결 특성이 저하될 수 있다.
원자층 증착법에 의하여 형성된 절연막(41) 전체에 대하여 내화 금속 산화물이 90 중량부 이상 포함될 수 있다. 이와 달리 페이스트 등을 인쇄하고 건조 또는 소성하여 절연막을 형성하는 경우에는 경화제, 수지 등을 포함하며 금속 산화물의 중량부가 90 중량부 미만이며 균일한 두께를 가지기 어려우므로, 절연막(41)에 의한 반사 특성 향상 및 접촉 저항 저감의 효과가 충분하게 구현될 수 없다. 참조로, 이와 같이 페이스트 등을 이용하거나 다른 증착법을 이용하여 절연막을 형성하거나 다른 증착한 경우에는 상술한 바와 같은 복수의 원자층(41a)을 찾아볼 수 없다.
일 예로, 절연막(41)이 티타늄 산화물을 포함할 때 막 밀도가 3.8 g/cm3 내지 4.2 g/cm3일 수 있고, 2.5 내지 2.8의 굴절률을 가질 수 있다. 이와 같이 높은 막 밀도 및 높은 굴절률에 의하여 장파장의 광에 대한 반사도 향상 및 전극(42, 44)의 접촉 저항 저감 효과를 크게 향상할 수 있다. 그리고 전극(42, 44) 형성 공정 시 패터닝 공정 등에서 절연막(41)이 후면 패시베이션막(40) 또는 반도체층(30)을 효과적으로 보호할 수 있다.
본 실시예에서 절연막(41)은 후면 패시베이션막(40)과 다른 물질을 포함하며 후면 패시베이션막(40)과 다른 방법에 의하여 형성된다. 앞서 설명한 바와 같이 후면 패시베이션막(40)은 실리콘 산화막, 실리콘 질화막, 실리콘 탄화막 등으로 구성될 수 있다. 이때, 후면 패시베이션막(40)은 화학 기상 증착(일 예로, 플라스마 화학 기상 증착)에 의하여 형성된다. 화학 기상 증착법에 의하여 형성된 후면 패시베이션막(40)은 막 밀도가 낮으며 다공성(porous) 구조를 가질 수 있다. 이에 따라 원자층 증착법에 의하여 형성된 절연막(41)의 막 밀도가 화학 기상 증착에 의하여 형성된 후면 패시베이션막(40)의 막 밀도보다 크고, 내화 금속 산화물을 포함하는 절연막(41)의 굴절률이 실리콘 산화물, 실리콘 질화물, 실리콘 질화물 등으로 구성되는 후면 패시베이션막(40)의 굴절률보다 클 수 있다. 좀더 구체적으로, 실리콘 산화막의 굴절률이 1.5, 실리콘 질화막의 굴절률이 2.0, 실리콘 탄화막의 굴절률이 1.5로서 티타늄 산화물을 포함하는 절연막(41)의 굴절률보다 매우 낮다.
제1 전극(42)은 후면 패시베이션막(40)의 제1 컨택홀(461)의 적어도 일부를 채우면서 형성되어 절연막(41)을 사이에 두고 제1 도전형 영역(32)에 전기적으로 연결되고, 제2 전극(44)은 후면 패시베이션막(40)의 제2 컨택홀(462)의 적어도 일부를 채우면서 형성되며 절연막(41)을 사이에 두고 제2 도전형 영역(34)에 전기적으로 연결된다. 일 예로, 절연막(41)은 도전형 영역(32, 34), 후면 패시베이션막(40) 및 전극(42, 44)에 접촉하여 형성될 수 있다.
좀더 구체적으로, 절연막(41)은 적어도 제1 및 제2 컨택홀(461, 462)의 내부에서 제1 또는 제2 도전형 영역(32, 34) 위, 그리고 제1 및 제2 컨택홀(461, 462)의 양쪽 내측면(즉, 제1 및 제2 컨택홀(461, 462)에 인접한 후면 패시베이션막(40)의 양쪽 측면) 위에 형성될 수 있다. 좀더 구체적으로, 절연막(41)은 컨택홀(46)의 바닥면(즉, 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34)의 표면) 위, 컨택홀(46)의 측면 위, 후면 패시베이션막(40)의 외면, 또는 넓은 표면(도면의 하부면)과 전극(42, 44) 사이에 위치할 수 있다.
본 실시예에서 절연막(41)은 패시베이션막(46)에 제1 및 제2 컨택홀(461, 462)를 포함하는 컨택홀(46)을 형성하는 공정과 전극(42, 44)을 형성하는 공정 사이에 형성된다. 이에 의하여 절연막(41)은 도전형 영역(32, 34) 및 후면 패시베이션막(40)과 전극(42, 44) 사이에서 전극(42, 44)이 형성된 부분에 전체적으로 형성될 수 있다. 본 실시예에서 절연막(41)은 반도체 기판(10)의 후면 쪽에서 도전형 영역(32, 34) 및 후면 패시베이션막(40) 위에 전체적 및 연속적으로 형성된 것을 예시하였다. 이때, 절연막(41)은 매우 얇은 두께를 가지므로 컨택홀(46)에 의한 단차, 굴곡 등을 그대로 구비하면서 형성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 도 3에 도시한 바와 같이, 절연막(41)이 전극(42, 44)의 패터닝 시에 함께 패터닝되어 전극(42, 44)이 위치한 부분에만 형성되어 전극(42, 44)의 측면에 연속적으로 연결되는 측면을 가질 수도 있다. 또한, 도면에서는 절연막(41)이 반도체 기판(10)의 후면 쪽에만 위치하여 전면 등에서 반사 특성을 변화시키는 것을 방지하는 것을 예시하였다. 그러나 도 4에 도시한 바와 같이 절연막(41)이 반도체 기판(10)의 측면 및/또는 전면에도 위치할 수 있다. 그러면, 전극(42, 44)의 패터닝 시에 반도체 기판(10)의 측면 및/또는 전면을 보호하는 등의 역할을 할 수 있다. 도면에서는 절연막(41)이 반도체 기판(10)의 전면에서 일 예로, 전면 전계 영역(130)과 전면 패시베이션막(24) 사이에 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연막(41)의 형성 순서에 따라 절연막(41)이 전면 패시베이션막(24)과 반사 방지막(26) 사이 또는 반사 방지막(26) 위에 위치할 수도 있다.
이하에서는 도 1의 확대원을 참조하여 제1 및/또는 제2 전극(42, 44)의 적층 구조를 상세하게 설명한 다음, 도 2를 참조하여 제1 및/또는 제2 전극(42, 44)의 평면 구조를 상세하게 설명한다. 도 1의 확대원에서는 제1 전극(42)을 확대하여 도시하였으나, 제2 전극(44)도 이와 동일한 적층 구조를 가질 수 있다. 이에 따라 이하에서는 제1 또는 제2 도전형 영역(32, 34)을 도전형 영역(32, 34)으로, 이에 연결되는 제1 또는 제2 전극(42)을 전극(42, 44)으로 지칭하여 설명한다.
도 1의 확대원을 참조하면, 전극(42, 44)은, 도전형 영역(32, 34)(좀더 구체적으로는, 이 위에 위치하는 절연막(41)) 위에 위치하는 복수의 전극층을 포함한다. 일 예로, 본 실시예에서 전극(42, 44)은 도전형 영역(32, 34) 위에 위치(일 예로, 절연막(41)에 접촉)하는 제1 전극층(422)을 포함하고, 제1 전극층(422) 위에 위치하는 제2 전극층(424), 제3 전극층(426) 및 제4 전극층(428)을 포함할 수 있다.
제1 전극층(422)은 제2 내지 제4 전극층(424, 426, 428)(특히, 제2 전극층(424))의 금속 물질이 도전형 영역(32, 34)으로 확산하는 것을 방지하는 역할을 할 수 있다. 이때, 도전형 영역(32, 34)과 제1 전극층(422) 사이에 절연막(41)이 더 위치하여 절연막(41)도 배리어 역할을 수행하여 금속 물질의 확산에 의한 문제를 효과적으로 방지할 수 있다.
좀더 구체적으로는, 태양 전지(100)의 다양한 제조 공정 중에는 다양한 열처리 공정이 수행된다. 예를 들어, 전극(42, 44)을 형성하기 위한 전극 물질층을 스퍼터링과 같은 물리 증착법(physical vapor deposition, PVD) 등으로 형성한 후에는 전극 물질층의 스트레스를 줄이고 도전형 영역(32, 34)과의 컨택 특성을 개선하기 위하여 어닐링(annealing) 공정을 수행한다. 종래에는 이러한 열처리 공정 중에 도전형 영역(32, 34)의 반도체 물질이 제2 전극층(424)으로 확산하고 제2 전극층(424)의 전극 물질이 도전형 영역(32, 34) 쪽으로 확산하여 문제가 발생할 수 있다. 예를 들어, 전극 물질(특히, 알루미늄)은 반도체 물질보다 낮은 융점을 가지기 때문에, 확산에 의하여 도전형 영역(32, 34)에 위치한 전극 물질이 쉽게 용출될 수 있고, 이에 의하여 도전형 영역(32, 34)이 작은 홀, 구멍 등이 형성되는 스파이킹(spiking) 현상이 발생 수 있다. 이와 같이 도전형 영역(32, 34)이 스파이킹 현상이 발생하면 도전형 영역(32, 34)에 결함이 발생하는 것이므로 도전형 영역(32, 34)의 특성이 크게 저하될 수 있다. 본 실시예에서는 도전형 영역(32, 34)과 제2 전극(424) 사이에 제1 전극층(422) 및 절연막(41)이 위치하여 이러한 문제를 방지할 수 있다.
특히, 본 실시예에서는 제1 전극층(422)이 내화 금속을 포함하여(일 예로, 내화 금속층으로 이루어져서) 고온 공정에서 도전형 영역(32, 34)으로 원하지 않는 금속 물질이 확산되는 것을 방지할 수 있다. 예를 들어, 제1 전극층(422)은 티타늄, 몰리브덴, 또는 텅스텐 등을 포함할 수 있다.
이때, 제1 전극층(422)이 절연막(41)의 금속 산화물에 포함된 내화 금속과 동일한 내화 금속(예를 들어, 티타늄 또는 몰리브덴)을 포함할 수 있고, 제1 전극층(422)이 절연막(41)의 금속 산화물에 포함된 내화 금속층으로 이루어질 수 있다. 특히, 제1 전극층(422)의 금속과 절연막(41)에 포함된 내화 금속이 동일할 수 있다. 그러면, 제1 전극층(422)과 절연막(41)에 동일한 내화 금속이 구비되므로 화학적 농도 구배 등에 의한 확산이 일어나는 것을 효과적으로 방지할 수 있다. 일 예로, 절연막(41)이 티타늄 산화물을 포함하고 제1 전극층(422)이 티타늄을 포함할 수 있다. 이 경우에는 낮은 접촉 저항 및 우수한 열적 안정성을 가져 안정적인 MIS 컨택 구조를 형성할 수 있다.
그리고 제1 전극층(424)은 도전형 영역(32)과 제2 전극층(424) 사이의 특성 차이를 줄여 접촉 특성을 향상하는 역할도 할 수 있다. 일 예로, 제1 전극층(422)의 열팽창 계수가 도전형 영역(32, 34)의 열팽창 계수와 제2 전극층(424)의 열팽창 계수의 사이 값을 가질 수 있다. 이에 의하여 열팽창 계수가 큰 차이를 가져서 발생될 수 있는 문제를 방지할 수 있다. 일 예로, 제2 전극층(424)이 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등을 포함할 수 있는데, 제1 전극층(422)이 티타늄, 몰리브덴 또는 텅스텐을 포함하면 반도체 기판(10)을 구성하는 실리콘(Si)의 열팽창 계수와 상술한 제2 전극층(424)의 금속의 열팽창 계수 사이의 열팽창 계수를 가진다.
이때, 본 실시예에 따른 제1 전극층(422)은 전도성을 가지면서도 광이 투과할 수 있는 투과성을 가질 수 있다. 제1 전극층(422)이 금속을 포함하는 경우에도 두께가 작으면 투과성을 가질 수 있으므로, 본 실시예에서는 제1 전극층(422)의 두께를 일정 수준 이하로 한정하여 제1 전극층(422)이 금속을 가지더라도 투과성을 가질 수 있도록 한다. 이와 같이 제1 전극층(422)이 투과도를 가지면, 제1 전극층(422)을 통과한 광을 제1 전극층(422) 위에 형성되는 제2 전극층(424)에서 반사시켜 다시 반도체 기판(10)의 내부로 향할 수 있도록 한다. 이에 따라 반도체 기판(10)에 존재하는 광의 양 및 잔류 시간을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
여기서, 투과성이라 함은 광을 100% 투과하는 경우뿐만 아니라, 광의 일부를 투과하는 경우를 포함한다. 즉, 제1 전극층(422)은 금속 투과막 또는 금속 반투과막으로 구성될 수 있다. 예를 들어, 제1 전극층(422)은 50% 내지 100%의 투과도를 가질 수 있고, 좀더 구체적으로는, 80% 내지 100%의 투과도를 가질 수 있다. 제1 전극층(422)의 투과도가 50% 미만이면, 제2 전극층(424)에서 반사되는 광의 양이 충분하지 않아 태양 전지(100)의 효율을 충분하게 향상하기 어려울 수 있다. 제1 전극층(422)의 투과도가 80% 이상이면, 제2 전극층(424)에서 반사되는 광의 양을 좀더 늘릴 수 있어 태양 전지(100)의 효율 향상에 좀더 기여하도록 할 수 있다.
이를 위하여 제1 전극층(422)의 두께는 제2 전극층(424) 및 제4 전극층(424, 428)의 두께보다 각기 작을 수 있다. 구체적으로, 제1 전극층(422)의 두께는 50nm 이하일 수 있다. 제1 전극층(422)의 두께가 50nm를 초과하면, 제1 전극층(422)의 투과도가 저하되어 제2 전극층(424)으로 향하도록 하는 광의 양이 충분하지 않을 수 있다. 제1 전극층(422)의 두께를 15nm 이하로 하여 제1 전극층(422)의 투과도를 좀더 향상할 수 있다. 여기서, 제1 전극층(422)의 두께가 2nm 내지 50nm(일 예로, 2nm 내지 15nm)일 수 있다. 제1 전극층(422)의 두께가 2nm 미만인 경우에는 제1 전극층(422)이 도전형 영역(32, 34) 위에서 고르게 형성되는 것이 어려울 수 있고 제1 전극층(422)에 의한 접착 특성 향상 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(422)의 두께가 물질, 공정 조건 등에 따라 변화될 수도 있다.
본 실시예에서는 제1 전극층(422)이 스퍼터링에 의하여 적층된 순수한 티타늄막, 텅스텐막, 또는 몰리브덴막(불가피한 불순물 외에 나머지 전부가 티타늄, 텅스텐, 또는 몰리브덴)으로 이루어질 수 있다. 이에 따라 제1 전극층(422)은 티타늄, 텅스텐 또는 몰리브덴을 99.9 wt% 이상(좀더 구체적으로는 99.99 wt% 이상)으로 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(422) 내의 금속 물질의 함량은 제1 전극층(422)의 제조 방법, 공정 조건 등에 따라 달라질 수 있다.
제1 전극층(422) 위에 위치(일 예로, 접촉)하는 제2 전극층(424)은 낮은 저항을 가지며 광을 반사시키는 역할을 할 수 있다. 앞서 설명한 바와 같이 제2 전극층(424)이 구리, 알루미늄, 은, 금 등을 포함할 수 있다. 특히, 제2 전극층(424)이 알루미늄을 포함하여 반사 특성을 향상할 수 있다.
제2 전극층(424) 위에 위치(일 예로, 접촉)하는 제3 전극층(426)은 제2 전극층(424)의 금속 물질이 제4 전극층(428)으로 확산하는 것을 방지하는 배리어 역할을 할 수 있다. 제2 전극층(424)의 금속 물질이 제4 전극층(428)의 금속 물질과 반응하여 형성된 합금에 의하여 저항이 증가할 수 있는데, 이를 제3 전극층(426)이 방지할 수 있다. 제3 전극층(426)은 제1 전극층(424)과 동일한 물질(즉, 내화 금속, 일 예로, 티타늄, 몰리브덴, 또는 텅스텐)을 가질 수 있다.
제3 전극층(426) 위에 위치(일 예로, 접촉)하는 제4 전극층(428)은 다른 태양 전지(100) 또는 외부와의 연결을 위한 리본과 연결되는 부분으로서, 리본과의 연결 특성이 우수한 물질을 포함할 수 있다.
제4 전극층(428)은 주석(Sn) 또는 니켈-바나듐 합금(NiV)를 포함할 수 있다. 주석은 리본 또는 이와의 연결을 위한 페이스트 등과의 접합 특성이 우수한 장점이 있다. 그리고 니켈-바나듐 합금은 리본 또는 이와의 연결을 위한 페이스트와의 접합 특성이 우수하다. 좀더 구체적으로, 주석과 비스무스를 포함하는 페이스트의 경우에, 페이스트의 주석과 니켈-바나듐 합금의 니켈의 접합 특성이 매우 우수하다. 그리고 니켈-바나듐 합금은 융점이 약 1000℃ 이상으로 매우 높은 수준이므로, 제1 내지 제3 전극층(422, 424, 426)보다 높은 융점을 가진다. 이에 의하여 리본과의 접합 공정 또는 태양 전지(100)의 제조 공정 중에 변형되지 않으며 제1 내지 제3 전극층(422, 424, 426)을 보호하는 캡핑막의 역할을 충분하게 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제4 전극층(428)이 다양한 전도성 물질(일 예로, 다양한 금속)으로 구성될 수 있다.
이때, 제2 내지 제4 전극층(424, 426, 428)은 스퍼터링에 의하여 적층된 순수한 금속(불가피한 불순물 외에 나머지 잔부가 금속)으로 이루어진 금속막으로 구성될 수 있다. 이에 따라 제2 내지 제4 전극층(424, 426, 428)은 앞서 설명한 금속을 99.9 wt% 이상(좀더 구체적으로는 99.99 wt% 이상)으로 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 내지 제4 전극층(424, 426, 428) 내의 전극 물질(또는 금속 물질)의 함량은 제2 내지 제4 전극층(424, 426, 428)의 제조 방법, 공정 조건 등에 따라 달라질 수 있다.
제2 전극층(424)은 제1 전극층(422), 확산 배리어층(428) 및/또는 제4 전극층(428)보다 큰 두께를 가질 수 있고, 일 예로, 50nm 내지 400nm의 두께를 가질 수 있다. 일 예로, 제2 전극층(424)의 두께가 100nm 내지 400nm(좀더 구체적으로는 100nm 내지 300nm)일 수 있다. 제2 전극층(424)의 두께가 50nm 미만이면, 배리어층 및 반사 전극층의 역할을 수행하기 어려울 수 있다. 제2 전극층(424)의 두께가 400nm를 초과하면, 반사 특성 등이 크게 향상되지 못하면서도 제조 비용은 증가할 수 있다. 제2 전극층(424)의 두께가 100nm 이상이면, 저항을 좀더 저하시킬 수 있다. 제2 전극층(424)의 두께가 300nm를 이하이면, 저항은 낮게 유지되면서 열적 스트레스가 증가에 따른 박리 현상을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극층(424)의 두께는 달라질 수 있다.
제3 전극층(426)은 제2 전극층(424) 및 제4 전극층(428) 각각보다 작은 두께를 가질 수 있다. 일 예로, 제3 전극층(426)의 두께가 50nm 이하일 수 있다. 제3 전극층(426)의 두께가 50nm를 초과하면, 저항이 상대적으로 증가할 수 있다. 여기서, 제3 전극층(426)의 두께가 5nm 내지 50nm일 수 있다. 제3 전극층(426)의 두께가 5nm 미만인 경우에는 제3 전극층(426)이 제2 전극층(424)와 제4 전극층(428) 사이에서 고르게 형성되지 않아 이들 사이의 반응을 막는 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제3 전극층(426)의 두께가 물질, 공정 조건 등에 따라 변화될 수도 있다.
또는, 제3 전극층(426)은 제1 전극층(422)과 동일 또는 유사한 두께를 가지거나, 제1 전극층(422)보다 두꺼운 두께를 가질 수 있다. 제1 전극층(424)은 반사를 위하여 투광성을 가져야 하지만 제3 전극층(426)은 투광성을 가지지 않아도 되므로 되기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제3 전극층(426)의 두께를 제1 전극층(422)보다 작게 할 수도 있다.
제4 전극층(428)은 나노 수준의 두께, 예를 들어, 50nm 내지 300nm의 두께를 가질 수 있다. 제4 전극층(428)의 두께가 50nm 미만이면 리본과의 접합 특성이 저하될 수 있고, 300nm를 초과하면 제조 비용이 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제4 전극층(428)의 두께 등은 다양하게 변화될 수 있다.
그리고 본 실시예에서는 제1 전극층(422), 제2 전극층(424), 제3 전극층(426) 및 제4 전극층(428)이 서로 접촉하도록 형성될 수 있다. 그러면, 전극(42, 44)의 특성을 향상하면서도 전극(42, 44)의 적층 구조를 단순화할 수 있다. 일 예로, 본 실시예에서 전극(42, 44)이 제1 내지 제4 전극층(422, 424, 426, 428)을 구비하는 4층의 적층 구조를 가질 수 있다. 이에 의하면 전극(42, 44)의 적층 구조를 최대한 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전극(42, 44)이 제1 내지 제4 전극층(422, 424, 426, 428)의 사이 또는 그 위에 별도의 층을 구비할 수도 있다. 또한, 제1 내지 제4 전극층(422, 424, 426, 428) 중 적어도 하나의 전극층을 포함하지 않을 수도 있다.
본 실시예에서는 스퍼터링 등에 의하여 제1 내지 제4 전극층(422, 424, 426, 428)을 포함하는 복수의 전극 물질층을 형성한 다음 이를 패터닝하여 전극(42, 44)을 형성할 수 있다. 좀더 구체적으로, 절연막(41) 위에서 후면 패시베이션막(40)의 컨택홀(46)을 채우도록 제1 내지 제4 전극층(422, 424, 426, 428)에 해당하는 전극 물질층을 차례로 전체적으로 형성한 후에, 이들을 패터닝하는 것에 의하여 전극(42, 44)을 형성할 수 있다.
이와 같이 스퍼터링에 의하면 해당 물질이 태양 전지(100)의 두께 방향으로 적층되므로, 제1 전극층(422)이 전체 부분에서 균일한 두께를 가지고, 제2 전극층(424)이 전체 부분에서 균일한 두께를 가지고, 제3 전극층(426)이 전체 부분에서 균일한 두께를 가지며, 제4 전극층(428)이 전체 부분에서 균일한 두께를 가지도록 적층된다. 여기서, 균일한 두께라 함은 공정 오차 등을 고려할 때 균일하다고 판단될 수 있는 두께(예를 들어, 10% 이내의 차이를 가지는 두께)를 의미할 수 있다.
전극(42, 42)은 컨택홀(46)의 폭보다 큰 폭을 가지도록 형성될 수 있다. 이는 제1 및 제2 전극(42, 44)의 폭(전극(42, 44)을 구성하는 부분의 폭 중 가장 넓은 폭)을 충분하게 확보하여 전극(42, 44)의 저항을 저감하기 위함이다. 이에 따라 전극(42, 44)(특히, 제1 전극층(422))은 컨택홀(46) 내부(바닥면 및 측면)에 위치한 절연막(41) 위, 그리고 컨택홀(46)에 인접한 후면 패시베이션막(40) 위에 위치한 절연막(41) 위에 걸쳐서 형성될 수 있다.
이와 같이 본 실시예에서는 전극(42, 44)이 도금 공정을 사용하지 않고 형성될 수 있다. 전극(42, 44)의 일부를 도금에 의하여 형성되면, 후면 패시베이션막(40) 또는 절연막(41)에 핀 홀, 스크래치 등의 결함이 있는 경우에 그 부분에서도 도금이 이루어져 원하지 않는 부분이 도금될 수 있다. 그리고 도금 공정에서 사용하는 도금 용액이 산 또는 알칼리이므로 후면 패시베이션막(40) 또는 절연막(41)에 손상을 주거나 후면 패시베이션막(40) 또는 절연막(41)의 특성을 저하시킬 수 있다. 본 실시예에서는 도금 공정을 사용하지 않는 것에 의하여 후면 패시베이션막(40) 또는 절연막(41)의 특성을 향상할 수 있고, 간단한 공정에 의하여 전극(42, 44)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 내지 제4 전극층(422, 424, 426, 428)이 다양한 방법에 의하여 형성되고, 다양한 방법에 의하여 패터닝될 수 있다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 컨택홀(46)이 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성될 수 있다. 예를 들어, 컨택홀(46)이 복수 개의 컨택홀로 구성될 수 있다. 또는, 컨택홀(도 1의 참조부호 46, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 길이에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그 외의 다양한 변형이 가능하다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
도전형 영역(32, 34)과 전극(42, 44) 사이에 위치하는 절연막(41)이 내화 금속 산화물을 포함하여 장파장의 광에 대한 반사도를 증가시키고 전극(42, 44)의 계면 접촉 저항을 낮출 수 있다. 그리고 후면 패시베이션막(40)의 컨택홀(46) 내에 절연막(41)이 위치하여 컨택홀(46) 내부에서의 패시베이션 특성을 향상할 수 있으며 도전형 영역(32, 34)을 보호할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 5a 내지 도 5i를 참조하여 상세하게 설명한다. 도 5a 내지 도 5i는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 5a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다.
이어서, 도 5b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 5c 내지 도 5e에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32) 및 제2 도전형 영역(34), 전면 전계 영역(130)을 형성한다. 그리고 반도체 기판(10)의 전면에 텍스쳐링 구조를 형성할 수 있다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 5c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 저압 화학 기상 증착법(LPCVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.
이어서, 도 5d에 도시한 바와 같이, 반도체 기판(10)의 전면에 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
본 실시예에서는 반도체층(30)을 형성한 후에 반도체 기판(10)의 전면을 텍스쳐링하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체층(30)을 형성하기 전, 또는 또 다른 공정에서 반도체 기판(10)의 표면을 텍스쳐링할 수 있다.
이어서, 도 5e에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니며 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 그리고 배리어 영역(36)을 형성하지 않는 등과 같은 다양한 변형이 가능하다.
그리고 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 전면 전계 영역(130)은 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수 있다. 또는, 제2 도전형 영역(34)을 형성하기 위하여 제2 도전형 도펀트를 도핑할 때 반도체 기판(10)의 전면에 제2 도전형 도펀트를 함께 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 5f에 도시한 바와 같이, 반도체 기판(10)의 전면에 전면 패시베이션막(24) 및 반사 방지막(26)을 차례로 형성하고, 반도체 기판(10)의 후면에 후면 패시베이션막(40)을 형성한다. 패시베이션막(24), 반사 방지막(26) 또는 후면 패시베이션막(40)은 화학 기상 증착법, 진공 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 특히, 전면 패시베이션막(24), 반사 방지막(26) 또는 후면 패시베이션막(40)은 화학 기상 증착법에 의하여 형성될 수 있다.
이어서, 도 5g에 도시한 바와 같이, 후면 패시베이션막(40)에 컨택홀(46)을 형성한다. 컨택홀(46)은 레이저 식각, 습식 식각 등의 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 5h에 도시한 바와 같이, 컨택홀(46)에 의하여 노출된 도전형 영역(32, 34) 위, 후면 패시베이션막(40)의 측면 위, 그리고 후면 패시베이션막(40)의 외면 또는 넓은 표면(도면의 하부면) 위에 전체적으로 절연막(41)을 형성한다. 앞서 설명한 바와 같이 절연막(41)은 원자층 증착법에 의하여 형성될 수 있다. 원자층 증착법에 대해서는 이미 설명하였으므로 상세한 설명을 생략한다.
도면에서는 전면 패시베이션막(24) 및 반사 방지막(26)을 형성한 후에 절연막(41)을 형성하는 것을 예시하였다. 그러나 절연막(41)을 형성한 후에 전면 패시베이션막(24) 및 반사 방지막(26) 중 적어도 하나를 형성할 수도 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 5i에 도시한 바와 같이, 절연막(41) 위에서 컨택홀(46) 내를 채우도록 제1 및 제2 전극(42, 44)을 형성한다.
제1 및 제2 전극(42, 44)은 절연막(41) 위에 스퍼터링, 도금 등을 수행하여 절연막(41) 위에 전체적으로 복수의 전극 물질층을 차례로 형성한 다음 이를 패터닝하여 형성될 수 있다. 패터닝 방법으로는 식각 용액, 식각 페이스트, 건식 식각 등을 이용하여 수행될 수 있다. 또는, 제1 및 제2 전극(42, 44)이 원하는 패턴을 가지는 상태로 컨택홀(46)을 채우면서 절연막(41) 위에 형성될 수도 있다. 도면에서는 절연막(41)이 반도체 기판(10)의 후면 쪽에 전체적으로 위치한 것을 예시하였다. 그러나 제1 및 제2 전극(42, 44) 패터닝 시에 절연막(41)이 함께 패터닝되어 도 3과 같은 형상을 가질 수도 있다.
본 실시예에서는 내화 금속 산화물을 포함하는 절연막(41)을 원자층 증착법에 의하여 형성하여 절연막(41)의 막 밀도를 증가시킬 수 있다. 이에 의하여 절연막(41)의 반사도 향상 및 계면 특성 향상 효과를 최대화할 수 있다. 그리고 전극(42, 44) 또는 전극 물질층을 형성할 때 컨택홀(46) 위에 절연막(41)이 위치하므로, 도전형 영역(32, 34)이 외부로 노출되지 않는다. 따라서, 제1 및 제2 전극(42, 44)을 형성하는 공정에서 도전형 영역(32, 34)이 손상되는 것을 방지할 수 있다. 이에 의하여 우수한 특성 및 효율을 가지는 태양 전지(100)를 제조할 수 있다.
상술한 실시예에서는 제1 및 제2 전극(42, 44)이 모두 반도체 기판(10)의 후면에 위치한 후면 전극형 태양 전지를 위주로 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 전극(42, 44) 중 적어도 하나가 반도체 기판(10)의 후면에 위치하면 충분하고, 반도체 기판(10)의 후면에 위치한 전극(42, 44)과 도전형 영역(32, 42) 사이에 상술한 바와 같은 절연막(41)이 위치할 수도 있다.
이하, 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 상술한 실시예 및 변형예와 후술할 실시예 및 변형예를 결합한 실시예가 본 발명의 범위 속할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다. 도 6에서는 후면 패시베이션막(도 1의 참조부호 40) 및 절연막(41)의 도시를 생략하고 제1 및 제2 도전형 영역(32, 34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)을 위주로 도시하였다. 별도의 도시 및 설명은 없으나, 본 실시예에서는 후면 패시베이션막(40) 및 절연막(41)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)과 제1 및 제2 전극(42, 44) 사이에 위치한다. 그리고 후면 패시베이션막(40)에서 제1 도전형 영역(32)과 제1 전극(42)이 겹치는 부분에는 제1 도전형 영역(32)과의 연결을 위한 컨택홀(도 1의 참조부호 46, 이하 동일)이 형성되고, 제2 도전형 영역(34)과 제2 전극(44)이 겹치는 부분에는 제2 도전형 영역(34)과의 연결을 위한 컨택홀(46)이 형성될 수 있다.
도 6을 참조하면, 본 실시예에 따른 태양 전지(100)에서는, 제2 도전형 영역(34)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비되고, 제1 도전형 영역(32)은 제2 도전형 영역(34) 및 이를 둘러싸는 배리어 영역(36)을 제외한 부분에 전체적으로 형성될 수 있다
그러면, 에미터 영역으로 기능하는 제1 도전형 영역(32)이 최대한 넓은 면적을 가지면서 형성되어 광전 변환 효율을 향상할 수 있다. 그리고 제2 도전형 영역(34)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제2 도전형 영역(34)이 위치하도록 할 수 있다. 그러면 제2 도전형 영역(34)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 영역(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
도면에서는 제2 도전형 영역(34)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도전형 영역(34)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
이하, 본 발명의 제조예를 참조하여 본 발명을 좀더 상세하게 설명한다. 그러나 후술할 본 발명의 제조예는 예시를 위하여 제시한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다.
제조예 1
n형 단결정 반도체 기판의 일면에 실리콘 산화막으로 구성되는 터널링층을 형성하였다. 터널링층 위에 저압 화학 기상 증착에 의하여 다결정 실리콘을 포함하는 반도체층을 형성하였다. 그리고 반도체층의 일부 영역에 p형 도펀트를 도핑하고 다른 영역에 n형 도펀트를 도핑하여 각기 제1 도전형 영역 및 제2 도전형 영역을 구비하는 반도체층을 형성하였다. 그리고 실리콘 질화막 및 실리콘 탄화막으로 구성된 후면 패시베이션막을 형성하고, 컨택홀을 형성한 다음 컨택홀 내부와 후면 패시베이션막 위에 아나타제상을 가지는 티타늄 산화막으로 이루어지는 절연막을 형성하였다. 컨택홀을 통하여 절연막 위에서 제1 도전형 영역 및 제2 도전형 영역에 각기 전기적으로 연결되는 제1 전극 및 제2 전극을 형성하였다. 제1 및 제2 전극은 티타늄막, 알루미늄막, 티타늄막 및 니켈-바나듐 합금막을 차례로 적층하여 형성하였다.
제조예 2
절연막이 루타일 상(rutile phase) 가지는 티타늄 산화물으로 이루어진다는 점을 제외하고는 제조예 1의 태양 전지와 동일한 방법으로 태양 전지를 제조하였다.
비교예 1
절연막을 형성하지 않아 제1 및 제2 전극이 제1 및 제2 도전형 영역에 접촉하여 형성된다는 점을 제외하고는 태양 전지와 동일한 방법으로 태양 전지를 제조하였다.
비교예 2
절연막이 실리콘 산화막으로 이루어진다는 점을 제외하고는 태양 전지와 동일한 방법으로 태양 전지를 제조하였다.
제조예 1 및 2, 그리고 비교예 1 및 2에 따른 태양 전지에서 태양 전지의 후면의 반사도를 측정하여 결과를 도 7에 나타내었다. 그리고 제조예 1, 비교예 1 및 2에 따른 태양 전지의 전극의 접촉 저항을 측정한 결과를 도 8에 나타내었다.
도 7을 참조하면, 비교예 1 및 2보다 제조예 1 및 2에서 장파장의 광에 대한 반사도가 높은 것을 알 수 있다. 그리고 아나타제 상을 가지는 티타늄 산화막을 절연막으로 구비하는 제조예 1에서 장파장의 광에 대한 반사도가 루타일 상을 가지는 티타늄 산화막을 절연막으로 구비하는 제조예 2에서 장파장의 광에 대한 반사도보다 높은 것을 알 수 있다. 그리고 절연막을 포함하지 않는 비교예 1과 실리콘 산화막을 절연막으로 사용한 비교예 2이 거의 유사한 반사도를 가지는 것을 알 수 있다. 이로부터 실리콘 산화막을 절연막으로 사용하면 반사도를 향상하는 효과가 없음을 알 수 있다.
도 8을 참조하면, 실리콘 산화막을 절연막으로 포함하는 비교예 2보다 제조예 1에서 접촉 저항이 크게 낮은 것을 알 수 있다. 그리고 절연막을 포함하지 않는 비교예 1보다 제조예 1에서의 접촉 저항이 더 낮아, 제조예 1에 의하면 내화 금속 산화물을 포함하는 절연막에 의한 계면 접촉 저항을 효과적으로 저감할 수 있음을 알 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
24: 전면 패시베이션막
26: 반사 방지막
30: 반도체층
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
40: 후면 패시베이션막
41: 절연막
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 위에 위치하는 도전형 영역;
    상기 도전형 영역에 전기적으로 연결되는 전극; 및
    상기 도전형 영역과 상기 전극 사이에 위치하는 절연막
    을 포함하고,
    상기 절연막이 내화 금속을 포함하는 내화 금속 산화물을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 절연막이 티타늄 산화물 또는 몰리브덴 산화물을 포함하는 태양 전지.
  3. 제2항에 있어서,
    상기 절연막이 아나타제 상(anatase phase)을 가지는 티타늄 산화물을 포함하는 태양 전지.
  4. 제1항에 있어서,
    상기 절연막의 두께가 상기 터널링층의 두께와 같거나 그보다 작은 태양 전지.
  5. 제1항에 있어서,
    상기 절연막의 두께가 1nm 이하인 태양 전지.
  6. 제1항에 있어서,
    상기 절연막이 복수의 원자층을 가지는 층상 구조를 가지는 태양 전지.
  7. 제6항에 있어서,
    상기 절연막의 상기 복수의 원자층이 10개 이하인 태양 전지.
  8. 제1항에 있어서,
    상기 절연막이 티타늄 산화물을 포함하고,
    상기 절연막의 막 밀도가 3.8 g/cm3 내지 4.2 g/cm3이고,
    상기 절연막의 굴절률이 2.5 내지 2.8인 태양 전지.
  9. 제1항에 있어서,
    상기 도전형 영역 위에 컨택홀을 구비하는 패시베이션막을 더 포함하고,
    상기 절연막이 상기 컨택홀 내부에서 상기 전극과 상기 도전형 영역 사이에 위치하는 부분을 포함하고,
    상기 패시베이션막이 상기 절연막과 다른 물질로 구성되는 태양 전지.
  10. 제9항에 있어서,
    상기 패시베이션막이 실리콘 산화막, 실리콘 질화막 및 실리콘 탄화막 중 적어도 하나를 포함하는 태양 전지.
  11. 제9항에 있어서,
    상기 패시베이션막보다 상기 절연막의 굴절률이 더 크고,
    상기 패시베이션막보다 상기 절연막의 막 밀도가 더 큰 태양 전지.
  12. 제9항에 있어서,
    상기 절연막은 상기 도전형 영역 및 상기 패시베이션막 위에서 전체적으로 형성되거나, 상기 전극에 대응하여 부분적으로 형성되는 태양 전지.
  13. 제1항에 있어서,
    상기 도전형 영역과 상기 반도체 기판 사이에 위치하는 터널링층을 더 포함하고,
    상기 도전형 영역이 제1 도전형을 가지는 제1 도전형 영역 및 제2 도전형을 가지는 제2 도전형 영역을 포함하고,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역이 상기 터널링층 위에 함께 위치하며,
    상기 전극이 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함하고,
    상기 절연막이 상기 제1 도전형 영역과 상기 제1 전극 사이 및 상기 제2 도전형 영역과 상기 제2 전극 사이에 위치하는 태양 전지.
  14. 제1항에 있어서,
    상기 전극은 상기 절연막에 접촉되는 전극층을 구비하고,
    상기 전극층이 내화 금속을 포함하는 태양 전지.
  15. 제14항에 있어서,
    상기 전극층이 상기 절연막에 포함된 내화 금속과 동일한 내화 금속을 포함하는 태양 전지.
  16. 제15항에 있어서,
    상기 절연막이 티타늄 산화물을 포함하고 상기 전극층이 티타늄을 포함하는 태양 전지.
  17. 반도체 기판 위에 도전형 영역을 형성하는 단계;
    상기 도전형 영역 위에 절연막을 형성하는 단계; 및
    상기 절연막 위에서 상기 도전형 영역에 전기적으로 연결되는 전극을 형성하는 단계
    를 포함하고,
    상기 절연막이 내화 금속을 포함하는 내화 금속 산화물을 포함하고,
    상기 절연막은 원자층 증착법에 의하여 형성되는 태양 전지의 제조 방법.
  18. 제17항에 있어서,
    상기 절연막이 티타늄 산화물 또는 몰리브덴 산화물을 포함하는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 도전형 영역을 형성하는 단계와 상기 절연막을 형성하는 단계 사이에, 상기 도전형 영역 위에 컨택홀을 구비하는 패시베이션막을 형성하는 단계를 더 포함하고,
    상기 패시베이션막이 상기 절연막과 다른 물질로 구성되며 상기 절연막과 다른 방법에 의하여 형성되는 태양 전지의 제조 방법.
  20. 제19항에 있어서,
    상기 패시베이션막이 화학 기상 증착법에 의하여 형성되는 태양 전지의 제조 방법.

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