KR101847614B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 상에 배치된 패시베이션막; 상기 패시베이션막 상에 배치되고, 진성 반도체를 포함하는 보호층; 상기 보호층 상에 배치된 도전형 영역; 및 상기 도전형 영역과 연결된 전극을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는 바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
추가로, KR 2015-0005834를 참고하면, 태양 전지 기판 상에 터널링층 및 도전형 영역이 순차적으로 적층되어 있는 구조를 개시하고 있다.
본 발명은 높은 효율을 가질 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 태양 전지는 반도체 기판; 상기 반도체 기판 상에 배치된 패시베이션막; 상기 패시베이션막 상에 배치되고, 비정질 진성 반도체를 포함하는 보호층; 상기 보호층 상에 배치된 도전형 영역; 및 상기 도전형 영역과 연결된 전극을 포함한다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 태양 전지는, 제1 면과 상기 제1 면과 대향하는 제2 면을 포함하는 반도체 기판; 상기 제1 면 상에 배치된 제1 패시베이션막; 상기 제1 패시베이션막 상에 배치된 제1 도전형 영역; 상기 제1 도전형 영역과 연결된 제1 전극; 상기 제2 면 상에 배치된 제2 패시베이션막; 상기 제2 패시베이션막 상에 배치되고, 상기 제1 도전형 영역과 다른 도전형을 가지는 제2 도전형 영역; 상기 제2 도전형 영역과 연결될 제2 전극; 및 상기 제1 패시베이션막과 상기 제1 도전형 영역 사이 및 상기 제2 패시베이션막과 상기 제2 도전형 영역 사이 중 적어도 하나에 배치되는 보호층을 포함하고, 상기 보호층은 비정질 진성 반도체층이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판 상에 배치된 패시베이션막; 상기 패시베이션막 상에 배치된 제1 도전형 영역과 상기 제1 도전형 영역과 다른 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역과 상기 제2 도전형 영역 각각과 연결되는 제1 전극과 제2 전극; 및 상기 제1 및 제2 도전형 영역과 상기 패시베이션막 사이에 배치되고, 비정질 진성 반도체를 포함하는 보호층을 포함한다.
본 실시예에 따르면, 패시베이션막과 도전형 영역 사이에 진성 비정질 반도체층인 보호층을 포함하므로, 패시베이션막을 보호하고 도전형 영역이 포함하는 도펀트 침투를 저지할 수 있다. 이에 의하여 태양 전지의 효율을 최대화할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 제1 및 제2 금속 전극층의 평면도이다.
도 3 내지 도 6은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 7는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 8는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 10는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 11는 도 10에 도시한 태양 전지의 부분 후면 평면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)의 제 위에 형성되는 제1 패시베이션막(52)과, 반도체 기판(110)의 제2 면 위에 형성되는 제2 패시베이션막(54)과, 반도체 기판(110)의 제1 면 쪽에서 제1 패시베이션막(52) 위에 형성되는 제1 도전형 영역(20)과, 반도체 기판(110)의 제2 면 쪽에서 제2 패시베이션막(54) 위에 형성되는 보호층(40)과, 보호층(40) 상에 형성되는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 금속 산화물층(40)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
본 실시예에 있어서, 제2 패시베이션막(54)와 제2 도전형 영역(30) 사이에 보호층(40)을 포함한다. 이를 통해, 제2 패시베이션막(54)을 보호하고, 제2 도전형 영역(30)이 포함하는 도펀트의 침투(dopant penetration)를 저지할 수 있으며, 전체적인 패시베이션 특성을 향상시킬 수 있다. 보다 상세한 내용은 후술한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다.
본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 베이스 도펀트인 제1 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 도전형 영역(20)보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(110)의 제1 면 및/또는 제2 면은 반사를 방지할 수 있도록 요철을 가질 수 있다. 이에 의하여 반도체 기판(110)의 제1 면 및 제2 면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 면 및 제2 면 중 어느 하나만 형성되는 것도 가능하다. 상기 요철은 텍스쳐링(texturing) 공정에 의하여 형성될 수 있다
반도체 기판(110)의 제1 면 위에는 제1 패시베이션막(52)이 형성되고, 반도체 기판(110)의 제2 면 위에는 제2 패시베이션막(54)이 형성된다. 이에 의하여 반도체 기판(110)의 제1 면 및 제2 면을 각기 패시베이션할 수 있다.
본 명세서에서는 제1 패시베이션막(52) 및 제2 패시베이션막(54)이라는 용어를 사용하였으나, 제1 패시베이션막(52) 및/또는 제2 패시베이션막(54)이 터널링막으로서의 역할도 수행할 수 있다. 즉, 제1 및 제2 패시베이션막(52, 54)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 및 제2 패시베이션막(52, 54)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 및 제2 패시베이션막(52, 54)을 각기 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 및 제2 패시베이션막(52, 54)을 통과할 수 있다. 여기서, 터널링 효과를 충분하게 구현할 수 있도록 패시베이션막(52, 54)의 두께는 제1 도전형 영역(20) 및 제2 도전형 영역(30)보다 작을 수 있다.
제1 및 제2 패시베이션막(52, 54)은 0.5 내지 2nm정도의 두께를 가지며, 제1 도전형 영역(20) 및 제2 도전영 영역(30)은 10nm이상의 두께를 가질 수 있다.
제1 및/또는 제2 패시베이션막(52, 54)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 및/또는 제2 패시베이션막(52, 54)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 제1 및/또는 제2 패시베이션막(52, 54)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이때, 제1 및 제2 패시베이션막(52, 54)은 반도체 기판(110)의 제1 면 및 제2 면에 각기 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(110)의 제1 면 및 제2 면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
제2 패시베이션막(54) 상에는 보호층(40)이 형성될 수 있다. 보호층(40)은 진성 비정질 실리콘으로 형성될 수 있다. 보호층(40)이 제2 패시베이션막(54) 상에 형성되어 제2 패시베이션막(54)을 보호할 수 있으며, 보호층(40) 상에 형성될 제2 도전형 영역(30)이 포함하는 도펀트의 침투를 저지할 수 있다. 따라서, 제2 도전형 영역(30)은 종래 기술과 비교하여 비교적 높은 농도로 도핑될 수 있어, 도핑 레벨을 제어하기 용이하다. 또한, 보호층(40)은 비정질 반도체층으로 형성되므로, 결정질 반도체층으로 형성된 경우와 비교하여, 캐리어의 모빌리티를 향상시킬 수 있다. 또한, 보호층(40)은 단면 증착이 가능한 PECVD 공법을 이용하여, 제2 패시베이션막(54) 상에 형성될 수 있으므로, 공정이 단순해질 수 있다.
한편, 보호층(40) 역시, 상술한 터널링 효과를 충분하게 구현할 수 있도록 제2 도전형 영역(30)보다 작을 수 있다.
상보호막(40)은 패시베이션막(52, 54)보다는 두껍고, 제1 도전형 영역(20) 또는 제2 도전형 영역(30)보다는 얇은 두께를 가지고 형성될 수 있다. 보호막(40)은 대략 10nm이하의 두께를 가질 수 있다.
제1 패시베이션막(52) 위에는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 그리고 보호층(40) 위에는 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(30)이 위치할 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 그리고 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하여 제2 도전형을 가지는 영역일 수 있다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(110)과 다른 물질 및/또는 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그러면 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 간단한 공정에 의하여 쉽게 형성될 수 있다. 상술한 바와 같이 보호층(40)이 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)으로 구성되면, 제2 도전형 영역(30)과 보호층(40)은 우수한 접착 특성, 우수한 전기 전도도 등을 가질 수 있다.
보호층(40)으로 비정질 실리콘 층을 형성하는 경우, 이후 공정에서 소정온도 예를 들면 500도 이하의 공정온도를 사용하지 않으면 비정질로 유지되나, 고온공정이 추가되면 상기 비정질 실리콘층은 다결정형으로 재결정화될 수 있다.
본 실시예에서 제1 도전형 영역(20)의 에너지 밴드갭은 반도체 기판(110)의 에너지 밴드갭보다 클 수 있다. 이와 유사하게 제2 도전형 영역(30)의 에너지 밴드갭은 반도체 기판(110)의 에너지 밴드갭보다 클 수 있다. 이에 의하면 에너지 밴드 벤딩이 충분하게 이루어져 정공 또는 전자의 선택적인 수집이 효과적으로 이루어질 수 있다.
그리고 제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
일 예로, 제1 도전형을 가지는 반도체 기판(110)과 제1 도전형 영역(20)이 n형을 가질 수 있고, 제2 도전형 영역(30)이 p형을 가질 수 있다. 이에 의하면, 반도체 기판(110)이 n형을 가져 캐리어의 수명(life time)이 우수할 수 있다. 이 경우에 반도체 기판(110)과 제1 도전형 영역(20)이 n형 도펀트로 인(P)을 포함할 수 있고, 제2 도전형 영역(30)이 p형 도펀트로 보론(B)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형을 가지는 반도체 기판(110)과 제1 도전형 영역(20)이 p형을 가질 수 있고, 제2 도전형 영역(30)이 n형을 가질 수도 있다.
본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 각기 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층 중 적어도 하나를 포함할 수 있다. 이때, 제1 도전형 영역(20) 또는 제2 도전형 영역(30)에 적용되는 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층은 제1 또는 제2 도전형 도펀트로 도핑될 수 있다.
비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층은 비록 결정 구조는 반도체 기판(110)과 다르지만 반도체 기판(110)을 구성하는 반도체 물질(일 예로, 실리콘)을 포함하여 반도체 기판(110)과 유사한 특성을 가질 수 있다. 이에 따라 반도체 기판(110)의 반도체 물질과 다른 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 이 중에서 비정질 실리콘 산화물층, 비정질 실리콘 탄화물층은 높은 에너지 밴드갭을 가져 에너지 밴드 벤딩이 충분히 일어나도록 하여 캐리어를 선택적으로 통과시킬 수 있다.
그리고 제2 도전형 영역(30)이 비정질 실리콘층, 비정질 실리콘 산화물층 및 비정질 실리콘 탄화물층 중 적어도 하나를 포함할 수 있다. 제2 도전형 영역(30)은 반도체 기판(110)과 pn 접합(또는 제2 패시베이션막(54)을 사이에 둔 pin 접합)을 형성하여 광전 변환에 직접 관여하는 층이므로, 반도체 기판(110)과 동일한 반도체 물질(즉, 실리콘)을 포함하여 유사한 특성을 가지도록 하여 캐리어의 이동이 좀더 효과적으로 이루어지도록 할 수 있다.
제1 도전형 영역(20) 위에는 이에 전기적으로 연결되는 제1 전극(42)이 위치(일 예로, 접촉)하고, 제2 도전형 영역(30) 위에는 제2 전극(44)이 위치(일 예로, 접촉)한다.
제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 투명 전극층(421) 및 제1 금속 전극층(422)을 포함할 수 있다.
여기서, 제1 투명 전극층(421)은 제1 도전형 영역(20) 위에서 전체적으로 형성(일 예로, 접촉)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 도전형 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 투명 전극층(421)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 캐리어가 제1 투명 전극층(421)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 비정질 반도체층 등으로 구성되는 제1 도전형 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 낮을 수 있으므로, 제1 투명 전극층(421)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 저하시키는 것이다.
이와 같이 제1 투명 전극층(421)이 제1 도전형 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 투명 전극층(421)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 투명 전극층(421)을 제1 도전형 영역(20) 위에 전체적으로 형성하여도 광의 투과를 차단하지 않는다.
일 예로, 제1 투명 전극층(421)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421) 그 외의 다양한 물질을 포함할 수 있다.
이때, 본 실시예의 제1 투명 전극층(421)은 상술한 물질을 주요 물질로 하면서 수소를 포함할 수 있다. 즉, 제1 투명 전극층(421)은 수소를 포함하는, 인듐-틴 산화물(ITO:H), 수소를 포함하는 알루미늄-아연 산화물(AZO:H), 수소를 포함하는 보론-아연 산화물(BZO:H), 수소를 포함하는 인듐-텅스텐 산화물(IWO:H) 및 수소를 포함하는 인듐-세슘 산화물(ICO:H) 중 적어도 하나를 포함할 수 있다.
제1 투명 전극층(421)은 증착에 의하여 형성될 수 있는데, 증착 시에 수소 가스를 함께 주입하면 제1 투명 전극층(421)에 수소가 포함될 수 있다. 이와 같이 제1 투명 전극층(421)이 수소를 포함하면 전자 또는 정공의 이동도(mobility)가 개선될 수 있으며 투과도가 향상될 수 있다.
본 실시예에서는 제1 투명 전극층(421) 위에 패턴을 가지는 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 투명 전극층(421) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 투명 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제1 금속 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 금속 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
제2 전극(44)은 제2 도전형 영역(30) 위에 차례로 적층되는 제2 투명 전극층(441) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 전극(44)이 제2 도전형 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(44)의 제2 투명 전극층(441) 및 제2 금속 전극층(442)의 역할, 물질, 형상 등이 제1 전극(42)의 제1 투명 전극층(421) 및 제1 금속 전극층(422)의 역할, 물질, 형상 등과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다.
이때, 본 실시예에서 제1 및 제2 전극(42, 44)에서 제1 금속 전극층(422, 442)은 저온 소성(일 예로, 300℃ 이하의 공정 온도의 소성)에 의하여 소성될 수 있는 물질로 구성될 수 있다. 일 예로, 제1 금속 전극층(422, 442)은 일정한 금속 화합물(일 예로, 산소를 포함하는 산화물, 탄소를 포함하는 탄화물, 황을 포함하는 황화물) 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않고, 전도성 물질과 수지(바인더, 경화제, 첨가제)만을 포함할 수 있다. 유리 프릿을 구비하지 않아 저온에서도 쉽게 소성될 수 있도록 하기 위함이다. 전도성 물질로는 은(Ag), 알루미늄(Al), 구리(Cu) 등을 포함할 수 있으며, 수지로는 셀룰오스계 또는 페놀릭계 등의 바인더, 아민계 등의 경화제 등을 포함할 수 있다.
이와 같이 본 실시예에서는 제1 및 제2 금속 전극층(422, 442)이 각기 제1 및 제2 투명 전극층(421, 441)에 접촉하여 형성되므로, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 따라 유리 프릿을 제거한 저온 소성 페이스트를 사용하는데, 이와 같이 제1 금속 전극층(422, 442)은 유리 프릿을 구비하지 않고 전도성 물질과 수지만을 구비하므로 전도성 물질이 소결(sintering)되어 서로 연결되지 않고 서로 접촉하여 응집(aggregation)되어서 전도성을 가질 수 있다. 또는, 제1 및 제2 금속 전극층(422, 442)이 도금에 의하여 형성될 수도 있다.
상술한 제1 및 제2 전극(42, 44)의 제1 및 제2 금속 전극층(422, 442)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다.
도 2는 도 1에 도시한 태양 전지(100)의 제1 및 제2 금속 전극층(422, 442)의 평면도이다. 도 2에서는 반도체 기판(110)과 제1 및 제2 전극(42, 44)의 제1 및 제2 금속 전극층(422, 442)을 위주로 도시하였다.
도 2를 참조하면, 제1 및 제2 금속 전극층(422, 442)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 금속 전극층(422, 442)은 각기 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
도면에서는 제1 및 제2 금속 전극층(422, 442)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 금속 전극층(422)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 금속 전극층(442)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 및 제2 금속 전극층(422, 442)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44) 중에 불투명한 또는 금속을 포함하는 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가져 반도체 기판(110)의 제1 면 및 제2 면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지에서 사용되는 광량을 증가시켜 태양 전지의 효율 향상에 기여할 수 있다.
상술한 태양 전지는 다양한 공정에 의하여 형성될 수 있다. 도 3 내지 도 6를 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 도 3 내지 도 6은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3에 도시한 바와 같이, 반도체 기판(110)에 습식 식각에 의하여 요철을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 요철을 형성할 수 있다. 반도체 기판(110) 위에 제1 및 제2 패시베이션막(52, 54)을 형성할 수 있다. 제1 및 제2 패시베이션막(52, 54)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 패시베이션막(52, 54)이 형성될 수 있다. 제1 및 제2 패시베이션막(52, 54)은 동시에 형성될 수도 있고 순차적으로 형성될 수도 있다
이어서, 도 4에 도시한 바와 같이, 제2 패시베이션막(54) 상에 보호층(40)을 형성한다. 보호층(40)은 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD) 등)에 의하여 형성될 수 있다. 본 실시예에 있어서, 보호층(40)은 비정질 반도체로 형성되므로, PECVD 공법을 통해 단면 증착이 가능하다. 이에 따라, 태양 전지 제조 공정을 보다 단순화시킬 수 있다.
도 5를 참조하면, 제1 패시베이션막(52)과 보호층(40) 위에 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성한다. 좀더 구체적으로, 제1 패시베이션막(52) 위에 제1 도전형 영역(20)을 형성하고 보호층(40) 위에 제2 도전형 영역(30)을 형성한다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD) 등)에 의하여 형성될 수 있다. 제1 또는 제2 도전형 도펀트는 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하는 반도체층을 성장시키는 공정에서 함께 포함되도록 할 수도 있고, 반도체층을 형성한 후에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의하여 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 형성될 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 동시에 형성된 후에 도핑될 수도 있고 순차적으로 증착 및/또는 도핑될 수도 있다.
이어서, 도 6에 도시한 바와 같이, 제1 전극(42)과 제2 전극(44)를 형성한다. 구체적으로, 제1 및 제2 도전형 영역(20, 30) 위에 제1 및 제2 투명 전극층(421, 441)과 제1 및 제2 금속 전극층(422, 442)을 형성한다.
제1 및 제2 투명 전극층(421, 441)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(421, 441)을 형성할 수 있다.
일 예로, 제1 및 제2 투명 전극층(421, 441)은 이들을 구성하는 주요 물질의 원료 물질과 함께 수소 기체(H2) 및 캐리어 기체(일 예로, 아르곤 기체(Ar) 또는 질소 기체(N2))를 혼합한 기체를 주입하여 형성될 수 있다. 그러면, 제1 및 제2 투명 전극층(421, 441) 내에 수소가 포함되어 이에 따른 효과를 구현할 수 있다.
이어서, 제1 및 제2 투명 전극층(421, 441) 위에 제1 및 제2 금속 전극층(422, 442)을 형성한다.
제1 및 제2 투명 전극층(421, 441) 중 하나 위에 제1 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 하나를 형성하고, 제1 및 제2 투명 전극층(421, 441) 중 다른 하나 위에 제2 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 다른 하나를 형성할 수 있다. 유동성을 가지는 제1 또는 제2 저온 페이스트층을 양면에 원하는 패턴을 가지도록 함께 형성하기 어려울 수 있다. 이를 고려하여 유동성을 가지는 제1 저온 페이스트층을 형성한 후에 건조하여 제1 및 제2 금속 전극층(422, 442) 중 하나를 형성한 상태에서 다른 면에 유동성을 가지는 제2 저온 페이스트층을 형성한다. 그러면, 제2 저온 페이스트층의 형성 시에 제1 저온 페이스트층이 흘러 내리는 등의 문제를 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 저온 페이스트층을 양측에서 동시에 형성한 후에 이를 함께 건조하는 것도 가능하다.
제1 또는 제2 저온 페이스트층은 전도성 물질, 수지(바인더, 경화제, 첨가제 등) 및 용매를 포함할 수 있다. 전도성 물질, 수지의 구성 물질은 이미 설명하였으므로 생략한다. 용매로는 다양한 물질을 사용할 수 있는데, 일 예로, 에테르계 용매를 사용할 수 있다. 이러한 제1 또는 제2 저온 페이스트층은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 원하는 패턴을 가지는 상태로 인쇄에 의하여 형성될 수 있다. 그러면 단순한 공정에 의하여 원하는 패턴으로 제1 또는 제2 저온 페이스트층을 형성할 수 있다.
제1 또는 제2 저온 페이스트층의 건조는 300℃ 이하의 온도에서 수행될 수 있다. 이러한 온도는 제1 및 제2 패시베이션막(52, 54), 그리고 제1 도전형 영역(20) 및 제2 도전형 영역(30)의 열화를 방지할 수 있는 낮은 온도로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이와 같은 건조 단계에 의하여 제1 또는 제2 저온 페이스트층의 용매가 날아가서 제거되어 제1 또는 제2 금속 전극층(422, 442)는 산소, 탄소, 황 등을 포함하는 금속 화합물을 포함하지 않고 전도성 물질과 수지로 구성된다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 금속 전극층(422, 442) 중 적어도 하나가 도금에 의하여 형성될 수도 있다. 예를 들어, 제1 또는 제2 금속 전극층(422, 442)이 구리를 전기 도금하여 형성되어 구리를 포함하는 전기 도금층일 수 있다.
첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 7는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7를 참조하면, 본 실시예에서는 보호층(45)이 제1 패시베이션막(52)와 제1 도전형 영역(20) 사이에 배치된다. 즉, 도 1을 통해 설명한 실시예와 비교하여, 제2 패시베이션막(54)와 제2 도전형 영역(30) 사이에는 보호층을 포함하지 않는다.
본 실시예에 있어서, 보호층(45)는 반도체 기판(110)의 제1 면에 배치되어, 패시베이션 효과를 향상시킬 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 8을 참조하면, 제1 패시베이션막(52)과 제1 도전형 영역(20) 사이와 제2 패시베이션막(54)과 제2 도전형 영역(30) 사이에 보호층(40, 45)이 배치될 수 있다. 본 실시예에 있어서, 보호층(40, 45)는 반도체 기판(110)의 제1 면과 제2 면 상에 모두 배치되므로, 도 1과 도 7을 통해 설명한 실시예들의 장점을 모두 가질 수 있다. 한편, 보호층(40, 45)는 반도체 기판(110)의 제1 면과 제2 면 상에 모두 배치되므로 양면 증착이 가능한 공정을 통해, 보호층(40, 45)이 형성될 수 있다.
도 9은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 9를 참조하면, 본 실시예에서는 반도체 기판(110)의 제2 면이 요철을 구비하지 않아 반도체 기판(110)의 제1 면보다 작은 표면 거칠기를 가질 수 있다. 그리고 제2 금속 전극층(442)이 패턴을 가지지 않고 반도체 기판(110)의 후면 쪽에서 제2 금속 전극층(442) 위에 전체적으로 형성될 수 있다. 이에 의하면 반도체 기판(110)의 후면 쪽에서 제2 금속 전극층(442)의 반사 효과를 좀더 향상할 수 있다.
이어서, 도 10 및 도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 태양 전지를 설명한다.
도 10는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이고, 도 11는 도 10에 도시한 태양 전지의 부분 후면 평면도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 제1 면(이하 "후면") 위에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 전기적으로 연결되는 전극(42, 44)과, 도전형 영역(20, 30)과 전극(42, 44) 사이에 위치하여 전극(42, 44) 및 도전형 영역(20, 30)과 절연막(41)을 포함한다.
반도체 기판(110)과 도전형 영역(20, 30) 사이에 제2 패시베이션막(201)이 위치하고, 제2 패시베이션막(201)과 도전형 영역(20, 30) 사이에 보호층(40)이 위치할 수 있다. 도전형 영역(20, 30)은 보호층(40) 위에서 함께 위치하는 제1 도전형을 가지는 제2 도전형 영역(30)과 제2 도전형을 가지는 제1 도전형 영역(20)을 구비하고, 전극(32, 34)은 제2 도전형 영역(30)에 전기적으로 연결되는 제1 전극(42)과 제1 도전형 영역(20)에 전기적으로 연결되는 제2 전극(44)을 구비한다. 그리고 태양 전지(100)는 반도체 기판(110)의 전면 위에 위치하는 전면 패시베이션막(24), 반사 방지막(26) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
본 실시예에 있어서, 보호층(40)은 제1 및 제2 도전형 영역(20, 30)과 제2 패시베이션막(201) 사이에 배치된다. 이에 따라, 보호층(40)은 제1 및 제2 도전형 영역(20, 30)의 도펀트 침입을 막고, 제2 패시베이션막(201)을 보호할 수 있다.
그리고 반도체 기판(110)은 반도체 기판(110)의 제2 면(이하 "전면") 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(10)과 동일한 도전형을 가지면서 베이스 영역(10)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(110)에 베이스 영역(10)과 동일한 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(110)의 일부를 구성하게 된다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(110)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(110)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(10)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(10)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(110)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(10)만으로 구성되어, 반도체 기판(110)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(110)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(110)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(10)과 제2 도전형 영역(30)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(110)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(110)의 후면 쪽에 제1 및 제2 도전형 영역(20, 30)이 함께 형성되는 경우에는 반도체 기판(110)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(110)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(110)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(110)의 후면 위에는 제2 패시베이션막(201)이 형성될 수 있다.
제2 패시베이션막(201) 위에는 보호층(40)이 위치할 수 있다. 보호층(40) 위에는 도전형 영역(20, 30)을 포함하는 반도체층(301)이 위치할 수 있다. 본 실시예에 있어서, 보호층(40)은 제1 도전형 영역(20)과 제2 도전형 영역(30) 모두와 동시에 접할 수 있다.
본 실시예에 있어서, 보호층(40)은 예를 들어, 진성 비정질 실리콘층을 포함할 수 있으며, 증착 공정을 통해 형성될 수 있다. 이후 공정에서 소정온도 예를 들면 섭씨 500도 이하의 공정온도를 사용하지 않으면 비정질로 유지되나, 고온공정이 추가되면 상기 비정질 실리콘층은 다결정형으로 재결정화될 수 있다.
제2 도전형 영역(30)은 베이스 영역(10)과 제2 패시베이션막(201)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 제1 도전형 영역(20)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
제1 및 제2 도전형 영역(20, 30)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 또는 제2 도전형 도펀트가 도핑되어 형성될 수 있다.
본 실시예에 있어서, 제1 및 제2 도전형 영역(20, 30)은 예를 들어, 비정질 실리콘층을 포함할 수 있으며, 증착 공정을 통해 형성될 수 있다. 이후 공정에서 소정온도 예를 들면 섭씨 500도 이하의 공정온도를 사용하지 않으면 비정질로 유지되나, 고온공정이 추가되면 상기 비정질 실리콘층은 다결정형으로 재결정화될 수 있다.
그리고 제2 도전형 영역(30)과 제1 도전형 영역(20) 사이에 배리어 영역(36)이 위치하여 제2 도전형 영역(30)과 제1 도전형 영역(20)을 서로 이격시킨다. 제2 도전형 영역(30)과 제1 도전형 영역(20)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제2 도전형 영역(30)과 제1 도전형 영역(20) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제2 도전형 영역(30) 및 제1 도전형 영역(20)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니고, 배리어 영역(36)이 빈 공간인 트렌치로 구성될 수도 있다. 그 외의 다양한 변형이 가능하다. 도면에서는 배리어 영역(36)이 제2 도전형 영역(30)과 제1 도전형 영역(20) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 배리어 영역(36)이 제2 도전형 영역(30) 및 제1 도전형 영역(20)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 또는, 배리어 영역(36)이 형성되지 않아 제2 도전형 영역(30) 및 제1 도전형 영역(20)의 경계가 서로 접촉할 수도 있다.
반도체 기판(110)의 후면에서 제1 및 제2 도전형 영역(20, 30) 및 배리어 영역(36) 위에 절연막(41)이 형성될 수 있다. 일 예로, 절연막(41)은 제1 및 제2 도전형 영역(20, 30) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 절연막(41)은, 도전형 영역(20, 30)과 전극(42, 42)의 전기적 연결을 위한 컨택홀을 구비한다. 절연막(41)은, 실리콘 산화물로 형성될 수 있다.
그리고 반도체 기판(110)의 전면 위(좀더 정확하게는, 반도체 기판(110)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계 영역(130) 위에 다른 적층 구조의 절연막이 형성될 수도 있다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(110)의 전면에 전체적으로 형성될 수 있다. 그리고 절연막(41)은 컨택홀(46)을 제외하고 반도체층(301)의 후면 위에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
전면 패시베이션막(24) 또는 절연막(41)은 반도체 기판(110) 또는 반도체 기판(30)에 접촉하여 형성되어 반도체 기판(110) 또는 반도체층(301)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시켜 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
전면 패시베이션막(24), 반사 방지막(26) 및 절연막(41)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24), 반사 방지막(26) 또는 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(110) 위에 형성되며 실리콘 산화막일 수 있고, 반사 방지막(26)은 실리콘 질화막을 포함할 수 있고, 절연막(41)은 실리콘 산화막, 실리콘 질화막 및/또는 실리콘 탄화막일 수 있다. 일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 절연막(41)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
전면 패시베이션막(24), 반사 방지막(26) 및 절연막(41)은 제2 패시베이션막(201)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
절연막(41)의 컨택홀 내부에서는 도전형 영역(20, 30)과 제1 및 제2 금속 전극층(422, 442) 사이에 제1 및 제2 투명 전극층(421, 441)이 위치한다. 반도체층(301)이 비정질 반도체층인 경우, 제1 및 제2 투명 전극층(421, 441)이 도전형 영역(20, 30)과 접촉하여, 제1 및 제2 전극(42, 44)를 형성할 수 있다.
이하에서는 도 10 및 도 11를 참조하여, 제2 도전형 영역(30) 및 제1 도전형 영역(20), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 10 및 도 11을 참조하면, 본 실시예에서는, 제2 도전형 영역(30)과 제1 도전형 영역(20)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제2 도전형 영역(30)과 제1 도전형 영역(20) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제2 도전형 영역(30)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제1 도전형 영역(20)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제2 도전형 영역(30)의 면적이 제1 도전형 영역(20)의 면적보다 클 수 있다. 일례로, 제2 도전형 영역(30) 및 제1 도전형 영역(20)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제2 도전형 영역(30)의 폭(W1)이 제1 도전형 영역(20)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제2 도전형 영역(30)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제1 도전형 영역(20)에 대응하여 스트라이프 형상으로 형성될 수 있다. 컨택홀이 제1 및 제2 전극(42, 44)의 일부만을 제2 도전형 영역(30) 및 제1 도전형 영역(20)에 각기 연결하도록 형성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 반도체 기판
10: 베이스 영역
52: 제1 패시베이션막
54: 제2 패시베이션막
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극

Claims (22)

  1. 실리콘 반도체 기판;
    상기 반도체 기판 상에 배치된 패시베이션막;
    상기 패시베이션막 상에 배치되고, 진성 비정질 실리콘 반도체를 포함하는 보호층;
    상기 보호층 상에 배치된 도전형 영역을 갖는 실리콘 반도체층; 및
    상기 도전형 영역과 연결된 전극을 포함하고,
    상기 보호층의 두께는 상기 패시베이션막 보다는 두껍고, 상기 도전형 영역 보다는 얇으며, 상기 패시베이션 막의 두께는 0.5 내지 2nm이고,
    상기 보호층은 10nm 이하인 태양 전지.
  2. 삭제
  3. 제1항에 있어서,
    상기 도전형 영역은 비정질 반도체를 포함하는 태양 전지.
  4. 제 1항에 있어서,
    상기 패시베이션막은 실리콘 산화물을 포함하는 태양 전지.
  5. 제 1항에 있어서,
    상기 반도체 기판은 상기 패시베이션막이 배치된 제2 면과 상기 제2 면과 대향하는 제1 면을 포함하고,
    상기 제1 면 상에 배치된 제1 패시베이션막, 상기 제1 패시베이션막 상에 배치되고 상기 도전형 영역과 다른 도전형인 제1 도전형 영역 및 상기 제1 패시베이션막과 상기 제1 도전형 영역 사이에 배치된 제1 보호층을 더 포함하고,
    상기 제1 보호층은 비정질 진성 반도체를 포함하는 태양 전지.
  6. 제 5항에 있어서,
    상기 제1 패시베이션막은 실리콘 산화물을 포함하고, 상기 제1 도전형 영역은 비정질 반도체를 포함하는 태양 전지.
  7. 제 1항에 있어서,
    상기 도전형 영역은 제1 도전형 영역과 상기 제 도전형 영역과 다른 도전형인 제2 도전형 영역을 포함하고,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역은 비정질 반도체를 포함하는 태양 전지.
  8. 제 7항에 있어서,
    상기 패시베이션막은 실리콘 산화물을 포함하는 태양 전지.
  9. 삭제
  10. 제 1항에 있어서,
    상기 전극은 투명 전극층 및 상기 투명 전극층 위에 위치하는 금속 전극층을 포함하고,
    상기 투명 전극층이 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함하는 태양 전지.
  11. 제1 면과 상기 제1 면과 대향하는 제2 면을 포함하는 단결정 실리콘 반도체 기판;
    상기 제1 면 상에 배치된 제1 패시베이션막;
    상기 제1 패시베이션막 상에 배치된 제1 도전형 영역;
    상기 제1 도전형 영역과 연결된 제1 전극;
    상기 제2 면 상에 배치된 제2 패시베이션막;
    상기 제2 패시베이션막 상에 배치되고, 상기 제1 도전형 영역과 다른 도전형을 가지는 제2 도전형 영역;
    상기 제2 도전형 영역과 연결될 제2 전극; 및
    상기 제1 패시베이션막과 상기 제1 도전형 영역 사이 및 상기 제2 패시베이션막과 상기 제2 도전형 영역 사이 중 적어도 하나에 배치되는 보호층을 포함하고,
    상기 보호층은 진성 비정질 반도체층이며,
    상기 보호층의 두께는 상기 제1 패시베이션막 또는 제2 패시베이션막 보다 두껍고, 상기 제1 도전형 영역 및 제2 도전형 영역 보다는 얇으며,
    상기 제1 및 제2 패시베이션막의 두께는 0.5 내지 2nm이고,
    상기 보호층은 10nm 이하인 태양 전지.
  12. 삭제
  13. 제11항에 있어서,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나는 비정질 반도체를 포함하는 태양 전지.
  14. 제 11항에 있어서,
    상기 제1 패시베이션막 및 상기 제2 패시베이션막 중 적어도 하나는 실리콘 산화물을 포함하는 태양 전지.
  15. 삭제
  16. 제 11항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 투명 전극층 및 상기 투명 전극층 위에 위치하는 금속 전극층을 포함하고,
    상기 투명 전극층이 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함하는 태양 전지.
  17. 반도체 기판;
    상기 반도체 기판 상에 배치된 패시베이션막;
    상기 패시베이션막 상에 배치된 제1 도전형 영역과 상기 제1 도전형 영역과 다른 도전형을 가지는 제2 도전형 영역;
    상기 제1 도전형 영역과 상기 제2 도전형 영역 각각과 연결되는 제1 전극과 제2 전극; 및
    상기 제1 및 제2 도전형 영역과 상기 패시베이션막 사이에 배치되고, 비정질 진성 반도체를 포함하는 보호층을 포함하고,
    상기 보호층의 두께는 상기 패시베이션막 보다 두껍고, 상기 제1 도전형 영역 및 제2 도전형 영역 보다는 얇으며,
    상기 패시베이션막의 두께는 0.5 내지 2nm이고,
    상기 보호층은 10nm 이하인 태양 전지.
  18. 제 17항에 있어서,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역은 비정질 반도체를 포함하는 태양 전지.
  19. 제 17항에 있어서,
    상기 패시베이션막은 제1 패시베이션막 및 제2 패시베이션막을 포함하고,
    상기 제1 패시베이션막 및 상기 제2 패시베이션막은 실리콘 산화물을 포함하는 태양 전지.
  20. 제 17항에 있어서,
    상기 제1 전극 및 상기 제2 전극 각각은 투명 전극층 및 상기 투명 전극층 위에 위치하는 금속 전극층을 포함하고,
    상기 투명 전극층이 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함하는 태양 전지.
  21. 제 17항에 있어서,
    상기 패시베이션막과 상기 보호층은 상기 제1 및 제2 도전형 영역보다 작은 두께를 가지는 태양 전지.
  22. 제 17항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 배치된 베리어층을 더 포함하는 태양 전지.
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