KR102397002B1 - 태양 전지 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 반도체 기판의 일면 위에 위치하며 상기 반도체 기판과 다른 결정 구조를 가지는 제1 도전형 영역; 상기 제1 도전형 영역 위에 위치하는 제1 절연층; 및 상기 제1 도전형 영역에 전기적으로 연결되며, 상기 제1 절연층 위에 위치하는 제1 투명 전극층을 포함하는 제1 전극을 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지가 요구된다.
본 발명은 개방 전압 및 효율을 향상할 수 있는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 반도체 기판의 일면 위에 위치하며 상기 반도체 기판과 다른 결정 구조를 가지는 제1 도전형 영역; 상기 제1 도전형 영역 위에 위치하는 제1 절연층; 및 상기 제1 도전형 영역에 전기적으로 연결되며, 상기 제1 절연층 위에 위치하는 제1 투명 전극층을 포함하는 제1 전극을 포함한다.
본 실시예에 의하면, 제1 절연층은 제1 도전형 영역에 수소를 공급하고 제1 도전형 영역의 수소가 제1 투명 전도층으로 이동하는 것을 방지할 수 있다. 이에 의하여 제1 도전형 영역의 패시베이션 특성을 향상하여 전자-정공의 재결합을 방지할 수 있다. 이에 의하여 캐리어의 수명(lifetime)을 증가시켜 태양 전지의 개방 전압을 향상할 수 있고, 결과적으로 태양 전지의 효율을 향상할 수 있다. 그리고 제1 투명 전도층을 구비하여 전기적 특성을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110) 위에 위치하며 반도체 기판(110)과 다른 결정 구조를 가지는 도전형 영역(20, 30)과, 도전형 영역(20, 30) 위에 위치하는 절연층(23, 33), 절연층(23, 33) 위에 위치하며 도전형 영역(20, 30)에 전기적으로 연결되는 전극(42, 44)을 포함한다. 전극(42, 44)은, 절연층(23, 33) 위에 위치하는 투명 전극층(421, 441)을 포함하고, 투명 전극층(421, 441) 위에 위치하는 금속 전극층(422, 442)을 포함할 수 있다. 그리고 태양 전지(100)는 반도체 기판(110)과 도전형 영역(20, 30) 사이에 위치한 터널링층(21, 31)을 더 포함할 수 있다. 여기서, 도전형 영역(20, 30)은 제1 도전형 영역(20)과 제2 도전형 영역(30)을 포함하고, 절연층(23, 33)은 제1 절연층(23)과 제2 절연층(33)을 포함할 수 있다. 전극(42, 44)은 제1 전극(42)과 제2 전극(44)을 포함하고, 터널링층(21, 31)은 제1 터널링층(21)과 제2 터널링층(31)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하게 된다. 이에 따라 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
본 실시예에서 반도체 기판(110)은 제2 도전형 도펀트가 낮은 도핑 농도로 도핑된 베이스 영역(10)으로 이루어질 수 있다. 즉, 종래의 태양 전지에서는 반도체 기판(110)과 다른 도전형을 가지는 도핑 영역 또는 반도체 기판(110)과 동일한 도전형을 가지되 도핑 농도가 높은 도핑 영역 등이 반도체 기판(110)에 형성되는 반면, 본 실시예에서는 반도체 기판(110)이 베이스 영역(10)만으로 이루어지며 별도의 도핑 영역을 구비하지 않는다. 이때, 반도체 기판(110)의 베이스 영역(10)이, 제1 도전형 도펀트를 제1 도전형 영역(20)보다 낮은 도핑 농도로 포함하거나, 또는 제2 도전형 도펀트를 제2 도전형 영역(30)보다 낮은 도핑 농도로 포함할 수 있다.
제2 도전형은 n형 또는 p형일 수 있다. 베이스 영역(10)이 n형을 가지는 경우에는 베이스 영역(10)이 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 베이스 영역(10)이 p형을 가지는 경우에는 베이스 영역(10)이 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등이 도핑된 단결정 또는 다결정 반도체로 이루어질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 도펀트가 다양한 물질로 구성될 수 있다.
일 예로, 베이스 영역(10)은 n형일 수 있다. 그러면, 베이스 영역(10)과 pn 접합을 이루는 제1 도전형 영역(20)이 p형을 가지게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 전자가 반도체 기판(110)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(110)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(110)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 제2 도전형 영역(30)이 p형을 가지고 제1 도전형 영역(20)이 n형을 가지는 것도 가능하다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으므로 개방 전압을 향상할 수 있다. 이는 반도체 기판(110)에 형성된 도핑 영역에 의하여 발생할 수 있는 표면 재결합을 방지할 수 있기 때문이다.
반도체 기판(110)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 요철은, 일 예로, 외면이 반도체 기판(110)의 (111)면으로 구성되며 불규칙한 크기를 가지는 피라미드 형상을 가질 수 있다. 본 실시예에서는 요철이 전면 및 후면에 모두 형성되어 반도체 기판(110)의 양면에서 입사하는 광의 반사를 방지할 수 있는 것을 예시하였다. 그러면, 베이스 영역(10)과 제1 도전형 영역(20)에 의하여 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 요철이 반도체 기판(110)의 전면에만 형성되고 반도체 기판(110)에는 형성되지 않아, 반도체 기판(110)의 전면의 표면 거칠기가 반도체 기판(110)의 표면 거칠기보다 클 수 있다. 일 예로, 반도체 기판(110)의 후면은 경면 연마에 의하여 형성된 편평한 면일 수 있다. 그러면 상대적으로 많은 양의 광이 입사되는 전면에서는 광의 반사를 방지하고 상대적으로 적은 양의 광이 입사되는 후면에서는 전면으로 입사되는 광의 반사를 유도할 수 있다. 그 외의 다양한 변형이 가능하다.
반도체 기판(110)의 일면(일 예로, 전면(前面)) 위에서 반도체 기판(110)과 제1 도전형 영역(20) 사이에 제1 터널링층(21)이 위치할 수 있다. 일 예로, 제1 터널링층(21)이 반도체 기판(110)의 전면에 접촉하여 형성될 수 있다. 이때, 제1 터널링층(21)은 반도체 기판(110)의 전면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(110)의 전면의 계면 특성을 전체적으로 향상할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
제1 터널링층(21)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 터널링층(21)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 터널링층(21)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 터널링층(21)을 통과할 수 있다. 또한, 제1 터널링층(21)은 제1 도전형 영역(20)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제1 터널링층(21)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물 등의 절연 물질을 등을 포함할 수 있다. 예를 들어, 제1 터널링층(21)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물 등을 포함할 수 있다. 특히, 제1 터널링층(21)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(21)의 두께(T1)는 제1 도전형 영역(20), 제1 투명 전극층(421) 및 제1 금속 전극층(422)(또는 제2 도전형 영역(30), 제2 투명 전극층(441) 및 제2 금속 전극층(442)) 각각의 두께보다 작을 수 있다. 일 예로, 제1 터널링층(21)의 두께(T1)가 3nm 이하일 수 있고, 일 예로, 0.1nm 내지 2nm(좀더 구체적으로는, 1.4nm 내지 2nm)일 수 있다. 제1 터널링층(21)의 두께(T1)가 3nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 제1 터널링층(21)의 두께(T1)가 0.1nm 미만이면 원하는 품질의 제1 터널링층(21)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 제1 터널링층(21)의 두께(T1)가 0.1nm 내지 2nm(좀더 구체적으로 1.4nm 내지 2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(21)의 두께(T1)가 다양한 값을 가질 수 있다.
제1 터널링층(21) 위에 반도체 기판(110)과 다른 결정 구조를 가지며 제1 도전형을 가지는 제1 도전형 영역(20)이 위치한다. 일 예로, 제1 도전형 영역(20)이 제1 터널링층(21) 위에 접촉할 수 있다. 이때, 제1 도전형 영역(20)은 제1 터널링층(110) 위에서 전체적으로 형성될 수 있다. 이에 따라 제1 도전형 영역(20)이 충분한 면적으로 형성되어 광전 변환 면적을 최대화할 수 있으며 별도의 패터닝 없이 쉽게 형성할 수 있다.
제1 도전형 영역(20)은 베이스 영역(10)(또는 반도체 기판(110))과 제1 터널링층(21)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(20)은 베이스 영역(10)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(110) 위(좀더 명확하게는, 제1 터널링층(21) 위)에서 반도체 기판(110)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(20)은 반도체 기판(110) 상에 쉽게 형성될 수 있도록 반도체 기판(110)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(20)은 증착 등의 방법에 의하여 제조될 수 있는 다결정 반도체(일 예로, 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(10)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제1 도전형 영역(20) 위에 제1 절연층(23)이 위치한다. 일 예로, 제1 절연층(23)이 제1 도전형 영역(20) 위에 접촉할 수 있다. 이때, 제1 절연층(23)은 제1 도전형 영역(20) 위에서 전체적으로 형성될 수 있다. 이에 따라 제1 절연층(23)을 별도의 패터닝 없이 쉽게 형성될 수 있으며, 제1 절연층(23)에 의한 효과를 충분하게 나타낼 수 있다. 이에 대해서는 제1 전극(42)을 형성한 이후에 좀더 상세하게 설명하다.
제1 절연층(23) 위에 위치하며 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)이 위치할 수 있다. 본 실시예에서 제1 전극(42)은 제1 절연층(23) 위에 차례로 적층되는 제1 투명 전극층(421) 및 제1 금속 전극층(422)을 포함할 수 있다.
여기서, 제1 투명 전극층(421)은 제1 절연층(23) 위에서 전체적으로 형성(일 예로, 제1 절연층(23)에 접촉 형성)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 절연층(23)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 투명 전극층(421)이 제1 절연층(20) 위에 전체적으로 형성되어 제1 도전형 영역(30)의 전체 영역에 전기적으로 연결되면, 캐리어가 제1 투명 전극층(421)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다.
제1 투명 전극층(421)이 투명 전도성 물질로 이루어져서 캐리어를 쉽게 이동할 수 있도록 한다. 일 예로, 제1 투명 전극층(421)은 투명 전도성 산화물을 포함할 수 있다. 예를 들어, 제1 투명 전극층(421)은 인듐-틴 산화물(indium tin oxide, ITO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO), 인듐 산화물(예를 들어, In2O3), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO) 등을 포함할 수 있다.
이와 같이 제1 투명 전극층(421)이 투명 전도성 물질로 이루어지므로, 제1 투명 전극층(421)이 광의 반사를 방지하는 반사 방지층으로 기능할 수 있다. 제1 투명 전극층(421)이 투명 전도성 산화물로 구성되면 제1 투명 전극층(421)의 굴절률이 1.9 내지 2.1의 굴절률을 가질 수 있다. 그리고 다결정 반도체(예를 들어, 다결정 실리콘)로 구성되는 제1 도전형 영역(20)의 굴절률이 3.0 내지 4.0일 수 있다. 이때, 굴절률의 기준이 되는 광의 파장은 특정 수치로 한정되지 않으나, 일 예로, 굴절률이 550nm의 파장의 광을 기준으로 측정될 수 있다. 이는 이하에서 기재되는 굴절률에도 공통적으로 적용될 수 있다.
이와 같이 제1 투명 전극층(421)의 굴절률이 제1 도전형 영역(20)보다 작으면, 제1 투명 전극층(421)이 굴절률을 줄여 광의 반사를 방지하는 역할을 할 수 있다. 이와 같이 본 실시예에서는 제1 투명 전극층(421)이 반사 방지층으로서 기능하므로(즉, 투명 전도성 물질로 구성되는 반사 방지층을 구비하여), 간단한 구조에 의하여 전기적 특성을 향상하면서도 광의 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 별도로 반사 방지층을 구비하는 등의 다양한 변형이 가능하다. 그리고 제1 투명 전극층(4221)의 물질이 투명 전도성 산화물로 한정되는 것은 아니며, 제1 투명 전극층(421)이 투명 전도성 산화물 이외의 다양한 물질을 포함할 수 있다.
제1 투명 전도층(421)의 면저항이 20~100 ohm/□(옴/스퀘어)일 수 있다. 제1 투명 전도층(421)의 면저항을 20 옴/스퀘어 이하로 형성하기 어려울 수 있고, 제1 투명 전도층(421)의 면저항이 100 옴/스퀘어를 초과하면 전기적 특성이 저하될 수 있다. 이때, 제1 투명 전도층(421)의 두께가 60nm 내지 100nm일 수 있다. 이러한 두께 범위에서 원하는 저항을 얻을 수 있고, 상술한 굴절률을 가지는 제1 투명 전도층(421)이 반사 방지층의 역할을 충분하게 수행할 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전도층(421)의 면저항, 두께 등은 다양한 변형이 가능하다.
제1 투명 전극층(421) 위에 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 투명 전극층(421) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 물질 또는 제1 투명 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다. 금속 물질로는 은(Ag), 금(Au), 구리(Cu) 등과 같이 알려진 다양한 물질이 사용될 수 있다. 제1 금속 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
상술한 바와 같이 본 실시예에서는 제1 도전형 영역(20)이 다결정 구조를 가지면 고온에서도 우수한 안정성을 가질 수 있다. 이에 의하여 태양 전지(100)의 제조에 필요한 다양한 공정을 높은 온도에서 수행하여도 제1 도전형 영역(20)의 특성이 저하되는 것이 방지될 수 있다. 이때, 본 실시예에서는 제1 투명 전극층(421)을 구비하여 전기적 특성을 향상할 수 있으며 반사 방지의 역할도 함께 수행하여 구조를 단순화할 수 있다.
그러나 제1 도전형 영역(20)이 다결정 구조를 가지면 제1 도전형 영역(20)에 포함되는 수소의 함량이 높지 않다. 다결정 구조를 가지는 제1 도전형 영역(20)은 비정질 구조의 반도체층을 형성한 후에 이를 결정화하는 열처리하여 형성될 수 있다. 그런데, 제1 도전형 영역(20) 내에 수소 함량이 높으면 결정화하는 열처리 중에 수소 분출(effusion)(높은 온도에서 수소가 있던 부분들이 터지는 현상)이 발생하여 제1 도전형 영역(20)의 결함이 많이 존재할 수 있다. 이를 고려하여 제1 도전형 영역(20)의 결정화하는 열처리 이전에 탈수소 과정을 수행하게 된다. 수소의 함량이 높으면 수소가 불포화 결합(dangling bond)와 결합하여 제1 도전형 영역(20)의 패시베이션 특성을 향상할 수 있는데, 본 실시예에서는 이러한 탈수소 과정에 의하여 제1 도전형 영역(20)의 수소 함량이 낮아 패시베이션 특성이 높지 않을 수 있다. 이를 해결하기 위하여 제1 도전형 영역(20)의 결정화 이후에 수소를 주입하는 공정을 추가하는 것이 고려되었으나, 이에 따르면 제조 공정이 복잡해지고 제1 도전형 영역(20)의 특성이 변화되거나 저하되는 등의 문제가 발생할 수 있다.
참고로, 도전형 영역이 비정질 구조를 가지는 경우에는 비정질 구조 내에 다량의 수소를 포함할 수 있어 우수한 패시베이션 특성을 가진다. 따라서 비정질 구조의 도전형 영역 위에 투명 전극층이 위치하여도 패시베이션 특성이 저하되는 문제가 크게 발생하지 않을 수 있다.
또한, 다결정 구조를 가지는 제1 도전형 영역(20) 위에 제1 투명 전극층(421)이 접촉하여 위치하면, 제1 도전형 영역(20)의 수소 함량이 더욱 낮아질 수 있다. 이는 제1 투명 전극층(421)은 물질 특성상 수소를 많이 포함하기 어렵고 전기적 특성 등을 고려하여 많은 양의 수소를 포함하지 않기 때문에, 수소 농도 구배에 의하여 제1 도전형 영역(20)으로 쉽게 수소가 이동할 수 있기 때문이다. 또한, 제1 투명 전극층(421)이 산화물을 포함하므로 산소에 의한 환원 분위기를 가지기 때문에 제1 도전형 영역(20)의 수소가 제1 투명 전극층(421)으로 이동된 후에 환원되어 사라지게 된다. 특히, 다결정 구조에서는 수소가 좀더 자유롭게 이동할 수 있으므로 제1 투명 전극층(421)의 형성 시에 제1 도전형 영역(20)이 포함된 수소가 제1 투명 전극층(421)으로 쉽게 이동하여 환원되는 것에 의하여 제1 도전형 영역(20)의 수소 함량이 더욱 저감될 수 있다.
이와 같이 제1 투명 전극층(421)과 다결정 구조를 가지는 제1 도전형 영역(20)을 가져 패시베이션 특성이 우수하지 않은 것을 고려하여, 본 실시예에서는 제1 투명 전극층(421)과 제1 도전형 영역(20) 사이에 제1 도전형 영역(20)의 패시베이션 특성을 향상할 수 있는 제1 절연층(23)을 위치시킨다.
제1 절연층(23)은 제1 도전형 영역(20)과 제1 투명 전극층(421) 사이에 위치하여 수소의 이동을 물리적으로 방해하는 역할을 할 수 있다. 또한, 제1 절연층(23)은 제1 도전형 영역(20)과 같거나 그보다 큰 수소 함량을 가지고 제1 투명 전극층(421)보다 큰 수소 함량을 가질 수 있다. 그러면, 제1 절연층(23)이 제1 도전형 영역(20)에 수소를 공급하는 역할을 수행할 수 있고, 수소 농도 구배에 의하여 제1 도전형 영역(20)의 수소가 제1 투명 전극층(421)으로 이동하는 것을 방지할 수 있다.
일 예로, 제1 절연층(23)의 수소 함량이 5 내지 30 at%일 수 있다. 제1 절연층(23)의 수소 함량이 5 at% 미만이면, 제1 절연층(23)에 의한 효과가 충분하지 않을 수 있다. 그리고 수소 함량이 30 at%를 초과하도록 제1 절연층(23)을 형성하기 어려울 수 있다. 또한, 제1 절연층(23)의 수소 함량이 5 내지 30at%만큼 포함되면, 제1 도전형 영역(20)에 수소를 공급하는 역할 및 제1 투명 전극층(421)으로 수소 이동을 방지하는 역할을 효과적으로 구현할 수 있다.
이때, 제1 절연층(23)의 수소 함량은 다양한 방법에 의하여 측정될 수 있는데, 일 예로, 푸리에변환 적외분광분석(Fourier transform infrared spectroscopy, FTIR)에 의하여 측정될 수 있다.
제1 절연층(23)은 제1 도전형 영역(20)과 제1 투명 전극층(421) 사이에 위치하므로, 제1 도전형 영역(20)과 제1 투명 전극층(421) 사이에서 이들을 전기적으로 연결할 수 있도록 얇은 두께를 가질 수 있다. 즉, 제1 절연층(23)의 두께(T2)는 제1 도전형 영역(20), 제1 투명 전극층(421) 및 제1 금속 전극층(422)(또는 제2 도전형 영역(30), 제2 투명 전극층(441) 및 제2 금속 전극층(442)) 각각의 두께보다 작을 수 있다. 이는 제1 절연층(23)을 통하여 캐리어의 터널링이 가능하도록 하기 위함이다.
그리고 제1 절연층(23)의 두께(T2)는 제1 터널링층(21)의 두께(T1)와 같거나 이보다 클 수 있다. 즉, 우수한 터널링 특성을 가질 수 있도록 제1 절연층(23)이 제1 터널링층(21)과 동일한 두께를 가질 수 있다. 또한, 제1 절연층(23)이 반도체 기판(110)보다 상대적으로 낮은 저항을 가지는 제1 투명 전극층(421)에 인접하므로 제1 터널링층(21)의 두께(T1)보다 큰 두께(T2)를 가질 수 있다. 그러나 제1 절연층(23)의 두께(T2)가 너무 커지면 터널링이 어려울 수 있으므로, 제1 절연층(23)의 두께(T2)와 제1 터널링층(21)의 두께(T1) 차이가 제1 절연층(23)의 두께(T2)의 30% 이내일 수 있다.
일 예로, 제1 절연층(23)의 두께(T2)가 5nm 이하(일 예로, 3.5nm 이하)일 수 있고, 일 예로, 0.1nm 내지 3nm(좀더 구체적으로는, 1.4nm 내지 3nm, 일 예로, 1.4nm 내지 2nm)일 수 있다. 제1 절연층(23)의 두께(T2)가 3.5nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 제1 절연층(23)의 두께(T2)가 0.1nm 미만이면 제1 절연층(23)에 의한 효과가 충분하지 않을 수 있다. 제1 절연층(23)에 의한 효과를 충분하게 구현하면서도 전기적 연결 특성을 향상할 수 있도록, 제1 절연층(23)의 두께(T2)가 0.1nm 내지 3nm(좀더 구체적으로 1.4nm 내지 3nm, 일 예로 1.4nm 내지 2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 절연층(23)의 두께(T2)가 다양한 값을 가질 수 있다.
제1 절연층(23)은 캐리어가 터널링 될 수 있고 수소를 일정 함량 이상으로 포함할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 수소를 포함하는 산화물, 질화물 등의 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(23)은 수소를 포함하는 실리콘 산화물, 실리콘 질화물, 알루미늄 질화물, 이들의 화합물 등을 포함할 수 있다. 특히, 제1 절연층(23)은 수소를 포함하는 실리콘 질화물을 포함하는 실리콘 질화물층으로 구성될 수 있다. 실리콘 질화물층은 수소를 많이 포함할 수 있는 층이기 때문이다. 좀더 구체적으로는, 실리콘 질화물층은 실리콘 포함 기체(예를 들어, 실란(SiH4) 기체)와 질소 포함 기체(예를 들어, 암모니아(NH3) 기체)를 공급하여 증착될 수 있다. 이때, 실리콘-수소(Si-H)의 결합 에너지(binding energy)보다 질소-수소(N-H)의 결합 에너지가 커서 질소-수소 결합이 많이 포함될 수 있다. 이에 따라 실리콘 질화물층은 많은 양의 수소를 포함할 수 있다.
이와 같이 제1 절연층(23)은 제1 도전형 영역(20)에 수소를 공급하고 제1 도전형 영역(20)의 수소가 제1 투명 전극층(421)으로 이동하는 것을 방지할 수 있다. 이에 의하여 제1 도전형 영역(20)의 패시베이션 특성을 향상하여 전자-정공의 재결합을 방지할 수 있다. 이에 의하여 캐리어의 수명(lifetime)을 증가시켜 태양 전지(100)의 개방 전압을 향상할 수 있고, 결과적으로 태양 전지(100)의 효율을 향상할 수 있다.
반도체 기판(110)의 타면(일 예로, 후면)에는 제2 터널링층(31), 제2 도전형 영역(30), 제2 절연층(33) 및 제2 전극(44)이 차례로 형성될 수 있다. 제2 전극(44)은 제2 절연층(33) 위에 차례로 위치하는 제2 투명 전극층(441) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 터널링층(31), 제2 도전형 영역(30), 제2 절연층(33) 및 제2 전극(44)이 반도체 기판(110)의 후면에 위치하고 제2 도전형 영역(30)이 제2 도전형을 가진다는 점에서 제1 터널링층(21), 제1 도전형 영역(20), 제1 절연층(23) 및 제1 전극(42)에서 차이가 있다. 이러한 점을 제외하고 이하에서 별도의 기재 또는 반대의 기재가 없으면 제1 터널링층(21), 제1 도전형 영역(20), 제1 절연층(23) 및 제1 전극(42)에 대한 설명이 제2 터널링층(31), 제2 도전형 영역(30), 제2 절연층(33) 및 제2 전극(44)에 각기 적용될 수 있다. 이에 따라 서로 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략한다.
제2 도전형 영역(30)은 후면 전계(back surface field)를 형성하여 반도체 기판(110)의 표면(좀더 정확하게는, 반도체 기판(110)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. 이때, 제2 도전형 영역(30)의 제2 도전형 도펀트는 베이스 영역(10)인 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
제1 전극(42) 및 제2 전극(44)의 금속 전극층(422, 442)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)의 금속 전극층(422, 442)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(422a, 442a)을 포함할 수 있다. 도면에서는 핑거 전극(422a, 442a)이 서로 평행하며 반도체 기판(110)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 금속 전극층(422, 442)은 각기 복수의 핑거 전극(422a, 442a)과 교차하는 방향으로 형성되어 핑거 전극(422a, 442a)을 연결하는 버스바 전극(422b, 442b)을 포함할 수 있다. 이러한 버스바 전극(422b, 442b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(422a, 442a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(422a, 442a)의 폭보다 버스바 전극(422b, 442b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(422b, 442b)을 구비하지 않거나, 버스바 전극(422b, 442b)의 폭이 핑거 전극(422a, 442a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
본 실시예에 따르면 제1 전극(42)이 복수의 핑거 전극(422a, 442a)을 구비하여 전류 수집 효율을 향상할 수 있다. 그리고 제1 전극(42)이 패턴을 가지면서 형성되어 제1 도전형 영역(20) 이외의 영역으로는 광이 잘 입사될 수 있도록 한다.
도면에서는 간략한 도시를 위하여 제1 전극(42)과 제2 전극(44)의 금속 전극층(422, 442)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(422a) 및 버스바 전극(422b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(442a) 및 버스바 전극(442b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 특히, 태양광이 더 많이 입사하는 제2 전극(44)의 면적을 제1 전극(42)의 면적보다 작게 하도록, 제2 전극(44)의 핑거 전극(442a) 및/또는 버스바 전극(442b)의 폭을 제1 전극(42)의 핑거 전극(422a) 및/또는 버스바 전극(422b)의 폭보다 작게 하거나, 제2 전극(44)의 핑거 전극(442a) 및/또는 버스바 전극(442b)의 피치를 제1 전극(42)의 핑거 전극(422a) 및/또는 버스바 전극(422b)의 피치보다 크게 할 수 있다. 또한, 제1 전극(42)의 금속 전극층(422)과 제2 전극(44)의 금속 전극층(442)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 금속 전극층(442)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
상술한 설명에서 "제1" 및 "제2"의 용어는 구별을 위하여 사용한 것일 뿐, "제1" 및 "제2"에 의하여 위치, 도전형, 특성 등을 한정하는 것은 아니다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 3a 내지 도 3f를 참조하여 상세하게 설명한다. 상술한 설명과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분을 상세하게 설명한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(10)으로 구성되는 반도체 기판(110)을 준비한다. 도면에서는 반도체 기판(110)의 전면 및 후면이 요철을 가지도록 텍스쳐링된 것을 예시하였다.
반도체 기판(110)의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(110)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(110)의 전면에 제1 터널링층(21)을 형성하고 반도체 기판(110)의 후면에 제2 터널링층(31)을 형성한다. 이때, 제1 및 제2 터널링층(21, 31)은 반도체 기판(110)의 전면 및 후면 각각에 전체적으로 형성될 수 있다.
여기서, 제1 및 제2 터널링층(21, 31)은, 일례로, 열적 성장법, 증착법(예를 들어, 플라스마 유도 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 양면 성장 또는 양면 증착에 의하여 제1 및 제2 터널링층(21, 31)을 동시에 형성할 수 있다. 특히, 로(furnace) 내에서의 열적 성장법에 의하여 제1 및 제2 터널링층(21, 31)을 형성하면 단순한 공정에 의하여 제1 및 제2 터널링층(21, 31)을 형성할 수 있다. 제1 및 제2 터널링층(21, 31)은 비정질 구조를 가지는 비정질 실리콘 산화물층일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 터널링층(21, 31)이 형성될 수 있다.
이어서, 도 3c에 도시한 바와 같이, 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면에서 제1 터널링층(21) 위에 제1 도전형 영역(20)을 형성하고 반도체 기판(110)의 후면에서 제2 터널링층(31) 위에 제2 도전형 영역(30)을 형성한다. 이때, 제1 및 제2 도전형 영역(20, 30)은 반도체 기판(110)의 전면 및 후면 각각에서 전체적으로 형성될 수 있다.
제1 및 제2 도전형 영역(20, 30)은 증착법(예를 들어, PECVD, LPCVD 등) 등에 의하여 형성될 수 있다. 제1 또는 제2 도전형 도펀트는 제1 및 제2 도전형 영역(20, 30)을 구성하는 반도체층을 형성하는 공정에서 포함될 수도 있고, 반도체층을 형성한 후에 별도의 공정에 의하여 도핑하는 것에 의하여 포함될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 위에 각기 제1 절연층(23) 및 제2 절연층(33)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면에서 제1 도전형 영역(20) 위에 제1 절연층(23)을 형성하고 반도체 기판(110)의 후면에서 제2 도전형 영역(30) 위에 제2 절연층(33)을 형성한다. 이때, 제1 및 제2 절연층(23, 33)은 반도체 기판(110)의 전면 및 후면 각각에서 전체적으로 형성될 수 있다.
여기서, 제1 및 제2 절연층(23, 33)은, 일례로, 열적 성장법, 증착법(예를 들어, PECVD, LPCVD, ALD) 등에 의하여 형성될 수 있다. 양면 성장 또는 양면 증착에 의하여 제1 및 제2 절연층(23, 33)을 동시에 형성할 수 있다. 특히, 제1 및 제2 절연층(23, 33)이 PECVD에 의하여 형성된 실리콘 질화물층일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 절연층(23, 33)이 형성될 수 있다.
이어서, 도 3e에 도시한 바와 같이, 제1 및 제2 절연층(23, 33) 위에 각기 제1 및 제2 투명 전극층(421, 441)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면에서 제1 절연층(23) 위에 제1 투명 전극층(421)을 형성하고 반도체 기판(110)의 후면에서 제2 절연층(33) 위에 제2 투명 전극층(441)을 형성한다. 이때, 제1 및 제2 투명 전극층(421, 441)은 반도체 기판(110)의 전면 및 후면 각각에서 전체적으로 형성될 수 있다.
여기서, 제1 및 제2 투명 전극층(421, 441)은, 일례로, 증착법(예를 들어, PECVD, LPCVD, ALD), 코팅법, 인쇄법 등에 의하여 형성될 수 있다. 양면 증착에 의하여 제1 및 제2 투명 전극층(421, 441)을 동시에 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(421, 441)이 형성될 수 있다.
이어서, 도 3f에 도시한 바와 같이, 제1 및 제2 투명 전극층(421, 441) 위에 각기 제1 및 제2 금속 전극층(422, 442)을 형성한다. 좀더 구체적으로, 반도체 기판(110)의 전면에서 제1 투명 전극층(421) 위에 제1 금속 전극층(422)을 형성하고 반도체 기판(110)의 후면에서 제2 투명 전극층(441) 위에 제2 금속 전극층(442)을 형성한다. 이때, 제1 및 제2 금속 전극층(422, 442)은 반도체 기판(110)의 전면 및 후면 각각에서 특정한 패턴을 가지면서 부분적으로 형성될 수 있다.
제1 및 제2 금속 전극층(422, 442)은 인쇄법, 증착법, 도금법 등의 다양한 방법에 의하여 형성될 수 있다. 특히, 제1 및 제2 금속 전극층(422, 442)을 인쇄법으로 형성하여 간단한 공정에 의하여 쉽게 형성할 수 있다.
본 실시예에 따르면, 상술한 구조의 태양 전지(100)를 간단한 방법에 의하여 제조할 수 있다.
이하, 도 4 및 도 5를 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 부분에서 설명한 것과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분을 상세하게 설명한다. 그리고 상술한 실시예와 이의 변형예와, 이하의 실시예와 이의 변형예들은 서로 결합될 수 있고, 이 또한 본 발명의 범위에 속한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 4를 참조하면, 본 실시예에서는 반도체 기판(110)의 전면 쪽에 위치하는 제1 도전형 영역(200)이 반도체 기판(110)의 내부에서 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성된다. 반도체 기판(110)의 전면으로는 상대적으로 많은 양의 광이 입사되므로 제1 도전형 영역(200)을 도핑 영역으로 구성하여 광 손실을 최소화할 수 있다.
이때, 제1 도전형 영역(200)은 제1 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제1 도전형 영역(200)이 제1 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제1 도전형 영역(200)은 제1 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제1 도전형 영역(200)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
도면에서는 제1 도전형 영역(200)이 서로 다른 도핑 농도, 도핑 깊이 등을 가지는 제1 부분(20a) 및 제2 부분(20b)을 구비하는 선택적 구조(selective structure)를 가지는 것을 예시하였다. 그리고 제1 전극(42)이 소정의 패턴을 가지면서 제1 도전형 영역(200)에 직접 접촉하여 형성되는 제1 금속 전극층(422)을 구비하는 것을 예시하였다. 즉, 본 실시예에서는 제1 도전형 영역(200)이 도핑 영역으로 이루어지고 제1 투명 전극층(도 1의 참조부호 421)을 구비하지 않는 것을 예시하였다.
즉, 제1 도전형 영역(200)은, 제1 금속 전극층(422)과 인접하여(일례로, 접촉하여) 형성되는 제1 부분(20a)과, 제1 금속 전극층(422)이 위치하지 않는 영역에 형성되는 제2 부분(20b)을 포함할 수 있다. 제1 부분(20a)은 상대적으로 큰 불순물 농도 및 큰 정션 깊이를 가져 상대적으로 작은 저항을 가지고, 제2 부분(20b)은 제1 부분(20a)보다 낮은 불순물 농도 및 작은 정션 깊이를 가져 제1 부분(20a)보다 큰 저항을 가진다.
이와 같이, 본 실시예에서는 제1 전극(42)(좀더 구체적으로는, 제1 금속 전극층(422))과 인접하는 부분에 상대적으로 작은 저항을 가지는 제1 부분(20a)을 형성하여 제1 전극(42)과의 접촉 저항을 저감시킬 수 있다. 이와 함께, 광이 입사되는 제1 전극(42) 사이의 수광 영역에 대응하는 부분에 상대적으로 큰 저항을 가지는 제2 부분(20b)을 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 즉, 본 실시예에서는 제1 도전형 영역(200)이 선택적 구조를 가져 태양 전지(100)의 효율을 최대화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(200)이 제1 부분(20a)과 균일한 도핑 농도 및 도핑 깊이를 가지도록 전체적으로 형성된 균일한 구조(homogeneous structure)를 가질 수 있다.
반도체 기판(110)의 전면 위에, 좀더 정확하게는, 반도체 기판(110)에 또는 이 위에 형성된 제1 도전형 영역(200) 위에 패시베이션막(25) 및 반사 방지막(27)이 차례로 형성되고, 제1 전극(42)이 패시베이션막(25) 및 반사 방지막(27)을 관통하여(즉, 개구부를 통하여) 제1 도전형 영역(200)에 접촉하여 형성된다.
패시베이션막(25) 및 반사 방지막(27)은 제1 전극(42)에 대응하는 개구부를 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다.
패시베이션막(25)은 제1 도전형 영역(200)에 접촉하여 형성되어 제1 도전형 영역(200)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(27)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(200)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(25) 및 반사 방지막(27)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(25)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(25)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(25)은, 제1 도전형 영역(200)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제1 도전형 영역(200)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
반사 방지막(27)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(27)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(27)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(25) 및 반사 방지막(27)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 패시베이션막(25) 및 반사 방지막(27) 중 어느 하나가 반사 방지 역할 및 패시베이션 역할을 함께 수행하여 다른 하나가 구비되지 않는 것도 가능하다. 또는, 패시베이션막(25) 및 반사 방지막(27) 이외의 다양한 막이 반도체 기판(110) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 5를 참조하면, 본 실시예에서는 반도체 기판(110)의 전면 쪽에 위치하는 제2 도전형 영역(300)이 반도체 기판(110)의 내부에서 반도체 기판(110)의 일부를 구성하는 도핑 영역으로 구성된다.
이때, 제2 도전형 영역(300)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 제2 도전형 영역(300)이 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 제2 도전형 영역(300)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 제2 도전형 영역(300)이 반도체 기판(110)의 일부를 구성하면 베이스 영역(10)과의 접합 특성을 향상할 수 있다.
도면에서는 제2 도전형 영역(300)이 서로 다른 도핑 농도, 도핑 깊이 등을 가지는 제1 부분(30a) 및 제2 부분(30b)을 구비하는 선택적 구조(selective structure)를 가지는 것을 예시하였다. 그리고 제2 전극(44)이 소정의 패턴을 가지면서 제2 도전형 영역(300)에 직접 접촉하여 형성되는 제2 금속 전극층(442)을 구비하는 것을 예시하였다. 즉, 본 실시예에서는 제2 도전형 영역(300)이 도핑 영역으로 이루어지고 제2 투명 전극층(도 1의 참조부호 441)을 구비하지 않는 것을 예시하였다.
즉, 제2 도전형 영역(300)은, 제2 금속 전극층(442)과 인접하여(일례로, 접촉하여) 형성되는 제2 부분(30a)과, 제2 금속 전극층(442)이 위치하지 않는 영역에 형성되는 제2 부분(30b)을 포함할 수 있다. 제2 부분(30a)은 상대적으로 큰 불순물 농도 및 큰 정션 깊이를 가져 상대적으로 작은 저항을 가지고, 제2 부분(30b)은 제2 부분(30a)보다 낮은 불순물 농도 및 작은 정션 깊이를 가져 제2 부분(30a)보다 큰 저항을 가진다.
이와 같이, 본 실시예에서는 제2 전극(44)(좀더 구체적으로는, 제2 금속 전극층(442))과 인접하는 부분에 상대적으로 작은 저항을 가지는 제1 부분(30a)을 형성하여 제2 전극(44)과의 접촉 저항을 저감시킬 수 있다. 이와 함께, 광이 입사되는 제2 전극(44) 사이의 영역에 대응하는 부분에 상대적으로 큰 저항을 가지는 제2 부분(30b)을 형성하여 정공과 전자의 재결합을 방지할 수 있다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 즉, 본 실시예에서는 제2 도전형 영역(20)이 선택적 구조를 가져 태양 전지(100)의 효율을 최대화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(300)이 균일한 도핑 농도 및 도핑 깊이를 가지도록 전체적으로 형성된 균일한 구조(homogeneous structure)를 가질 수 있다. 또는, 제2 도전형 영역(300)이 제2 부분(30b)을 구비하지 않고 제2 전극(44)에 해당하는 부분에서 국부적으로 형성된 제1 부분(30a)만을 구비하는 국부적 구조(local structure)를 가질 수 있다.
반도체 기판(110)의 후면 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 제2 도전형 영역(30) 위에 패시베이션막(35)이 형성되고, 제2 전극(44)이 패시베이션막(35)을 관통하여(즉, 개구부를 통하여) 제2 도전형 영역(300)에 연결된다.
패시베이션막(35)은 제2 전극(44)에 대응하는 개구부를 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다.
패시베이션막(35)은 제2 도전형 영역(30)에 접촉하여 형성되어 제2 도전형 영역(30)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.
패시베이션막(35)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(35)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(35)은, 제2 도전형 영역(300)이 n형을 가지는 경우에는 고정 양전하를 가지는 실리콘 산화막, 실리콘 질화막 등을 포함할 수 있으며, 제2 도전형 영역(300)이 p형을 가지는 경우에는 고정 음전하를 가지는 알루미늄 산화막 등을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(35)이 다양한 물질을 포함할 수 있음은 물론이다. 또는, 패시베이션막(35) 이외의 다양한 막이 반도체 기판(110)의 후면 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
30: 제2 도전형 영역
21: 제1 터널링층
31: 제2 터널링층
23: 제1 절연층
33: 제2 절연층
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    반도체 기판의 일면 위에 위치하며 상기 반도체 기판과 다른 결정 구조를 가지는 제1 도전형 영역;
    상기 제1 도전형 영역 위에 전체적으로 형성되어 있는 제1 절연층; 및
    상기 제1 도전형 영역에 전기적으로 연결되며, 상기 제1 절연층 위에 전체적으로 형성되는 제1 투명 전극층을 포함하는 제1 전극
    을 포함하며,
    상기 제1 투명 전극층은 상기 제1 도전형 영역과 직접 접하지 않도록 상기 제1 절연층에 의해 접하는 태양 전지.
  2. 제1항에 있어서,
    상기 반도체 기판이 단결정 구조를 가지고,
    상기 제1 도전형 영역이 다결정 구조를 가지며,
    상기 반도체 기판과 상기 제1 도전형 영역 사이에 위치하는 제1 터널링층을 더 포함하는 태양 전지.
  3. 제1항에 있어서,
    상기 제1 절연층의 수소 함량이 상기 제1 도전형 영역의 수소 함량과 같거나 그보다 높고,
    상기 제1 절연층의 수소 함량이 상기 제1 투명 전극층의 수소 함량보다 높은 태양 전지.
  4. 제3항에 있어서,
    상기 제1 절연층의 수소 함량이 5 내지 30 at%인 태양 전지.
  5. 제1항에 있어서,
    상기 제1 절연층의 두께가 상기 제1 도전형 영역 및 상기 투명 전극층의 두께보다 작은 태양 전지.
  6. 제2항에 있어서,
    상기 제1 절연층의 두께가 상기 제1 터널링층의 두께와 같거나 이보다 큰 태양 전지.
  7. 제1항에 있어서,
    상기 제1 절연층의 두께가 5nm 이하인 태양 전지.
  8. 제1항에 있어서,
    상기 제1 투명 전극층이 투명 전도성 산화물을 포함하고,
    상기 제1 절연층이 질화물 또는 산화물을 포함하는 태양 전지.
  9. 제8항에 있어서,
    상기 제1 투명 전극층이 인듐-틴 산화물(ITO), 인듐-텅스텐 산화물(IWO), 인듐 산화물, 알루미늄-아연 산화물(AZO), 보론-아연 산화물(BZO), 또는 이들의 혼합물을 포함하고,
    상기 제1 절연층이 실리콘 산화물, 실리콘 질화물, 알루미늄 질화물, 또는 이들의 혼합물을 포함하는 태양 전지.
  10. 제8항에 있어서,
    상기 제1 절연층이 실리콘 질화물을 포함하는 태양 전지.
  11. 제1항에 있어서,
    상기 반도체 기판의 일면이 상기 반도체 기판의 전면(前面)이고,
    상기 제1 투명 전극층이 상기 제1 도전형 영역보다 작은 굴절률을 가져 상기 제1 투명 전극층이 반사 방지층으로 기능하는 태양 전지.
  12. 제1항에 있어서,
    상기 제1 투명 전극층의 굴절률 1.9 내지 2.1인 태양 전지.
  13. 제1항에 있어서,
    상기 제1 투명 전도층의 면저항이 20~100 ohm/□(옴/스퀘어)인 태양 전지.
  14. 제1항에 있어서,
    상기 제1 투명 전도층의 두께가 60nm 내지 100nm인 태양 전지.
  15. 제2항에 있어서,
    상기 제1 터널링층이 실리콘 산화물을 포함하는 태양 전지.
  16. 제1항에 있어서,
    상기 제1 절연층이 상기 제1 도전형 영역 및 상기 제1 투명 전극층에 각기 접촉하는 태양 전지.
  17. 제1항에 있어서,
    상기 제1 전극은 상기 제1 투명 전극층 위에 위치하는 제1 금속 전극층을 더 포함하는 태양 전지.
  18. 제17항에 있어서,
    상기 제1 금속 전극층은 패턴을 가지면서 부분적으로 형성되는 태양 전지.
  19. 제1항에 있어서,
    상기 반도체 기판의 타면에 위치하는 제2 도전형 영역;
    상기 제2 도전형 영역 위에 위치하는 제2 절연층; 및
    상기 제2 도전형 영역에 전기적으로 연결되며, 상기 제2 절연층 위에 위치하는 제2 투명 전극층을 포함하는 제2 전극
    을 더 포함하는 태양 전지.
  20. 제1항에 있어서,
    상기 반도체 기판의 타면 쪽에 상기 반도체 기판의 내부에 형성되며 제2 도전형을 가지는 도핑 영역으로 구성되는 제2 도전형 영역; 및
    상기 제2 도전형 영역에 직접 접촉하는 금속 전극층을 포함하는 제2 전극
    을 더 포함하는 태양 전지.
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