KR101622091B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 위치하며, 상기 터널링층과 다른 별개의 층으로 구성되며 버퍼 부분을 포함하는 버퍼층; 상기 터널링층 위에 위치하는 도전형 영역; 및 상기 도전형 영역에 연결되는 전극을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 터널링 구조를 구비하는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지 및 이의 제조 방법이 요구된다.
본 발명은 효율을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 위치하며, 상기 터널링층과 다른 별개의 층으로 구성되며 버퍼 부분을 포함하는 버퍼층; 상기 터널링층 위에 위치하는 도전형 영역; 및 상기 도전형 영역에 연결되는 전극을 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 위치하며, 상기 터널링층과 다른 별개의 층으로 구성되며 버퍼 부분을 포함하는 버퍼층을 형성하는 단계; 도펀트를 도핑하여 상기 터널링층 위에 위치하는 도전형 영역을 형성하는 단계; 및 상기 도전형 영역에 연결되는 전극을 형성하는 단계를 포함한다.
본 실시예에 따른 태양 전지에서는, 터널링층 위에 터널링층과 별개로 형성되며 버퍼 부분을 포함하는 버퍼층을 형성하여, 원하지 않는 부분에서 터널링층을 통한 터널링이 일어나는 것을 방지할 수 있다. 그리고 버퍼층은 실리콘-도펀트 결합을 형성할 수 있는 물질 또는 구조를 가져 버퍼층의 일부가 도전형 영역의 적어도 일부를 구성하므로, 버퍼 부분을 제외한 부분으로의 터널링은 원활하게 이루어지도록 할 수 있다. 이에 의하여 원하지 않는 전자와 정공의 재결합은 방지하면서 광전 변환을 위한 캐리어의 터널링은 원활하게 이루어지도록 하여 태양 전지의 효율을 향상할 수 있다.
본 실시예에 따른 태양 전지의 제조 방법에서는 원하는 결정 구조 및 조성을 가지는 버퍼층을 단순한 공정에 의하여 형성할 수 있어 태양 전지의 효율 및 특성을 향상할 수 있다.
도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 위치하며 터널링층(20)과 다른 별개의 층으로 구성되는 버퍼 부분(22c)을 포함하는 버퍼층(22)과, 터널링층(20) 위에서 버퍼층(22)에 또는 버퍼층(22) 위에 형성되는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함한다. 이때, 버퍼층(22)은 터널링층(20)과 다른 물질, 조성 및/또는 결정 구조를 가지는 반절연 물질(semi-insulating)로 구성될 수 있다. 본 실시예에서 도전형 영역(32, 34)은 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지며 제1 도전형 영역(32)과 동일 평면 상에 위치하는 제2 도전형 영역(34)을 포함할 수 있고, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에는 배리어 영역(36)이 위치할 수 있다. 버퍼 부분(22c)은 배리어 영역(36)의 일부를 구성한다. 그리고 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연막(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 베이스 영역(110)이 단결정 실리콘으로 구성되면, 태양 전지(100)가 단결정 실리콘 태양 전지를 구성하게 된다. 이와 같이 단결정 반도체를 가지는 태양 전지(100)는 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하므로 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 특히, 터널링층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다.
이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 제2 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T1)가 1.8nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.2nm)일 수 있다. 터널링층(20)의 두께(T1)가 1.8nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(20)의 두께(T1)가 0.1nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.2nm)일 수 있다. 본 실시예에서는 터널링층(20) 위에 확산 배리어로서의 기능을 하는 버퍼 부분(22c)을 포함하는 버퍼층(22)을 포함하므로, 터널링층(20)의 두께를 종래보다 작게 하여도 불필요한 부분에서 터널링이 이루어지는 것을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다.
본 실시예에서는 터널링층(20) 위에는 버퍼 부분(22c)을 포함하는 버퍼층(22)이 위치하고, 터널링층(20) 위에서 버퍼층(22) 위에 도전형 영역(32, 34)이 위치하게 된다. 이하에서는 도전형 영역(32, 34)에 대하여 먼저 설명한 다음 버퍼층(22)에 대하여 상세하게 설명한다.
본 실시예에서 도전형 영역(32, 34)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 여기서, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 터널링층(20) 위에서 서로 동일 평면 상에 위치할 수 있고, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다. 즉, 제1 도전형 영역(32), 배리어 영역(36) 및 제2 도전형 영역(34)은 서로 적어도 일부의 측면이 인접하여 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. 그리고 제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. 그리고 배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
본 실시예에서 제1 도전형 영역(32)은 버퍼층(22)에 형성되며 제1 도전형을 가지는 제1 부분(22a)과, 버퍼층(22)의 제1 부분(22a) 위에 위치하며 제1 도전형을 가지는 제1 도핑 부분(30a)을 포함할 수 있다. 제1 부분(22a)은 제1 도핑 부분(30a)의 형성 공정에서의 열처리 또는 제1 도핑 부분(30a)의 형성 공정 이후에 수행되는 열처리에 의하여 제1 도핑 부분(30a) 내의 제1 도전형 도펀트가 버퍼층(22)으로 확산하여 형성된 부분일 수 있다. 이에 따라 제1 부분(22a)과 제1 도핑 부분(30a)은 평면에서 볼 때 서로 동일한 위치에서 대응되는 형상을 가지도록 형성되어 서로 겹쳐져서 위치할 수 있다. 상술한 바와 같이 제1 도핑 부분(30a)은 도핑에 의하여 형성되고 제1 부분(22a)은 도핑 후의 도펀트의 확산에 의하여 형성될 경우에, 제1 부분(22a)의 제1 도전형 도펀트와 제1 도핑 부분(30a)의 제1 도전형 도펀트가 서로 동일한 물질이고, 제1 부분(22a)의 도핑 농도는 제1 도핑 부분(30a)의 도핑 농도과 같거나 그보다 작을 수 있다. 특히, 제1 부분(22a)의 도핑 농도는 제1 도핑 부분(30a)의 도핑 농도보다 작을 수 있다.
제1 도전형 영역(32)에서 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 제1 도전형 도펀트로 사용할 수 있다. 제1 도전형이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 제1 도전형 도펀트로 사용할 수 있다.
그리고 제2 도전형 영역(32)은 버퍼층(22)에 형성되며 제2 도전형을 가지는 제2 부분(22b)과, 버퍼층(22)의 제2 부분(22b) 위에 위치하며 제2 도전형을 가지는 제2 도핑 부분(30b)을 포함할 수 있다. 제2 부분(22b)은 제2 도핑 부분(30b)의 형성 공정에서의 열처리 또는 제2 도핑 부분(30b)의 형성 공정 이후에 수행되는 열처리에 의하여 제2 도핑 부분(30b) 내의 제2 도전형 도펀트가 버퍼층(22)으로 확산하여 형성된 부분일 수 있다. 이에 따라 제2 부분(22b)과 제2 도핑 부분(30b)은 평면에서 볼 때 서로 동일한 위치에서 대응되는 형상을 가지도록 형성되어 서로 겹쳐져서 위치할 수 있다. 상술한 바와 같이 제2 도핑 부분(30b)은 도핑에 의하여 형성되고 제2 부분(22b)은 도핑 후의 도펀트의 확산에 의하여 형성될 경우에, 제2 부분(22b)의 제2 도전형 도펀트와 제2 도핑 부분(30b)의 제2 도전형 도펀트가 서로 동일한 물질이고, 제2 부분(22b)의 도핑 농도는 제2 도핑 부분(30b)의 도핑 농도과 같거나 그보다 작을 수 있다. 특히, 제2 부분(22b)의 도핑 농도는 제2 도핑 부분(30b)의 도핑 농도보다 작을 수 있다.
제2 도전형 영역(34)에서 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 제2 도전형 도펀트로 사용할 수 있다. 제2 도전형이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 제2 도전형 도펀트로 사용할 수 있다.
본 실시예에서 배리어 영역(36)은, 버퍼층(22)에서 제1 부분(22a)과 제2 부분(22b) 사이에 위치하는 버퍼 부분(22c)과, 반도체층(30)에서 제1 도핑 부분(30a)과 제2 도핑 부분(30b) 사이에 위치하는 배리어 부분(30c)을 포함할 수 있다. 버퍼 부분(22c)과 배리어 부분(30c)은 제1 및 제2 도전형 도펀트를 실질적으로 포함하지 않는 진성 또는 언도프트(undoped)된 물질을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니고, 배리어 부분(30c)은 다양한 물질로 구성될 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
이하에서는 버퍼층(22)의 버퍼 부분(22c), 그리고 제1 및 제2 부분(22a, 22b)을 상세하게 설명한 다음, 반도체층(30)의 배리어 부분(30c), 그리고 제1 및 제2 도핑 부분(30a, 30b)을 상세하게 설명한다.
버퍼층(22)(좀더 구체적으로는, 버퍼 부분(22c))은 터널링층(20) 위에서 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)의 사이에서 전자와 정공이 재결합하는 것을 방지하는 층이다. 이를 좀더 상세하게 설명한다.
터널링 확률은 터널링층(20)의 두께와 큰 상관 관계를 가져 터널링층(20)의 두께가 일정 수준을 초과(예를 들어, 2nm 초과)하면 터널링 확률이 거의 0에 가깝게 수렴하게 된다. 따라서, 높은 터널링 확률을 확보하기 위해서는 터널링층(20)의 두께가 작아야 한다. 그런데, 얇은 두께의 터널링층(20)만이 위치할 경우에는 캐리어가 배리어 영역(36)으로 쉽게 터널링될 수 있다. 이때, 배리어 영역(36)은 진성을 가져서 캐리어의 이동성이 작은 수준이지만 반도체 물질이기 때문에 약간의 캐리어 흐름이 일어날 수 있다. 특히, 전자는 이동성이 매우 높으므로 배리어 영역(36)으로 터널링된 전자는 정공을 주요 캐리어로 하는(즉, p형의 전도형을 가지는) 도전형 영역(32, 34)으로 이동할 수 있고, 이에 의하여 배리어 영역(36)과 도전형 영역(32, 34)의 경계 부분에서 재결합이 발생할 수 있다.
이를 고려하여 본 실시예에서는 터널링층(20) 위에서 배리어 영역(36) 또는 배리어 부분(30c)에 대응하는 부분에 절연 물질로 구성되는 버퍼 부분(22c)을 별도로 형성하여, 배리어 영역(36)으로의 터널링을 방지하는 것이다. 이때, 터널링을 좀더 효과적으로 방지할 수 있도록 버퍼 부분(22c)을 포함하는 버퍼층(22)은 터널링층(20)과 다른 결정 구조, 다른 물질, 또는 다른 조성을 가지면서 터널링층(20)보다 낮은 절연 특성을 가질 수 있다. 그러나 앞서 설명한 바와 같이 버퍼층(22)의 일부는 도펀트에 의하여 도전형 영역(32, 34)의 일부로 기능하게 되므로, 버퍼층(22)이 절연 특성만을 가질 경우에는 제1 및 제2 도전형 영역(32, 34) 또는 제1 및 제2 도핑 부분(30a, 30b)으로의 도핑 특성까지 저하시킬 수 있다. 따라서, 버퍼층(22)은 버퍼 부분(22c)에서는 캐리어의 터널링을 방지하면서 제1 및 제2 부분(22a, 22b)에서는 도핑에 의하여 제1 및 제2 도전형 영역(32, 34)으로의 역할을 수행할 수 있도록 반절연 물질로 구성될 수 있다.
여기서, 반절연 물질이라 함은 도펀트가 포함되지 않을 경우에는 절연 물질로 기능하고, 도펀트가 포함될 경우에는 캐리어의 터널링이 가능하도록 제1 및 제2 도전형 영역(32, 34)으로 기능할 수 있는 물질을 의미할 수 있다.
일 예로, 버퍼층(22)은 다결정 구조를 가지는 실리콘 산화물층으로 구성될 수 있다. 버퍼층(22)이 다결정 구조의 실리콘 산화물층으로 구성되면 도펀트를 도핑하기에 쉽고 열 안정성이 우수하며 터널링이 쉽게 이루어질 수 있도록 하는 에너지 밴드갭을 가질 수 있기 때문이다.
터널링층(20)이 실리콘 산화물층으로 구성될 경우에 버퍼층(22)과 터널링층(20)은 서로 결정 구조 및 조성이 다를 수 있다. 즉, 터널링층(20)은 비정질 구조를 가질 수 있고 버퍼층(22)은 결정질 구조인 다결정 구조를 가질 수 있다. 그리고 터널링층(20)과 버퍼층(22)은 서로 다른 산소 함량 및 실리콘 함량을 가질 수 있다. 좀더 구체적으로는, 버퍼층(22)의 산소 함량이 터널링층(20)의 산소 함량보다 작을 수 있고 버퍼층(22)의 실리콘 함량이 터널링층(20)의 실리콘 함량보다 클 수 있다. 도펀트는 산소보다는 실리콘에 좀더 쉽게 결합할 수 있기 때문에 실리콘의 함량이 높고 산소 함량이 낮으면 도펀트가 실리콘에 결합되어 실리콘-도펀트 결합(예를 들어, B-Si 결합 또는 P-Si 결합)을 형성하는 양이 많아지므로, 도펀트 도핑 시 전기 전도성을 가질 수 있어 캐리어가 터널링될 수 있다.
일 예로, 터널링층(20)은 대략 SiO2과 같거나 이와 유사한 화학식(예를 들어, SiOy 여기서, y는 1.9 내지 2.1)을 가질 수 있고, 버퍼층(22)은 SiOx(x는 0.2 내지 1.5)의 화학식을 가질 수 있다. 또는, 터널링층(20)이 60 내지 70 at%의 산소 함량을 가질 수 있고, 버퍼층(22)이 10 내지 45 at%의 산소 함량을 가지는 부분을 포함할 수 있다. 특히, 버퍼층(22)에서 터널링층(20)에 인접한 부분의 산소 함량이 10 내지 45 at%일 수 있다. 터널링층(20)은 터널링 배리어로서의 역할을 충분하게 수행할 수 있으면서 화학적으로 안정화될 수 있도록 상대적으로 높은 산소 함량을 가질 수 있다. 버퍼층(22)은 실리콘-도펀트 결합이 쉽게 이루어질 수 있도록 상대적으로 낮은 산소 함량을 가지는 것이다. 좀더 구체적으로, 버퍼층(22)의 화학식에서 x의 값이 0.2 미만이거나 버퍼층(22)의 산소 함량이 10 at% 미만이면, 버퍼 부분(22c)에서 터널링 배리어로서의 역할을 하기 어려울 수 있다. 그리고 버퍼층(22)의 화학식에서 x의 값이 1.5를 초과하거나 버퍼층(22)의 산소 함량이 45 at%를 초과하면, 도펀트의 도핑이 쉽지 않아 제1 및 제2 부분(22a, 22b)에서 캐리어의 흐름이 어려울 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 터널링층(20) 및 버퍼층(22)의 화학식, 산소 함량 등은 다양한 값을 가질 수 있다.
상술한 예에서는 버퍼층(22)이 터널링층(20)과 동일한 실리콘 산화물층을 포함하고, 조성, 결정 구조, 특성 등이 서로 다른 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 버퍼층(22)이 터널링층(20)과 다른 물질을 구비하는 등 다양한 변형이 가능하다.
본 실시예에서 버퍼층(22)의 두께(T2)가 터널링층(20)의 두께(T1)보다 클 수 있다. 앞서 설명한 바와 같이 터널링층(20)의 두께(T1)는 터널링 확률과 큰 관련이 있으므로 터널링층(20)의 두께는 가능한 한 작은 것이 좋다. 그리고 버퍼층(22)은 불필요한 터널링을 방지할 수 있도록 상대적으로 두꺼운 두께를 가지도록 한다.
예를 들어, 터널링층(20)의 두께(T1) : 버퍼층(22)의 두께(T2) 비율은 1:1.5 내지 1:10일 수 있다. 상기 비율이 1:1.5 미만이면, 버퍼층(22)의 두께(T2)가 충분하지 않아 배리어 영역(36)으로의 터널링을 방지하는 버퍼층(22)의 효과가 충분하지 않을 수 있다. 상기 비율이 1:10을 초과하면, 버퍼층(22)의 두께(T2)가 커져 태양 전지(100)의 두께가 증가할 수 있고 공정 시간이 증가할 수 있다. 또한, 버퍼층(22)의 두께(T2)가 지나치게 크면 도전형 영역(32, 34)의 특성이 저하될 수 있다. 즉, 앞서 설명한 바와 같이, 버퍼층(22)의 제1 및 제2 부분(22a, 22b)이 도펀트에 의하여 각기 제1 및 제2 도전형 영역(32, 34)의 일부로 기능할 수 있는데, 도핑 농도가 상대적으로 낮은 제1 및 제2 부분(22a, 22b)이 상대적으로 두껍게 형성되면 제1 및 제2 도전형 영역(32, 34)의 특성이 저하될 수 있다.
또는, 버퍼층(22)의 두께(T2)는 10nm 이하일 수 있다. 버퍼층(22)의 두께(T2)가 10nm를 초과하면, 버퍼층(22)에 의하여 태양 전지(100)의 두께가 증가하고 공정 시간이 증가할 수 있으며 도전형 영역(32, 34)의 특성이 저하될 수 있다. 일 예로, 버퍼층(22)의 두께(T2)는 2nm 내지 10nm일 수 있다. 버퍼층(22)의 두께(T2)가 2nm 미만이면, 배리어 영역(36)으로의 터널링을 방지하는 버퍼층(22)의 효과가 충분하지 않을 수 있다. 태양 전지(100)의 두께, 공정 시간, 도전형 영역(32, 34)의 특성 등을 좀더 고려하면, 버퍼층(22)의 두께(T2)가 2nm 내지 5nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 버퍼층(22)의 두께가 다양하게 변화할 수 있다.
그러나 상술한 버퍼층(22)의 두께(T2)는 버퍼층(22)에 별도로 도핑을 하지 않고 반도체층(30)에 도핑된 도펀트를 확산하여 버퍼층(22)을 형성하는 것을 고려한 것이다. 따라서 버퍼층(22)을 별도로 도핑하는 경우에는 이러한 제한이 존재하지 않고 버퍼층(22)의 두께(T2)가 더 큰 것도 가능하다. 이 경우에 버퍼층(22)의 두께는 300nm 이하 정도일 수 있다. 그 외의 다양한 변형이 가능하다.
버퍼층(22)의 버퍼 부분(22c)은 상술한 물질, 결정 구조, 두께, 특성 등을 가지면서 제1 및 제2 도전형 도펀트가 포함되지 않은 영역이다. 버퍼층(22)의 제1 부분(22a)은 상술한 물질, 결정 구조, 두께, 특성 등을 가지면서 제1 도전형 도펀트가 포함된 영역이고, 버퍼층(22)의 제2 부분(22b)은 상술한 물질, 결정 구조, 두께, 특성 등을 가지면서 제2 도전형 도펀트가 포함된 영역이다. 즉, 버퍼층(22)의 제1 부분(22a)은 산소 함량이 10 내지 45% 이며 화학식이 SiOx(여기서, x는 0.2 내지 1.5)인 실리콘 산화물층에 제1 도전형 도펀트가 도핑된 영역이고, 제2 부분(22b)은 산소 함량이 10 내지 45% 이며 화학식이 SiOx(여기서, x는 0.2 내지 1.5)인 실리콘 산화물층에 제2 도전형 도펀트가 도핑된 영역이다. 그리고 버퍼 부분(22c)은 제1 부분(22a)과 제2 부분(22b) 사이에서 배리어 영역(36) 또는 배리어 부분(30c)에 대응하여 위치하여 도펀트가 도핑되지 않은 언도프트 또는 진성 영역이다.
특히, 앞서 간단하게 언급한 바와 같이 제1 및 제2 부분(22a, 22b)에서 도펀트는 버퍼층(22)을 구성하는 반절연 물질의 반도체 물질(즉, 실리콘)에 결합된 형태로 위치하게 된다. 즉, 버퍼층(22)의 제1 및 제2 부분(22a, 22b)에는 실리콘-도펀트 결합이 존재하게 된다. 예를 들어, 제1 부분(22a)에서 p형의 도펀트로 보론(B)을 사용한 경우에 제1 부분(22a)에는 실리콘-보론 결합(Si-B 결합)이 존재하게 된다. 예를 들어, 제2 부분(22b)에서 n형의 도펀트로 인(P)을 사용한 경우에 제2 부분(22b)에는 실리콘-인 결합(Si-P 결합)이 존재하게 된다. 이와 같이 제1 및 제2 도전형 도펀트가 버퍼층(22)의 반도체 물질(즉, 실리콘)과 활성화된(activated) 상태로 존재하므로, 도전형 영역(32, 34)의 일부로 기능할 수 있게 된다. 이러한 실리콘-도펀트 결합은 이차이온질량 분석(secondary ion mass spectrometry, SIMS) 등의 다양한 분석 방법에 의하여 검출될 수 있다.
버퍼층(22) 위에 위치하는 반도체층(30)은, 제1 도전형 영역(32)의 일부를 구성하는 제1 도핑 부분(30a)과, 제2 도전형 영역(34)의 일부를 구성하는 제2 도핑 부분(30b)과, 제1 도핑 부분(30a)과 제2 도핑 부분(30b) 사이에 위치하며 진성을 가지는 배리어 부분(30c)을 포함할 수 있다.
제1 부분(22a) 위에 위치하는 제1 도핑 부분(30a)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도핑 부분(30a)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위에 위치한 제1 부분(22a)의 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도핑 부분(30a)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도핑 부분(30a)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
제2 부분(22b) 위에 위치하는 제2 도핑 부분(30b)은 베이스 영역(110)과 반대되는 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도핑 부분(30b)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위에 위치한 제2 부분(22b)의 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도핑 부분(30b)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도핑 부분(30b)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
배리어 부분(30c)은 제1 도핑 부분(30a)과 제2 도핑 부분(30b) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 예를 들어, 배리어 부분(30c)이 진성 반도체를 포함할 수도 있다. 이때, 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)과 배리어 부분(30c)이 동일 평면 상에서 형성되며 실질적으로 동일한 두께를 가지며 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성될 수 있다. 그리고 배리어 부분(30c)은 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도핑 부분(30a)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도핑 부분(30b)을 형성하면, 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)이 형성되지 않은 영역이 배리어 부분(30c)을 구성하게 될 수 있다. 이에 의하면 제1 도핑 부분(30a), 제2 도핑 부분(30b) 및 배리어 부분(30c)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 부분(30c)을 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)과 별도로 형성한 경우에는 배리어 부분(30c)의 두께가 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)과 다를 수 있다. 일례로, 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)의 션트를 좀더 효과적으로 막기 위하여 배리어 부분(30c)이 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 부분(30c)을 형성하기 위한 원료를 절감하기 위하여 배리어 부분(30c)의 두께를 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 부분(30c)의 기본 구성 물질이 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)과 다른 물질을 포함할 수도 있다. 이 경우에 배리어 부분(30c)이 도핑되지 않은 절연 물질(예를 들어, 산화물, 질화물) 등으로 구성될 수 있다. 또는, 배리어 부분(30c)이 제1 도핑 부분(30a) 및 제2 도핑 부분(30b) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 배리어 부분(30c)이 제1 도핑 부분(30a)과 제2 도핑 부분(30b)의 경계의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도핑 부분(30a) 및 제2 도핑 부분(30b)의 경계의 다른 일부는 서로 접촉할 수도 있다. 이 경우에는 배리어 영역(36)(또는 버퍼 부분(22c)) 역시 제1 도전형 영역(32)(또는 제1 부분(22a))과 제2 도전형 영역(또는 제2 부분(22b))의 경계의 일부만을 이격시키도록 형성되고, 경계의 다른 일부는 서로 접촉할 수 있다. 또한, 배리어 부분(30c)이 반드시 구비되어야 하는 것은 아니며, 제1 도핑 부분(30a)과 제2 도핑 부분(30b)이 전체적으로 접촉하여 형성되는 것도 가능하다. 이 경우에는 제1 도전형 영역(32)(또는 제1 부분(22a))과 제2 도전형 영역(또는 제2 부분(22b))이 전체적으로 접촉하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다.
본 실시예에서는 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10)의 후면 위에 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 도전형 영역(32, 34) 중 적어도 하나가 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 포함하는 것도 가능하다. 즉, 도전형 영역(32, 34)이 반도체 기판(10)의 일부를 구성하는 단결정 반도체 구조의 도핑 영역을 포함할 수 있다. 그 외의 다양한 방법에 의하여 도전형 영역(32, 34)이 형성될 수 있다.
본 실시예에서는 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
도전형 영역(32, 34) 및 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(404)를 구비한다. 이에 의하여 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 절연층(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 절연층(40)이 위치할 수 있다. 절연층(40)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(도 1의 참조부호 402, 404 참조, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 면적에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 반도체 기판(10) 위에 패시베이션막(24)이 위치하고, 패시베이션막(24) 위에 반사 방지막(26)이 위치할 수 있다. 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)에 접촉하여 형성되어 반도체 기판(10)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다.반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압 및 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24) 또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 패시베이션막(24) 및 반사 방지막(26)으로는 다양한 물질, 구조 등일 적용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및 제2 도전형 영역(32, 34) 중 적어도 하나와 이에 연결되는 제1 및 제2 전극(42, 44) 중 적어도 하나가 반도체 기판(10)의 전면에 위치하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
그리고 제1 및 제2 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다.
또한, 터널링층(20) 위에 터널링층(20)과 별개로 형성되며 버퍼 부분(22c)을 포함하는 버퍼층(22)을 형성하여, 원하지 않는 부분에서 터널링층(20)을 통한 터널링이 일어나는 것을 방지할 수 있다. 그리고 버퍼층(22)은 실리콘-도펀트 결합을 형성할 수 있는 물질로 구성되어 버퍼층(22)의 일부는 도전형 영역(32, 34)의 적어도 일부를 구성하므로, 버퍼 부분(22c)을 제외한 부분으로의 터널링은 원활하게 이루어지도록 할 수 있다. 이에 의하여 원하지 않는 전자와 정공의 재결합은 방지하면서 광전 변환을 위한 캐리어의 터널링은 원활하게 이루어지도록 하여 태양 전지(100)의 효율을 향상할 수 있다.
상술한 구조에서는 버퍼층(22)의 제1 및 제2 부분(22a, 22b), 그리고 버퍼 부분(22c)의 배치와 도전형 영역(32, 34)의 제1 및 제2 도핑 부분(30a, 30b), 그리고 배리어 부분(30c)의 배치가 일치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(22a, 22b)을 제1 및 제2 도핑 부분(30a, 30b)과 별개로 도핑하여 형성하여, 제1 및 제2 부분(22a, 22b)과 제1 및 제2 도핑 부분(30a, 30b)의 배치가 서로 다를 수 있다. 그 외의 다양한 변형이 가능하다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 3a 내지 도 3h를 참조하여 상세하게 설명한다. 도 3a 내지 도 3h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
일 예로, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 특히, 터널링층(20)은 화학 기상 증착법에 의하여 형성된 비정질 구조를 가지는 비정질 실리콘 산화물층일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 3c에 도시한 바와 같이, 터널링층(20) 위에 버퍼층(22)을 형성한다. 버퍼층(22)은 터널링층(20) 위에서 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
버퍼층(22)은 상압 화학 기상 증착(APCVD), 저압 화학 기상 증착(LPCVD) 등과 같은 다양한 공정에 의하여 제조될 수 있다. 이때, 버퍼층(22)을 원하는 조성의 다결정 구조를 가지는 실리콘 산화물층으로 형성하기 위하여 버퍼층(22)을 저압 화학 기상 증착으로 형성할 수 있다. 버퍼층(22)의 결정성이 압력에 영향을 받기 때문에 우수한 결정도를 가지는 버퍼층(22)을 형성하기 위해서는 저압 화학 기상 증착을 사용하는 것이 좋기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
실리콘 산화물층으로 구성되는 버퍼층(22)을 형성하기 위한 원료 가스로는 다양한 물질을 사용할 수 있는데, 일 예로, 산화 질소(N2O) 및 실란(SiH4)를 사용할 수 있고, 그 비율은 1:0.01 내지 1:0.35일 수 있다. 이에 의하여 안정적으로 원하는 조성의 버퍼층(22)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 원료 가스를 사용할 수 있다.
이때, 버퍼층(22)의 형성 온도는 600 내지 1000℃(좀더 구체적으로는, 600 내지 675℃)일 수 있다. 온도가 600℃ 미만인 경우에는 비정질 구조의 실리콘 산화물층이 형성될 수 있고, 온도가 1000℃를 초과하면 부분적으로 단결정 구조의 실리콘 산화물층이 형성될 수 있기 때문이다. 다결정 구조의 특성을 최대화하기 위해서는 버퍼층(22)의 형성 온도가 600 내지 675℃일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 버퍼층(22)의 형성 온도가 다양하게 변화될 수 있다.
이때, 버퍼층(22)은 도핑이 되지 않은 상태로 형성되어 버퍼 부분(22c)으로만 이루어질 수 있다.
상술한 실시예에서는 버퍼층(22)이 실리콘 산화물층을 포함하는 것을 예시로 하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 버퍼층(22)이 다른 물질, 조성, 결정 구조 등을 가지는 것도 가능하다.
이어서, 도 3d 및 도 3e에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
먼저, 도 3d에 도시한 바와 같이, 터널링층(20) 위에, 좀더 상세하게는 버퍼층(22) 위에 진성의 반도체층(300)을 형성한다. 반도체층(300)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(300)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(300)이 형성될 수 있다.
이어서, 도 3e에 도시한 바와 같이, 도펀트의 도핑에 의하여 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다.
예를 들어, 제1 도핑 부분(30a)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도핑 부분(30b)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도핑 부분(30a)과 제2 도핑 부분(30b) 사이에 위치한 영역이 배리어 부분(30c)을 구성하게 된다.
그리고 이온 주입법 이후에 이루어지는 활성화 열처리 공정, 또는 열 확산법, 레이저 도핑법 등의 공정 중의 열처리에 의하여 제1 도핑 부분(30a) 내의 제1 도전형 도펀트가 버퍼층(22)으로 확산되어 제1 부분(22a)을 형성한다. 이와 마찬가지로 제2 도핑 부분(30b) 내의 제2 도전형 도펀트가 버퍼층(22)으로 확산되어 제2 부분(22b)을 형성한다. 배리어 부분(30c)에 대응하여 위치하여 제1 및 제2 도전형 도펀트가 확산되지 않는 부분은 버퍼 부분(22c)으로 남게 된다.
이에 의하여 제1 부분(22a)과 제1 도핑 부분(30a)으로 구성되는 제1 도전형 영역(32), 제2 부분(22b)과 제2 도핑 부분(30b)을 구성되는 제2 도전형 영역(34), 버퍼 부분(22c)과 배리어 부분(30c)으로 구성되는 배리어 영역(36)이 형성된다.
본 실시예에서는 버퍼층(22)의 제1 및 제2 부분(22a, 22b)을 제1 및 제2 도핑 부분(30a, 30b)의 도핑 공정 또는 후속 열처리 공정에서 함께 형성하는 것을 예시하였다. 이에 의하여 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며. 제1 및 제2 부분(22a, 22b)을 별도의 도핑에 의하여 형성하는 등의 다양한 변형이 가능하다. 또한, 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 그리고 배리어 영역(36)을 형성하지 않는 등과 같은 다양한 변형이 가능하다.
이어서, 도 3f에 도시한 바와 같이, 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 전면 전계 영역(130)은 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수 있다. 또한, 전면 전계 영역(130)이 별도로 형성되지 않는 것도 가능하다.
이어서, 도 3g에 도시한 바와 같이, 반도체 기판(10)의 전면에 패시베이션막(24) 및 반사 방지막(26)을 차례로 형성하고, 반도체 기판(10)의 후면에 절연층(40)을 형성한다. 즉, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 절연층(40)을 형성한다. 패시베이션막(24), 반사 방지막(26) 및 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 절연층(40)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 3h에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일례로, 절연층(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 제1 및 제2 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. 다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면 버퍼 부분(22c), 그리고 제1 및 제2 부분(22a, 22b)을 포함하는 버퍼층(22)을 단순한 공정에 의하여 제조하여 우수한 효율을 가지는 태양 전지(100)의 생산성을 향상할 수 있다.
이하, 도 4 내지 도 5를 참조하여 본 발명의 다른 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 4를 참조하면, 본 실시예에서는 버퍼층(22)의 제1 부분(22a)이 제1 도전형 영역(32)을 전체적으로 구성하고, 버퍼층(22)의 제2 부분(22b)이 제2 도전형 영역(34)을 전체적으로 구성하고, 버퍼층(22)의 버퍼 부분(22c)이 배리어 영역(36)을 전체적으로 구성한다. 즉, 제1 도전형 영역(32)이 제1 부분(22a)만으로 이루어지고, 제2 도전형 영역(34)이 제2 부분(22b)으로만 이루어지고, 배리어 영역(36)이 버퍼 부분(22c)으로만 이루어진다.
앞서 설명한 바와 같이, 버퍼층(22)의 제1 및 제2 부분(22a, 22b)은 도전형 영역(32, 34)으로 기능할 수 있으므로, 본 실시예에서는 별도의 반도체층(도 1의 참조부호 30, 이하 동일)을 형성하지 않고 버퍼층(22)만으로 도전형 영역(32, 34)을 구성한 것이다. 이에 의하면 태양 전지(100)의 구조를 단순화하고 제조 공정을 단순화할 수 있다.
이와 같이 버퍼층(22)이 단독으로 도전형 영역(32, 34)으로 기능하는 태양 전지(100)는, 도 3b에 도시한 바와 같이 버퍼 부분(22c)으로 이루어진 버퍼층(22)을 형성한 후에, 버퍼층(22)에 제1 및 제2 도전형 도펀트를 도핑하는 것에 의하여 제조될 수 있다. 제1 및 제2 도전형 도펀트의 도핑은 도 3e를 참조한 반도체층(30)의 도핑에 관한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략한다.
본 실시예에서 버퍼층(22)은 300nm 이하(좀더 구체적으로, 2nm 내지 300nm)의 두께를 가질 수 있다. 버퍼층(22)이 도전형 영역(32, 34)으로 기능하기에 적합한 정도로 충분한 두께를 가져야 하기 때문이다. 버퍼층(22)이 도전형 영역(32, 34)으로 기능하는 것을 고려한다면 버퍼층(22)의 두께는 100nm 내지 300nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 버퍼층(22)이 다양한 두께를 가질 수 있다.
버퍼층(22)은 그 두께 방향에서 일정한 산소 함량을 가질 수 있다. 즉, 도 1을 참조하여 설명한 바와 같이 버퍼층(22)의 산소 함량은 두께 방향에서 균일하게 10 내지 45at%의 범위 내에서 일정한 값을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
즉, 버퍼층(22)에서 터널링층(20)에 인접한 부분에서는 불필요한 터널링을 효과적으로 막을 수 있도록 상대적으로 높은 산소 함량 및 낮은 실리콘 함량을 가지고, 버퍼층(22)에서 터널링층(20)과 멀리 떨어진 부분(즉, 전극(42, 44))과 인접한 부분에서는 우수한 전기적 특성을 가지도록 상대적으로 낮은 산소 함량 및 높은 실리콘 함량을 가질 수 있다. 예를 들어, 버퍼층(22)에서 터널링층(20)에 인접한 부분에서는 산소 함량이 10 내지 45 at%일 수 있고, 버퍼층(22)에서 터널링층(20)과 멀리 떨어진 부분에서는 산소 함량이 10 at% 이하(즉, 0 at% 내지 10 at%)이고 실리콘 함량이 90 at% 이상(즉, 90 내지 100 at%)일 수 있다.
일 예로, 버퍼층(22)에서 터널링층(20)에 인접한 부분에서 멀어질수록 산소 함량이 점진적으로 줄어들고 실리콘 함량이 점진적으로 늘어나도록 할 수 있다. 이러한 버퍼층(22)의 형성 시에 사용되는 원료 가스의 함량 등을 점진적으로 변경하는 것에 의하여 제조될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 5를 참조하면, 본 실시예에서는 버퍼층(22)이 버퍼 부분(22c)만을 포함하고, 제1 및 제2 부분(도 1의 참조부호 22a, 22b, 이하 동일)을 구비하지 않는다. 즉, 버퍼층(22)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 대응하여 부분적으로 위치할 수 있다.
이러한 구조의 버퍼층(22)은, 도 3b에 도시한 바와 같이, 터널링층(20) 위에 전체적으로 버퍼층(22)을 형성한 후에 버퍼층(22)에서 제1 및 제2 도전형 영역(32, 34)에 해당하는 부분을 제거하는 패터닝을 하여 제조될 수 있다. 또는, 마스크 또는 마스크층 등을 이용하여 버퍼 부분(22c)에 해당되는 부분에만 버퍼층(22)을 형성하는 것에 의하여 제조될 수 있다.
본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 각기 제1 및 제2 도핑 부분(30a, 30b)으로만 이루어져 제1 및 제2 도전형 영역(32, 34)의 도핑 특성을 향상할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 터널링층(20)과 배리어 부분(30c) 사이에 버퍼 부분(22c)을 위치시켜 배리어 부분(30c)으로의 불필요한 터널링을 효과적으로 방지할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
22: 버퍼층
22a: 제1 부분
22b: 제2 부분
22c: 버퍼 부분
30: 반도체층
30a: 제1 도핑 부분
30b: 제2 도핑 부분
30c: 배리어 부분
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 형성되는 터널링층;
    상기 터널링층 위에 위치하며, 상기 터널링층과 다른 별개의 층으로 구성되며 상기 터널링층과 물질, 조성 및 결정 구조 중 적어도 하나가 다른 버퍼 부분을 포함하는 버퍼층;
    상기 터널링층 위에 위치하며, 제1 도전형을 가지는 제1 도전형 영역 및 제2 도전형을 가지는 제2 도전형 영역을 포함하는 도전형 영역; 및
    상기 도전형 영역에 연결되는 전극
    을 포함하고,
    상기 버퍼 부분이 상기 제1 및 제2 도전형 영역의 경계 부분에서 상기 터널링층에 인접하여 위치하는 태양 전지.
  2. 제1항에 있어서,
    상기 터널링층이 절연 물질을 포함하고,
    상기 버퍼층이 반절연 물질을 포함하는 태양 전지.
  3. 제1항에 있어서,
    상기 버퍼층이 실리콘 산화물층으로 구성되는 태양 전지.
  4. 제3항에 있어서,
    상기 버퍼층이 산소 함량이 10 내지 45 at%인 실리콘 산화물층으로 구성되는 부분을 포함하는 태양 전지.
  5. 제3항에 있어서,
    상기 버퍼층의 화학식이 SiOx (여기서, x는 0.2 내지 1.5)인 부분을 포함하는 태양 전지.
  6. 반도체 기판;
    상기 반도체 기판의 일면 위에 형성되는 터널링층;
    상기 터널링층 위에 위치하며, 상기 터널링층과 다른 별개의 층으로 구성되며 버퍼 부분을 포함하는 버퍼층;
    상기 터널링층 위에 위치하는 도전형 영역; 및
    상기 도전형 영역에 연결되는 전극
    을 포함하고,
    상기 버퍼 부분이 상기 터널링층에 인접하여 위치하고,
    상기 버퍼층 및 상기 터널링층이 각기 실리콘 산화물층으로 구성되되, 상기 터널링층의 산소 함량보다 상기 버퍼층의 산소 함량이 적고, 상기 터널링층의 실리콘 함량보다 상기 버퍼층의 실리콘 함량이 많은 태양 전지.
  7. 제6항에 있어서,
    상기 터널링층의 산소 함량이 60 내지 70 at%이고,
    상기 버퍼층은 산소 함량이 10 내지 45 at%인 부분을 포함하는 태양 전지.
  8. 제6항에 있어서,
    상기 터널링층의 화학식이 SiOy (여기서, y는 1.9 내지 2.1)이고,
    상기 버퍼층의 화학식이 SiOx (여기서, x는 0.2 내지 1.5)인 부분을 포함하는 태양 전지.
  9. 제1항에 있어서,
    상기 터널링층은 비정질 구조를 가지고,
    상기 버퍼층은 다결정 구조를 가지는 태양 전지.
  10. 제1항에 있어서,
    상기 터널링층의 두께보다 상기 버퍼층의 두께가 더 큰 태양 전지.
  11. 제10항에 있어서,
    상기 터널링층의 두께 : 상기 버퍼층의 두께 비율이 1:1.5 내지 1:10인 태양 전지.
  12. 제10항에 있어서,
    상기 터널링층의 두께가 1.8nm 이하이고,
    상기 버퍼층의 두께가 10nm 이하인 태양 전지.
  13. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 위치하는 배리어 영역을 더 포함하고,
    상기 버퍼 부분은 상기 배리어 영역의 적어도 일부를 구성하는 태양 전지.
  14. 제13항에 있어서,
    상기 버퍼층은, 상기 제1 도전형을 가져 상기 제1 도전형 영역의 적어도 일부를 구성하는 제1 부분과, 상기 제2 도전형을 가져 상기 제2 도전형 영역의 적어도 일부를 구성하는 제2 부분을 포함하는 태양 전지.
  15. 제14항에 있어서,
    상기 제1 도전형 영역이 상기 제1 부분으로 이루어지고,
    상기 제2 도전형 영역이 상기 제2 부분으로 이루어지며,
    상기 배리어 영역이 상기 버퍼 부분으로 이루어지는 태양 전지.
  16. 제15항에 있어서,
    상기 제1 부분 및 상기 제2 부분 중 적어도 하나는, 상기 터널링층에 인접한 부분이 상기 터널링층에서 멀리 위치한 부분보다 높은 산소 함량 및 낮은 실리콘 함량을 가지는 태양 전지.
  17. 제13항에 있어서,
    상기 제1 도전형 영역은 상기 제1 도전형을 가지며 상기 제1 부분 위에 위치하는 제1 도핑 부분을 더 포함하고,
    상기 제2 도전형 영역은 상기 제2 도전형을 가지며 상기 제2 부분 위에 위치하는 제2 도핑 부분을 더 포함하며,
    상기 제1 부분의 도핑 농도가 상기 제1 도핑 부분의 도핑 농도보다 작고,
    상기 제2 부분의 도핑 농도가 상기 제2 도핑 부분의 도핑 농도보다 작은 태양 전지.
  18. 반도체 기판의 일면 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 위치하며, 상기 터널링층과 다른 별개의 층으로 구성되며 상기 터널링층과 물질, 조성 및 결정 구조 중 적어도 하나가 다른 버퍼 부분을 포함하는 버퍼층을 형성하는 단계;
    도펀트를 도핑하여 상기 터널링층 위에 위치하며 제1 도전형을 가지는 제1 도전형 영역 및 제2 도전형을 가지는 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계; 및
    상기 도전형 영역에 연결되는 전극을 형성하는 단계
    를 포함하고,
    상기 버퍼 부분이 상기 제1 및 제2 도전형 영역의 경계 부분에서 상기 터널링층에 인접하여 위치하는 태양 전지의 제조 방법.
  19. 제18항에 있어서,
    상기 버퍼층이 저압 기상 화학 증착에 의하여 형성되며, 다결정 구조를 가지는 실리콘 산화물층으로 구성되는 태양 전지의 제조 방법.
  20. 제18항에 있어서,
    상기 도전형을 형성하는 단계는, 상기 버퍼층의 제1 부분에 제1 도전형 도펀트를 도핑하고, 상기 버퍼층의 제2 부분에 제2 도전형 도펀트를 도핑하여, 상기 제1 부분과 상기 제2 부분 사이에 언도프트된 상기 버퍼 부분이 위치하도록 하는 태양 전지의 제조 방법.
KR1020140108303A 2014-08-20 2014-08-20 태양 전지 및 이의 제조 방법 KR101622091B1 (ko)

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