KR101631450B1 - 태양 전지 - Google Patents

태양 전지 Download PDF

Info

Publication number
KR101631450B1
KR101631450B1 KR1020130023572A KR20130023572A KR101631450B1 KR 101631450 B1 KR101631450 B1 KR 101631450B1 KR 1020130023572 A KR1020130023572 A KR 1020130023572A KR 20130023572 A KR20130023572 A KR 20130023572A KR 101631450 B1 KR101631450 B1 KR 101631450B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor substrate
thickness
passivation film
refractive index
Prior art date
Application number
KR1020130023572A
Other languages
English (en)
Other versions
KR20140110213A (ko
Inventor
양두환
양주홍
정일형
김진아
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020130023572A priority Critical patent/KR101631450B1/ko
Priority to EP14000770.9A priority patent/EP2775533A3/en
Priority to CN201410075991.XA priority patent/CN104037243B/zh
Priority to JP2014042745A priority patent/JP5815776B2/ja
Priority to US14/198,431 priority patent/US20140251424A1/en
Publication of KR20140110213A publication Critical patent/KR20140110213A/ko
Application granted granted Critical
Publication of KR101631450B1 publication Critical patent/KR101631450B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/042—PV modules or arrays of single PV cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H01L31/02168—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells the coatings being antireflective or having enhancing optical properties for the solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • H01L31/068—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/186—Particular post-treatment for the devices, e.g. annealing, impurity gettering, short-circuit elimination, recrystallisation
    • H01L31/1868—Passivation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되며 상기 반도체 기판과 동일하거나 서로 다른 도전형을 가지는 도전형 영역; 상기 도전형 영역을 덮으면서 상기 반도체 기판 위에 형성되는 패시베이션 막; 및 상기 반도체 기판 및 상기 도전형 영역 중 적어도 하나에 전기적으로 연결되는 전극을 포함한다. 상기 패시베이션 막은, 상기 도전형 영역 위에 형성되며 실리콘 산화물을 포함하는 제1 층; 상기 제1 층 위에 형성되며 음전하를 가지는 산화물을 포함하는 제2 층; 및 상기 제2 층 위에 형성되며 상기 제2 층과 다른 굴절률을 가지는 제3 층을 포함한다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율을 최대화할 수 있는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되며 상기 반도체 기판과 동일하거나 서로 다른 도전형을 가지는 도전형 영역; 상기 도전형 영역을 덮으면서 상기 반도체 기판 위에 형성되는 패시베이션 막; 및 상기 반도체 기판 및 상기 도전형 영역 중 적어도 하나에 전기적으로 연결되는 전극을 포함한다. 상기 패시베이션 막은, 상기 도전형 영역 위에 형성되며 실리콘 산화물을 포함하는 제1 층; 상기 제1 층 위에 형성되며 음전하를 가지는 산화물을 포함하는 제2 층; 및 상기 제2 층 위에 형성되며 상기 제2 층과 다른 굴절률을 가지는 제3 층을 포함한다.
본 발명의 다른 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면에 형성되며 제1 도전형을 가지는 제1 도전형 영역; 상기 반도체 기판의 타면에 형성되며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역; 상기 제1 도전형 영역을 덮으면서 상기 반도체 기판의 상기 일면 위에 형성되는 제1 패시베이션 막; 상기 제2 도전형 영역을 덮으면서 상기 반도체 기판의 상기 타면 위에 형성되는 제2 패시베이션 막; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다. 상기 제1 패시베이션 막은, 상기 반도체 기판의 상기 일면 위에 형성되는 제1 실리콘 산화물층; 상기 제1 실리콘 산화물층 위에 형성되는 제1 실리콘 질화물층; 및 상기 실리콘 질화물층 형성되는 제2 실리콘 산화물층을 포함한다. 상기 제2 패시베이션 막은, 상기 반도체 기판의 상기 타면 위에 형성되는 제3 실리콘 산화물층; 상기 제1 실리콘 산화물층 위에 형성되며 음전하를 띠는 산화물을 포함하는 음전하 산화물층; 상기 음전하 산화물층 형성되는 제4 실리콘 산화물층; 및 상기 제4 실리콘 산화물층 위에 형성되는 제2 실리콘 질화물층을 포함한다.
본 발명의 또 다른 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판에 형성되며 상기 반도체 기판과 동일하거나 서로 다른 도전형을 가지는 도전형 영역; 상기 도전형 영역을 덮으면서 상기 반도체 기판 위에 형성되는 패시베이션 막; 및 상기 반도체 기판 및 상기 도전형 영역 중 적어도 하나에 전기적으로 연결되는 전극을 포함한다. 상기 패시베이션 막은, 상기 반도체 기판 위에 형성되는 제1 층; 및 상기 제1 층 위에 형성되는 제2 층을 포함한다. 상기 제1 층의 열팽창 계수가 상기 반도체 기판의 열팽창 계수보다 작고 상기 제2 층의 열팽창 계수보다 크고, 상기 제1 층의 두께가 상기 제2 층의 두께보다 얇고, 상기 제1 층의 계면 트랩 밀도가 상기 제2 층의 계면 트랩 밀도보다 크다.
본 실시예에서는 패시베이션 막의 적층 구조를 개선하여 다양한 특성을 향상할 수 있다.
즉, 반도체 기판의 후면에 위치하는 제2 패시베이션 막의 제2 층을 음전하를 띠는 전계 산화물층을 사용하여 p형을 가지는 도전형 영역을 효과적으로 패시베이션할 수 있다. 이때, 제2 층과 반도체 기판 사이에 중성막으로 열팽창 계수가 제2 층과 반도체 기판의 사이 값을 가지며 계면 트랩 밀도가 높은 제1 층을 형성하여 열적 특성을 향상하면서 제2 층의 블리스터 현상을 방지할 수 있다. 또한, 제2 층과 제3 층의 굴절률을 조절하여 후면에서 반사가 효과적으로 일어날 수 있도록 하여 반도체 기판을 통과한 광을 재이용하여 광의 이용량을 향상할 수 있도록 한다. 또한, 제4 층은 캐핑층으로 작용하여 제2 전극의 형성 시 제2 패시베이션 막이 손상되는 등의 문제를 방지할 수 있다.
또한, 반도체 기판의 전면에 위치하는 제1 패시베이션 막의 제1 층에 의하여 댕글링 본드를 제거할 수 있고, 제2 층 내지 제4 층의 굴절률을 한정하여 반사 방지막으로서의 기능을 함께 구현할 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 본 발명의 실시예에 따른 태양 전지의 평면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 기판(일례로, 반도체 기판)(이하 "반도체 기판")(110)과, 반도체 기판(110)에 형성되는 도전형 영역(20, 30)과, 도전형 영역(20, 30)에 전기적으로 연결되는 전극(24, 34)을 포함할 수 있다. 그리고 태양 전지(100)는 반도체 기판(110)의 표면에 형성되는 제1 패시베이션 막(22) 및 제2 패시베이션 막(32) 중 적어도 하나를 포함할 수 있다. 도전형 영역(20, 30)은 제1 도전형 영역인 에미터 영역(20)과 제2 도전형 영역인 후면 전계 영역(30)을 포함할 수 있고, 전극(24, 34)은 에미터 영역(20)에 전기적으로 연결되는 제1 전극(24)과 후면 전계 영역(30)에 전기적으로 연결되는 제2 전극(34)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은, 도전형 영역(20, 30)이 형성되는 영역과 도전형 영역(20, 30)이 형성되지 않는 부분인 베이스 영역(10)을 포함한다. 베이스 영역(10)은, 일례로 제2 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제2 도전형 불순물은 일례로 p형일 수 있다. 즉, 베이스 영역(10)은 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소가 낮은 농도로 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다.
본 실시예에서는 반도체 기판(10)이 p형의 도전형을 가져 반도체 기판(10)의 후면에 형성되는 p형의 도전형을 가지는 후면 전계 영역(30)을 쉽게 형성할 수 있다. 즉, 제2 전극(34)을 형성한 후에 열처리하는 것에 의하여 자연스럽게 후면 전계 영역(30)을 형성하여 공정을 단순화할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(10) 및 후면 전계 영역(30)이 n형을 가지고 에미터 영역(20)이 p형을 가지는 것도 가능하다.
반도체 기판(110)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(110)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(110)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(110)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그리고 반도체 기판(110)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 이에 따라 반도체 기판(110)을 통과하여 후면으로 향하는 광을 후면에서 반사하여 다시 반도체 기판(110)으로 향하도록 할 수 있다. 따라서 pn 접합에 도달하는 광량을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
반도체 기판(110)의 전면 쪽에는 제1 도전형 불순물을 가지는 에미터 영역(20)이 형성될 수 있다. 본 실시예에서 에미터 영역(20)은 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다.
이때, 본 실시예에서 에미터 영역(20)은, 높은 불순물 농도를 가져 상대적으로 낮은 저항을 가지는 제1 부분(20a)과, 제1 부분(20a)보다 낮은 불순물 농도를 가져 상대적으로 높은 저항을 가지는 제2 부분(20b)을 가질 수 있다. 제1 부분(20a)은 제1 전극(24)의 일부 또는 전체(즉, 적어도 일부)에 접촉 형성되도록 형성된다.
이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터 영역(20)은 선택적 에미터 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 에미터 영역(20)이 균일한 도핑 농도를 가지는 균일한 에미터 구조(homogenous emitter structure)를 가질 수도 있다. 또는 에미터 영역(20)이 후면까지 연장되는 구조를 가지는 등 다양한 구조를 가질 수 있다.
반도체 기판(110) 위에, 좀더 정확하게는 반도체 기판(110)에 형성된 에미터 영역(20) 위에 제1 패시베이션 막(22) 및 제1 전극(24)이 형성된다.
제1 패시베이션 막(22)은 제1 전극(24)에 대응하는 부분을 제외하고 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. 본 실시예에서 제1 패시베이션 막(22)은 반도체 기판(110)의 전면을 패시베이션하는 역할과 함께 반사 방지막의 역할을 함께 수행한다. 즉, 에미터 영역(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화하고, 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다.
제1 패시베이션 막(22)은 에미터 영역(20)에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 그리고 제1 패시베이션 막(22)은 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 반도체 기판(110)과 에미터 영역(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 제1 패시베이션 막(22)에 의하여 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양전지(100)의 효율을 향상할 수 있다.
본 실시예에서는 상술한 역할을 효과적으로 수행할 수 있도록 제1 패시베이션 막(22)이 다양한 층이 적층된 구조를 가질 수 있는데, 이에 대해서는 추후에 다시 상세하게 설명한다.
제1 전극(24)은 제1 패시베이션 막(22)에 형성된 개구부를 통하여(즉, 제1 패시베이션 막(22)을 관통하여) 에미터 영역(20)에 전기적으로 연결된다. 이러한 제1 전극(24)은 다양한 물질에 의하여 다양한 형상을 가지도록 형성될 수 있다.
도 2에 도시한 바와 같이, 제1 전극(24)은, 일례로, 제1 피치(P1)를 가지면서 서로 평행하게 배치되는 복수의 핑거 전극(24a)을 포함할 수 있다. 이와 함께 제1 전극(24)은 핑거 전극들(24a)과 교차하는 방향으로 형성되어 핑거 전극(24a)을 연결하는 버스바 전극(24b)을 포함할 수 있다. 이러한 버스 전극(24b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 피치(P1)보다 더 큰 제2 피치(P2)를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다. 또한, 버스바 전극(24b)을 형성하지 않는 등 다양한 변형이 가능하다. 이와 같이 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
단면 상으로 볼 때, 핑거 전극(24a) 및 버스바 전극(24b)이 제1 패시베이션 막(22)을 관통하여 형성될 수도 있다. 또는, 핑거 전극(24a)이 제1 패시베이션 막(22)을 관통하고 버스바 전극(24b)은 제1 패시베이션 막(22) 위에서 형성될 수 있다.
다시 도 1을 참조하면, 반도체 기판(110)의 후면 쪽에는 반도체 기판(110)보다 높은 도핑 농도로 제1 도전형 불순물을 포함하는 후면 전계 영역(30)이 형성된다. 이러한 후면 전계 영역(30)에 의하여 반도체 기판(110)의 후면에서 전자 및 정공이 재결합하여 캐리어가 손실되는 것을 방지할 수 있다. 본 실시예에서 후면 전계 영역(30)의 제2 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
이때, 본 실시예에서 후면 전계 영역(30)은 제2 전극(34)과 인접한 부분에서 부분적으로 형성되는 국부적 후면 전계 구조(local back surface field structure)를 가질 수 있다. 이에 의하면 후면 전계 영역(30)을 제2 전극(34)의 형성 공정에서 형성할 수 있어 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(30)이 제2 전극(34)과 다른 공정에서 형성될 수 있다. 또한, 후면 전계 영역(30)이 제2 전극(34)과 인접한 부분에서 상대적으로 높은 도핑 농도를 가지고 그 외 부분에서 상대적으로 낮은 도핑 농도를 가지는 선택적 후면 전계 구조(selective back surface field structure)를 가질 수도 있다. 또는, 후면 전계 영역(30)이 반도체 기판(110)의 후면에서 균일한 도핑 농도를 가지면서 전체적으로 형성되는 균일한 후면 전계 구조(homogeneous back surface field structure)를 가질 수도 있다.
반도체 기판(110)의 후면에는 제2 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다.
제2 패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 이러한 제2 패시베이션 막(32)은 반도체 기판(110)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 또한 본 실시예에서는 제2 패시베이션 막(32)에서 반사가 잘 일어나도록 하여 반도체 기판(110)을 통과한 광이 제2 패시베이션 막(32) 또는 제2 전극(34)에서 쉽게 반사되어 재이용될 수 있도록 한다.
본 실시예에서는 상술한 역할을 효과적으로 수행할 수 있도록 제2 패시베이션 막(32)이 다양한 층이 적층된 구조를 가질 수 있는데, 이에 대해서는 추후에 다시 상세하게 설명한다.
제2 전극(34)은 제2 패시베이션 막(32)에 형성된 개구부를 통하여(즉, 제2 패시베이션 막(32)을 관통하여) 후면 전계 영역(30)에 전기적으로 연결된다. 이러한 제2 전극(34)은 다양한 형상을 가지도록 형성될 수 있다.
일례로, 제2 전극(34)은 제2 패시베이션 막(32) 상에 전체적으로 형성되고 제2 패시베이션 막(32)에 형성된 개구부를 통하여 후면 전계 영역(30)(또는 반도체 기판(110))에 전기적으로 연결된다. 즉, 본 실시예에서는 제2 전극(34)은, 제2 패시베이션 막(32)을 관통하여 후면 전계 영역(30)에 연결되는 제1 전극부(341)와, 제1 전극부(341)와 연결되면서 제2 패시베이션 막(32) 상에 전체적으로 형성된 제2 전극부(342)를 포함할 수 있다. 이때, 제1 전극부(341)는 후면 전계 영역(30)에 점 컨택(point contact)될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 컨택 방법, 구조, 형상 등에 의하여 제1 전극부(341)와 후면 전계 영역(30)이 연결될 수 있다.
이와 같이 제2 전극(34)이 제2 패시베이션 막(32) 상에 전체적으로 형성되는 제2 전극부(342)를 포함하여 반도체 기판(110)을 통과한 광을 반사시켜 재이용할 수 있도록 한다. 그리고 제1 전극부(341)에 의하여 광전 변환 작용에 의하여 형성된 캐리어를 효과적으로 수집할 수 있도록 한다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(34)이 제1 전극(24)과 유사한 형상을 가져 양면에서 수광이 가능하도록 할 수 있다. 이 외에도 다양한 변형이 가능하다.
상술한 바와 같이 본 실시예에서는 반도체 기판(110)의 전면에 형성되는 제1 패시베이션 막(22)과 반도체 기판(110)의 후면에 형성되는 제2 패시베이션 막(32)의 적층 구조에 의하여 태양 전지(100)의 효율 및 특성을 좀더 향상한다. 이에 대하여 상세하게 설명한다. 이하에서는 제2 패시베이션 막(32)을 먼저 설명한 후에 제1 패시베이션 막(22)을 설명한다.
도 1의 확대원을 참조하면, 제2 패시베이션 막(32)은, 반도체 기판(110)의 후면 위에 차례로 적층되는 제1 층(32a) 및 제2 층(32b)을 포함한다. 그리고 제2 패시베이션 막(32)은 제2 층(32b) 위에 형성되는 제3 층(32c) 및 제4 층(32d)을 더 포함할 수 있다.
여기서, 제1 층(32a)은 반도체 기판(110) 위에 형성되는 층으로서, 일례로, 반도체 기판(110)에 접촉하여 형성될 수 있다. 제2 층(32b)은 제1 층(32a) 위에 형성되는 층으로서, 일례로, 제1 층(32a)에 접촉하여 형성될 수 있다.
이때, 제2 층(32b)은 음전하를 가져 p형의 후면 전계 영역(30)을 패시베이션하기에 적합한 산화물을 포함할 수 있다. 일례로, 제2 층(32b)이 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물로 이루어진 군에서 선택되는 물질을 적어도 하나 포함하는 산화물층일 수 있다. 이러한 산화물은 패시베이션 막으로 사용되는 다른 물질들에 비하여 음전하가 많아 전계 효과 패시베이션(field effect passivation)을 유도할 수 있다. 이러한 전계 효과 패시베이션에 의하여 p형인 후면 전계 영역(30)을 효과적으로 패시베이션 할 수 있다. 이 중에서도 제2 층(32b)이 알루미늄 산화물을 포함하는 것이 바람직할 수 있다. 즉, 제2 패시베이션 막(32)의 제2 층(32a)은 음전하 산화물층으로서, 전계 효과 패시베이션에 의하여 p형의 후면 전계 영역(30)을 효과적으로 패시베이션하는 층이다.
이때, 제2 층(32b)의 두께(T22)는 4nm 내지 20nm의 두께를 가질 수 있다. 제2 층(32b)의 두께(T22)가 4nm 미만이면 패시베이션 효과가 충분하지 않을 수 있고, 제2 층(32b)의 두께(T22)가 20nm를 초과하면 공정 시간이 증가할 수 있고 블리스터(blister) 현상이 발생할 수 있다. 블리스터 현상이라 함은, 제2 패시베이션 막(32)을 형성하는 공정 또는 이후의 공정(특히, 열처리 공정)에서 제2 패시베이션 막(32)이 부풀어오르는 현상을 말한다. 이러한 블리스터 현상은 다양한 이유에 의하여 발생할 수 있는데, 일례로, 제2 층(32b)에 포함된 수소에 의하여 발생될 수 있다. 즉, 제2 층(32b)은 음전하에 의한 전계 효과 패시베이션 특성은 우수한 반면, 형성 공정에서 많은 양의 수소가 혼입될 수 있으므로 이에 의하여 고온 공정에서 블리스터 현상이 쉽게 일어날 수 있다. 이와 같이 블리스터 현상이 발생하면 패시베이션 막이 부풀어올라 충분한 패시베이션 효과를 나타내기 어렵고, 이에 따라 태양 전지(100)의 충밀도 특성을 저하시킬 수 있다.
상술한 제2 층(32b)은 일례로 원자층 증착법(atomic layer deposition, ALD)에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제2 층(32b)을 형성할 수 있다.
이에 따라 본 실시예에서는 반도체 기판(110)과 제2 층(32b) 사이에 블리스터 현상을 방지할 수 있는 제1 층(32a)을 형성한다. 또한, 제1 층(32a)은 반도체 기판(110)과 제2 층(32b) 사이의 열적 특성 차이를 보완할 수 있는 열적 버퍼(buffer)로서 기능하게 된다.
이를 위하여 제1 층(32a)은 반도체 기판(110)과 제2 층(32b) 사이의 열팽창 계수를 가지고, 제2 층(32b) 및 제3 층(32c)보다 큰 계면 트랩 밀도를 가지면서, 제2 층(32b)의 전계 효과 패시베이션에 영향을 주지 않도록 중성 특성을 가지는 물질을 포함할 수 있다. 또한, 제2 층(32b)보다 얇은 두께를 가져 제2 층(32b)의 전계 효과 패시베이션을 방해하지 않는 것이 바람직하다. 이때, 제1 층(32a)의 두께(T21)는 제3 층(32c) 및 제4 층(32d)의 두께(T23, T24)보다 작을 수 있다.
구체적으로, 제1 층(32a)의 열팽창 계수는 반도체 기판(110)의 열팽창 계수보다 작고 제2 층(32b)의 열팽창 계수보다 작을 수 있다. 일례로, 제1 층(32a)의 열팽창 계수는 0.3 X 10-6m/℃ 내지 3.5 X 10-6m/℃일 수 있다. 이는 반도체 기판(110)의 열팽창 계수가 대략 4 X 10-6m/℃이고, 제2 층(32b)이 알루미늄 산화물을 포함할 경우의 열팽창 계수가 대략 0.3 X 10-6m/℃임을 고려한 것이다. 제1 층(32a)이 상술한 바와 같은 열팽창 계수를 가지면 반도체 기판(110)과 제2 층(32b)의 열팽창 계수 차이에 의한 문제를 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 층(32a)의 열팽창 계수의 수치 범위는 반도체 기판(110), 제2 층(32b)의 물질 등을 고려하여 변화될 수 있다.
그리고 제1 층(32a)은 제2 층(32b)의 전계 효과 패시베이션을 방해하지 않는 두께를 가질 수 있다. 일례로, 제1 층(32a)의 두께(T21) : 제2 층(32b)의 두께(T22) 비율이 1 : 4 내지 1 : 12(좀더 한정하면, 1 :4 내지 1:6)일 수 있다. 이는 전계 효과 패시베이션을 방해하지 않으면서 제2 층(32b)의 블리스터 방지, 열적 버퍼의 기능을 수행할 수 있도록 결정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 층(32a)과 제2 층(32b)의 두께 비율이 변화할 수 있음은 물론이다.
이때, 제1 층(32a)의 두께(T21)가 1nm 내지 5nm일 수 있다. 제1 층(32a)의 두께(T21)가 1mm 미만이면 제2 층(32b)의 블리스터 방지, 열적 버퍼의 기능을 수행하기 어려울 수 있다. 제1 층(32a)의 두께(T21)가 5mm를 초과하면 제2 층(32b)의 전계 효과 패시베이션 효과가 저하될 수 있다.
이와 같이 얇은 두께의 제1 층(32a)을 형성하기 위하여 열적 증착 방법에 의하여 제1 층(32a)을 형성할 수 있다. 즉, 제1 층(32a)은 열적 산화물층일 수 있다. 이때, 반도체 기판(10)을 구성하는 실리콘을 포함하는 산화물인 실리콘 산화물은 상술한 바와 같은 열팽창 계수를 가지면서 중성 특성을 가지는 물질이므로, 제1 층(32a)을 실리콘 산화물로 형성할 수 있다. 그러면, 반도체 기판(10)을 열적 산화 시키는 것에 의하여 쉽게 제1 층(32a)을 형성할 수 있다.
이와 같이 제1 층(32a)이 열적 산화물로 형성되면, 증착법 등에 의하여 형성된 산화물(일례로, 동일한 물질로 구성되는 실리콘 산화물)보다 산소 원자의 함량이 낮은 다소 불안정한 실리콘 산화물이 형성된다. 그리고 제1 층(32a)은 제2 패시베이션 막(32)을 구성하는 다른 막(즉, 제2 층(32b), 제3 층(32c), 제4 층(32d))보다 큰 계면 트랩 밀도를 가질 수 있다. 즉, 제1 층(32a)은 안정화된 실리콘 산화물인 SiO2보다 산소 원자(O)의 함량을 낮추는 것에 의하여 상대적으로 큰 트랩 밀도를 가지도록 할 수 있다. 이와 같이 산소 원자의 함량을 낮추게 되면 제2 층(32b) 내의 수소가 다소 불안정한 제1 층(32a) 내부로 확산하게 된다. 이에 따라 제2 층(32b) 내의 수소 함량을 줄일 수 있고, 이에 의하여 제2 층(32b)에 블리스터 현상이 발생하는 것을 효과적으로 방지할 수 있다. 좀더 상세하게는, 제2 패시베이션 막(32)의 수소 함량이 결함(일례로, 댕글링 본드(dangling bond)를 채우는 양보다 많이 포함되면 여분의 수소가 다른 기체 등과 반응하거나 단독으로 가스 형태가 되어 이들이 터지면서 블리스터 현상이 발생할 수 있다. 이를 고려하여 본 실시예에서는 여분의 수소가 확산될 수 있는 제1 층(32a)을 반도체 기판(110)과 제2 층(32b) 사이에 형성하여, 제2 층(32b)에 여분의 산소가 잔존하는 것을 방지하여 블리스터 현상을 방지할 수 있다.
일례로, 제1 층(32a)의 계면 트랩 밀도는 4.1 X 1011cm-2 eV-1 내지 6 X 1011cm-2 eV-1 범위)일 수 있다. 이는 제2 층(32b)의 여분의 산소가 확산되기에 적절한 밀도의 예시를 제시한 것이며, 본 발명이 이에 한정되는 것은 아니다.
제2 층(32b) 위에 제2 층(32b)과 다른 굴절률을 가지는 제3 층(32c)이 형성될 수 있다. 이러한 제3 층(32c)은 제2 층(32b)과 다른 굴절률을 가져 반도체 기판(110)을 통과한 광이 쉽게 반사될 수 있도록 하는 층이다. 즉, 제3 층(32c)은 제2 층(32b)보다 낮은 굴절률을 가져 전반사에 의하여 광을 반도체 기판(110) 쪽으로 반사하는 역할을 할 수 있다.
일례로, 제2 층(32b)은 1.6 내지 1.8의 굴절률을 가질 수 있고, 제3 층(32c)은 제2 층(32b)보다 낮은 1.4 내지 1.6의 굴절률을 가질 수 있다. 일례로, 제3 층(32c)은 실리콘 산화물을 포함할 수 있다. 이와 같이 제2 층(32b) 및 제3 층(32c)의 굴절률을 조절하면 반도체 기판(110)을 통과한 광을 효과적으로 반사할 수 있다. 그리고 제2 층(32b)의 두께(T22)는 제3 층(32c)의 두께(T23)보다 작을 수 있다. 이는 제2 층(32b)의 두께(T22)가 두꺼워지면 블리스터 현상 등이 발생되고 ALD 등에 의하여 형성되는 제2 층(32b)의 생산성이 저하될 수 있기 때문이다. 일례로, 상기 제3 층(32c)의 두께(T23)는 200nm 내지 250nm일 수 있다. 이러한 두께는 굴절률을 고려하여 반사 특성을 최대화할 수 있는 범위로 한정된 것이다.
이때, 제1 층(32a)은 열적 산화물층이고, 제2 층(32c)은 증착법(일례로, 화학 기상 증착법(PECVD))에 의하여 형성된 실리콘 산화물층일 수 있다. 이에 따라 제1 층(32a)의 계면 트랩 밀도가 제3 층(32c)의 계면 트랩 밀도의 1.5배 내지 5배(좀더 한정하면, 2배 내지 3배)일 수 있다.
그리고 제3 층(32c) 위에는 제1 층(32a) 내지 제3 층(32c)을 캡핑하는 캡핑층으로 기능하는 제4 층(32d)가 형성될 수 있다. 제4 층(32d)은 제2 전극(34)의 형성 공정에서 제2 전극(34)을 형성하기 위한 물질이 불필요한 부분에서 제2 패시베이션 막(32) 내로 확산하거나 제2 패시베이션 막(32)을 파이어 스루(fire through) 시키는 등의 문제를 방지하기 위한 것이다. 제4 층(32d)은 다양한 물질을 포함할 수 있으나, 일례로, 실리콘 질화물을 포함할 수 있다.
이러한 제4 층(32d)의 두께(T24)는 특정한 수치 범위로 한정되지는 않는다. 일례로, 제4 층(32d)의 두께를 50nm 내지 100nm으로 하여 캡핑층으로서의 역할을 수행하면서도 짧은 시간 내에 형성하도록 할 수 있다.
그리고 제4 층(32d)은 2.0 내지 2.5의 굴절률을 가질 수 있다. 굴절률은 실리콘 질화물에을 형성하기 위한 원료 기체인 암모니아의 양을 조절하여 SiNx의 x를 조절하는 것 에 의하여 얻어질 수 있다. 이러한 굴절률에 의하여 광의 반사를 좀더 유도할 수 있다.
한편, 도 1의 다른 확대원을 참조하면, 제1 패시베이션 막(22)은, 반도체 기판(110) 위에 차례로 적층되는 제1 층(22a), 제2 층(22b), 제3 층(22c) 및 제4 층(22d)을 포함한다.
이때, 제1 패시베이션 막(22)의 제2 층(22b)은 반드시 포함되어야 하는 층은 아니다. 즉, 본 실시예에서 p형의 후면 전계 영역(30)을 패시베이션하는 제2 패시베이션 막(32)은 전계 효과 패시베이션을 위하여 음전하를 가지는 산화물을 포함하는 제2 층(32b)을 포함하지만, n형의 에미터 영역(20)을 패시베이션하는 제1 패시베이션 막(22)에서는 음전하를 가지는 산화물을 포함하는 제2 층(22b)이 반드시 포함되어야 하는 것이 아니다. 다만, 제2 패시베이션 막(32)의 제2 층(32b)과 함께 형성될 수 있으므로 제조 공정의 부담 없이 형성할 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 에미터 영역(20)이 p형을 가지는 경우에는 제1 패시베이션 막(22)의 제2 층(22b)이 필수적으로 포함되어야 한다.
그리고 제2 층(22b), 제3 층(22c) 및 제4 층(22d) 등은 일정한 굴절률을 가져 전면에서 반사가 되지 않도록 하는 역할을 한다.
제1 패시베이션 막(22)의 제1 층(22a) 및 제2 층(22b)은 제2 패시베이션 막(32)의 제1 층(32a) 및 제2 층(32b)과 유사하다. 이는 제1 패시베이션 막(22)의 제1 층(22a)과 제2 패시베이션 막(32)의 제1 층(32a)을 동일한 공정에서 함께 형성하고, 제1 패시베이션 막(22)의 제2 층(22b)과 제2 패시베이션 막(32)의 제2 층(32b)을 동일한 공정에서 함께 형성하였기 때문이다. 이와 같이 제1 패시베이션 막(22) 및 제2 패시베이션 막(32)의 적어도 일부를 함께 형성하는 것에 의하여 공정을 단순화할 수 있다. 이에 대해서는 추후에 다시 설명한다.
다만, 제1 패시베이션 막(22)의 제1 층(22a)은 제2 패시베이션 막(32)의 제1 층(32a)보다 작은 두께를 가질 수 있다. 이는 반도체 기판(10)의 전면에 요철이 형성되어 있기 때문이다. 일례로, 제2 패시베이션 막(32)의 제1 층(32a)의 두께(T21)가 1nm 내지 5nm일 수 있고, 제1 패시베이션 막(22)의 제1 층(22a)의 두께(T11)이 1nm 내지 4nm의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 수치는 다양하게 변화될 수 있다. 그 외 제1 층(22a)의 물질, 제2 층(22b)의 물질 및 두께 등은 제2 패시베이션 막(32)에서와 동일 또는 유사하므로 상세한 설명을 생략한다.
그리고 제2 층(22b) 위에 형성되는 제3 층(22c) 및 제4 층(22d)은 굴절률, 두께 등에 의하여 반사를 방지하는 반사 방지막으로 기능하다. 일례로, 제3 층(22c)의 굴절률이 제2 층(22b)의 굴절률보다 크고, 제4 층(22d)의 굴절률이 제3 층(22c)의 굴절률보다 작을 수 있다. 이러한 굴절률 차이를 가질 수 있도록 제3 층(22c)이 실리콘 질화물을 포함하고, 제4 층(22d)이 실리콘 산화물을 포함할 수 있다. 그러나 이러한 물질은 일례로 제시한 것에 불과할 뿐 다른 물질이 사용될 수 있음은 물론이다. 이때, 제1 층(22a)의 계면 트랩 밀도가 제4 층(22d)의 계면 트랩 밀도의 1.5배 내지 5배일 수 있다. 이는 제1 층(22a)이 열적 산화물층이고 제3 층(23c)이 증착에 의하여 형성된 산화물층인 것을 고려한 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
일례로, 제2 층(22b)의 굴절률이 1.6 내지 1.8이고, 제3 층(22c)의 굴절률이 2.0 내지 2.5이며, 제4 층(22d)의 굴절률이 1.4 내지 1.6일 수 있다. 그리고 제2 층(22b)의 두께(T12)가 제3 층(22c) 및 제4 층(22d)의 두께(T13, T14)보다 작을 수 있다. 일례로, 제2 층(22b)의 두께(T12)가 4nm 내지 20nm이고, 제3 층(22c)의 두께(T13)가 80nm 내지 90nm이며, 제4 층(22d)의 두께(T14)가 100nm 내지 120nm일 수 있다. 이러한 두께 및 굴절률은 반사를 방지할 수 있도록 최적화된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 층(22b) 내지 제4 층(22d)의 두께 및 굴절률은 다르게 변화될 수 있다.
이와 같이 본 실시예에서는 제1 패시베이션 막(22) 및 제2 패시베이션 막(32)의 적층 구조를 개선하여 다양한 특성을 향상할 수 있다.
즉, 제1 패시베이션 막(22)의 제1 층(22a)에 의하여 댕글링 본드를 제거할 수 있고, 제2 층(22b) 내지 제4 층(22d)의 굴절률을 한정하여 반사 방지막으로서의 기능을 함께 구현할 수 있도록 한다.
또한, 제2 패시베이션 막(32)의 제2 층(32b)을 음전하를 띠는 전계 산화물층을 사용하여 p형을 가지는 도전형 영역(20, 30)(본 실시예에서는 후면 전계 영역(30))을 효과적으로 패시베이션할 수 있다. 이때, 제2 층(32b)과 반도체 기판(110) 사이에 중성막으로 열팽창 계수가 제2 층(32b)과 반도체 기판(110)의 사이 값을 가지며 계면 트랩 밀도가 높은 제1 층(32a)을 형성하여 열적 특성을 향상하면서 제2 층(32b)의 블리스터 현상을 방지할 수 있다. 또한, 제2 층(32b)과 제3 층(32c)의 굴절률을 조절하여 후면에서 반사가 효과적으로 일어날 수 있도록 하여 반도체 기판(110)을 통과한 광을 재이용하여 광의 이용량을 향상할 수 있도록 한다. 또한, 제4 층(32d)은 캐핑층으로 작용하여 제2 전극(34)의 형성 시 제2 패시베이션 막(32)이 손상되는 등의 문제를 방지할 수 있다.
이와 같이 본 실시예에서는 제1 및/또는 제2 패시베이션(22, 32)을 최적화하여 태양 전지(100)의 효율을 극대화할 수 있다. 일례로, 태양 전지(100)의 효율을 대략 1% 이상 증가시킬 수 있으며, 태양 전지(100)를 이용하여 태양 전지 모듈을 제적하는 경우에 전력을 15W 이상 증가시킬 수 있다. 이에 따라 제품 가격 경쟁력 또한 향상할 수 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 3, 그리고 도 4a 내지 도 4g를 참조하여 상세하게 설명한다. 이하에서는 이미 설명한 내용에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이고, 도 4a 내지 도 4g는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 본 실시예에 따른 태양 전지의 제조 방법은, 기판을 준비하는 단계(ST10), 도전형 영역을 형성하는 단계(ST20), 패시베이션 막을 형성하는 단계(ST30) 및 전극을 형성하는 단계(ST40)를 포함한다. 각 단계들을 도 4a 내지 도 4g를 참조하여 상세하게 설명한다.
먼저, 도 4a에 도시한 바와 같이, 기판을 준비하는 단계(ST10)에서는 제2 도전형 불순물을 가지는 베이스 영역(10)으로 구성된 반도체 기판(110)을 준비한다. 본 실시예에서 반도체 기판(110)은 p형의 불순물을 가지는 실리콘으로 이루어질 수 있다. 이때, 반도체 기판(110)의 전면은 요철을 가지도록 텍스쳐링되고, 후면은 전면보다 낮은 표면 거칠기를 가질 수 있다.
텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(110)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(110)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(110)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(110)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(110)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(110)의 후면은 경면 연마(mirror polishing) 등에 의하여 제2 전극(34) 형성 시 우수한 반사도를 가지도록 할 수 있다.
이어서, 도 4b에 도시한 바와 같이, 도전형 영역을 형성하는 단계(ST20)에서는 도전형 영역인 에미터 영역(20)을 형성한다. 본 실시예에서는 에미터 영역(20)만을 먼저 형성하고 후면 전계 영역(30)은 제2 전극(34)을 형성하는 단계 또는 그 직전에 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계 영역(30)의 적어도 일부를 도전형 영역을 형성하는 단계(ST20)에서 함께 형성할 수도 있다.
일례로, 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 제1 도전형 불순물(일례로, n형 불순물)을 반도체 기판(110)에 도핑하여 에미터 영역(20)을 형성할 수 있다. 이때, 복수 횟수로 제1 도전형 불순물을 도핑하거나, 콤 마스크(comb mask)를 사용하여 이온 주입하는 등의 방법으로 제1 부분(20a) 및 제2 부분(20b)을 가지는 선택적 구조의 에미터 영역(20)을 형성할 수 있다.
이어서, 도 4c 내지 도 4f에 도시한 바와 같이, 패시베이션 막을 형성하는 단계(ST30)에서 제1 패시베이션 막(22) 및 제2 패시베이션 막(32)을 각기 반도체 기판(110)의 전면 및 후면에 형성한다. 이를 좀더 상세하게 설명한다.
먼저, 도 4c에 도시한 바와 같이, 반도체 기판(110)의 양면에 제1 및 제2 패시베이션 막(22, 32)의 제1 층(22a, 32a)를 형성한다. 이때, 제1 층(22a, 32a)은 반도체 기판(10)을 높은 온도의 로 내에 넣어 열적 성장된 열적 산화물층으로 구성될 수 있다. 반도체 기판(10)이 실리콘을 포함할 경우에 제1 층(22a, 32a)은 실리콘 산화물층으로 구성될 수 있다. 그러면, 얇은 두께를 가지면서 산소 함량이 다소 낮고 높은 계면 트랩 밀도를 가져야 하는 제1 층(22a, 32a)을 쉽게 형성할 수 있다.
이어서, 도 4d에 도시한 바와 같이, 반도체 기판(10)의 양면에 제1 및 제2 패시베이션 막(22, 32)의 제2 층(22b, 32b)를 형성한다. 이때, 제2 층(22b, 32b)은 전계 효과 패시베이션을 위한 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등일 수 있다. 이러한 제2 층(22b, 32b)은 ALD 등에 의하여 형성될 수 있다.
이때, p형의 후면 전계 영역(30)을 패시베이션하는 제2 패시베이션 막(32)에서는 제2 층(32b)을 포함하여야 하나, 제1 패시베이션 막(22)은 제2 층(22b)을 포함하지 않아도 무방하다.
이와 같이 제1 패시베이션 막(22) 및 제2 패시베이션 막(32)의 적어도 일부를 함께 형성하는 것에 의하여 공정을 단순화할 수 있다.
이어서, 도 4e에 도시한 바와 같이, 제1 패시베이션 막(22)의 제2 층(22b) 위에 제1 패시베이션 막(22)의 제3 층(22c) 및 제4 층(22d)을 형성한다. 이어서, 도 4f에 도시한 바와 같이, 제2 패시베이션 막(32)의 제2 층(32b) 위에 제2 패시베이션 막(32)의 제3 층(32c) 및 제4 층(32d)를 형성한다. 제1 패시베이션 막(22)의 제3 층(22c)은 실리콘 질화물층일 수 있고, 제4 층(22d)은 실리콘 산화물층일 수 있다. 그리고 제2 패시베이션 막(32)의 제3 층(32c)은 실리콘 산화물층일 수 있고, 제4 층(32d)은 실리콘 질화물층일 수 있다.
이러한 제3 층(22c, 32c), 그리고 제4 층(22d, 32d)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이에 의하여 제3 제3 층(22c, 32c), 그리고 제4 층(22d, 32d)은 열적 산화물층인 제1 층(22a, 32a)보다 낮은 계면 트랩 밀도를 가질 수 있다.
본 실시예에서는 제1 패시베이션 막(22)의 제3 층(22c) 및 제4 층(22d)을 먼저 형성한 후에 제2 패시베이션 막(32)의 제3 층(32c) 및 제4 층(32d)를 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 패시베이션 막(32)의 제3 층(32c) 및 제4 층(32d)을 먼저 형성한 후에 제1 패시베이션 막(22)의 제3 층(22c) 및 제4 층(22d)를 형성하는 것도 가능함은 물론이다. 그 외 다양한 변형이 가능하다.
이어서, 도 4g에 도시한 바와 같이, 전극을 형성하는 단계(ST40)에서는, 반도체 기판(110)의 전면에 에미터 영역(20)에 접촉하는 제1 전극(24)을 형성하고, 반도체 기판(110)의 후면에 제2 전극(34)을 형성한다. 이때, 후면 전계 영역(30)은 제2 전극(34)을 형성하기 전, 또는 제2 전극(34)을 형성하는 단계에서 함께 형성될 수 있다.
제1 패시베이션 막(22)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법을 수행하여 제1 전극(24)을 형성할 수 있다. 그리고 제2 패시베이션 막(32)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법을 수행하여 제2 전극(34)을 형성할 수 있다.
또는, 제1 및 제2 전극 형성용 페이스트를 제1 패시베이션 막(22) 및 제2 패시베이션 막(32) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(24, 34)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다. 그리고 제2 전극(34)을 알루미늄 등의 금속으로 형성하여 소성 공정 중에 제2 전극(34) 내의 알루미늄이 반도체 기판(110)의 후면으로 확산되어 자연스럽게 후면 전계 영역(30)을 형성하게 된다.
제2 전극(34)의 형성 공정을 좀더 상세하게 설명하면, 제2 패시베이션 막(32) 위에 전체적으로 제2 전극부(342)을 형성한 다음, 제1 전극부(341)에 대응하는 부분을 레이저 소성 컨택 등의 방법으로 용융하여 제1 전극부(341)를 형성하는 것에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 패시베이션 막(32)에 개구부를 형성한 다음 전체적으로 개구부를 메우도록 제2 전극(34)을 형성하는 것에 의하여 형성될 수도 있다. 그 외 다양한 방법이 적용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 열 확산법, 이온 주입법 등을 이용하여 후면 전계 영역(30)을 별도로 형성하는 것도 가능하며 이 또한 본 발명의 범위에 속한다.
상술한 실시예에서는 도전형 영역인 후면 전계 영역(30) 및 에미터 영역(20)을 형성한 다음, 제1 패시베이션 막(22) 및 제2 패시베이션 막(32)을 형성하고, 그 후에 제1 및 제2 전극(24, 34)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 에미터 영역(20), 후면 전계 영역(30), 제1 패시베이션 막(22), 제2 패시베이션 막(32), 제1 전극(24), 제2 전극(34)의 형성 순서는 다양하게 변형될 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
20: 에미터 영역
22: 제1 패시베이션 막
22a, 22b, 22c, 22d: 제1 층, 제2 층, 제3 층, 제4 층
24: 제1 전극
30: 후면 전계 영역
32: 제2 패시베이션 막
32a, 32b, 32c, 32d: 제1 층, 제2 층, 제3 층, 제4 층
34: 제2 전극

Claims (35)

  1. 반도체 기판;
    상기 반도체 기판에 형성되며 상기 반도체 기판과 동일하거나 서로 다른 도전형을 가지는 도전형 영역;
    상기 도전형 영역을 덮으면서 상기 반도체 기판 위에 형성되는 패시베이션 막; 및
    상기 반도체 기판 및 상기 도전형 영역 중 적어도 하나에 전기적으로 연결되는 전극
    을 포함하고,
    상기 패시베이션 막은,
    상기 도전형 영역 위에 형성되며 실리콘 산화물을 포함하는 제1 층;
    상기 제1 층 위에 형성되며 음전하를 가지는 산화물을 포함하는 제2 층;
    상기 제2 층 위에 형성되며 상기 제2 층과 다른 굴절률을 가지는 제3 층; 및
    상기 제3 층 위에 형성되며 상기 제3 층과 다른 굴절률을 가지는 제4 층
    을 포함하고,
    상기 제1 층의 열팽창 계수가 상기 반도체 기판의 열팽창 계수보다 작고 상기 제2 층의 열팽창 계수보다 크고, 상기 제1 층의 두께가 상기 제2 층의 두께보다 얇고, 상기 제1 층의 계면 트랩 밀도가 상기 제2 층의 계면 트랩 밀도보다 큰 태양 전지.
  2. 제1항에 있어서,
    상기 제2 층은 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물로 이루어진 군에서 선택되는 물질을 적어도 하나 포함하는 태양 전지.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 층의 두께가 상기 제3 층의 두께보다 작은 태양 전지.
  5. 제1항에 있어서,
    상기 제1 층의 계면 트랩 밀도가 상기 제3 층의 계면 트랩 밀도보다 큰 태양 전지.
  6. 제1항에 있어서,
    상기 패시베이션 막이 상기 반도체 기판의 후면에 위치하고,
    상기 제3 층의 굴절률이 상기 제2 층의 굴절률보다 작은 태양 전지.
  7. 제6항에 있어서,
    상기 제2 층의 굴절률이 1.6 내지 1.8이고,
    상기 제3 층의 굴절률이 1.4 내지 1.6인 태양 전지.
  8. 제6항에 있어서,
    상기 제2 층의 두께가 상기 제3 층의 두께보다 작은 태양 전지.
  9. 제8항에 있어서,
    상기 제2 층의 두께가 4nm 내지 20nm이고,
    상기 제3 층의 두께가 200nm 내지 250nm인 태양 전지.
  10. 제6항에 있어서,
    상기 제3 층이 실리콘 산화물을 포함하고,
    상기 제1 층의 계면 트랩 밀도가 상기 제3 층의 계면 트랩 밀도보다 큰 태양 전지.
  11. 제10항에 있어서,
    상기 제1 층의 계면 트랩 밀도가 상기 제3 층의 계면 트랩 밀도의 1.5배 내지 5배인 태양 전지.
  12. 제6항에 있어서,
    상기 제4 층이 실리콘 질화물을 포함하는 태양 전지.
  13. 제12항에 있어서,
    상기 제4 층의 굴절률이 2.0 내지 2.5이고,
    상기 제4 층의 두께가 50nm 내지 100nm인 태양 전지.
  14. 제1항에 있어서,
    상기 패시베이션 막이 상기 반도체 기판의 전면에 위치하고,
    상기 제3 층의 굴절률이 상기 제2 층의 굴절률보다 크고,
    상기 제4 층의 굴절률이 상기 제3 층의 굴절률보다 작은 태양 전지.
  15. 제14항에 있어서,
    상기 제2 층의 굴절률이 1.6 내지 1.8이고,
    상기 제3 층의 굴절률이 2.0 내지 2.5이며,
    상기 제4 층의 굴절률이 1.4 내지 1.6인 태양 전지.
  16. 제14항에 있어서,
    상기 제2 층의 두께가 상기 제3 층 및 상기 제4 층의 두께보다 작은 태양 전지.
  17. 제16항에 있어서,
    상기 제2 층의 두께가 4nm 내지 20nm이고,
    상기 제3 층의 두께가 80nm 내지 90nm이며,
    상기 제4 층의 두께가 100nm 내지 120nm인 태양 전지.
  18. 제14항에 있어서,
    상기 제3 층이 실리콘 질화물을 포함하고,
    상기 제4 층이 실리콘 산화물을 포함하는 태양 전지.
  19. 제18항에 있어서,
    상기 제1 층의 계면 트랩 밀도가 상기 제4 층의 계면 트랩 밀도의 1.5배 내지 5배인 태양 전지.
  20. 반도체 기판;
    상기 반도체 기판의 일면에 형성되며 제1 도전형을 가지는 제1 도전형 영역;
    상기 반도체 기판의 타면에 형성되며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역;
    상기 제1 도전형 영역을 덮으면서 상기 반도체 기판의 상기 일면 위에 형성되는 제1 패시베이션 막;
    상기 제2 도전형 영역을 덮으면서 상기 반도체 기판의 상기 타면 위에 형성되는 제2 패시베이션 막;
    상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
    을 포함하고,
    상기 제1 패시베이션 막은,
    상기 반도체 기판의 상기 일면 위에 형성되는 제1 실리콘 산화물층;
    상기 제1 실리콘 산화물층 위에 형성되는 제1 실리콘 질화물층; 및
    상기 실리콘 질화물층 형성되는 제2 실리콘 산화물층
    을 포함하고,
    상기 제2 패시베이션 막은,
    상기 반도체 기판의 상기 타면 위에 형성되는 제3 실리콘 산화물층;
    상기 제1 실리콘 산화물층 위에 형성되며 음전하를 띠는 산화물을 포함하는 음전하 산화물층;
    상기 음전하 산화물층 형성되는 제4 실리콘 산화물층; 및
    상기 제4 실리콘 산화물층 위에 형성되는 제2 실리콘 질화물층
    을 포함하고,
    상기 제3 실리콘 산화물층의 열팽창 계수가 상기 반도체 기판의 열팽창 계수보다 작고 상기 음전하 산화물층의 열팽창 계수보다 크고, 상기 제3 실리콘 산화물층의 두께가 상기 음전하 산화물층의 두께보다 얇고, 상기 제3 실리콘 산화물층의 계면 트랩 밀도가 상기 음전하 산화물층의 계면 트랩 밀도보다 큰 태양 전지.
  21. 제20항에 있어서,
    상기 반도체 기판의 상기 일면이 상기 반도체 기판의 전면이고,
    상기 반도체 기판의 상기 타면이 상기 반도체 기판의 후면이며,
    상기 제1 실리콘 산화물층이 상기 제3 실리콘 산화물층보다 얇은 두께를 가지는 태양 전지.
  22. 제21항에 있어서,
    상기 반도체 기판의 상기 전면이 상기 반도체 기판의 상기 후면보다 큰 표면 거칠기를 가지는 태양 전지.
  23. 제20항에 있어서,
    상기 반도체 기판의 상기 일면이 상기 반도체 기판의 전면이고,
    상기 반도체 기판의 상기 타면이 상기 반도체 기판의 후면이며,
    상기 제2 전극은, 상기 제2 패시베이션 막을 관통하여 상기 반도체 기판에 부분적으로 컨택되는 제1 전극부와, 상기 제1 전극부에 연결되며 상기 제2 패시베이션 막 위에 전체적으로 형성되는 제2 전극부를 포함하는 태양 전지.
  24. 제23항에 있어서,
    상기 반도체 기판의 상기 일면이 상기 반도체 기판의 전면이고,
    상기 반도체 기판의 상기 타면이 상기 반도체 기판의 후면이며,
    상기 제2 도전형 영역이 p형을 가지는 태양 전지.
  25. 제20항에 있어서,
    상기 제1 실리콘 산화물층이 상기 반도체 기판의 상기 일면에 접촉하여 형성되고,
    상기 제3 실리콘 산화물층이 상기 반도체 기판의 다른 일면 및 상기 음전하 산화물층에 접촉하여 형성되는 태양 전지.
  26. 제20항에 있어서,
    상기 제1 실리콘 산화물층과 상기 제1 실리콘 질화물층 사이에 알루미늄 산화물층을 더 포함하는 태양 전지.
  27. 제26항에 있어서,
    상기 알루미늄 산화물층의 굴절률이 1.6 내지 1.8이고, 상기 제1 실리콘 질화물층의 굴절률이 2.0 내지 2.5이며, 상기 제2 실리콘 산화물층의 굴절률이 1.4 내지 1.6이고,
    상기 음전하 산화물층의 굴절률이 1.6 내지 1.8이고, 상기 제4 실리콘 산화물층의 굴절률이 1.4 내지 1.6이며, 상기 제2 실리콘 질화물층의 굴절률이 2.0 내지 2.5인 태양 전지.
  28. 제27항에 있어서,
    상기 알루미늄 산화물층의 두께가 4nm 내지 20nm이고, 상기 제1 실리콘 질화물층의 두께가 80nm 내지 90nm이며, 상기 제2 실리콘 산화물층의 두께가 100nm 내지 120nm이고,
    상기 음전하 산화물층의 두께가 4nm 내지 20nm이고, 상기 제4 실리콘 산화물층의 두께가 200nm 내지 250nm이며, 상기 제2 실리콘 질화물층의 두께가 50nm 내지 100nm인 태양 전지.
  29. 제20항에 있어서,
    상기 음전하 산화물층은 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물로 이루어진 군에서 선택되는 물질을 적어도 하나 포함하는 태양 전지.
  30. 반도체 기판;
    상기 반도체 기판에 형성되며 상기 반도체 기판과 동일하거나 서로 다른 도전형을 가지는 도전형 영역;
    상기 도전형 영역을 덮으면서 상기 반도체 기판 위에 형성되는 패시베이션 막; 및
    상기 반도체 기판 및 상기 도전형 영역 중 적어도 하나에 전기적으로 연결되는 전극
    을 포함하고,
    상기 패시베이션 막은,
    상기 반도체 기판 위에 형성되는 제1 층; 및
    상기 제1 층 위에 형성되는 제2 층
    을 포함하고,
    상기 제1 층의 열팽창 계수가 상기 반도체 기판의 열팽창 계수보다 작고 상기 제2 층의 열팽창 계수보다 크고, 상기 제1 층의 두께가 상기 제2 층의 두께보다 얇고, 상기 제1 층의 계면 트랩 밀도가 상기 제2 층의 계면 트랩 밀도보다 큰 태양 전지.
  31. 제30항에 있어서,
    상기 제1 층의 열팽창 계수가 0.35 X 10-6m/℃ 내지 3.5 X 10-6m/℃인 태양 전지.
  32. 제30항에 있어서,
    상기 제1 층의 계면 트랩 밀도가 4.1 X 1011m-2eV-1 내지 4.1 X 1011m-2eV-1인 태양 전지.
  33. 제30항에 있어서,
    상기 제1 층의 두께 : 상기 제2 층의 두께 비율이 1 : 4 내지 1 : 12인 태양 전지.
  34. 제30항에 있어서,
    상기 제1 층의 두께가 1nm 내지 5nm인 태양 전지.
  35. 제30항에 있어서,
    상기 제2 층이 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물로 이루어진 군에서 선택되는 물질을 적어도 하나 포함하고,
    상기 제2 층의 두께가 4nm 내지 20nm인 태양 전지.
KR1020130023572A 2013-03-05 2013-03-05 태양 전지 KR101631450B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020130023572A KR101631450B1 (ko) 2013-03-05 2013-03-05 태양 전지
EP14000770.9A EP2775533A3 (en) 2013-03-05 2014-03-04 Solar cell
CN201410075991.XA CN104037243B (zh) 2013-03-05 2014-03-04 太阳能电池
JP2014042745A JP5815776B2 (ja) 2013-03-05 2014-03-05 太陽電池
US14/198,431 US20140251424A1 (en) 2013-03-05 2014-03-05 Solar cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130023572A KR101631450B1 (ko) 2013-03-05 2013-03-05 태양 전지

Publications (2)

Publication Number Publication Date
KR20140110213A KR20140110213A (ko) 2014-09-17
KR101631450B1 true KR101631450B1 (ko) 2016-06-17

Family

ID=50230847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130023572A KR101631450B1 (ko) 2013-03-05 2013-03-05 태양 전지

Country Status (5)

Country Link
US (1) US20140251424A1 (ko)
EP (1) EP2775533A3 (ko)
JP (1) JP5815776B2 (ko)
KR (1) KR101631450B1 (ko)
CN (1) CN104037243B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200001807A (ko) 2018-06-28 2020-01-07 한국에너지기술연구원 패시베이션 특성이 향상된 태양전지

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5830147B1 (ja) * 2014-09-04 2015-12-09 信越化学工業株式会社 太陽電池及び太陽電池の製造方法
KR101541252B1 (ko) 2014-10-13 2015-08-04 한양대학교 에리카산학협력단 태양 전지 및 그 제조 방법
TW201635561A (zh) * 2015-03-26 2016-10-01 新日光能源科技股份有限公司 具有背面多層抗反射鍍膜的太陽能電池
WO2016190422A1 (ja) 2015-05-27 2016-12-01 京セラ株式会社 太陽電池素子およびその製造方法
JP6677678B2 (ja) 2017-06-23 2020-04-08 信越化学工業株式会社 高効率太陽電池の製造方法
TWI695418B (zh) * 2017-09-22 2020-06-01 新唐科技股份有限公司 半導體元件及其製造方法
CN108470778A (zh) * 2018-03-30 2018-08-31 顺德中山大学太阳能研究院 太阳能电池钝化膜与背面钝化太阳能电池及其制备方法
TWI678814B (zh) * 2018-10-24 2019-12-01 友達光電股份有限公司 太陽能電池及其製作方法
CN109994553A (zh) * 2019-04-30 2019-07-09 通威太阳能（成都）有限公司 一种三层介电钝化膜perc太阳电池及制作工艺
CN112259614B (zh) * 2019-07-03 2022-09-23 中国科学院宁波材料技术与工程研究所 一种叠层薄膜钝化接触结构的制备方法及其应用
TWI705573B (zh) * 2019-07-05 2020-09-21 太極能源科技股份有限公司 具有堆疊背面鈍化層的太陽電池及其製造方法
CN110459615A (zh) * 2019-08-19 2019-11-15 通威太阳能（成都）有限公司 一种复合介电钝化层结构太阳电池及其制备工艺
CN111668318B (zh) 2020-05-29 2021-09-24 晶科绿能(上海)管理有限公司 一种光伏组件、太阳能电池及其制备方法
CN111668317B (zh) * 2020-05-29 2021-09-24 晶科绿能(上海)管理有限公司 一种光伏组件、太阳能电池及其制备方法
CN114038928B (zh) * 2021-11-25 2023-09-15 浙江晶科能源有限公司 太阳能电池及其制备方法、光伏组件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128258A (ja) 2004-10-27 2006-05-18 Sharp Corp 太陽電池および太陽電池の製造方法
JP2008311291A (ja) 2007-06-12 2008-12-25 Sharp Corp 太陽電池の製造方法
JP2009164544A (ja) * 2007-12-28 2009-07-23 Ind Technol Res Inst 太陽電池のパッシベーション層構造およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100984701B1 (ko) * 2008-08-01 2010-10-01 엘지전자 주식회사 태양 전지의 제조 방법
FR2939240B1 (fr) * 2008-12-03 2011-02-18 Saint Gobain Element en couches et dispositif photovoltaique comprenant un tel element
KR20110034931A (ko) * 2009-09-29 2011-04-06 삼성전자주식회사 태양 전지 및 이의 제조 방법
CN102834930A (zh) * 2010-03-30 2012-12-19 应用材料公司 在扩散p型区域上方形成负电荷钝化层的方法
US20110272008A1 (en) * 2010-05-07 2011-11-10 Applied Materials, Inc. Oxide nitride stack for backside reflector of solar cell
US20120048372A1 (en) * 2010-08-25 2012-03-01 Hyungseok Kim Solar cell
CN102157570A (zh) * 2011-01-11 2011-08-17 上海太阳能电池研究与发展中心 一种用于晶体硅太阳电池的复合钝化减反膜及制备方法
CN102122674B (zh) * 2011-01-14 2013-01-09 中国科学院上海技术物理研究所 一种晶体硅太阳电池及其制备方法
KR20120084104A (ko) * 2011-01-19 2012-07-27 엘지전자 주식회사 태양전지
KR101258938B1 (ko) * 2011-07-25 2013-05-07 엘지전자 주식회사 태양 전지
CN202585427U (zh) * 2012-05-21 2012-12-05 苏州阿特斯阳光电力科技有限公司 一种太阳能电池的钝化结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006128258A (ja) 2004-10-27 2006-05-18 Sharp Corp 太陽電池および太陽電池の製造方法
JP2008311291A (ja) 2007-06-12 2008-12-25 Sharp Corp 太陽電池の製造方法
JP2009164544A (ja) * 2007-12-28 2009-07-23 Ind Technol Res Inst 太陽電池のパッシベーション層構造およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200001807A (ko) 2018-06-28 2020-01-07 한국에너지기술연구원 패시베이션 특성이 향상된 태양전지

Also Published As

Publication number Publication date
EP2775533A2 (en) 2014-09-10
KR20140110213A (ko) 2014-09-17
EP2775533A3 (en) 2014-11-05
CN104037243B (zh) 2016-11-02
JP2014175660A (ja) 2014-09-22
JP5815776B2 (ja) 2015-11-17
US20140251424A1 (en) 2014-09-11
CN104037243A (zh) 2014-09-10

Similar Documents

Publication Publication Date Title
KR101631450B1 (ko) 태양 전지
JP6059173B2 (ja) 太陽電池
CN109728103B (zh) 太阳能电池
KR101622091B1 (ko) 태양 전지 및 이의 제조 방법
US8377734B2 (en) Method for manufacturing solar battery cell
CN114242803B (zh) 太阳能电池及其制备方法、光伏组件
KR101985835B1 (ko) 광기전력소자 및 제조 방법
US20240006544A1 (en) Solar cell and photovoltaic module
KR102286289B1 (ko) 태양 전지
KR102053140B1 (ko) 태양 전지
KR102060709B1 (ko) 태양 전지의 제조 방법
KR20150029203A (ko) 태양 전지
KR20160097922A (ko) 태양 전지
KR102132741B1 (ko) 태양 전지 및 이의 제조 방법
KR101850326B1 (ko) 태양 전지 및 이의 제조 방법
KR101889774B1 (ko) 태양 전지
NL2034299B1 (en) Solar cell and photovoltaic module
JP7248856B1 (ja) 太陽電池および太陽電池の製造方法、光起電力モジュール
KR102024084B1 (ko) 태양 전지 및 이의 제조 방법
CN117727822A (zh) 太阳能电池、太阳能电池的制造方法及光伏组件
CN115377228A (zh) 太阳能电池及光伏组件
KR20160005569A (ko) 태양 전지의 제조 방법
KR20150104430A (ko) 태양 전지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant