KR101850326B1 - 태양 전지 및 이의 제조 방법 - Google Patents
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Abstract
본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판에 제1 도전형을 가지는 제1 불순물 및 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제1 카운트 불순물을 도핑하여 제1 불순물층을 형성하는 단계; 및 상기 반도체 기판을 열처리하여 상기 제1 불순물층을 활성화하는 열처리 단계를 포함한다. 상기 제1 불순물층을 형성하는 단계에서 상기 제1 카운트 불순물의 도핑량이 상기 제1 불순물의 도핑량보다 작다. 상기 열처리 단계는 산소 분위기에서 수행되는 산소 열처리 공정을 포함한다. 상기 산소 열처리 공정에서는 상기 제1 불순물층의 위에 제1 패시베이션 막이 형성되면서 상기 제1 불순물층과 상기 제1 패시베이션 막 사이에 상기 제2 도전형 또는 진성의 플로팅 접합(floating junction)층이 형성된다.
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는 불순물층 및 이를 패시베이션하는 패시베이션 막을 포함하는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 광전 변환을 일으킬 수 있도록 불순물층을 형성하여 pn 접합 등을 형성하고, n형 불순물층 및/또는 p형 불순물층에 연결되는 전극을 형성한다. 불순물층의 표면 등에서는 전자와 정공의 재결합이 일어나기 쉬우므로, 불순물층 위에 표면 재결합을 방지하기 위한 패시베이션 막을 형성한다.
불순물층의 도전형에 따라 패시베이션 특성을 향상할 수 있는 패시베이션 물질에 차이가 있다. 그런데 패시베이션 특성을 향상하기 위한 패시베이션 물질을 사용할 경우 제조 비용 또는 제조 시간이 길어져서 태양 전지의 제조 생산성을 저하시킬 수 있다. 이에 따라 패시베이션 특성과 제조 생산성을 함께 향상하는 데 어려움이 있었다.
본 발명의 실시예는 불순물층의 도전형에 따라 최적화된 패시베이션 특성을 가지도록 하면서도 제조 공정은 단순화할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판에 제1 도전형을 가지는 제1 불순물 및 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제1 카운트 불순물을 도핑하여 제1 불순물층을 형성하는 단계; 및 상기 반도체 기판을 열처리하여 상기 제1 불순물층을 활성화하는 열처리 단계를 포함한다. 상기 제1 불순물층을 형성하는 단계에서 상기 제1 카운트 불순물의 도핑량이 상기 제1 불순물의 도핑량보다 작다. 상기 열처리 단계는 산소 분위기에서 수행되는 산소 열처리 공정을 포함한다. 상기 산소 열처리 공정에서는 상기 제1 불순물층의 위에 제1 패시베이션 막이 형성되면서 상기 제1 불순물층과 상기 제1 패시베이션 막 사이에 상기 제2 도전형 또는 진성의 플로팅 접합(floating junction)층이 형성된다.
본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 적어도 일면에 형성되며 제1 도전형을 가지는 제1 불순물층; 상기 제1 불순물층 상에 상기 제1 불순물층보다 얇은 두께로 형성되며, 진성 또는 상기 제1 도전형에 반대되는 제2 도전형을 가지는 플로팅 접합층; 상기 플로팅 접합층 상에 형성되는 제1 패시베이션 막; 및 상기 제1 불순물층에 전기적으로 연결되는 제1 전극을 포함한다. 상기 제1 패시베이션 막은 상기 반도체 기판을 구성하는 원소를 구비하는 산화물로 구성된다. 상기 제1 불순물층, 상기 플로팅 접합층, 상기 제1 패시베이션 막은, 상기 제1 도전형의 제1 불순물 및 상기 제2 도전형의 제1 카운트 불순물을 포함한다.
본 실시예에서는, 제1 불순물 및 제1 카운트 불순물을 포함하는 제1 불순물층에 산소 열처리 공정을 수행하여, 제1 불순물층 위에 제1 패시베이션 막을 성장시키면서 에미터층과 제1 패시베이션 막 사이에 얇은 두께의 플로팅 접합층이 형성되도록 한다. 이에 따라 간단한 공정에 의하여 플로팅 접합층 및 제1 패시베이션 막을 형성할 수 있으며, 플로팅 접합층의 두께를 효과적으로 제어할 수 있다.
이에 따라 본 실시예에 따라 제조된 태양 전지는, p형을 나타내는 불순물층을 얇은 두께의 플로팅 접합층에 의하여 효과적으로 패시베이션 할 수 있고, 이에 의하여 태양 전지의 특성을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 전극 구조를 도시한 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 6은 실험예에 따라 제조된 태양 전지의 에미터층 쪽에서 보론 및 인의 농도를 나타낸 그래프이다.
도 7은 비교예에 따라 제조된 태양 전지의 에미터층 쪽에서 보론 및 인의 농도를 나타낸 그래프이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 전극 구조를 도시한 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다.
도 6은 실험예에 따라 제조된 태양 전지의 에미터층 쪽에서 보론 및 인의 농도를 나타낸 그래프이다.
도 7은 비교예에 따라 제조된 태양 전지의 에미터층 쪽에서 보론 및 인의 농도를 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법에 대하여 상세하게 설명한다. 본 실시예에 따른 태양 전지를 상세하게 설명한 후에 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이고, 도 2는 본 발명의 실시예에 따른 태양 전지의 전극 구조를 도시한 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 적어도 일면에 형성되는 제1 불순물층(이하 "에미터층")(20)과, 제1 불순물층(20) 상에 형성되는 플로팅 접합층(26)과, 플로팅 접합층(26) 상에 형성되는 제1 패시베이션 막(21)과, 제1 불순물층(20)에 전기적으로 연결되는 제1 전극(24)을 포함한다. 그리고 제1 패시베이션 막(21) 위에는 반사 방지막(22)이 더 형성될 수 있다. 이와 함께, 반도체 기판(10)의 후면에는 제2 도전형을 나타내는 제2 불순물층(이하 "후면 전계층")(30)과, 후면 전계층(30) 상에 형성되는 제2 패시베이션 막(32)과, 후면 전계층(30)에 전기적으로 연결되는 제2 전극(34)을 더 포함할 수 있다. 이를 좀더 상세하게 설명하면 다음과 같다.
반도체 기판(10)은 다양한 반도체 물질을 포함할 수 있는데, 일례로 제2 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘 또는 다결정 실리콘이 사용될 수 있으며, 제2 도전형은 일례로 n형일 수 있다. 즉, 반도체 기판(10)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 도핑된 단결정 또는 다결정 실리콘으로 이루어질 수 있다.
이와 같이 n형의 반도체 기판(10)을 사용하면, 반도체 기판(10)의 전면에 p형을 가지는 에미터층(20)이 형성되어 pn 접합(junction)을 이루게 된다. 이러한 pn 접합에 광이 조사되면 광전 효과에 의해 생성된 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제1 전극(24)에 의하여 수집되고, 전자가 반도체 기판(10)의 후면 쪽으로 이동하여 후면 전극(34)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다.
이때, 전자보다 이동 속도가 느린 정공이 반도체 기판(10)의 후면이 아닌 전면으로 이동하여 변환 효율이 향상될 수 있다.
도면에는 도시하지 않았지만, 반도체 기판(10)의 전면 및/또는 후면은 텍스쳐링(texturing)에 의하여 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면 등을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달하는 광량을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면에만 요철이 형성되는 것도 가능하며, 요철이 형성되지 않는 것도 가능하다.
반도체 기판(10)의 전면 쪽에는 제1 도전형을 나타내는 에미터층(20)이 형성될 수 있다. 이때, 본 실시예에서 에미터층(20)은 제1 도전형을 구현하기 위한 제1 불순물(202)과 함께, 이와 반대되는 제2 도전형을 나타내는 제1 카운트 불순물(204)을 함께 포함한다. 이에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다.
제1 불순물(202)로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga) 등의 p형 불순물을 사용할 수 있다. 그리고 제1 카운트 불순물(204)로는 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 원소 또는 물질을 사용할 수 있음은 물론이다.
이때, 에미터층(20)은 제1 카운트 불순물(204)보다 제1 불순물(202)의 농도가 많아 제1 도전형을 나타낼 수 있다.
그리고 에미터층(20) 상에는 진성 또는 제2 도전형을 가지는 플로팅 접합층(26)이 형성될 수 있다. 이러한 플로팅 접합층(26)은 에미터층(20)과 마찬가지로 제1 불순물(202) 및 제1 카운트 불순물(204)을 포함하는데, 다만 그 농도에 있어서 차이가 있다. 즉, 플로팅 접합층(26)이 제1 불순물(202)과 동일 또는 극히 유사한 농도의 제1 카운트 불순물(204)을 포함하여 진성을 나타낼 수 있다. 또는, 플로팅 접합층(26)이 제1 카운트 불순물(204)을 제1 불순물(202)보다 낮은 농도로 포함하여, 제2 도전형을 나타낼 수 있다.
이러한 플로팅 접합층(26)은, 열 성장 산화물을 포함하는 제1 패시베이션 막(21)을 형성할 때 산화물에 대한 제1 불순물(202) 및 제1 카운트 불순물(204)의 특성 차이에 의하여 생성된다. 즉, 제1 불순물(202)은 산화물 부근에서 고갈(depletion)되고 제1 카운트 불순물(204)은 산화물 부근에서 축적(pile up)되므로, 다른 부분에서보다 산화물을 포함하는 제1 패시베이션 막(21) 부근에서 제1 카운트 불순물(204)의 농도가 높아져서 형성되는 층이다. 이에 대해서는 제조 방법에서 좀더 상세하게 설명한다.
이와 같이 플로팅 접합층(26)은 제1 불순물(202) 및 제1 카운트 산화물(204)의 농도가 변화하여 형성된 층으로서, 에미터층(20)과 제1 패시베이션 막(21) 사이에서 얇은 두께로 형성된다. 일례로, 에미터층(20)의 두께(T1)에 대한 플로팅 접합층(26)의 두께(T2) 비율은 0.001~0.1일 수 있다. 상기 두께 비율이 0.1을 초과하면 에미터층(20)과 제1 전극(24)의 접촉 특성이 저하될 수 있고, 상기 두께 비율이 0.001 미만이면 플로팅 접합층(26)에 의한 효과가 충분하지 않을 수 있다. 태양 전지(100)의 설계 사양 등에 따라 차이가 있을 수 있지만, 상기 플로팅 접합층의 두께는 1~100nm(좀더 구체적으로는 3~20nm)일 수 있다.
플로팅 접합층(26) 상에는 제1 패시베이션 막(21) 및 반사 방지막(22)이 형성될 수 있다.
본 실시예에서 제1 패시베이션 막(21)은 활성화 열처리 단계에서 형성된 열 성장된 반도체 기판(10) 상에 형성된 산화물일 수 있다. 즉, 제1 패시베이션 막(21)은 열 성장 산화물(thermally grown oxide)(좀더 구체적으로는, 반도체 기판(10)을 구성하는 원소를 구비하는 산화물로 구성된다. 예를 들어, 반도체 기판(10)이 실리콘으로 구성될 때 제1 패시베이션 막(21)은 열 성장 실리콘 산화물 포함할 수 있다.
이때, 제1 패시베이션 막(21)은 에미터층(20) 상에서 열성장되므로 에미터층(20) 상에 포함되는 제1 불순물(202) 및 제1 카운트 불순물(204)을 포함하게 된다. 이때, 제1 패시베이션 막(21)에서 제1 불순물(202)의 용해도가 제1 카운트 불순물(204)의 용해도보다 높기 때문에 제1 패시베이션 막(21) 내에서 제1 불순물(202)의 농도가 제1 카운트 불순물(204)의 농도보다 높은 값을 가지게 된다. 좀더 구체적으로는, 제1 패시베시션 막(21)에서 제1 불순물(202)의 최고 농도는 에미터층(20)에서의 제1 불순물(202)의 최고 농도보다 클 수 있다.
상술한 바에서 제1 불순물(202) 및 제1 카운트 불순물(204)의 농도는 이차 이온 질량 분석(SIMS) 등의 방법에 의하여 측정될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 측정될 수 있다.
이러한 제1 패시베이션 막(21)의 형성 방법 등은 추후에 제조 방법에서 좀더 상세하게 설명한다.
제1 패시베이션 막(21)은 에미터층(20)의 표면 또는 벌크 내에 존재하는 결함을 부동화하는 역할을 한다. 이때, 에미터층(20) 상에 형성된 아주 얇은 두께로 진성 또는 제2 도전형의 제2 도전형 플로팅 접합층(26)에 의하여 제1 패시베이션 막(21)에 의한 패시베이션 효과를 향상할 수 있다. 즉, 플로팅 접합층(26)이 p형이 아닌 진성 또는 n형을 가지므로 열 성장 실리콘 산화물을 포함하는 제1 패시베이션 막(21)에 의하여 충분히 패시베이션될 수 있다. 또한, 이러한 플로팅 접합층(26) 및 제1 패시베이션 막(21)은 간단한 공정에 의하여 형성될 수 있는데, 이에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다.
일례로, 제1 패시베이션 막(21)의 두께(T3)는 5~50nm(좀더 구체적으로는 5~50nm)일 수 있다. 상기 두께 비율이 50nm을 초과하면 제1 패시베이션 막(21)을 형성하기 위한 공정 시간이 길어질 수 있고, 상기 두께 비율이 5nm 미만이면 패시베이션 특성이 좋지 않을 수 있다.
반사 방지막(22)은 제1 전극(24)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 전면 전체에 형성될 수 있다. 이러한 반사 방지막(22)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)과 에미터층(20)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
반사 방지막(22)은 반사를 방지할 수 있는 다양한 물질을 포함할 수 있다. 일례로, 반사 방지막(22)은 실리콘 질화막을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(22)이 다양한 물질을 가질 수 있음은 물론이다. 즉, 반사 방지막(22)이 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2, CeO2 등으로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다.
제1 전극(24)은 반도체 기판(10)의 전면에서 반사 방지막(22)을 관통하여 에미터층(20)에 전기적으로 연결될 수 있다. 이때, 제1 전극(24)이 플로팅 접합층(26)을 관통하여 에미터층(20)에 접촉되므로 제1 전극(24)과 에미터층(20)의 접촉 특성은 우수하게 유지된다. 또는, 플로팅 접합층(26)이 매우 얇은 두께를 가지므로 제1 전극(24)과 에미터층(20) 사이에 플로팅 접합층(26)이 위치하더라도 전기적 특성에 악영향을 미치지는 않는다.
이러한 제1 전극(24)은 다양한 평면 형상을 가질 수 있다. 일례로, 도 2에 도시한 바와 같이, 제1 전극(24)은 제1 간격(D1)을 가지면서 서로 평행하게 배치되는 핑거 전극(24a)을 포함할 수 있다. 이와 함께 제1 전극(24)은 핑거 전극들(24a)과 교차하는 방향으로 형성되어 핑거 전극(24a)을 연결하는 버스 전극(24b)을 포함할 수 있다. 이러한 버스 전극(24b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 제1 간격(D1)보다 더 큰 제2 간격(D2)을 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(24a)의 폭(W1)보다 버스바 전극(24b)의 폭(W2)이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일한 폭을 가질 수 있다. 즉, 상술한 제1 전극(24)의 형상은 일례로 제시한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(24)은 다양한 물질로 형성될 수 있다.
그리고 반도체 기판(10)의 후면 쪽에는 반도체 기판(10)보다 높은 도핑 농도로 제2 도전형을 나타내는 후면 전계층(30)이 형성된다. 후면 전계층(30)은 전자와 정공의 후면 재결합을 최소화하여 태양전지의 효율 향상에 기여할 수 있다. 이러한 후면 전계층(30)은 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등을 포함할 수 있다.
이와 함께 반도체 기판(10)의 후면에는 제2 패시베이션 막(32)과 제2 전극(34)이 형성될 수 있다.
제2 패시베이션 막(32)은 제2 전극(34)이 형성된 부분을 제외하고 실질적으로 반도체 기판(10)의 후면 전체에 형성될 수 있다. 이러한 제2 패시베이션 막(32)은 반도체 기판(10)의 후면에 존재하는 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다.
이러한 제2 패시베이션 막(32)은 광이 투과될 수 있도록 투명한 절연 물질로 이루어질 수 있다. 따라서, 이러한 제2 패시베이션 막(32)을 통하여 반도체 기판(10)의 후면을 통해서도 광이 입사될 수 있도록 하여 태양 전지(100)의 효율을 향상할 수 있다. 일례로, 제2 패시베이션 막(32)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 패시베이션 막(32)이 다양한 물질을 포함할 수 있음은 물론이다.
제2 전극(34)은 전기 전도성이 우수한 다양한 금속 등을 포함할 수 있다. 그리고, 제2 전극(34)은 도 2에 도시한 제1 전극(24)과 유사한 구조를 가질 수 있는바, 제2 전극(34)의 구체적인 구조에 대해서는 상세한 설명을 생략한다.
본 실시예에서는 p형의 불순물층인 에미터층(20)의 패시베이션을 위하여 에미터층(20) 상에 얇은 진성 또는 n형의 플로팅 접합층(26)을 형성하고, 이 플로팅 접합층(26) 상에 열성장 산화물을 포함하는 제1 패시베이션 막(26)이 위치하도록 한다. 따라서, p형의 불순물층인 에미터층(20)의 패시베이션 효과를 크게 향상할 수 있다. 또한, 진성 또는 n형의 플로팅 접합층(26) 및 제1 패시베이션 막(26)을 간단한 제조 공정에 의하여 제조할 수 있으며, n형의 플로팅 접합층(26)의 두께 또한 효과적으로 제어할 수 있다. 이하에서 설명하는 제조 방법에서 이를 좀더 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 앞에서 설명한 내용에 대해서는 상세한 설명을 생략하고, 설명하지 않은 내용에 대해서 상세하게 설명한다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형의 반도체 기판(10)을 준비한다. 도면에 도시하지는 않았지만, 반도체 기판(10)의 전면 및 후면은 텍스쳐링에 의하여 요철을 가질 수 있다. 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)에 제1 도전형을 가지는 제1 불순물(202) 및 제2 도전형을 가지는 제1 카운트 불순물(204)을 도핑하여 에미터 형성층(201)을 형성한다. 이때, 제1 불순물(202)을 먼저 도핑한 후에 제1 카운트 불순물(204)을 도핑할 수도 있고, 제1 카운트 불순물(204)을 먼저 도핑한 후에 제1 불순물(202)을 도핑할 수도 있다. 도핑 방법으로는 다양한 방법을 사용할 수 있는데, 일례로 이온 주입 방법을 사용할 수 있다.
이때, 제1 불순물(202)의 도핑량(또는 주입량(dose))보다 제1 카운트 불순물(204)의 도핑량이 작도록 하여 에미터층(201)이 제1 도전형을 나타낼 수 있도록 한다. 일례로, 제1 불순물(202)의 도핑량에 대한 제1 카운트 불순물(204)의 도핑량의 비율이 0.1~0.5일 수 있다. 상기 비율이 0.1 미만이면, 제1 카운트 불순물(204)에 의한 효과가 충분하지 않을 수 있다. 상기 비율이 0.5를 초과하면, 제1 불순물(202)이 많이 손실되어 비효율적이며 벌크 수명(bulk life time)이 저하될 수 있다.
그리고 제1 카운트 불순물(204)의 주입 에너지는 제1 불순물(202)의 주입 에너지보다 작도록 하여 제1 카운트 불순물(204)에 의한 반도체 손상을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 카운트 불순물(204)의 주입 에너지는 다양하게 달라질 수 있다.
이어서, 도 3c에 도시한 바와 같이, 활성화 열처리에 의하여 제1 불순물층인 에미터층(20)을 활성화하면서, 플로팅 접합층(26) 및 제1 패시베이션 막(21)을 형성한다.
제1 불순물(202) 및 제1 카운트 불순물(204)을 반도체 기판(10)에 이온 주입하게 되면, 주입된 불순물들은 격자 위치가 아닌 위치에 위치하여 활성화되어 있지 않는다. 이런 상태의 반도체 기판(10)을 어닐링하면 제1 불순물(202) 및 제1 카운트 불순물(204)이 격자 위치로 옮겨져 활성화된다. 이러한 활성화에 의하여 반도체 기판(10)의 전면에 형성된 에미터 형성층(201)으로부터 에미터층(20)이 형성된다.
활성화 열처리를 위한 열처리 온도는 900~1300℃일 수 있다. 열처리 온도가 1300℃를 초과하면 반도체 기판(10)이 손상될 수 있으며 높은 공정 온도에 의하여 비용이 증가할 수 있다. 열처리 온도가 900℃ 미만이면 불순물들이 충분히 활성화 되기 어렵다.
이때, 본 실시예에서는 산소 분위기에서 활성화 열처리를 수행하는 산소 열처리 공정을 포함하여 열 성장 산화물을 포함하는 제1 패시베이션 막(21)을 함께 성장시킬 수 있다. 좀더 상세하게는, 활성화 열처리는, 불활성 기체 분위기에서 수행되는 불활성 열처리 공정과, 산소 기체 분위기에서 수행되는 산소 열처리 공정을 포함할 수 있다.
먼저, 불활성 열처리 공정을 수행하여 제1 불순물(202) 등을 충분히 활성화한 다음, 산소 열처리 공정을 수행하여 제1 패시베이션 막(21)을 형성하면서 에미터층(20)과 제1 패시베이션 막(21) 사이에 플로팅 접합층(26)을 형성할 수 있다. 이와 같이 불활성 열처리 공정을 먼저 수행하여야 제1 불순물(202)의 손실을 줄일 수 있다.
이때, 산소 열처리 공정의 시간을 불활성 열처리 공정의 시간보다 길게 하여 제1 패시베이션 막(21) 및 플로팅 접합층(26)이 원하는 두께로 형성될 수 있도록 할 수 있다. 일례로, 불활성 열처리 공정은 1~20분 동안 수행될 수 있고, 산소 열처리 공정은 2~80분 동안 수행될 수 있다. 시간이 상술한 범위보다 짧으면 활성화 및/또는 제1 패시베이션 막(21) 등의 두께가 충분하지 않을 수 있다. 시간이 상술한 범위보다 길면 공정 시간이 지나치게 증가할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 불활성 열처리 공정 및 산소 열처리 공정의 시간이 다양하게 변형될 수 있음은 물론이다.
산소 열처리 공정에서 성장되는 제1 패시베이션 막(21)은 산소 분위기에 의해 제공된 산소와 에미터층(20)을 구성하는 실리콘 원자가 결합하여 형성된 열 성장 실리콘 산화물로 구성될 수 있다.
이때, 에미터층(20) 내에 제1 불순물(202) 및 제2 불순물(204)이 포함되므로 제1 패시베이션 막(21)에도 제1 불순물(202) 및 제2 불순물(204)이 포함된다. 제1 패시베이션 막(21)을 구성하는 실리콘 산화물 내에서 제1 불순물(202)의 용해도가 제1 카운트 불순물(204)의 용해도보다 높다. 따라서, 제1 패시베이션 막(21) 내에서 제1 불순물(202)의 농도가 제1 카운트 불순물(204)의 농도보다 높은 값을 가지게 된다. 그러면, 제1 패시베이션 막(21)의 경계 부근에 위치한 제1 불순물(202)이 제1 패시베이션 막(21) 내로 용해되면서 제1 패시베이션 막(21)에 경계 부근에서 제1 불순물(202)이 고갈된다. 반면, 제1 패시베이션 막(21)의 경계 부근에 위치한 제1 카운트 불순물(204)은 제1 패시베이션 막(21)에서의 용해도가 높지 않으므로, 제1 패시베이션 막(21)의 경계 부근에서 축적된다.
이에 따라, 에미터층(20)과 제1 패시베이션 막(21)의 사이에는 제1 불순물(202)의 농도가 상대적으로 작아지고 제1 카운트 불순물(204)의 농도가 다른 부분보다 상대적으로 커지게 된다. 이에 따라 에미터층(20)과 제1 패시베이션 막(21) 사이에 얇은 두께로 진성 또는 제2 도전형을 가지는 플로팅 접합층(26)이 형성된다. 이에 따라 플로팅 접합층(26)이 에미터층(20)과 제1 패시베이션 막(21) 사이에서 이들에 접촉하여 형성된다.
플로팅 접합층(26) 및 제1 패시베이션 막(21)의 두께 등은 앞서 설명하였으므로 이에 대한 설명을 생략한다.
이어서, 도 3d에 도시한 바와 같이, 반도체 기판(10)의 전면에 반사 방지막(22)을 형성하고, 반도체 기판(10)의 후면에 후면 전계층(30) 및 제2 패시베이션 막(32)을 형성한다. 반사 방지막(22), 후면 전계층(30) 및 제2 패시베이션 막(32)의 형성 순서는 다양하게 변형될 수 있으며 본 발명이 이에 한정되지 않는다.
반사 방지막(22) 및 제2 패시베이션 막(32)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 후면 전계층(30)은 이온 주입법, 열 확산법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 후면 전계층(30)을 형성하지 않거나, 제2 전극(34)을 형성하는 단계에서 형성하는 등 다양하게 변형 가능하다.
이어서, 도 3g에 도시한 바와 같이, 반도체 기판(10)의 전면에 에미터층(20)의 제1 부분(20a)에 접촉하는 제1 전극(24)을 형성하고, 반도체 기판(10)의 후면에 후면 전계층(30)의 제1 부분(30a)에 접촉하는 제2 전극(34)을 형성한다.
층(26), 제1 패시베이션 막(21) 및 반사 방지막(22)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 전극(24)을 형성할 수 있다. 그리고 제2 패시베이션 막(32)에 개구부를 형성하고, 이 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제2 전극(34)을 형성할 수 있다.
또는, 제1 및 제2 전극 형성용 페이스트를 반사 방지막(22) 및 패시베이션 막(32) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(24, 34)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 수행하지 않아도 된다.
이와 같이 본 실시예에서는 제1 카운트 불순물(204)을 도핑한 후에 수행되는 활성화 열처리가 산소 열처리 공정을 구비하여, 에미터층(20) 상에 제1 패시베이션 막(21)을 성장시키면서 에미터층(20)과 제1 패시베이션 막(21) 사이에 얇은 두께의 플로팅 접합층(26)이 형성되도록 한다. 이에 따라 간단한 공정에 의하여 플로팅 접합층(26) 및 제1 패시베이션 막(21)을 형성할 수 있으며, 플로팅 접합층(26)의 두께를 효과적으로 제어할 수 있다.
종래에는 p형의 불순물층인 에미터층(20)의 패시베이션을 위해서 실리콘 산화물, 실리콘 질화물 등을 사용하였다. 그러나 이러한 실리콘 산화물 또는 실리콘 질화물은 고정 양전하(positive fixed charge)를 가지므로 p형의 불순물층을 패시베이션하는 데는 적당하지 않았다.
이를 고려하여 p형의 불순물층에 음전하를 나타내는 알루미늄 산화물을 포함하는 패시베이션 막을 사용하는 방법이 제안되었다. 알루미늄 산화물을 포함하는 패시베이션 막은 원자층 증착(atomic layer deposition, ALD)에 의하여 형성될 수 있는데, 이 방법에 따르면 공정 시간이 길어 생산성이 높지 않다. 또는, 열확산법 또는 이온 주입법으로 n형 불순물을 주입하여 p형 불순물층 상에 얇은 두께의 n형의 플로팅 접합층을 형성하는 방법이 제안되었다. 그런데 열확산법 또는 이온 주입법에 의하여 n형 플로팅 접합층을 형성할 경우에는 두께 제어가 쉽지 않으며 p형의 불순물층이 손상되는 등의 문제가 있었다.
반면, 본 실시예에서는 제1 불순물(202) 및 제1 카운트 불순물(204)을 포함하는 에미터층(20)에 산소 열처리 공정을 포함하는 활성화 열처리를 수행한다. 이에 따라 열 성장 산화물로 구성되는 제1 패시베이션 막(21)을 형성하는 공정에서 자연스럽게 플로팅 접합층(26)이 형성되도록 한다. 이에 따라 공정을 단순화하면서도 플로팅 접합층(26)을 아주 얇은 두께로 형성할 수 있으며, 에미터층(20)의 손상을 최소화할 수 있다.
본 실시예에서는 에미터층(20)을 위한 제1 불순물(202) 및 제1 카운트 불순물(204)을 먼저 도핑하여 활성화 열처리한 후에, 후면 전계층(30)을 위한 제2 불순물을 도핑하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 에미터층(20)의 형성을 위한 제1 불순물(202) 및 제1 카운트 불순물(204), 후면 전계층(30)의 형성을 위한 제2 불순물(302)의 도핑 순서 등을 다양하게 변형할 수 있다.
상술한 실시예에서는 일례로 p형의 불순물층이 에미터층(20)인 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서 p형의 불순물층이 후면 전계층(30)일 수도 있다. 이러한 실시예를 도 4를 참조하여 설명한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 4를 참조하면, 본 실시예에서는 후면 전계층(30)이 p형의 제2 불순물(302)와 함께 n형의 제2 카운트 불순물(304)을 포함한다. 이에 따라 제2 패시베이션 막(32)이 열 성장 산화물로 구성되며, 제2 도전형의 제2 불순물(302)과 제2 카운트 불순물(304)을 포함한다. 그리고 후면 전계층(30)과 제2 패시베이션 막(32) 사이에 제2 카운트 불순물(304)을 제1 불순물(302)과 유사하게 포함하거나 더 많이 포함하여 진성 또는 n형을 나타내는 플로팅 접합층(36)이 형성된다.
에미터층(20) 대신 후면 전계층(30)에 본 발명의 실시예를 적용하였다는 점 이외에는 도 1에서 설명한 바와 동일 또는 극히 유사하므로, 이에 대한 설명은 생략한다.
또한, 상술한 실시예에서는 일례로 불순물층인 에미터층(20) 또는/및 후면 전계층(30)이 균일한 도핑 농도를 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서 에미터층(20) 또는/및 후면 전계층(30)이 선택적 구조(selective structure)를 가질 수 있다. 이러한 실시예를 도 5를 참조하여 설명한다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 5를 참조하면, 본 실시예에 따른 태양 전지는 제1 비정질층인 에미터층(20)이 선택적 에미터(selective emitter) 구조를 가지고, 제2 비정질층인 후면 전계층(30)이 선택적 후면 전계(selective back surface field) 구조를 가진다.
선택적 에미터 구조를 가지는 에미터층(20)은, 제1 전극(24)과 인접하여 형성되어 제1 전극(24)과 접촉 형성되는 제1 부분(20a)과, 제1 부분(20a) 이외의 부분에 형성되는 제2 부분(20b)을 포함할 수 있다.
제1 부분(20a)은 제1 불순물(202)의 농도가 상대적으로 커서 상대적으로 낮은 저항을 가지고, 제2 부분(20b)은 제1 불순물(202)의 농도가 상대적으로 작아서 상대적으로 높은 저항을 가질 수 있다. 이와 같이, 본 실시예에서는 광이 입사되는 제1 전극(24) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(20b)를 형성하여 얕은 에미터(shallow emitter)를 구현한다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제1 전극(24)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(20a)을 형성하여 제1 전극(24)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 에미터층(20)은 선택적 에미터 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
이를 위하여 제1 불순물(202)은 제1 부분(20a)에서 상대적으로 많이 도핑되고, 제2 부분(20b)에서 상대적으로 적게 주입될 수 있다. 이와 같이 제1 부분(20a)과 제2 부분(20b)의 주입량을 서로 다르게 하기 위하여 콤 마스크(comb mask)를 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(20a)의 도핑 횟수를 제2 부분(20b)의 도핑 횟수보다 많게 하는 등의 다양한 방법을 사용할 수 있다.
이때, 본 실시예에서 제1 카운트 불순물(204)은 반도체 기판(10)의 전면에서 전체적으로 균일하게 주입될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 카운트 불순물(204)의 도핑량도 제1 및 제2 부분(20a, 20b)에서 서로 다를 수 있다.
그리고 선택적 후면 전계 구조를 가지는 후면 전계층(30)은, 제2 전극(34)과 인접하여 형성되어 제2 전극(34)과 접촉 형성되는 제1 부분(30a)과, 제1 부분(30a) 이외의 부분에 형성되는 제2 부분(30b)을 포함할 수 있다.
제1 부분(30a)은 제2 불순물의 농도가 상대적으로 커서 상대적으로 낮은 저항을 가지고, 제2 부분(30b)은 제2 불순물의 농도가 상대적으로 작아서 상대적으로 높은 저항을 가질 수 있다. 이와 같이, 본 실시예에서는 제2 전극(34) 사이에 대응하는 부분에 상대적으로 높은 저항의 제2 부분(30b)를 형성하여 정공과 전자의 재결합을 방지할 수 있다. 이에 의하여 태양 전지(100)의 전류 밀도를 향상할 수 있다. 이와 함께, 제2 전극(34)과 인접하는 부분에 상대적으로 낮은 저항의 제1 부분(30a)을 형성하여 제2 전극(34)과의 접촉 저항을 저감시킬 수 있다. 즉, 본 실시예의 후면 전계층(30)은 선택적 후면 전계 구조에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
이를 위하여 제2 불순물은 제1 부분(30a)에서 상대적으로 많이 도핑되고, 제2 부분(30b)에서 상대적으로 적게 주입될 수 있다. 이와 같이 제1 부분(30a)과 제2 부분(30b)의 주입량을 서로 다르게 하기 위하여 콤 마스크(comb mask)를 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 부분(30a)의 도핑 횟수를 제2 부분(30b)의 도핑 횟수보다 많게 하는 등의 다양한 방법을 사용할 수 있다.
이와 같이 본 실시예에서는 에미터층(20) 및 후면 전계층(30)이 서로 다른 저항을 가지는 부분들을 포함하는 선택적 구조를 가져 태양 전지(100)의 효율을 향상할 수 있다.
이때, 도 5 및 상술한 설명에서는 에미터층(20) 및 후면 전계층(30)이 모두 선택적 구조를 가지는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 에미터층(20) 및 후면 전계층(30) 중 적어도 어느 하나만이 선택적 구조를 가질 수 있다. 또한, 도 5 및 상술한 설명에서는 에미터층(20)이 p형인 경우를 예시하였으나, 도 4의 실시예에서와 같이 후면 전계층(30)이 p형인 경우에도 적용이 가능함은 물론이다.
이하에서는 본 발명의 실험예를 통하여 본 발명을 좀더 상세하게 설명한다. 그러나 아래의 실험예는 본 발명을 예시하는 것에 불과하며 본 발명이 아래 실험예에 한정되는 것은 아니다.
실험예
1
n형의 반도체 기판을 준비하였다. 반도체 기판의 전면에 이온 주입법에 의하여 보론(B)을 도핑하고, 반도체 기판의 후면에 이온 주입법에 의하여 인(P)을 도핑하고, 반도체 기판의 전면에 이온 주입법에 의하여 인(P)을 도핑하였다. 반도체 기판의 전면에 주입된 보론의 주입량은 인의 주입량의 2배였다. 인의 주입 에너지는 보론을 도핑할 때의 보론의 주입 에너지보다 낮은 수준이었다. 반도체 기판을 1000℃에서 활성화 열처리하였다. 활성화 열처리는 불활성 분위기에서 10분간 유지한 다음 산소 분위기에서 30분간 수행되었다.
반도체 기판의 전면에 반사 방지막을 형성하고, 반도체 기판의 후면에 제2 패시베이션 막을 형성하였다. 그리고 에미터층에 전기적으로 연결되는 제1 전극, 후면 전계층에 전기적으로 연결되는 제2 전극을 형성하여 태양 전지를 제조하였다.
비교예
활성화 열처리를 불활성 분위기에서 40분간 유지하여 수행하고 산소 분위기에서는 수행하지 않았다는 점을 제외하고는 실험예와 동일한 방법으로 태양 전지를 제조하였다.
실험예 및 비교예에 따라 제조된 태양 전지의 에미터층 쪽에서 보론 및 인의 농도를 측정하여 이를 각기 도 6 및 도 7에 나타내었다. 도 6 및 도 7에서 x축은 반도체 기판의 상면에서부터의 거리이고, y축은 보론 또는 인의 농도를 로그(log) 값으로 환산하여 나타낸 것이다.
도 7을 참조하면, 실험예에서는 A 부분에서 보론의 농도가 인보다 높은 제1 패시베이션 막이 형성되고, B 부분에서 보론의 농도가 인보다 적은 플로팅 접합층이 형성되었음을 알 수 있다. 이때, B 부분의 플로팅 접합층은 매우 얇은 두께로 형성되어 패시베이션 특성을 향상하게 된다.
반면, 도 7을 참조하면, 비교예에서는 실험예의 A 부분 및 B 부분에 해당하는 부분이 존재하지 않음을 알 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
20: 에미터층
21: 제1 패시베이션 막
26: 플로팅 접합층
30: 후면 전계층
202: 제1 불순물
204: 제1 카운트 불순물
20: 에미터층
21: 제1 패시베이션 막
26: 플로팅 접합층
30: 후면 전계층
202: 제1 불순물
204: 제1 카운트 불순물
Claims (20)
- 반도체 기판을 준비하는 단계;
상기 반도체 기판에 제1 도전형을 가지는 제1 불순물 및 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제1 카운트 불순물을 도핑하여 제1 불순물층을 형성하는 단계; 및
상기 반도체 기판을 열처리하여 상기 제1 불순물층을 활성화하는 열처리 단계
를 포함하고,
상기 제1 불순물층을 형성하는 단계에서 상기 제1 카운트 불순물의 도핑량이 상기 제1 불순물의 도핑량보다 작고,
상기 열처리 단계는 산소 분위기에서 수행되는 산소 열처리 공정을 포함하고, 상기 산소 열처리 공정에서는 상기 제1 불순물층의 위에 제1 패시베이션 막이 형성되면서 상기 제1 불순물층과 상기 제1 패시베이션 막 사이에 상기 제2 도전형 또는 진성의 플로팅 접합(floating junction)층이 형성되는 태양 전지의 제조 방법. - 제1항에 있어서,
상기 제1 패시베이션 막은 상기 반도체 기판을 구성하는 원소를 구비하는 산화물로 구성되고, 상기 제1 카운트 불순물 및 상기 제1 불순물을 포함하는 포함하는 태양 전지의 제조 방법. - 제2항에 있어서,
상기 플로팅 접합층에서는 상기 제1 카운트 불순물의 농도와 상기 제1 불순물의 농도가 같거나 상기 제1 카운트 불순물의 농도보다 상기 제1 불순물의 농도가 낮고,
상기 제1 패시베이션 막에서는 상기 제1 카운트 불순물의 농도보다 상기 제1 불순물의 농도가 높은 태양 전지의 제조 방법. - 제1항에 있어서,
상기 반도체 기판이 상기 제2 도전형을 가지고,
상기 제1 도전형이 p형이고, 상기 제2 도전형이 n형이며,
상기 제1 불순물층이 에미터층인 태양 전지의 제조 방법. - 제1항에 있어서,
상기 제1 불순물층을 형성하는 단계에서, 상기 제1 불순물의 도핑량에 대한 상기 제1 카운트 불순물의 도핑량의 비율이 0.1~0.5인 태양 전지의 제조 방법. - 제1항에 있어서,
상기 제1 불순물층을 형성하는 단계에서, 상기 제1 불순물 및 상기 제1 카운트 불순물은 이온 주입법에 의하여 도핑되고,
상기 제1 불순물의 주입 에너지보다 상기 카운트 불순물의 주입 에너지가 더 작은 태양 전지의 제조 방법. - 제1항에 있어서,
상기 플로팅 접합층의 두께가 1~100nm인 태양 전지의 제조 방법. - 제7항에 있어서,
상기 플로팅 접합층의 두께가 3~20nm인 태양 전지의 제조 방법. - 제1항에 있어서,
상기 제1 불순물층의 두께에 대한 상기 플로팅 접합층의 두께 비율이 0.001~0.1인 태양 전지의 제조 방법. - 제1항에 있어서,
상기 열처리 단계는, 불활성 기체 분위기에서 수행되는 불활성 열처리 공정을 더 포함하는 태양 전지의 제조 방법. - 제10항에 있어서,
상기 불활성 열처리 공정 이후에 상기 산소 열처리 공정이 수행되는 태양 전지의 제조 방법. - 제10항에 있어서,
상기 불활성 열처리 공정 시간보다 상기 산소 열처리 공정 시간이 더 긴 태양 전지의 제조 방법. - 반도체 기판;
상기 반도체 기판의 적어도 일면에 형성되며 제1 도전형을 가지는 제1 불순물층;
상기 제1 불순물층 상에 상기 제1 불순물층보다 얇은 두께로 형성되며, 진성 또는 상기 제1 도전형에 반대되는 제2 도전형을 가지는 플로팅 접합층;
상기 플로팅 접합층 상에 형성되는 제1 패시베이션 막; 및
상기 제1 불순물층에 전기적으로 연결되는 제1 전극
을 포함하고,
상기 제1 패시베이션 막은 상기 반도체 기판을 구성하는 원소를 구비하는 산화물로 구성되며,
상기 제1 불순물층, 상기 플로팅 접합층, 상기 제1 패시베이션 막은, 상기 제1 도전형의 제1 불순물 및 상기 제2 도전형의 제1 카운트 불순물을 포함하는 태양 전지. - 제13항에 있어서,
상기 플로팅 접합층에서는 상기 제1 카운트 불순물의 농도와 상기 제1 불순물의 농도가 같거나 상기 제1 카운트 불순물의 농도보다 상기 제1 불순물의 농도가 낮고,
상기 제1 패시베이션 막에서는 상기 제1 카운트 불순물의 농도보다 상기 제1 불순물의 농도가 높은 태양 전지. - 제13항에 있어서,
상기 반도체 기판이 상기 제2 도전형을 가지고,
상기 제1 도전형이 p형이고, 상기 제2 도전형이 n형이며,
상기 제1 불순물층이 에미터층인 태양 전지. - 제13항에 있어서,
상기 플로팅 접합층의 두께가 1~100nm인 태양 전지. - 제16항에 있어서,
상기 플로팅 접합층의 두께가 3~20nm인 태양 전지. - 제13항에 있어서,
상기 제1 불순물층의 두께에 대한 상기 플로팅 접합층의 두께 비율이 0.001~0.1인 태양 전지. - 제13항에 있어서,
상기 제1 패시베이션 막의 두께가 10~30nm인 태양 전지. - 제19항에 있어서,
상기 플로팅 접합층이 상기 제1 불순물층 및 상기 제1 패시베이션 막에 접촉 형성되는 태양 전지.
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