KR101625876B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 반도체 기판의 일면에 또는 상기 일면 위에 위치하는 도전형 영역; 상기 도전형 영역에 연결되는 전극; 및 상기 반도체 기판의 다른 일면 위에 형성되는 제1 패시베이션막을 포함한다. 상기 제1 패시베이션막은 수소를 포함하는 알루미늄 산화물을 포함한다. 상기 제1 패시베이션막은, 상기 반도체 기판에 인접하는 제1 부분과, 상기 제1 부분 위에 형성되는 제2 부분을 포함한다. 상기 제1 부분은 사면체 구조를 가지는 제1 알루미늄 산화물을 팔면체 구조를 가지는 제2 알루미늄 산화물보다 많이 포함한다. 상기 제2 부분은 상기 제1 알루미늄 산화물을 상기 제2 알루미늄 산화물과 같거나 그보다 적게 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 태양 전지의 효율을 최대화할 수 있는 태양 전지 및 이의 제조 방법이 요구된다.
본 발명은 효율 및 신뢰성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 베이스 영역을 포함하는 반도체 기판; 상기 반도체 기판의 일면에 또는 상기 일면 위에 위치하는 도전형 영역; 상기 도전형 영역에 연결되는 전극; 및 상기 반도체 기판의 다른 일면 위에 형성되는 제1 패시베이션막을 포함한다. 상기 제1 패시베이션막은 수소를 포함하는 알루미늄 산화물을 포함한다. 상기 제1 패시베이션막은, 상기 반도체 기판에 인접하는 제1 부분과, 상기 제1 부분 위에 형성되는 제2 부분을 포함한다. 상기 제1 부분은 사면체 구조를 가지는 제1 알루미늄 산화물을 팔면체 구조를 가지는 제2 알루미늄 산화물보다 많이 포함한다. 상기 제2 부분은 상기 제1 알루미늄 산화물을 상기 제2 알루미늄 산화물과 같거나 그보다 적게 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 베이스 영역을 포함하는 반도체 기판의 일면에 또는 상기 일면 위에 도핑에 의하여 도전형 영역을 형성하는 단계; 및 상기 반도체 기판의 다른 일면 위에 원자층 증착법(atomic layer deposition, ALD)에 의하여 알루미늄 산화물을 포함하는 제1 패시베이션막을 형성하는 단계를 포함한다. 상기 제1 패시베이션막은 수소를 포함하는 알루미늄 산화물을 포함한다. 상기 제1 패시베이션막은, 상기 반도체 기판에 인접하여 위치하며 사면체 구조를 가지는 제1 알루미늄 산화물이 팔면체 구조를 가지는 제2 알루미늄 산화물보다 많이 포함되는 제1 부분을 포함한다.
본 발명의 다른 실시예에 따른 태양 전지의 제조 방법은, 베이스 영역을 포함하는 반도체 기판의 일면에 또는 상기 일면 위에 도핑에 의하여 도전형 영역을 형성하는 단계; 상기 반도체 기판의 다른 일면 위에 위치하는 제1 패시베이션막 및 상기 도전형 영역 위에 위치하는 제2 패시베이션막을 동시에 형성하는, 패시베이션막을 형성하는 단계; 및 상기 제1 및 제2 패시베이션막을 열처리하는 단계를 포함한다. 상기 열처리하는 단계에 의하여, 상기 제1 패시베이션에 의하여 상기 반도체 기판에서 상기 패시베이션막에 인접한 부분에 상기 베이스 영역의 전자-정공 비율과 다른 전자-정공 비율을 가지는 다른 전계 영역이 형성 또는 강화되고, 상기 제2 패시베이션막으로부터 상기 도전형 영역에 수소가 공급되어 상기 도전형 영역이 수소 패시베이션된다.
본 실시예에 따른 태양 전지 및 이의 제조 방법에서는, 반도체 기판 위에 위치하는 제1 패시베이션막에서 반도체 기판에 인접한 제1 부분이 제1 알루미늄 산화물을 제2 알루미늄 산화물보다 많이 포함하여 전계 영역이 효과적이고 안정적으로 형성될 수 있도록 한다. 그리고 제1 부분 위에 형성되는 제2 부분은 제1 알루미늄 산화물을 제2 알루미늄 산화물과 같거나 이보다 적게 포함하여 제1 패시베이션막의 화학적 안정성을 향상할 수 있다. 이때, 제1 패시베이션막에 포함된 수소는 제1 패시베이션막의 고정 음전하에 의하여 전계 영역의 전계를 좀더 강하게 할 수 있다. 이러한 구조의 제1 패시베이션막은 원자층 증착법에 의하여 쉽게 형성될 수 있다.
또한, 제1 패시베이션막과 도전형 영역 위에 위치하는 제2 패시베이션막을 동일한 공정에서 동일한 물질 및 적층 구조로 형성하여, 제1 패시베이션막은 전계 영역을 형성하는 데 사용하고 제2 패시베이션막은 도전형 영역과 터널링층의 수소 패시베이션에 사용할 수 있다. 이에 의하여 간단한 제조 공정에 의하여 태양 전지의 다양한 특성을 함께 향상할 수 있다.
도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3는 본 발명의 변형예에 따른 태양 전지의 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 본 발명의 다른 실시예에 따른 태양 전지의 단면도이고, 도 6은 도 5의 태양 전지의 평면도이다. 도 7은 본 발명의 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 9는 실험예 및 비교예에 따라 각기 복수의 태양 전지를 제조한 다음, 이들의 임플라이드 개방 전압(implied Voc)를 측정하여 그 결과를 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1는 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 반도체 기판(10)의 후면) 쪽에 위치하는 도전형 영역(30)과, 도전형 영역(30)에 연결되는 전극(42, 44)과, 반도체 기판(10)의 다른 일면(일 예로, 반도체 기판(10)의 전면) 위에 형성되는 제1 패시베이션막(24)을 포함한다. 본 실시예에서 제1 패시베이션막(24)은 제1 부분(또는 제1 층)(241) 및 제2 부분(또는 제2 층)(241)을 포함하고, 제1 패시베이션막(24)에 인접하는 반도체 기판(10)의 전면 부분에 전계 영역(120)이 위치할 수 있다. 그리고 태양 전지(100)는 터널링층(20), 반사 방지막(26), 제2 패시베이션막(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 본 실시예의 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질(단결정 또는 다결정) 실리콘을 포함할 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 실리콘 기판(일 예로, 단결정 실리콘 웨이퍼)으로 구성될 수 있다. 그리고 제2 도전형 도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있고, p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전계 영역(또는 미도핑 전계 영역)(120)을 포함할 수 있다. 전계 영역(120)이라 함은 반도체 기판(10)에 실질적으로 도핑을 하지 않았음에도 도핑을 한 영역과 같이 전계를 가져 전자 및/또는 정공에 일정한 영향을 미치는 영역일 수 있다. 이러한 전계 영역(120)은 반도체 기판(10)과 가까이 위치하는 제1 패시베이션막(24)의 고정 음전하에 의하여 형성될 수 있는데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
이와 같이 본 실시예에서는 반도체 기판(10)이 베이스 영역(110) 및 전계 영역(120)으로만 이루어지고, 별도의 도핑에 의하여 형성된 도핑 영역을 구비하지 않는다. 일례로, 반도체 기판(10)의 도핑 농도가 1 X 1017 개/cm3 이하일 수 있고, 좀더 구체적으로는, 반도체 기판(10)의 도핑 농도가 1 X 1015 개/cm3 내지 1 X 1017 개/cm3일 수 있다. 여기서 반도체 기판(10)의 도핑 농도는 별도로 도핑이 이루어지지 않는 경우를 규정하기 위하여 일 예로 제시한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명은 통상적으로 반도체 기판(10)에 별도의 도핑 영역을 구비하지 않는 경우를 모두 포함한다. 이에 따라 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(10)의 특성 저하 등의 문제가 방지될 수 있다. 그리고 재결합이 많이 일어나는 도핑 영역을 형성하지 않는 것에 의하여 태양 전지(100)의 재결합을 효과적으로 방지할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성될 수 있다. 터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(30)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T)는 제2 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T)가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께(T)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T)가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T)가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(30)이 위치할 수 있다. 좀더 구체적으로, 본 실시예에서 도전형 영역(30)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)이 동일 평면 상에서 형성되며 실질적으로 동일한 두께를 가지며 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. 또는, 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. 또한, 배리어 영역(36)이 반드시 구비되어야 하는 것은 아니며, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 전체적으로 접촉하여 형성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
본 실시예에서는 도전형 영역(30)이 터널링층(20)을 사이에 두고 반도체 기판(10)의 후면 위에 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 터널링층(20)이 구비되지 않고 도전형 영역(30)이 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역으로 구성되는 것도 가능하다. 즉, 도전형 영역(30)이 반도체 기판(10)의 일부를 구성하는 단결정 반도체 구조의 도핑 영역으로 구성될 수도 있다. 이러한 구조에 대해서는 추후에 도 8을 참조하여 좀더 상세하게 설명한다. 그 외의 다양한 방법에 의하여 도전형 영역(30)이 형성될 수 있다.
본 실시예에서 반도체 기판(10)의 전면 위에 제1 패시베이션막(24)이 형성되고, 제1 도전형 영역(32), 제2 도전형 영역(34) 및 배리어 영역(36) 위에 제2 패시베이션막(40)이 형성될 수 있다. 이때, 본 실시예에서 제1 패시베이션막(24)과 제2 패시베이션막(40)이 서로 동일한 공정에서 함께 형성되어 동일한 물질 및 적층 구조를 가지는 층일 수 있다. 이와 같이 제1 패시베이션막(24)과 제2 패시베이션막(40)이 동일한 물질 및 적층 구조를 가져도 제1 패시베이션막(24)과 제2 패시베이션막(40)은 서로 다른 역할을 할 수 있다.
이에 따라 본 실시예에서는 제1 및 제2 패시베이션막(24, 40)이 각각의 역할을 모두 수행할 수 있도록 하는 제조 방법에 의하여 형성될 수 있다. 예를 들어, 제1 및 제2 패시베이션막(24, 40)은 원자층 증착법(atomic layer deposition, ALD)에 의하여 형성되며 수소를 포함하는 알루미늄 산화물을 포함하도록 형성될 수 있다.
반도체 기판(10)의 전면 위에 위치하는 제1 패시베이션막(24)은 반도체 기판(10)의 전면을 패시베이션하여 재결합을 방지하는 역할을 한다. 또한, 본 실시예에서 제1 패시베이션막(24)은 반도체 기판(10)에서 패시베이션막(24)에 인접한 부분(즉, 반도체 기판(10)의 전면 쪽)에 위치하는 전계 영역(120)을 형성하는 역할을 한다.
제1 패시베이션막(24)이 일정 기준 이상의 고정 음전하를 포함하면, 제1 패시베이션막(24)에 인접한 반도체 기판(10)의 영역에서는 제1 패시베이션막(24)의 고정 음전하와 동일한 전기적 성질을 띄는 캐리어가 제1 패시베이션막(24)의 고정 음전하에 의하여 척력을 받게 된다. 이에 의하여 제1 패시베이션막(24)에 인접한 반도체 기판(10)의 영역에서 전자와 정공의 개수 또는 밀도가 달라지게 된다. 이에 의하여 베이스 영역(110)의 전자-정공 비율과 다른 전자-정공 비율을 가지는 전계 영역(120)이 형성된다.
예를 들어, 베이스 영역(110)이 n형을 가지는 경우에는, 도 2에 도시한 바와 같이, 고정 음전하를 가지는 제1 패시베이션막(24)을 형성한다. 그러면, 제1 패시베이션막(24)의 고정 음전하에 의하여 제1 패시베이션막(24)에 인접한 영역에서의 전자가 척력을 받아 반도체 기판(10)의 전면으로부터 멀리 이동하게 되고, 정공이 반도체 기판(10) 쪽으로 이동하게 된다. 이에 따라 반도체 기판(10)의 전면에 인접한 부분에서 전자-정공의 비율이 베이스 영역(110)의 전자-정공의 비율과 다른 전계 영역(120)이 형성된다.
즉, 베이스 영역(110)이 n형을 가지는 경우에는 전자의 양이 정공의 양보다 더 많게 되는데, 이와 같이 전자가 밀려나고 정공이 당겨와서 형성되는 전계 영역(120)에서는 전자의 양이 정공의 양과 비슷하거나, 전자의 양과 정공의 양의 차이가 베이스 영역(110)에서 전자의 양과 정공의 양의 차이보다 작아질 수 있다. 이와 같이 반도체 기판(10)의 전면에 형성된 전계 영역(120)은, 전자를 반도체 기판(10)의 후면 쪽으로 밀어주어서 생기는 부분이며 이에 의하여 반도체 기판(10)의 전면에서의 재결합이 방지될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 베이스 영역(110)이 p형을 가지는 경우에도 제1 패시베이션막(24)이 고정 음전하를 가지는 경우에는 전계 영역(120)이 형성될 수 있고, 이러한 전계 영역(120)에 의하여 표면 재결합이 방지될 수 있다.
여기서, 제1 패시베이션막(24)의 고정 음전하의 양은, 일례로, 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 일 수 있다. 이러한 고정 음전하의 양은 도핑 영역을 구비하지 않는 반도체 기판(10)(또는 베이스 영역(110))에 전계 효과를 발생시킬 수 있는 양이다. 전계 효과 및 공정 조건 등을 좀더 고려하면, 제1 패시베이션막(24)의 고정 음전하의 양이 3.5 X 1012 개/cm2 내지 6 X 1012 개/cm2일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 고정 음전하의 양이 변화될 수 있음은 물론이다.
이때, 제1 패시베이션막(24)이 단순히 고정 음전하를 가지는 물질만으로 형성된다고 전계 영역(120)이 형성되는 것은 아니다. 즉, 제1 패시베이션막(24)에서 반도체 기판(10)에 인접한 부분(즉, 제1 부분(241))의 특정한 구조를 가지면서 수소를 포함하여야 전계 영역(120)이 형성될 수 있다. 이에 따라 본 실시예에서는 제1 패시베이션막(24)에서 반도체 기판(10)에 인접한 제1 부분(241)이 전계 영역(120)을 형성하기 적합한 구조를 가지도록 한다.
즉, 본 실시예에서 제1 패시베이션막(24)은 사면체 구조(tetrahedral coordination)를 가지는 제1 알루미늄 산화물을 팔면체 구조(octahedral coordination)를 가지는 제2 알루미늄 산화물보다 많이 포함하는 제1 부분(241) 및 제1 알루미늄 산화물을 제2 알루미늄 산화물과 같거나 그보다 적게 포함하는 제2 부분(242)을 포함할 수 있다. 여기서, 제1 부분(241)은 반도체 기판(10) 위에 전체적으로 형성되는 층 형상으로 구성될 수 있고, 제2 부분(242)은 제1 부분(241) 위에 전체적으로 형성되는 층 형상을 가질 수 있다. 제2 부분(242)은 제1 부분(241) 위에서 이와 접촉하여 형성될 수 있다. 제2 부분(242)은 제1 부분(241)과 물리적으로 구별되지 않을 수 있으며, 동일한 층 내에서 제1 및 제2 알루미늄 산화물의 비율이 다른 부분이 존재하면 이를 제1 및 제2 부분(241, 242)으로 볼 수 있다.
여기서, 사면체 구조를 가지는 제1 알루미늄 산화물은 AlO4-의 화학식을 가질 수 있고, 팔면체 구조를 가지는 제2 알루미늄 산화물은 AlO6-의 화학식을 가질 수 있다. 사면체 구조를 가지는 제1 알루미늄 산화물과 팔면체 구조를 가지는 제2 알루미늄 산화물은 서로 알루미늄 원자좌표 비율(Al atomic coordination ratio)이 서로 다르므로, 제1 알루미늄 산화물과 제2 알루미늄 산화물의 함유 비율이 서로 다른 제1 부분과 제2 부분은 서로 다른 알루미늄 원자좌표 비율을 가질 수 있다.
이때, 알루미늄 산화물에서는 알루미늄(Al)과 산소(O)의 공공(vacancy) 및 침입형 자리(interstitial site)는 에너지 밴드갭 내에서 가전자대(valence band) 또는 전도대(conduction band) 근처의 다른 에너지 레벨 상태(energy level stat)를 형성한다. 그 중에서
Figure 112014067859778-pat00001
,
Figure 112014067859778-pat00002
,
Figure 112014067859778-pat00003
,
Figure 112014067859778-pat00004
의 상태가 가장 안정화되어 있으며, 그 중에서
Figure 112014067859778-pat00005
,
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에 의하여 알루미늄 산화물이 고정 음전하를 가지게 된다.
제1 알루미늄 산화물이 제2 알루미늄 산화물과 같거나 이보다 적은 경우에 이를 포함하는 알루미늄 산화물층이 화학적으로 안정한 전하 중성(charge neutrality)를 가지므로, 제1 알루미늄 산화물이 제2 알루미늄 산화물보다 적은 제1 부분(241)은 화학적으로 덜 안정화된 상태이다. 이에 따라
Figure 112014067859778-pat00007
,
Figure 112014067859778-pat00008
등의 결함이 좀더 많이 존재하므로, 전계 영역(120)을 좀더 효과적으로 형성할 수 있다. 예를 들어, 제1 부분(241)은 비정질 구조를 가질 수 있다. 반면, 제1 알루미늄 산화물이 제2 알루미늄 산화물과 같거나 이보다 적은 제2 부분(242)은 화학적으로 좀더 안정한 상태이다. 예를 들어, 제2 부분(242)은 결정질 구조를 가질 수 있다.
이와 같이 본 실시예에서는 화학적으로 더 안정적인 제2 부분(242)을 형성하기 전에 화학적으로 덜 안정적이더라도 전계 영역(120)을 좀더 효과적으로 형성할 수 있는 제1 부분(241)을 형성하여, 전계 영역(120)의 전계를 강하게 할 수 있다. 이에 의하여 표면 재결합을 최소화하여 태양 전지(100)의 효율을 향상할 수 있다. 이러한 제1 부분(241)은 특정한 제조 방법에서 쉽게 형성될 수 있는데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
예를 들어, 제1 부분(241)에서 제1 알루미늄 산화물의 비율이 60% 내지 90%이고, 제2 알루미늄 산화물의 비율이 10% 내지 40%일 수 있다. 제1 부분(241)에서 제1 알루미늄 산화물의 비율이 60% 미만이거나 제2 알루미늄 산화물의 비율이 40%를 초과하면, 전계 영역(120)의 효과를 향상하는 효과가 적을 수 있다. 제1 알루미늄 산화물의 비율이 90%를 초과하거나 제2 알루미늄 산화물의 비율이 10% 미만인 제1 부분(241)은 형성하기 어려울 수 있다. 그리고 제2 부분(242)에서 제1 알루미늄 산화물의 비율이 10% 내지 50%이고, 제2 알루미늄 산화물의 비율이 50% 내지 90%일 수 있다. 제2 부분(241)에서 제1 알루미늄 산화물의 비율이 10% 미만 또는 50% 초과이거나 제2 알루미늄 산화물의 비율이 50% 미만 또는 90% 초과이면, 제1 패시베이션막(24)의 안정성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(241, 242)에서 제1 및 제2 알루미늄 산화물의 비율이 다양한 값을 가질 수 있다. 여기서, 비율이라 함은 부피 비율, 질량 비율, 개수의 비율 등의 다양한 비율 중 하나를 사용할 수 있다.
이때, 제1 부분(241)의 두께(T1)가 제2 부분(242)의 두께(T2)보다 작을 수 있다. 이는 반도체 기판(10)에 인접한 제1 부분(241)이 얇은 두께를 가져도 반도체 기판(10)에 전계 영역(120)을 형성하기에 충분하며, 제1 부분(241)이 산화물이 화학적으로 안정된 구조가 아니므로 두꺼운 두께로 형성하기에 어려움이 있기 때문이다. 예를 들어, 제1 부분(241)의 두께(T1)가 15nm 이하(좀더 구체적으로, 1.5nm 이하, 예를 들어, 0.7nm 내지 1.5nm)일 수 있고, 제2 부분(242)의 두께(T2)가 100nm 이하(좀더 구체적으로, 5nm 내지 100nm)일 수 있다. 제1 부분(241)의 두께를 15nm를 초과하여 형성하기에는 어려움이 있다. 그리고 제1 부분(241)의 두께(T1)가 0.7nm 미만이면 제1 부분(241)에 의한 효과가 충분하지 않을 수 있고, 제1 부분(241)의 두께(T1)가 1.5nm를 초과하여도 효과에 큰 영향이 없을 수 있다. 제2 부분(242)의 두께(T2)가 5nm 미만이면 패시베이션 효과가 충분하지 않을 수 있고, 제2 부분(242)의 두께(T2)가 100nm를 초과하면 불필요하게 제1 패시베이션막(24)이 두꺼워질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(241, 242)의 두께(T1, T2)가 다양한 값을 가질 수 있다.
이때, 제1 패시베이션막(24)에 포함된 수소는 제1 패시베이션막(24)의 고정 음전하에 의하여 형성된 전계 영역(120)의 전계를 좀더 강하게 하는 역할을 할 수 있다. 즉, 수소는 침입형 자리에 위치하여 깊은 트랩 사이트(deep trap site)로 작용하여 고정 음전하가 좀더 많은 양으로 유지될 수 있도록 한다. 일 예로, 제1 패시베이션막(24)에 포함된 수소의 함량은 2 내지 4 at%일 수 있다. 이는 제조 공정 중에 제1 패시베이션막(24)에 포함될 수 있으면서 반도체 기판(10)을 효과적으로 패시베이션할 수 있는 수치로 한정된 것이나, 본 발명이 이에 한정되는 것은 아니다.
제1 패시베이션막(24)이 반도체 기판(10)의 전면 쪽에 전계 영역(120)을 효과적으로 형성하기 위하여 제1 패시베이션막(24)은 반도체 기판(10) 위에 직접 형성할 수 있다. 이때, 제1 패시베이션막(23)은 반도체 기판(10)에 접촉하도록 형성될 수 있다. 이에 따라 최종 구조에서 제1 패시베이션막(24)은 반도체 기판(10)(특히, 반도체 기판(10)의 전면 쪽에 형성된 전계 영역(120))에 접촉하여 형성될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 도 3에 도시한 바와 같이, 제1 패시베이션막(24)이 형성되는 공정 및/또는 이후의 공정에 의하여 제1 패시베이션막(24)과 반도체 기판(10)(특히, 반도체 기판(10)의 전면 쪽에 형성된 전계 영역(120)) 사이에 얇은 산화막(22)이 형성될 수도 있다. 산화막(22)은 반도체 기판(10)을 구성하는 반도체 물질(일 예로, 실리콘)과 공정 중에 사용하는 산소가 반응하여 형성되어 반도체 물질과 산소를 포함하는 산화물(즉, 실리콘 산화물)로 구성될 수 있다. 산화막(22)의 두께(T3)는 제1 패시베이션막(24)보다 작을 수 있다. 이는 산화막(22)이 의도적으로 형성된 막이 아니라 공정 중에 자연스럽게 형성되거나 성장된 막이기 때문이다. 일 예로, 산화막(22)의 두께(T3)는 0.5 nm 내지 2nm 일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 산화막(22)은 다양한 두께를 가질 수 있다.
이러한 산화막(22)은 사면체 구조를 가지기 때문에, 산화막(22)이 제1 패시베이션막(24)과 전계 영역(120) 사이에 위치하는 경우에는 사면체 구조를 가지는 제1 알루미늄 산화물의 성장을 유도할 수 있다. 이에 의하여 산화막(22)이 존재하게 되면 제1 알루미늄 산화물을 좀더 많이 포함하는 제1 부분(241)이 충분한 두께를 가질 수 있고, 이에 의하여 좀더 많은 양의 고정 음전하를 가질 수 있어 전계 영역(120)을 좀더 효과적으로 생성할 수 있다.
다시 도 1을 참조하면, 도전형 영역(30) 위에 위치하는 제2 패시베이션막(40)은 도전형 영역(30) 및 터널링층(20)을 패시베이션하여 재결합을 방지하는 역할을 한다. 즉, 제2 패시베이션막(20)은 수소를 포함하여 수소를 도전형 영역(30) 및 터널링층(20)으로 확산시키는 것에 의하여 도전형 영역(30) 및 터널링층(20)을 수소 패시베이션할 수 있다.
본 실시예에서 제2 패시베이션막(40)은 제1 패시베이션막(24)과 동일한 공정에서 함께 형성되어 동일한 물질을 포함할 수 있다. 즉, 동일 물질을 양면 증착하여 제1 패시베이션막(24)과 제2 패시베이션막(40)을 함께 형성할 수 있다. 이에 따라 제2 패시베이션막(40)은 수소를 포함하는 알루미늄 산화물을 포함할 수 있다. 그리고 제2 패시베이션막(40)은, 도전형 영역(30)에 인접하여 위치하며 제1 알루미늄 산화물을 더 많이 포함하며 상대적으로 얇은 두께를 가지는 제1 부분(401)과, 제1 부분(401) 위에 위치하며 제1 알루미늄 산화물을 제2 알루미늄 산화물과 같거나 이보다 작게 포함하며 상대적으로 두꺼운 두께를 가지는 제2 부분(402)을 포함할 수 있다. 제2 패시베이션막(40)의 제1 및 제2 부분(401, 402)의 물질, 적층 구조 등에 대한 설명은 제1 패시베이션막(24)의 제1 및 제2 부분(241, 242)에 대한 설명이 그대로 적용될 수 있으므로, 상세한 설명을 생략한다.
제2 패시베이션막(40)이 수소를 포함하는 알루미늄 산화물을 포함하므로, 열처리하는 단계(도 4f 참조) 도전형 영역(30) 및 터널링층(20)에 수소를 공급하여 이들을 수소 패시베이션할 수 있다. 즉, 열처리하는 단계에서 수소를 도전형 영역(30) 및 터널링층(20)으로 공급하게 되면, 수소가 도전형 영역(30) 및 터널링층(20)의 결함(예를 들어, 댕글링 본드(dangling bond)) 등에 결합하게 되므로, 도전형 영역(30) 및 터널링층(20)의 결함을 크게 줄일 수 있다. 이때, 도전형 영역(30) 위에 위치(일 예로, 접촉)하는 제2 패시베이션막(40)이 수소를 공급하므로 수소 공급 효율을 향상할 수 있다.
본 실시예와 같이 반도체 기판(10), 터널링층(20) 및 도전형 영역(30)을 포함하는 경우에는 도전형 영역(30) 및 터널링층(20)의 결함이 캐리어의 손실에 큰 영향을 미칠 수 있으므로, 본 실시예에서는 제2 패시베이션막(40)에 의한 수소 패시베이션에 의하여 이를 방지할 수 있다.
또한, 제2 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 패시베이션할 수 있다. 제2 패시베이션막(40)은 제1 도전형 영역(32)을 노출하는 제1 개구부(402)와, 제2 도전형 영역(34)을 노출하는 제2 개구부(404)를 구비한다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 패시베이션막(24)과 동일한 물질을 가지는 제2 패시베이션막(40)이 필수적인 것은 아니다.
따라서, 제2 패시베이션막(40)은 제1 패시베이션막(24)과 함께 형성되어 열처리하는 단계에서 도전형 영역(30) 및 터널링층(20)을 수소 패시베이션한 후에 전극(42, 44) 형성 전에 제거될 수 있다. 이에 따라 최종 구조의 태양 전지(100)가 제2 패시베이션막(40)을 구비하지 않는 것도 가능하다.
또는, 제1 패시베이션막(24)과 함께 형성된 제2 패시베이션막(도시하지 않음)을 수소 패시베이션한 후에 제거하고, 제1 패시베이션막(24)과 동일 또는 다른 물질로 별도의 제2 패시베이션막(40)을 추가로 형성할 수도 있다. 이 경우에는 제2 패시베이션막(40)이 다양한 물질을 가질 수 있다. 일 예로, 제2 패시베이션막(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 즉, 본 발명이 제2 패시베이션막(40)의 존재, 물질 등에 한정되는 것은 아니며 다양한 변형이 가능하다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 제2 패시베이션막(40)의 제1 개구부(402)를 통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 제2 패시베이션막(40)의 제2 개구부(404)를 통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 제1 및 제2 개구부(도 1의 참조부호 402, 404 참조, 이하 동일) 각각이 제1 및 제2 전극(42, 44)에 대응하여 제1 및 제2 전극(42, 44)의 전체 면적에 형성될 수도 있다. 이에 의하면 제1 및 제2 전극(42, 44)과 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 접촉 면적을 최대화하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 개구부(402, 404)가 제1 및 제2 전극(42, 44)의 일부만을 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결하도록 형성되는 것도 가능함은 물론이다. 예를 들어, 제1 및 제2 개구부(402, 404)가 복수 개의 컨택홀로 구성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 제1 패시베이션막(24)의 위에 반사 방지막(26)이 위치할 수 있다. 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 반사 방지막(26)에 의해 태양 전지(100)의 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(26)으로는 다양한 물질, 구조 등일 적용될 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에서는 도전형 영역(30)이 반도체층에 도펀트를 도핑하여 형성된 제1 도전형 영역(32)과 제2 도전형 영역(34)을 포함한다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)이 안정적으로 형성되어 각각의 역할을 좀더 충실하게 수행할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 도전형 영역(30)이 도핑을 통하여 형성된 제1 및 제2 도전형 영역(32, 34) 중 어느 하나만을 구비할 수도 있다. 이에 대해서는 추후에 도 5 내지 도 7을 참조하여 좀더 상세하게 설명한다.
이때, 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10)의 후면 쪽에서 동일 평면 상에 위치한다. 그러면, 반도체 기판(10)에 도달하는 광의 손실을 일으킬 수 있는 제1 및/또는 제2 도전형 영역(32, 34)이 반도체 기판(10)의 전면에 위치하지 않으므로, 반도체 기판(10)의 전면에서의 쉐이딩 손실(shading loss)을 줄일 수 있다. 또한, 반도체 기판(10)의 후면 쪽에만 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않으므로 태양 전지(100)가 후면 전극 구조를 가지게 된다. 이에 따라 반도체 기판(10)의 전면에서 전극(42, 44)에 의한 쉐이딩 손실를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(10)의 전면에 도전형 영역(30) 및/또는 전극(42, 44)이 위치하는 구조가 적용될 수 있다. 이에 대해서는 추후에 도 7을 참조하여 좀더 상세하게 설명한다.
상술한 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면 위에 위치하는 제1 패시베이션막(24)에서 반도체 기판(10)에 인접한 제1 부분(241)이 제1 알루미늄 산화물을 제2 알루미늄 산화물보다 많이 포함하여 반도체 기판(100)의 전면 쪽에 전계 영역(120)이 효과적으로 형성될 수 있도록 한다. 그리고 제2 부분(242)은 제1 알루미늄 산화물을 제2 알루미늄 산화물과 같거나 이보다 적게 포함하여 제1 패시베이션막(24)의 화학적 안정성을 향상할 수 있다. 이때, 제1 패시베이션막(24)에 포함된 수소는 제1 패시베이션막(24)의 고정 음전하에 의하여 형성된 전계 영역(120)의 전계를 좀더 강하게 할 수 있다.
또한, 제1 패시베이션막(24)과, 이와 반대되는 도전형 영역(30) 위에 위치하는 제2 패시베이션막(40)을 동일한 공정에서 동일한 물질(즉, 수소를 포함하는 알루미늄 산화물) 및 적층 구조로 형성하여, 제1 패시베이션막(24)은 전계 영역(120)을 형성하는 데 사용하고 제2 패시베이션막(40)은 도전형 영역(30)과 터널링층(20)의 수소 패시베이션에 사용할 수 있다. 이에 의하여 간단한 제조 공정에 의하여 태양 전지(100)의 다양한 특성을 함께 향상할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 즉, 본 실시예에서는 제1 및 제2 패시베이션막(24, 40)(특히, 제1 패시베이션막(24))이 수소를 포함하는 알루미늄 산화물을 포함하는 것을 예시로 하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 및 제2 패시베이션막(24, 40)이 전계 영역(120) 및 수소 패시베이션의 역할을 수행할 수 있는, 수소를 포함하는 다른 절연 물질로 구성될 수도 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 4a 내지 도 4h를 참조하여 상세하게 설명한다. 도 4a 내지 도 4h는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
일 예로, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다.
이어서, 도 4b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 4c 및 도 4d에 도시한 바와 같이, 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
도 4c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(300)을 형성한다. 반도체층(300)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(300)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(300)이 형성될 수 있다.
이어서, 도 4d에 도시한 바와 같이, 반도체층(300)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 예를 들어, 제1 도전형 영역(32)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 제1 도전형 도펀트를 도핑하고, 제2 도전형 영역(34)에 해당하는 영역에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의한 다양한 방법에 의하여 제2 도전형 도펀트를 도핑할 수 있다. 그러면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 영역이 배리어 영역(36)을 구성하게 된다.
그러나 본 발명이 이에 한정되는 것은 아니며 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성하는 방법으로는 알려진 다양한 방법이 사용될 수 있다. 그리고 배리어 영역(36)을 형성하지 않는 등과 같은 다양한 변형이 가능하다.
이어서, 도 4e에 도시한 바와 같이, 반도체 기판(10) 위(좀더 구체적으로는, 도전형 영역(30)이 형성되지 않은 면)에 제1 패시베이션막(24)을 형성한다.
일 예로, 본 실시예에서 제1 패시베이션막(24)은 원자층 증착법에 의하여 형성되며 수소를 포함하는 알루미늄 산화물을 포함할 수 있다. 이를 위하여 원자층 증착법이 알루미늄을 포함하는 제1 원료 가스와 산소를 포함하는 제2 원료 가스(일 예로, 산소 기체(O2)), 그리고 수소 기체(일 예로, 수소 기체(H2))를 포함하는 가스 분위기에서 수행될 수 있다.
이와 같이 제1 패시베이션막(24)을 원자층 증착법에 의하여 형성하면, 반도체 기판(10) 위에 인접한 부분은 반도체 기판(10)을 구성하는 반도체 물질(즉, 실리콘)의 격자 구조에 영향을 받아 성장하게 된다. 이에 의하여 제1 패시베이션막(24)에서 반도체 기판(10)에 인접(일 예로, 접촉)하는 제1 부분(241)에서는 화학적으로 덜 안정되지만 반도체 기판(10)의 구조에 영향을 받은 사면체 구조를 가지는 제1 알루미늄 산화물이 더 많이 형성된다. 그리고 제1 부분(241)이 일정 두께로 형성된 이후에는 화학적으로 안정된 팔면체 구조를 가지는 제2 알루미늄 산화물이 제1 산화물과 같거나 그보다 많이 포함되는 제2 부분(242)이 형성된다. 이에 의하여 제1 부분(241) 및 제2 부분(242)을 가지는 제1 패시베이션막(24)이 반도체 기판(10)의 전면 위에 형성된다.
이때, 본 실시예에서는 반도체 기판(10)의 전면 위에 제1 패시베이션막(24)을 형성할 때, 도전형 영역(30) 위에 제2 패시베이션막(40)을 함께 형성할 수 있다. 즉, 반도체 기판(10) 위에 위치하는 제1 패시베이션막(24)과 제2 패시베이션막(40)을 동일한 공정에서 동시에 형성할 수 있다. 그러면, 제1 및 제2 패시베이션막(24, 40)의 형성 공정을 단순화할 수 있다. 이때, 원자층 증착법은 양면 증착을 쉽게 할 수 있으므로 공정 단순화에 기여할 수 있다.
이에 의하여 제2 패시베이션막(40)은, 일 예로, 원자층 증착법에 의하여 형성되며 수소를 포함하는 알루미늄 산화물을 포함할 수 있다. 이와 같이 제2 패시베이션막(40)을 원자층 증착법에 의하여 형성하면, 도전형 영역(30) 위에 인접한 부분은 도전형 영역(30)을 구성하는 반도체 물질(즉, 실리콘)의 격자 구조에 영향을 받아 성장하게 된다. 이에 의하여 제2 패시베이션막(40)에서 반도체 기판(10)에 인접(일 예로, 접촉)하는 제1 부분(401)에서는 화학적으로 덜 안정되지만 도전형 영역(30)의 격자 구조에 영향을 받은 사면체 구조를 가지는 제1 알루미늄 산화물을 많이 포함한다. 그리고 제1 부분(401)이 일정 두께로 형성된 이후에는 화학적으로 안정된 팔면체 구조를 가지는 제2 알루미늄 산화물을 제1 알루미늄 산화물과 같거나 그보다 많이 포함하는 제2 부분(402)이 형성된다. 이에 의하여 제1 부분(401) 및 제2 부분(402)을 가지는 제2 패시베이션막(40)이 도전형 영역(30)의 전면 위에 형성된다.
그러나 본 발명이 이에 한정되는 것은 아니며, 제2 패시베이션막(40)을 별도로 형성하거나, 제2 패시베이션막(40)이 다른 물질을 포함하거나, 제2 패시베이션막(40)이 형성되지 않는 등 다양하게 변형될 수 있다.
이어서, 도 4f에 도시한 바와 같이, 제1 및 제2 패시베이션막(24, 40)을 포함하는 반도체 기판(10)을 열처리한다.
이러한 열처리에 의하여 제1 패시베이션막(24)에 인접한 반도체 기판(10)의 부분에 전계 영역(120)이 강화되고 안정화된다. 전계 영역(120)은 제1 패시베이션막(24)이 형성되면 바로 형성되기는 하지만, 열처리 이전에는 전계 영역(120)의 전계가 매우 작은 상태이다. 열처리 중에 제1 패시베이션막(24) 내의 불순물(예를 들어, 탄소(C) 등)은 외부로 배출되고, 수소(H) 등은 반도체 기판(10)의 내부로 확산된다. 이에 따라 제1 패시베이션막(24)이 안정화되어 고정 음전하의 양, 밀도 등이 증가하고, 이에 따라 제1 패시베이션막(23)에 의하여 형성되는 전계 영역(120)이 전계가 강해진다.
이때, 제1 패시베이션막(24) 내에 포함된 수소는 반도체 기판(10)의 내부로 확산하여 전계 영역(120)의 전계를 좀더 강하게 만드는 역할을 하며 반도체 기판(10)의 전면 부근의 결함을 패시베이션하는 역할을 할 수 있다.
이와 동시에 제2 패시베이션막(40) 내의 수소는 도전형 영역(30) 및 터널링층(20)으로 확산할 수 있고, 이에 의하여 도전형 영역(30) 및 터널링층(20)의 수소 패시베이션이 이루어질 수 있다.
도면에 따로 도시하지는 않았지만, 제1 패시베이션막(24)에 포함된 산소와 반도체 기판(10)의 반도체 물질(일 예로, 실리콘)이 반응하여 반도체 기판(10)과 제1 패시베이션막(24) 사이에 산화막(도 3의 참조부호 22)이 형성될 수 있다.
이때, 열처리의 온도는 500℃ 내지 800℃일 수 있다. 이는 제1 패시베이션막(24)의 고정 음전하를 증가시키는 데 적합한 온도이며, 수소가 확산하기에 적합한 온도일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 열처리 온도가 변화될 수도 있다.
이와 같이 본 실시예에 따르면 제1 및 제2 패시베이션막(24, 40)을 동시에 형성한 후에 열처리하는 공정에 의하여 전계 영역(120)의 형성 또는 강화, 그리고 도전형 영역(30) 및 터널링층(20)의 수소 패시베이션을 함께 수행할 수 있다. 이에 의하여 간단한 공정에 의하여 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있다.
본 실시예에서는 제1 및 제2 패시베이션막(24, 40)이 수소를 포함하는 알루미늄 산화물을 포함하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 전계 영역(120)의 형성, 그리고 도전형 영역(30) 및 터널링층(20)의 수소 패시베이션을 함께 수행할 수 있는, 수소를 포함하는 다른 절연 물질로 제1 및 제2 패시베이션막(24, 40)을 형성할 수 있다.
이어서, 도 4g에 도시한 바와 같이, 제1 패시베이션막(24) 위에 반사 방지막(26)을 형성한다. 반사 방지막(26)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
도면에서는 수소를 포함하는 알루미늄 산화물로 구성되며 열처리 시에 사용된 제2 패시베이션막(40)을 그대로 잔존시키는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 열처리 시에 사용된 제2 패시베이션막(40)을 전극(42, 44) 형성 전에 제거할 수도 있다. 또는, 수소를 포함하는 알루미늄 산화물로 구성되는 제2 패시베이션막(40)을 제거하고 동일한 물질 또는 다른 물질을 포함하는 별도의 제2 패시베이션막을 새로 형성할 수도 있다. 또는, 수소를 포함하는 알루미늄 산화물로 구성되는 제2 패시베이션막(40) 위에 별도의 패시베이션막을 더 형성할 수도 있다. 그 외의 다양한 변형이 가능하다.
이어서, 도 4f에 도시한 바와 같이, 도전형 영역(30)에 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일례로, 제2 패시베이션막(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 제1 및 제2 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. 다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 제2 패시베이션막(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
이와 같이 본 실시예에서는 반도체 기판(10)의 전면에 원자층 증착법에 의하여 형성되며 수소를 포함하는 제1 패시베이션막(24)을 형성한 후에, 이를 열처리하는 것에 의하여 반도체 기판(10)의 전면에 전계 영역(120)을 형성한다. 원자층 증착법에 의하여 제1 패시베이션막(24)을 형성하면 제1 알루미늄 산화물을 더 많이 포함하는 제1 부분(241)은 반도체 기판(10)에 인접하여 형성할 수 있고, 이에 의하여 전계 영역(120)을 안정적이고 강하게 형성할 수 있다. 이와 같이 간단한 공정에 의하여 반도체 기판(10)의 전면에 전계 영역(120)을 형성하여 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있다.
한편, 반도체 기판(10)의 양쪽에 형성되는 제1 및 제2 패시베이션막(24, 40)을 동일한 공정에서 형성한 후에 이를 열처리하는 것에 의하여 반도체 기판(10)의 전면에 전계 영역(120)의 형성 또는 강화, 그리고 도전형 영역(30) 및 터널링층(20)의 수소 패시베이션을 함께 수행할 수 있다. 이와 같이 간단한 공정에 의하여 태양 전지(100)의 효율 및 신뢰성을 향상할 수 있다.
이하, 도 5 내지 도 8을 참조하여 본 발명의 다른 실시예들에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 5는 본 발명의 본 발명의 다른 실시예에 따른 태양 전지의 단면도이고, 도 6은 도 5의 태양 전지의 평면도이다. 도 6에서는 반도체 기판(10)과 전극(42, 44)을 위주로 하여 도시하였다.
도 5를 참조하면, 본 실시예에서는 도 1에 도시한 실시예와 달리 도전형 영역(30)이 제1 도전형 영역(32)으로만 구성된다. 즉, 도전형 영역(30)이 베이스 영역(110)과 다른 도전형을 가지는 단일의 도전형 영역으로 구성된다. 그리고 전계 영역(120)에 연결되도록 제2 전극(44)이 형성된다. 즉, 반도체 기판(10)의 전면에 위치한 절연막인 제1 패시베이션막(24) 및 반사 방지막(26)을 관통하도록(즉, 개구부(404)를 통하여) 제2 전극(44)이 전계 영역(120)에 연결될 수 있다.
이는 반도체 기판(10)의 전면에 전계 영역(120)이 있으므로 전계 영역(120)이 제2 도전형 영역과 같은 역할을 할 수 있기 때문에, 별도로 제2 도전형 도펀트를 도핑하여 형성되는 제2 도전형 영역을 형성하지 않는 것도 가능하기 때문이다.
본 실시예에서 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(10)의 일 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 5에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 제2 패시베이션막(40)을 관통하여 형성될 수도 있다. 즉, 개구부(402)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 제1 패시베이션막(24) 및 반사 방지막(26)을 관통하여 형성될 수도 있다. 즉, 개구부(404)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 제2 패시베이션막(40)을 관통하여 형성되고, 버스바 전극(42b)이 제2 패시베이션막(40) 위에 형성될 수 있다. 이 경우에는 개구부(402)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 제1 패시베이션막(24) 및 반사 방지막(26)을 관통하여 형성되고, 버스바 전극(44b)은 제1 패시베이션막(24) 및 반사 방지막(26) 위에 형성될 수 있다. 이 경우에는 개구부(404)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.
도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하다. 예를 들어, 제2 전극(44)이 도 2에 도시한 바와 같은 구조를 가지고, 제1 전극(42)이 도 6에 도시한 바와 같은 구조를 가질 수 있다. 또는, 제2 전극(44)이 도 6에 도시한 바와 같은 구조를 가지고, 제1 전극(42)이 도 2에 도시한 바와 같은 구조를 가질 수 있다. 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(10)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다.
이와 같은 구조의 태양 전지(100)는 도전형 영역(30)을 형성하는 단계에서 반도체층(도 4c의 참조부호 300)에 전체적으로 제1 도전형 도펀트로 도핑하는 것에 의하여 형성할 수 있다.
이와 같이 전계 영역(120)을 제2 도전형 영역과 같이 사용하여 도핑에 의하여 형성된 제2 도전형 영역의 형성을 생략하면, 태양 전지(100)의 구조를 단순화하고 태양 전지(100)의 제조 방법의 구조를 단순화할 수 있다.
도 7은 본 발명의 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 7을 참조하면, 본 실시예에서는 도 1에 도시한 실시예와 달리 도전형 영역(30)이 제1 도전형 영역(32)으로만 구성된다. 즉, 도전형 영역(30)이 베이스 영역(110)과 다른 도전형을 가지는 단일의 도전형 영역으로 구성된다. 그리고 전계 영역(120)에 연결되도록 제2 전극(44)이 형성된다. 그리고 도 5 및 도 6에 도시한 실시예와 달리 터널링층(20), 도전형 영역(30), 제2 패시베이션막(40) 및 제1 전극(42)이 반도체 기판(10)의 전면 쪽에 위치하고, 전계 영역(120) 및 제1 패시베이션막(24)이 반도체 기판(10)의 후면 쪽에 위치한다.
제1 및 제2 전극(42, 44)의 구조 등은 도 5 및 도 6을 참조한 설명과 유사하므로 별도의 설명을 생략한다.
이와 같이 터널링층(20)을 사이에 두고 베이스 영역(10)과 pn 접합을 도전형 영역(30)이 반도체 기판(10)의 전면 쪽에 위치하면 상대적으로 많은 양의 광이 입사되는 반도체 기판(10)에 도전형 영역(30)이 위치한다. 그러면, pn 접합이 반도체 기판(10)의 전면 쪽에 위치하여 pn 접합에 도달하는 광의 경로가 짧아져서 광의 손실을 최소화할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 8을 참조하면, 본 실시예에 따른 태양 전지(100)는 터널링층(20)을 구비하지 않고 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10)의 일부를 구성하는 도핑 영역으로 구성될 수 있다. 즉, 베이스 영역(110)으로 구성되는 반도체 기판(10)에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성할 수 있고, 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성할 수 있다. 이 경우에 제1 도전형 영역(32)은 제1 도전형 도펀트를 포함하는 결정질 반도체(일 예로, 단결정 실리콘)로 구성될 수 있고, 제2 도전형 영역(34)은 제2 도전형 도헌트를 포함하는 결정질 반도체(일 예로, 단결정 실리콘)으로 구성될 수 있다. 제2 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34)을 포함하는 반도체 기판(10)의 후면 위에 위치할 수 있다.
이와 같이 도전형 영역(30)의 제1 및 제2 도전형 영역(32, 34)이 도핑 영역으로 구성되면, 터널링층(20)의 터널링 확률 등에 의존하지 않고 캐리어가 이동할 수 있다.
도면 및 설명에서는 제1 및 제2 도전형 영역(32, 34)이 모두 도핑 영역인 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 도전형 영역(32, 34) 중 어느 하나만이 도핑 영역이고, 다른 하나는 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층일 수 있다. 그리고 도전형 영역(30)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 모두 포함하는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 5 내지 도 7에 도시한 바와 같이 제1 도전형 영역(32)만을 구비하고 도핑에 의한 제2 도전형 영역(34)을 형성하지 않을 수도 있다. 그 외의 다양한 변형이 가능하다.
이하, 본 발명의 실험예를 통하여 본 발명을 좀더 상세하게 설명한다. 그러나 아래의 실험예는 본 발명을 예시하는 것에 불과하며 본 발명이 아래 실험예에 한정되는 것은 아니다.
실험예
실리콘 웨이퍼로 이루어진 반도체 기판의 후면에 실리콘 산화물로 구성되는 터널링층을 형성하였다. 터널링층 위에 실리콘으로 구성되는 반도체층을 형성한 다음, 제1 및 제2 도전형 영역을 각기 도핑하여 제1 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하였다.
원자층 증착법을 이용하여 반도체 기판의 전면 위에 수소를 포함하는 알루미늄 산화물로 구성되는 제1 패시베이션막을 형성하였다. 이때, 도전형 영역 위에 수소를 포함하는 알루미늄 산화물로 구성되는 제2 패시베이션막을 함께 형성하였다. 그리고 500℃의 온도에서 열처리하였다.
제1 패시베이션막 위에 화학 기상 증착법을 이용하여 실리콘 질화물로 구성되는 반사 방지막을 형성한 다음, 제1 및 제2 도전형 영역에 연결되는 제1 및 제2 전극을 형성하였다.
비교예
제1 및 제2 패시베이션막을 화학 기상 증착에 의하여 형성하였다는 점을 제외하고는 실험예와 동일한 방법으로 태양 전지를 제조하였다.
실험예 및 비교예에 따라 각기 복수의 태양 전지를 제조한 다음, 이들의 임플라이드 개방 전압(implied Voc)를 측정하여 그 결과를 도 9에 나타내었다.
도 9을 참조하면, 실험예에 따른 태양 전지의 임플라이드 개방 전압은 대체로 균일하고 높은 값을 가지는 것을 알 수 있다. 반면, 비교예에 따른 태양 전지의 임플라이드 개방 전압은 큰 산포값을 가지는 것을 알 수 있으며, 낮은 수준의 임플라이드 개방 전압을 가지는 경우가 많음을 알 수 있다. 이에 따라 본 실험예에 따른 태양 전지의 제조 방법에 따라 제조된 태양 전지는 균일하고 높은 개방 전압을 가져 높은 효율 및 신뢰성을 가질 수 있음을 알 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
22: 산화막
24: 제1 패시베이션막
30: 도전형 영역
32: 제1 도전형 영역
34: 제2 도전형 영역
40: 제2 패시베이션막
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 베이스 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 일면에 또는 상기 일면 위에 위치하며 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역;
    상기 제1 도전형 영역에 연결되는 제1 전극 및 상기 제2 도전형 영역에 연결되는 제2 전극을 포함하는 전극; 및
    상기 제1 및 제2 도전형 영역이 형성되지 않은 상기 반도체 기판의 다른 일면 위에 형성되는 제1 패시베이션막
    을 포함하고,
    상기 반도체 기판의 다른 일면에 상기 베이스 영역을 노출하는 텍스쳐링 구조가 형성되고 상기 제1 패시베이션막이 상기 텍스쳐링 구조를 가지는 상기 베이스 영역에 접촉하여 형성되고,
    상기 제1 패시베이션막은 수소를 포함하는 알루미늄 산화물을 포함하고,
    상기 제1 패시베이션막은, 상기 반도체 기판에 인접하는 제1 부분과, 상기 제1 부분 위에 형성되는 제2 부분을 포함하고,
    상기 제1 부분은 사면체 구조를 가지는 제1 알루미늄 산화물을 팔면체 구조를 가지는 제2 알루미늄 산화물보다 많이 포함하고,
    상기 제2 부분은 상기 제1 알루미늄 산화물을 상기 제2 알루미늄 산화물과 같거나 그보다 적게 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 제1 패시베이션막에 인접한 상기 반도체 기판의 부분에 상기 베이스 영역의 전자-정공 비율과 다른 전자-정공 비율을 가지는 전계 영역이 형성되는 태양 전지.
  3. 제1항에 있어서,
    상기 제1 부분의 두께가 상기 제2 부분의 두께보다 작은 태양 전지.
  4. 제3항에 있어서,
    상기 제1 부분의 두께가 15nm 이하이고.
    상기 제2 부분의 두께가 100nm 이하인 태양 전지.
  5. 제1항에 있어서,
    상기 제1 부분에서, 상기 제1 알루미늄 산화물의 비율이 60% 내지 90%, 상기 제2 알루미늄 산화물의 비율이 10% 내지 40%이고,
    상기 제2 부분에서 상기 제1 알루미늄 산화물의 비율이 10% 내지 50%, 상기 제2 알루미늄 산화물의 비율이 50% 내지 90%인 태양 전지.
  6. 제1항에 있어서,
    상기 제1 패시베이션막이 상기 반도체 기판에 직접 접촉하여 형성되는 태양 전지.
  7. 제1항에 있어서,
    상기 제1 패시베이션막과 상기 반도체 기판 사이에 위치하며 상기 패시베이션막보다 얇은 두께를 가지는 산화막을 더 포함하는 태양 전지.
  8. 제1항에 있어서,
    상기 도전형 영역 위에 형성되는 제2 패시베이션막을 더 포함하고,
    상기 제2 패시베이션막이 상기 제1 패시베이션막과 동일한 물질 및 동일한 적층 구조를 가지는 태양 전지.
  9. 제1항에 있어서,
    상기 반도체 기판과 상기 도전형 영역 사이에 위치하는 터널링층을 더 포함하고,
    상기 도전형 영역이 상기 터널링층 위에서 동일 평면 상에 위치하며 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 태양 전지.
  10. 제9항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 진성을 가지는 배리어 영역을 더 포함하는 태양 전지.
  11. 제1항에 있어서,
    상기 제1 패시베이션막에 인접한 상기 반도체 기판의 부분에 상기 베이스 영역의 전자-정공 비율과 다른 전자-정공 비율을 가지는 전계 영역이 형성되고,
    상기 도전형 영역이 상기 베이스 영역과 다른 도전형을 가지는 단일의 도전형 영역으로 구성되는 태양 전지.
  12. 베이스 영역을 포함하는 반도체 기판의 일면에 또는 상기 일면 위에 도핑에 의하여 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계; 및
    상기 제1 및 제2 도전형 영역이 형성되지 않은 상기 반도체 기판의 다른 일면 위에 원자층 증착법(atomic layer deposition, ALD)에 의하여 알루미늄 산화물을 포함하는 제1 패시베이션막을 형성하는 단계
    를 포함하고,
    상기 반도체 기판의 다른 일면에 상기 베이스 영역을 노출하는 텍스쳐링 구조가 형성되고 상기 제1 패시베이션막이 상기 텍스쳐링 구조를 가지는 상기 베이스 영역에 접촉하여 형성되고,
    상기 제1 패시베이션막은 수소를 포함하는 알루미늄 산화물을 포함하고,
    상기 제1 패시베이션막은, 상기 반도체 기판에 인접하여 위치하며 사면체 구조를 가지는 제1 알루미늄 산화물이 팔면체 구조를 가지는 제2 알루미늄 산화물보다 많이 포함되는 제1 부분을 포함하는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 패시베이션막은, 상기 반도체 기판에 인접하여 위치하는 제1 부분과, 상기 제1 부분 위에 형성되는 제2 부분을 포함하고,
    상기 제1 패시베이션막은 수소를 포함하는 알루미늄 산화물을 포함하고,
    상기 제1 부분은 사면체 구조를 가지는 제1 알루미늄 산화물이 팔면체 구조를 가지는 제2 알루미늄 산화물보다 많이 포함되고,
    상기 제2 부분은 상기 제1 알루미늄 산화물이 상기 제2 알루미늄 산화물과 같거나 그보다 적게 포함되는 태양 전지의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 패시베이션막을 형성하는 단계에서는 상기 제1 패시베이션막을 상기 반도체 기판에 직접 접촉하여 형성하는 태양 전지의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 패시베이션막을 형성하는 단계 이후에 상기 제1 패시베이션막을 열처리하는 단계를 더 포함하고,
    상기 열처리 단계에 의하여 상기 제1 패시베이션막과 상기 반도체 기판 사이에 위치하며 상기 제1 패시베이션막보다 얇은 두께를 가지는 산화막이 형성되는 태양 전지의 제조 방법.
  16. 제12항에 있어서,
    상기 제1 패시베이션막을 형성하는 단계에서 상기 도전형 영역 위에 형성되는 제2 패시베이션막을 함께 형성하여,
    상기 제1 및 제2 패시베이션막이 서로 동일한 공정에서 함께 형성되어 동일한 물질 및 적층 구조를 가지는 태양 전지의 제조 방법.
  17. 베이스 영역을 포함하는 반도체 기판의 일면에 또는 상기 일면 위에 도핑에 의하여 서로 다른 도전형을 가지는 제1 도전형 영역 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 단계;
    상기 제1 및 제2 도전형 영역이 형성되지 않은 상기 반도체 기판의 다른 일면 위에 위치하는 제1 패시베이션막 및 상기 제1 및 제2 도전형 영역 위에 위치하는 제2 패시베이션막을 동시에 형성하는, 패시베이션막을 형성하는 단계; 및
    상기 제1 및 제2 패시베이션막을 열처리하는 단계
    를 포함하고,
    상기 반도체 기판의 다른 일면에 상기 베이스 영역을 노출하는 텍스쳐링 구조가 형성되고 상기 제1 패시베이션막이 상기 텍스쳐링 구조를 가지는 상기 베이스 영역에 접촉하여 형성되고,
    상기 열처리하는 단계에 의하여, 상기 제1 패시베이션에 의하여 상기 반도체 기판에서 상기 패시베이션막에 인접한 부분에 상기 베이스 영역의 전자-정공 비율과 다른 전자-정공 비율을 가지는 다른 전계 영역이 형성 또는 강화되고, 상기 제2 패시베이션막으로부터 상기 도전형 영역에 수소가 공급되어 상기 도전형 영역이 수소 패시베이션되는 태양 전지의 제조 방법.
  18. 제17항에 있어서,
    상기 패시베이션막을 형성하는 단계는, 원자층 증착법에 의하여 수행되는 태양 전지의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 및 제2 패시베이션막 각각은, 상기 반도체 기판에 인접하여 위치하는 제1 부분과, 상기 제1 부분 위에 형성되는 제2 부분을 포함하고,
    상기 제1 및 제2 패시베이션막 각각은 수소를 포함하는 알루미늄 산화물을 포함하고,
    상기 제1 부분은 사면체 구조를 가지는 제1 알루미늄 산화물이 팔면체 구조를 가지는 제2 알루미늄 산화물보다 많이 포함되고,
    상기 제2 부분은 상기 제1 알루미늄 산화물이 상기 제2 알루미늄 산화물과 같거나 그보다 적게 포함되는 태양 전지의 제조 방법.
  20. 제17항에 있어서,
    상기 열처리하는 단계의 온도가 500℃ 내지 800℃인 태양 전지의 제조 방법.
KR1020140091259A 2014-07-18 2014-07-18 태양 전지 및 이의 제조 방법 KR101625876B1 (ko)

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