KR20190128860A - 태양 전지 - Google Patents
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Abstract
본 발명의 실시예에 따른 태양 전지는, 반도체 기판과 이종 접합하는 제1 및 제2 도전형 영역을 구비하는 구조에서, 상기 제1 및 제2 도전형 영역이 서로 다른 형태의 도핑 프로파일을 가진다. 좀더 구체적으로, 상기 제1 도전형 영역은 상기 반도체 기판을 향하면서 도핑 농도가 단계적으로 감소하는 계단 형상을 가지는 제1 도핑 프로파일을 가지고, 상기 제2 도전형 영역은 상기 반도체 기판을 향하면서 도핑 농도가 점진적으로 감소하는 점진적 형상을 가지는 제2 도핑 프로파일을 가진다.
Description
본 발명은 태양 전지에 관한 것으로서, 좀더 상세하게는, 서로 다른 도전형을 가지는 서로 다른 도전형 영역의 특성을 고려하여 도핑 프로파일을 개선한 태양 전지에 관한 것이다.
태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서, 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 태양 전지는 다양한 층 및 전극의 설계에 따라 태양 전지의 효율이 달라질 수 있다.
종래에는 서로 다른 도전형을 가지는 서로 다른 도전형 영역의 특성을 고려하지 않고 도핑 농도만을 제어하여 태양 전지를 설계 및 제조하였다. 이와 같이 도핑 농도만을 고려하여 동일한 형태의 프로파일을 가지도록 서로 다른 도전형을 가지는 서로 다른 도전형 영역을 형성하면, 캐리어의 이동 확률, 직렬 저항 등이 고려되지 않아 태양 전지의 효율을 향상하는 데 한계가 있었다.
본 발명은 각 도전형 영역에 적합한 도핑 프로파일을 가져 효율을 향상할 수 있는 태양 전지를 제공하고자 한다. 특히, 본 발명은 각 도전형 영역에 요구되는 특성을 고려하여 도핑 프로파일의 형태, 최고, 최저 및 평균 도핑 농도를 제어하여 효율을 향상할 수 있는 태양 전지를 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판과 이종 접합하는 제1 및 제2 도전형 영역을 구비하는 구조에서, 상기 제1 및 제2 도전형 영역이 서로 다른 형태의 도핑 프로파일을 가진다. 좀더 구체적으로, 상기 제1 도전형 영역은 상기 반도체 기판을 향하면서 도핑 농도가 단계적으로 감소하는 계단 형상을 가지는 제1 도핑 프로파일을 가지고, 상기 제2 도전형 영역은 상기 반도체 기판을 향하면서 도핑 농도가 점진적으로 감소하는 점진적 형상을 가지는 제2 도핑 프로파일을 가진다.
여기서, 태양 전지는, 상기 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 제1 패시베이션막; 상기 반도체 기판의 타면 위에 위치하는 제2 패시베이션막; 상기 반도체 기판의 일면 쪽에서 상기 제1 패시베이션막 위에 위치하며 제1 도전형을 가지는 상기 제1 도전형 영역; 상기 반도체 기판의 타면 쪽에서 상기 제2 패시베이션막 위에 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 상기 제2 도전형 영역; 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제2 전극을 포함한다.
상기 반도체 기판이 상기 제1 도전형 영역과 동일하고 상기 제2 도전형 영역과 반대되는 상기 제1 도전형을 가질 수 있다.
상기 제1 도전형 영역이 상기 태양 전지의 전면(前面) 쪽에 위치하고, 상기 제2 도전형 영역이 상기 태양 전지의 후면 쪽에 위치할 수 있다.
상기 제1 도핑 프로파일은 상기 제1 전극에 인접하는 표면 부근에 위치하며 제1 도핑 농도를 가지는 제1 균일 도핑 구간 및 상기 제1 도핑 농도보다 낮은 제2 도핑 농도를 가지는 제2 균일 도핑 구간을 포함할 수 있다. 상기 제2 도핑 프로파일은 상기 제2 전극에 인접하는 표면 부근에 위치하는 하나의 균일 도핑 구간 및 상기 반도체 기판을 향하면서 도핑 농도가 선형적으로 감소하는 선형적 감소 구간을 구비할 수 있다.
상기 제1 도핑 프로파일의 제1 도핑 농도보다 상기 제2 도핑 프로파일의 상기 균일 도핑 구간의 도핑 농도가 더 높을 수 있다.
상기 제1 도핑 프로파일에서, 상기 제1 도핑 농도와 상기 제2 도핑 농도의 차이인 제1 도핑 농도 차이보다 상기 제2 도핑 농도와 최저 도핑 농도의 차이인 제2 도핑 농도 차이가 더 클 수 있다.
상기 제1 도핑 프로파일의 상기 제2 균일 도핑 구간의 평균 도핑 농도보다 상기 제2 도핑 프로파일의 상기 선형적 감소 구간의 평균 도핑 농도가 더 낮을 수 있다.
상기 제1 도핑 프로파일에서 상기 제1 도핑 농도가 4 X 1020 내지 8 X 1020/cm3이고, 상기 제2 도핑 농도가 9 X 1019 내지 3 X 1020/cm3이며, 상기 제2 도핑 프로파일의 상기 균일 도핑 구간의 도핑 농도가 8 X 1020 내지 3 X 1021/cm3일 수 있다.
상기 제1 도전형 영역에서 상기 제1 균일 도핑 구간의 두께보다 상기 제2 균일 도핑 구간의 두께가 크고, 상기 제2 도전형 영역에서 상기 균일 도핑 구간의 두께보다 상기 선형적 감소 구간의 두께가 클 수 있다.
상기 제1 도전형 영역의 상기 제1 균일 도핑 구간의 두께보다 상기 제2 도전형 영역의 상기 균일 도핑 구간의 두께가 더 클 수 있다.
상기 반도체 기판 및 상기 제1 도전형 영역이 제1 도전형 도펀트로 인(P)을 포함하고, 상기 제2 도전형 영역이 제2 도전형 도펀트로 보론(B)을 포함할 수 있다.
상기 제1 도전형 영역은 제1 도전형 도펀트를 포함하는 비정질 실리콘을 포함하고, 상기 제2 도전형 영역은 제2 도전형 도펀트를 포함하는 비정질 실리콘을 포함하고, 상기 제1 패시베이션막은 진성 비정질 실리콘을 포함하고, 상기 제2 패시베이션막은 진성 비정질 실리콘을 포함할 수 있다.
본 실시예에 따른 태양 전지에서는, 반도체 기판과 다른 도전형을 가지는 제2 도전형 영역이 반도체 기판을 향하면서 점진적으로 감소하는 도핑 프로파일을 가져 제2 도전형 영역의 다수 캐리어(majority carrier)가 안정적으로 이동할 수 있고, 반도체 기판과 동일한 도전형을 가지는 제1 도전형 영역이 계단 형상의 도핑 프로파일을 가져 제1 도전형 영역의 소수 캐리어(minority carrier)의 이동을 차단할 수 있다. 즉, 광전 변환에 직접 기여하는 pn 접합을 구성하는 제2 도전형 영역에서의 다수 캐리어의 이동을 원활하게 하면서 제1 도전형 영역에서의 소수 캐리어의 이동을 차단하여 개방 전압을 향상할 수 있다. 이에 따라 태양 전지의 효율을 향상할 수 있다.
이때, 전면(前面)에 위치하는 제1 도전형 영역의 최고 도핑 농도보다 후면에 위치하는 제2 도전형 영역의 최고 도핑 농도를 더 크게 하여, 상대적으로 광이 많이 입사되는 쪽에 위치한 제1 도전형 영역에서의 광의 흡수를 최소화하면서 제2 도전형 영역과 제2 전극 사이의 컨택 저항을 저감할 수 있다. 이때, pn 접합을 형성하는 제2 도전형 영역과 제2 전극 사이의 컨택 저항을 저감하여 다수 캐리어의 이동을 좀더 원활하게 할 수 있다. 그리고 제1 도전형 영역에 포함되는 제1 및 제2 균일 도핑 구간에서 제2 균일 도핑 구간의 농도를 상대적으로 높게 하여 소수 캐리어의 이동을 차단하는 효과를 효과적으로 향상할 수 있다. 이에 의하여 충밀도를 향상하고 이에 따라 태양 전지의 효율을 향상할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 부분 단면도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 제1 및 제2 도전형 영역의 도핑 프로파일이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 제1 및 제2 도전형 영역의 도핑 프로파일이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 일 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 부분 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(150)는, 베이스 영역(110)을 포함하는 반도체 기판(160)과, 반도체 기판(160)의 일면(일 예로, 전면) 위에 형성되는 제1 패시베이션막(52)과, 반도체 기판(160)의 타면(일 예로, 후면) 위에 형성되는 제2 패시베이션막(54)과, 반도체 기판(160)의 일면 쪽에서 제1 패시베이션막(52) 위에 형성되며 제1 도전형을 가지는 제1 도전형 영역(20)과, 반도체 기판(160)의 타면 쪽에서 제2 패시베이션막(54) 위에 형성되며 제2 도전형을 가지는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(160)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제1 또는 제2 도전형 도펀트를 포함하는 단일 결정질 반도체(예를 들어, 단일 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(160)을 기반으로 한 태양 전지(150)는 전기적 특성이 우수하다. 이때, 본 실시예에서는 반도체 기판(160)은 추가적인 도핑 등에 의하여 형성되는 도핑 영역을 구비하지 않는 베이스 영역(110)만으로 구성될 수 있다. 이에 의하여 도핑 영역에 의한 반도체 기판(160)의 패시베이션 특성 저하를 방지할 수 있다.
그리고 반도체 기판(160)의 전면 및 후면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다. 반도체 기판(160)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상))을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(160)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(160) 내부로 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(160)의 일면에만 텍스처링 구조가 형성되거나, 반도체 기판(160)의 전면 및 후면에 텍스처링 구조가 형성되지 않을 수 있다.
반도체 기판(160)의 전면 위에는 제1 패시베이션막(52)이 형성(일 예로, 접촉)되고, 반도체 기판(160)의 후면 위에는 제2 패시베이션막(54)이 형성(일 예로, 접촉)된다. 이에 의하여 패시베이션 특성을 향상할 수 있다. 이때, 제1 및 제2 패시베이션막(52, 54)은 반도체 기판(160)의 전면 및 후면에 각기 전체적으로 형성될 수 있다. 이에 따라 우수한 패시베이션 특성을 가지면서 별도의 패터닝 없이 쉽게 형성될 수 있다. 캐리어가 제1 또는 제2 패시베이션막(52, 54)을 통과하여 제1 또는 제2 도전형 영역(20, 30)에 전달되므로, 제1 및 제2 패시베이션막(52, 54)의 각각의 두께는 제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각의 두께보다 작을 수 있다.
일 예로, 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 반도체(예를 들어, 진성 비정질 실리콘(i-a-Si))층으로 이루어질 수 있다. 그러면, 제1 및 제2 패시베이션막(52, 54)이 반도체 기판(160)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지기 때문에 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. 이에 의하여 패시베이션 특성을 크게 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및/또는 제2 패시베이션막(52, 54)이 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 진성 비정질 실리콘 산화물(i-a-SiOx)층을 포함할 수도 있다. 이에 의하면 넓은 에너지 밴드갭에 의한 효과가 향상될 수 있으나, 패시베이션 특성은 진성 비정질 실리콘(i-a-Si)층을 포함하는 경우보다 다소 낮을 수 있다.
제1 패시베이션막(52) 위에는 제1 도전형 도펀트를 반도체 기판(160)보다 높은 도핑 농도로 포함하는 제1 도전형 영역(20)이 위치(일 예로, 접촉)할 수 있다. 그리고 제2 패시베이션막(54) 위에는 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 도펀트를 반도체 기판(160)보다 높은 도핑 농도로 포함하는 제2 도전형 영역(30)이 위치(일 예로, 접촉)할 수 있다. 제1 및 제2 패시베이션막(52, 54)이 각기 제1 및 제2 도전형 영역(20, 30)에 접촉하면, 캐리어 전달 경로를 단축하고 구조를 단순화할 수 있다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(160)과 별개로 형성되므로, 반도체 기판(160) 위에서 쉽게 형성될 수 있도록 반도체 기판(160)과 다른 물질 및/또는 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그러면 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 간단한 공정에 의하여 쉽게 형성될 수 있다.
일 예로, 반도체 기판(160)이 제1 도전형을 가질 수 있다. 그러면, 제1 도전형 영역(20)이 반도체 기판(160)과 동일한 도전형을 가지면서 높은 도핑 농도를 가지는 전면 전계 영역을 구성하고, 제2 도전형 영역(30)이 반도체 기판(160)과 반대되는 도전형을 가져 에미터 영역을 구성할 수 있다. 그러면, 에미터 영역인 제2 도전형 영역(30)이 반도체 기판(160)의 후면에 위치하여 전면으로의 광 흡수를 방해하지 않으므로 충분한 두께를 가질 수 있다. 그리고 전면 전계 영역인 제1 도전형 영역(20)은 광전 변환에 직접 관여하지 않으며 반도체 기판(160)의 전면에 위치하여 전면으로의 광 흡수에 관계되므로 제2 도전형 영역(30)보다 얇은 두께로 형성할 수 있다. 이에 의하여 제1 도전형 영역(20)에 의한 광 손실을 최소화할 수 있다.
제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 이 외에도 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
일 예로, 반도체 기판(160) 및 제1 도전형 영역(20)이 n형을 가질 수 있고, 제2 도전형 영역(30)이 p형을 가질 수 있다. 이에 의하면, 반도체 기판(160)이 n형을 가져 캐리어의 수명(life time)이 우수할 수 있다. 일 예로 반도체 기판(160)과 제1 도전형 영역(20)이 n형 도펀트로 인(P)을 포함할 수 있고, 제2 도전형 영역(30)이 p형 도펀트로 보론(B)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형이 p형이고 제2 도전형이 n형일 수도 있다.
본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 각기 제1 또는 제2 도전형 도펀트를 구비하는 비정질 실리콘(a-Si)을 포함할 수 있다. 일 예로, 제1 및 제2 도전형 영역(20, 30)이 각기 제1 또는 제2 도전형 도펀트를 구비하는 비정질 실리콘층으로 이루어질 수 있다. 이에 의하면 제1 및 제2 도전형 영역(20, 30)이 반도체 기판(160) 및 제1 및 제2 패시베이션층(52, 54)과 동일한 반도체 물질(즉, 실리콘)을 포함하여 반도체 기판(160)과 유사한 특성을 가질 수 있다. 이에 의하여 이에 의하여 캐리어의 이동이 좀더 효과적으로 이루어지고 안정적인 구조를 구현할 수 있다. 또한, 제1 패시베이션층(52) 및 제1 도전형 영역(20)을 동일한 장치(일 예로, 증착 장치) 내에서 원료 기체만을 변경하면서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성할 수 있고, 제2 패시베이션층(54) 및 제2 도전형 영역(30)을 동일한 장치 내에서 연료 기체만을 변경하면서 연속적으로 수행되는 인-시츄 공정에 의하여 형성할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다.
본 실시예에서는 제1 및 제2 도전형 영역(20, 30)의 역할 및 요구되는 특성을 고려하여 이에 적합한 특성을 가지도록 제1 및 제2 도전형 영역(20, 30)이 서로 다른 도핑 프로파일을 가지도록 형성한다. 이를 도 1과 함께 도 2를 참조하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 태양 전지의 제1 및 제2 도전형 영역(20, 30)의 도핑 프로파일이다. 도 2의 (a)에는 제1 도전형 영역(20)의 제1 도핑 프로파일(PF1)을, (b)에는 제2 도전형 영역(30)의 제2 도핑 프로파일(PF2)을 도시하였고, 도 2의 (a) 및 (b)에서 y축에서 동일한 위치에서는 동일한 도핑 농도를 가진다.
도 2를 참조하면, 반도체 기판(160)의 전면에 위치하며 반도체 기판(160)과 동일한 도전형을 가지는 제1 도전형 영역(20)이 반도체 기판(160)을 향하면서 제1 도전형 도펀트의 도핑 농도가 단계적으로 감소하는 계단 형상을 가지는 제1 도핑 프로파일(PF1)을 가진다. 그리고 반도체 기판(160)의 후면에 위치하며 반도체 기판(160)과 다른 도전형을 가지는 제2 도전형 영역(30)이 반도체 기판(160)을 향하면서 제2 도전형 도펀트의 도핑 농도가 점진적으로 감소하는 점진적 형상을 가지는 제2 도핑 프로파일(PF2)을 가진다. 상술한 도핑 프로파일은 다양한 분석법에 의하여 분석될 수 있는데, 예를 들어, 이차 이온 질량 분석법(SIMS)(일 예로, 비행시간형 이차 이온 질량 분석법(TOF-SIMS)) 등으로 분석될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 분석법, 분석 장치 등이 사용될 수 있다.
이에 따라 광전 변환에 직접 기여하는 pn 접합을 구성하는 제2 도전형 영역(30)에서는 제2 도전형 도펀트의 도핑 농도가 원하는 다수 캐리어(제2 도전형이 p형인 경우 정공, n형인 경우 전자)의 이동을 방해하지 않도록 점진적 형상을 가지는 제1 도핑 프로파일(PF1)을 가질 수 있다. 이에 의하여 다수 캐리어가 제2 도전형 영역(30)을 통하여 원활하게 이동할 수 있다. 반면, pn 접합과 직접 관련되지 않으며 전계 영역만을 형성하는 제1 도전형 영역(20)에서는 제1 도전형 도펀트의 도핑 농도가 원하지 않는 소수 캐리어(제1 도전형이 n형인 경우 정공, p형인 경우 전자)의 이동을 차단하는 계단 형상의 제2 도핑 프로파일(PF2)을 가질 수 있다. 그러면, 계단 형상에 의한 도핑 농도 차이가 제1 도전형 영역(20)에서 소수 캐리어의 배리어 역할을 하여 소수 캐리어를 차단할 수 있다.
좀더 구체적으로, 계단 형상의 제1 도핑 프로파일(PF1)에서는 실질적으로 균일한 도핑 농도를 가지는 균일 도핑 구간(UD11, UD12)이 복수로 존재할 수 있다. 참조로, 균일 도핑 구간(UD11, UD12)은 제1 도전형 영역(20)의 두께의 적어도 5% 이상의 두께를 가지는 부분에서 제1 도전형 도펀트의 도핑 농도 차이가 10% 이내인 구간을 의미할 수 있다. 그리고 서로 다른 균일 도핑 구간(UD11, UD12)에서 도핑 농도 차이가 1 X 10 19/cm3 이상일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 균일 도핑 구간(UD11, UD12)로 여겨지는 두께 및 도핑 농도 차이 등이 이와 다를 수 있다. 또한, 실질적으로 균일한 도핑 농도를 가지는 부분이 일정한 도핑 농도 단차를 가진다고 인식될 수 있는 경우라면, 서로 다른 균일 도핑 구간(UD11, UD12)으로 판단될 수 있다.
도 2에서는 제1 도핑 프로파일(PF1)이 제1 전극(42)에 인접하는 표면 부근에 위치하며 제1 도핑 농도(C11)를 가지는 제1 균일 도핑 구간(UD11) 및 제1 도핑 농도(C11)보다 낮은 제2 도핑 농도(C12)를 가지는 제2 균일 도핑 구간(UD12)을 구비하는 것을 예시하였다. 그러나 제1 도핑 프로파일(PF1)은 세 개 이상의 균일 도핑 구간(UD11, UD12)을 구비할 수도 있다. 기존에는 태양 전지(특히, 도전형 영역이 반도체 기판의 일부를 구성하는 도핑 영역인 경우)에서는 이러한 계단 형상의 도핑 프로파일은 패시베이션 특성이 저하되어 좋지 않은 것으로 인식되어 사용하고 있지 않다. 반면, 본 실시예에서는 제1 도전형 영역(20)이 반도체 기판(160)과 별개로 형성되며 제1 패시베이션층(52)에 의하여 패시베이션 특성을 가질 수 있으므로, 광전 변환에 직접 관여하지 않는 제1 도전형 영역(20)의 제1 도핑 프로파일(PF1)을 계단 형상으로 하여 소수 캐리어 이동을 효과적으로 차단한 것이다.
그리고 제2 도전형 영역(30)의 점진적 형상의 제2 도핑 프로파일(PF2)에서는 반도체 기판(160)을 향하면서 제2 도전형 도펀트의 도핑 농도가 계속하여 감소하는 형상을 가지는 구간(선형적 감소(linearly degraded) 구간)(LD2)을 가질 수 있다. 좀더 구체적으로는, 제2 전극(44)에 인접하는 표면 부근에 균일한 도핑 농도(C21)을 가지는 하나의 균일 도핑 구간(UD2)을 구비하되 균일 도핑 구간(UD2)의 경계로부터 반도체 기판(160)을 향하면서 도핑 농도가 선형적으로 감소하는 형상을 가지는 선형적 감소 구간(LD2)을 구비할 수 있다. 선형적 감소 구간(LD2)에서는 최고 도핑 농도인 도핑 농도(C21)로부터 반도체 기판(160) 또는 제2 패시베이션막(54)의 경계에서 최저 도핑 농도(C23)까지 점진적으로 또는 선형적으로 도핑 농도가 감소할 수 있다.
참조로, 균일 도핑 구간(UD2)은 제2 도전형 영역(30)의 두께의 적어도 5% 이상의 두께를 가지는 부분에서 제2 도전형 도펀트의 도핑 농도 차이가 10% 이내인 구간을 의미할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 균일 도핑 구간(UD2)로 여겨지는 두께 및 도핑 농도 차이 등이 이와 다를 수 있다. 이때, 도핑 농도가 반드시 선형 형상으로 감소하여야 하는 것은 아니며 감소하는 기울기 등이 다소 변하더라도 균일 도핑 구간이 존재하지 않는 경우라면 점진적 형상 또는 선형적 감소 형상으로 판단될 수 있다. 또한, 반도체 기판(160)을 향하면서 도핑 농도가 일부 상승하는 구간이 있더라도 오차 범위 이내라면 점진적 형상 또는 선형적 감소 형상을 가질 수 있다.
이때, 제1 도전형 영역(20)의 고농도 도핑 부분에 해당하는 제1 도핑 프로파일(PF1)의 제1 균일 도핑 구간(UD11)의 제1 도핑 농도(C11)(일 예로, 평균 도핑 농도)(즉, 최고 도핑 농도)보다 제2 도전형 영역(30)의 고농도 도핑 부분에 해당하는 제2 도핑 프로파일(PF2)의 균일 도핑 구간(UD2)의 도핑 농도(C21)(일 예로, 평균 도핑 농도)(즉, 최고 도핑 농도)가 더 높을 수 있다. 이와 같이 제2 도전형 영역(30)의 표면 부근에서의 도핑 농도 또는 최고 도핑 농도를 상대적으로 크게 하여 pn 접합을 형성하는 제2 도전형 영역(30)에서 필요한 캐리어가 제2 전극(44)을 통하여 낮은 저항으로 원활하게 이동할 수 있다. 그리고 제1 도전형 영역(20)에서는 표면 부근에서의 도핑 농도 또는 최고 도핑 농도가 높으면 캐리어의 수명(life time)이 저하될 수 있으며 입사되는 광이 손실될 수 있으므로, 이를 상대적으로 작게 하여 캐리어의 수명 저하, 광 손실 등을 최소화할 수 있다.
그리고 제1 도핑 프로파일(PF1)의 제1 균일 도핑 구간(UD11)의 제1 도핑 농도(C11)(일 예로, 평균 도핑 농도)와 제2 균일 도핑 구간(UD12)의 제2 도핑 농도(C12)(일 예로, 평균 도핑 농도) 차이인 제1 도핑 농도 차이(D1)보다 제2 균일 도핑 구간(UD12)의 제2 도핑 농도(C12)(일 예로, 평균 도핑 농도)와 최저 도핑 농도(C13)의 차이인 제2 도핑 농도 차이(D2)가 더 클 수 있다. 여기서, 최저 도핑 농도(C13)는 제1 도전형 영역(20)에서 가장 낮은 도핑 농도 또는 제1 패시베이션막(52)과의 경계 부근에서의 도핑 농도를 의미할 수 있다. 또는, 제1 도핑 프로파일(PF1)의 제2 균일 도핑 구간(UD12)의 제2 도핑 농도(C21)(일 예로, 평균 도핑 농도)보다 제2 도핑 프로파일(PF2)의 선형적 감소 구간(LD2)의 평균 도핑 농도가 더 낮을 수 있다. 그러면, 제2 균일 도핑 구간(UD12)의 도핑 농도(C21)가 상대적으로 높아 소수 캐리어의 이동을 차단하는 효과를 최대화할 수 있다.
일 예로, 제1 패시베이션막(52)에서 제1 도전형 도펀트의 도핑 농도 또는 제2 패시베이션막(54)에서 제2 도전형 도펀트의 도핑 농도가 5 X 1016 내지 6 X 1018/cm3으로 진성 비정질 실리콘이라고 판단되는 정도로 서로 동일한 수준일 수 있다. 제1 도핑 프로파일(PF1)에서 제1 균일 도핑 구간(UD11)의 제1 도핑 농도(C11)가 4 X 1020 내지 8 X 1020/cm3일 수 있고, 제2 균일 도핑 구간(UD12)의 제2 도핑 농도(C12)가 9 X 1019 내지 3 X 1020/cm3일 수 있다. 그리고 제2 도핑 프로파일(PF2)에서 균일 도핑 구간(UD2)의 도핑 농도(C21)가 9 X 1020 내지 3 X 1021/cm3일 수 있고, 선형적 감소 구간(LD2)의 도핑 농도는 균일 도핑 구간(UD2)의 도핑 농도(C21)로부터 제2 패시베이션막(54)에 인접한 부분에서의 최저 도핑 농도(C23)까지 점진적(일 예로, 선형적)으로 감소할 수 있다. 그러나 볼 발명이 이에 한정되는 것은 아니며 제1 및 제2 패시베이션막(52, 54), 제1 및 제2 도전형 영역(20, 30)의 각 구간(UD11, UD12, UD2, LD2)의 도핑 농도 등의 구체적인 값은 다양한 값을 가질 수 있다.
상술한 제1 및 제2 도핑 프로파일(PF1, PF2)은 제조 공정(일 예로, 증착 공정) 중에 다양한 공정 조건(원료 가스의 종류 및 비율, 증착 속도 등)에 의하여 구현할 수 있다. 예를 들어, 증착 후에 열처리를 통하여 좀더 쉽게 원하는 형상의 프로파일을 형성할 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 도전형 도펀트로 n형 도펀트인 인(P)를 포함하고, 제2 도전형 영역(30)이 제2 도전형 도펀트로 p형 도펀트인 보론(B)을 포함하는 경우에는, 증착 후에 열처리하면서 상대적으로 적은 원자 크기를 가지는 보론이 반도체 기판(160)을 향하는 방향으로 쉽게 확산하면서 상술한 선형적 감소 형상의 제2 도핑 프로파일(PF2)을 형성하고 상대적으로 큰 원자 크기를 가지는 인이 상대적으로 덜 확산하여 계단 형상의 제1 도핑 프로파일(PF1)을 좀더 쉽게 형성할 수 있다.
본 실시예에서, 제1 도전형 영역(20)에서 제1 균일 도핑 구간(UD11)의 두께보다 제2 균일 도핑 구간(UD12)의 두께가 크고, 제2 도전형 영역(30)에서 균일 도핑 구간(UD2)의 두께보다 선형적 감소 구간(LD2)의 두께가 클 수 있다. 그리고 제1 도전형 영역(20)의 제1 균일 도핑 구간(UD11)의 두께보다 제2 도전형 영역(30)에서 균일 도핑 구간(UD2)의 두께가 더 클 수 있다. 이는 제1 및 제2 도전형 영역(20, 30), 그리고 이에 포함된 각 구간(UD11, UD12, UD2, LD2) 등의 역할, 효과 등을 고려하여 태양 전지(150)의 효율을 최대화하기 위한 것이나, 본 발명이 이에 한정되는 것은 아니다.
다시 도 1을 참조하면, 제1 도전형 영역(20) 위에는 이에 전기적으로 연결되는 제1 전극(42)이 위치(일 예로, 접촉)하고, 제2 도전형 영역(30) 위에는 이에 전기적으로 연결되는 제2 전극(44)이 위치(일 예로, 접촉)한다.
제1 전극(42)은, 제1 도전형 영역(20) 위에 위치하는 제1 투명 전극층(420), 그리고 제1 투명 전극층(420) 위에 위치하는 제1 금속 전극층(420)을 포함할 수 있다. 제1 금속 전극층(420)의 적어도 일부 위에는 다른 태양 전지(150) 또는 외부 회로와의 연결을 위한 리본, 배선재, 인터커넥터 등이 접합될 수 있다.
여기서, 제1 투명 전극층(420)은 제1 도전형 영역(20) 위에서 전체적으로 형성(일 예로, 접촉)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 도전형 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 원하는 캐리어가 제1 투명 전극층(420)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 비정질 반도체층 등으로 구성되는 제1 도전형 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 낮을 수 있으므로, 제1 투명 전극층(420)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 저하시키는 것이다.
이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 일 예로, 제1 투명 전극층(420)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(420) 그 외의 다양한 물질을 포함할 수 있다.
이때, 본 실시예의 제1 투명 전극층(420)은 상술한 물질을 주요 물질로 하면서 수소를 포함할 수 있다. 이와 같이 제1 투명 전극층(420)이 수소를 포함하면 전자 또는 정공의 이동도(mobility)가 개선될 수 있으며 투과도가 향상될 수 있다.
제1 투명 전극층(420) 위에 위치하는 금속을 주요 물질(가장 많은 양으로 포함되는 물질)로 포함하여 캐리어 수집 효율, 저항 저감 등의 특성을 향상할 수 있다. 금속으로는 전도성을 제공하는 다양한 물질, 예를 들어, 은(Ag), 알루미늄(Al), 구리(Cu), 또는 주석(Sn) 등을 사용할 수 있다. 이때, 제1 금속 전극층(422)은 금속 이외에도 가교 수지, 용매 등을 더 포함하는 페이스트를 도포하고 소성하여 형성할 수 있다. 다만, 제1 금속 전극층(422)에 파이어 스루(fire-through)가 요구되지 않으므로 제1 금속 전극층(422)이 유리 프릿을 포함하지 않을 수 있다.
이와 같이 제1 금속 전극층(422)은 금속을 포함하여 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 예를 들어, 제1 금속 전극층(422)은 제1 방향으로 연장되며 서로 평행하게 위치하는 복수의 핑거 라인과, 제1 방향과 교차(일 예로, 직교)하는 제2 방향(도면의 세로 방향)으로 형성되어 제1 핑거 라인에 전기적으로 연결되는 버스바를 포함할 수 있다. 일 예로, 배선재 등은 버스바 위에 일대일 대응하도록 부착 또는 연결될 수 있다.
여기서, 제1 전극 금속층(422)의 두께가 제1 투명 전극층(420)의 두께보다 클 수 있다. 이는 제1 투명 전극층(420)은 전체적으로 형성되어 전기적 통로를 형성하는 정도로 형성되면 충분하고, 제1 금속 전극층(422)은 전기 저항 등을 고려하여 충분한 두께를 가지는 것이 좋기 때문이다.
이와 유사하게 본 실시예에서 제2 전극(44)은 제2 투명 전극층(440) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 전극(44)이 제2 도전형 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(44)의 제2 투명 전극층(440) 및 제2 금속 전극층(442) 의 역할, 물질, 형상, 두께 등은 제1 전극(42)의 제1 투명 전극층(420) 및 제1 금속 전극층(422)의 역할, 물질, 형상, 두께 등과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다. 그리고 제2 금속 전극층(442)은 핑거 라인 및 버스바를 구비할 수 있다. 이때, 제1 금속 전극층(422)의 버스바와 제2 금속 전극층(442)의 버스바는 서로 동일한 개수로 형성될 수 있다. 제1 금속 전극층(422)의 핑거 라인 및 제2 금속 전극층(422)의 핑거 라인은 동일한 폭, 피치 및/또는 개수를 가질 수도 있고, 서로 다른 폭, 피치 및/또는 개수를 가질 수도 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 투명 전극층(420, 440) 또는 제1 및 제2 금속 전극층(422, 442)은 다양한 물질, 형상, 두께 등을 가질 수 있다. 그리고 제1 및 제2 금속 전극층(422, 442)이 서로 다른 형상을 가질 수도 있다.
이와 같이 본 실시예에서는 태양 전지(150)의 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가져 태양 전지(150)가 반도체 기판(160)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(150)에서 사용되는 광량을 증가시켜 태양 전지(150)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 금속 전극층(442)이 반도체 기판(160)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다.
상술한 본 실시예에 따른 태양 전지(150)에서는, 반도체 기판(160)과 다른 도전형을 가지는 제2 도전형 영역(30)이 반도체 기판(160)을 향하면서 점진적으로 감소하는 제2 도핑 프로파일(PF2)을 가져 제2 도전형 영역(30)의 다수 캐리어가 안정적으로 이동할 수 있다. 그리고 반도체 기판(160)과 동일한 도전형을 가지는 제1 도전형 영역(20)이 계단 형상의 제1 도핑 프로파일(PF1)을 가져 제1 도전형 영역(20)의 소수 캐리어의 이동을 차단하여 재결합(recombination)을 저감할 수 있다. 즉, 광전 변환에 직접 기여하는 pn 접합을 구성하는 제2 도전형 영역(30)에서의 다수 캐리어의 이동을 원활하게 하면서 제1 도전형 영역(20)에서의 소수 캐리어의 이동을 차단하여 개방 전압을 향상할 수 있다. 일 예로, 동일한 도핑 프로파일을 가지는 경우에 비하여 개방 전압을 약 0.5% 정도 향상할 수 있다. 이에 따라 태양 전지(150)의 효율을 향상할 수 있다.
이때, 전면(前面)에 위치하는 제1 도전형 영역(20)의 최고 도핑 농도인 제1 도핑 농도(C11)보다 후면에 위치하는 제2 도전형 영역(30)의 최고 도핑 농도인 도핑 농도(C21)를 더 크게 하여, 상대적으로 광이 많이 입사되는 쪽에 위치한 제1 도전형 영역(20)에서의 광의 흡수를 최소화하면서 제2 도전형 영역(30)과 제2 전극(44) 사이의 컨택 저항을 저감할 수 있다. 이때, pn 접합을 형성하는 제2 도전형 영역(30)과 제2 전극(44) 사이의 컨택 저항을 저감하여 다수 캐리어의 이동을 좀더 원활하게 할 수 있다. 그리고 제1 도전형 영역(20)에 포함되는 제1 및 제2 균일 도핑 구간(UD11, UD12)에서 제2 균일 도핑 구간(UD2)의 농도를 상대적으로 높게 하여 소수 캐리어의 이동을 차단하는 효과를 효과적으로 향상할 수 있다. 이에 의하여 충밀도를 향상할 수 있는데, 일 예로, 충밀도를 약 0.5% 향상할 수 있다. 이에 따라 태양 전지(150)의 효율을 향상할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
150: 태양 전지
160: 반도체 기판
52: 제1 패시베이션막
54: 제2 패시베이션막
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
160: 반도체 기판
52: 제1 패시베이션막
54: 제2 패시베이션막
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
Claims (12)
- 반도체 기판;
상기 반도체 기판의 일면 위에 위치하는 제1 패시베이션막;
상기 반도체 기판의 타면 위에 위치하는 제2 패시베이션막;
상기 반도체 기판의 일면 쪽에서 상기 제1 패시베이션막 위에 위치하며 제1 도전형을 가지는 제1 도전형 영역;
상기 반도체 기판의 타면 쪽에서 상기 제2 패시베이션막 위에 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역;
상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극; 및
상기 제1 도전형 영역에 전기적으로 연결되는 제2 전극
을 포함하고,
상기 제1 도전형 영역은 상기 반도체 기판을 향하면서 도핑 농도가 단계적으로 감소하는 계단 형상을 가지는 제1 도핑 프로파일을 가지고,
상기 제2 도전형 영역은 상기 반도체 기판을 향하면서 도핑 농도가 점진적으로 감소하는 점진적 형상을 가지는 제2 도핑 프로파일을 가지는 태양 전지. - 제1항에 있어서,
상기 반도체 기판이 상기 제1 도전형 영역과 동일하고 상기 제2 도전형 영역과 반대되는 상기 제1 도전형을 가지는 태양 전지. - 제1항에 있어서,
상기 제1 도전형 영역이 상기 태양 전지의 전면(前面) 쪽에 위치하고,
상기 제2 도전형 영역이 상기 태양 전지의 후면 쪽에 위치하는 태양 전지. - 제1항에 있어서,
상기 제1 도핑 프로파일은 상기 제1 전극에 인접하는 표면 부근에 위치하며 제1 도핑 농도를 가지는 제1 균일 도핑 구간 및 상기 제1 도핑 농도보다 낮은 제2 도핑 농도를 가지는 제2 균일 도핑 구간을 포함하고,
상기 제2 도핑 프로파일은 상기 제2 전극에 인접하는 표면 부근에 위치하는 하나의 균일 도핑 구간 및 상기 반도체 기판을 향하면서 도핑 농도가 선형적으로 감소하는 선형적 감소 구간을 구비하는 태양 전지. - 제4항에 있어서,
상기 제1 도핑 프로파일의 상기 제1 도핑 농도보다 상기 제2 도핑 프로파일의 상기 균일 도핑 구간의 도핑 농도가 더 높은 태양 전지. - 제4항에 있어서,
상기 제1 도핑 프로파일에서, 상기 제1 도핑 농도와 상기 제2 도핑 농도의 차이인 제1 도핑 농도 차이보다 상기 제2 도핑 농도와 최저 도핑 농도의 차이인 제2 도핑 농도 차이가 더 큰 태양 전지. - 제4항에 있어서,
상기 제1 도핑 프로파일의 상기 제2 균일 도핑 구간의 평균 도핑 농도보다 상기 제2 도핑 프로파일의 상기 선형적 감소 구간의 평균 도핑 농도가 더 낮은 태양 전지. - 제4항에 있어서,
상기 제1 도핑 프로파일에서 상기 제1 균일 도핑 구간의 도핑 농도가 4 X 1020 내지 8 X 1020/cm3이고, 상기 제2 균일 도핑 구간의 도핑 농도가 9 X 1019 내지 3 X 1020/cm3이며,
상기 제2 도핑 프로파일에서 균일 도핑 구간의 도핑 농도가 8 X 1020 내지 3 X 1021/cm3인 태양 전지. - 제4항에 있어서,
상기 제1 도전형 영역에서 상기 제1 균일 도핑 구간의 두께보다 상기 제2 균일 도핑 구간의 두께가 크고,
상기 제2 도전형 영역에서 상기 균일 도핑 구간의 두께보다 상기 선형적 감소 구간의 두께가 큰 태양 전지. - 제4항에 있어서,
상기 제1 도전형 영역의 상기 제1 균일 도핑 구간의 두께보다 상기 제2 도전형 영역에서 상기 균일 도핑 구간의 두께가 더 큰 태양 전지. - 제1항에 있어서,
상기 반도체 기판 및 상기 제1 도전형 영역이 제1 도전형 도펀트로 인(P)을 포함하고,
상기 제2 도전형 영역이 제2 도전형 도펀트로 보론(B)을 포함하는 태양 전지. - 제1항에 있어서,
상기 제1 도전형 영역은 제1 도전형 도펀트를 포함하는 비정질 실리콘을 포함하고,
상기 제2 도전형 영역은 제2 도전형 도펀트를 포함하는 비정질 실리콘을 포함하고,
상기 제1 패시베이션막은 진성 비정질 실리콘을 포함하고,
상기 제2 패시베이션막은 진성 비정질 실리콘을 포함하는 태양 전지.
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