KR102514785B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 전면 및 후면 중 적어도 하나에 요철부을 포함하는 반도체 기판; 및 상기 요철부 상에 배치되는 패시베이션막을 포함하고, 상기 패시베이션막과 상기 반도체 기판 일면 사이에 형성되는 산화물을 포함하며, 상기 산화물은 비정질이다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 높은 효율을 가질 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 전면 및 후면 중 적어도 하나에 요철부을 포함하는 반도체 기판; 및 상기 요철부 상에 배치되는 패시베이션막을 포함하고, 상기 요철부는 돌출부와 요철부를 포함하되, 상기 패시베이션막은 상기 돌출부 상에서는 제1 두께를 가지고, 상기 요철부 상에서는 상기 제1 두께와 다른 제2 두께를 가진다.
본 실시예에 따르면, 반도체 기판 상에 형성되는 반도체층은 배치되는 영역에 따라 다른 두께를 가질 수 있다. 이를 통해, 반도체 기판이 포함하는 결함을 부동화시켜 태양 전지의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 금속 전극층의 평면도이다.
도 3 내지 도 5은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 7 내지 도 8은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 9는 본 발명 실시예에 따른 태양 전지 구성들간의 에너지 밴드갭을 도시한 것이다.
도 10은 본 발명 일 실시예에 따른 태양 전지 패널의 사시도이다.
도 11은 본 발명 일 실시예에 따른 태양 전지의 측면쪽 단면도이다.
도 12는 본 발명 일 실시예에 따른 태양 전지 및 비교예에 따른 태양 전지의 PL 강도(Intensity)를 나타낸 것이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)의 전면 위에 형성되는 제1 패시베이션막(52)과, 반도체 기판(110)의 후면 위에 형성되는 제2 패시베이션막(54)과, 반도체 기판(110)의 전면 쪽에서 제1 패시베이션막(52) 위에 형성되는 제1 도전형 영역(20)과, 반도체 기판(110)의 후면 쪽에서 제2 패시베이션막(54) 위에 형성되는 제2 도전형 영역(30)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다.
본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 베이스 도펀트인 제1 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 제1 도전형 영역(20)보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 반사를 방지할 수 있도록 요철부(112)을 가질 수 있다. 이에 의하여 반도체 기판(110)의 전면 및 후면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(110)의 전면 또는 후면 중 어느 하나에만 요철부(112)이 형성되는 것도 가능하다.
본 실시예에 있어서, 반도체 기판(110)에 형성되는 요철부(112)은 오목부(VA)와 돌출부(TA)를 포함한다.
요철부(112)는 텍스쳐링(texturing) 공정에 의하여 형성될 수 있다. 이에 의하여 요철부(112)의 외면은 특정한 결정면들로 구성될 수 있다. 일 예로, 요철부(112)는 (111)면인 4개의 외면에 의하여 형성되는 대략적인 피라미드 형상을 가질 수 있다. 이 경우, 요철부(112)가 포함하는 돌출부(VA)의 형상이 피라미드 형상일 수 있으며, 돌출부(VA)의 평균 높이는 2 내지 10㎛일 수 있고, 평균 폭은 2 내지 10㎛일 수 있다.
요철부(112)는 습식 식각에 의한 비등방 식각에 의하여 형성될 수 있다. 습식 식각에 의하여 요철부(112)를 형성하면, 간단한 공정에 의하여 짧은 시간 내에 요철부(112)를 형성할 수 있다.
요철부(112)의 오목부(VA)에서는 결함 영역이 돌출부(TA)와 비교하여 상대적으로 많이 생길 수 있다. 따라서, 요철부(112)의 오목부(VA) 상에 형성되는 패시베이션막(52)을 상대적으로 두껍게 하여 상기 결함 영역으로 인한 부작용을 최소화할 수 있다. 반도체 기판(110) 상에 형성되는 패시베이션막의 두께 및 특성에 대해서는 이어서 보다 상세히 설명한다.
반도체 기판(110)의 전면 위에는 제1 패시베이션막(52)이 형성되고, 반도체 기판(110)의 후면 위에는 제2 패시베이션막(54)이 형성된다. 이에 의하여 반도체 기판(110)의 전면 및 후면을 각기 패시베이션할 수 있다.
추가로, 본 실시예에 있어서, 제1 및 제2 패시베이션막(52, 54) 중 적어도 하나와 반도체 기판(110) 사이에 산화물(SO)이 더 형성될 수 있다.
본 명세서에서 산화물(SO)은 기판 물질과 공기중의 산소가 반응하여 생성된 화합물을 포함하는 것으로 예를 들어 실리콘 산화물(SiOx)을 포함할 수 있다. 구체적으로, 산화물(SO)은 수소화된 실리콘 산화물(SiOx:H) 또는 수소화되지 않은 실리콘 산화물(SiOX)일 수 있다. 산화물(SO)로서 수소화된 실리콘 산화물은 실리콘 산화물 형성과정에 수소를 부가함으로써 형성할 수 있다.
반도체 기판(110)의 적어도 일면상에 형성된 산화물(SO)은 블록킹(blocking) 역할을 하여 제1 또는 제2 도전형 도펀트가 제1 또는 제2 패시베이션막(52, 54)에 침투하는 것을 방지할 수 있다.
특히, P형 도펀트로 사용되는 보론(B)등의 경우, 확산 속도(diffusion velocity)가 빠른데, 산화물(SO)이 형성되지 않을 때 보다, 산화물(SO)이 반도체 기판(110)의 일면상에 형성되므로써, 효과적으로, 도펀트가 제1 또는 제2 패시베이션막(52, 54)에 침투하는 것을 방지하여 진성(intrinsic) 특성을 효과적으로 유지할 수 있다.
예를 들어, n형 반도체 기판(110)의 일면에 P형 도펀트를 이용해 에미터 층을 형성한 경우, 에미터가 형성된 반도체 기판(110)의 일면상에 산화물(SO)을 형성함으로써, 도펀트의 확산을 방지 효과 및 제1 또는 제2 패시베이션막(52,54)의 진성 특성을 극대화 할 수 있다.
즉, 본 실시예에서 산화물(SO)은 에미터가 형성되는 반도체 기판의 일면에 형성됨으로써, 도펀트의 확산을 방지 효과 및 제1 또는 제2 패시베이션막(52,54)의 진성 특성을 극대화 할 수 있다.
나아가, 에미터의 위치는 반도체 기판(110)의 전면 또는 후면에 한정되지 않는다.
뿐만 아니라, 산화물(SO)은 특히, 수소화되지 않은 실리콘 산화물(SiOx)은 수소화된 실리콘 산화물(SiOx:H)에 비해 밴드갭 에너지가 커 수광 효율상 더 유리할 수 있다.
더욱이 반도체 기판(110)상에 형성된 산화물(SO)은 추가로 패시베이션 역할을 할 수도 있으므로, 태양 전지 전체의 패시베이션 특성을 향상시킬 수 있다.
산화물(SO)은 구체적으로 수소화된 실리콘 산화물(SiOx:H)은 상대적으로 높은 에너지 밴드갭에 의해 수소화되지 않은 실리콘 산화물(SiOx)에 비해 향상된 패시베이션 효과 및 수광효율을 구현할 수 있다. 뿐만 아니라, 산화물(SO)은 비정질(amorphous)로 제1 또는 제2 패시베이션막(52, 54)이 비정질(amorphous)을 형성하기 용이하며, 구체적으로 본 실시예에서 산화물(SO)은 수소화된 비정질 실리콘 산화물(a-SiOx:H) 또는 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)일 수 있다.
더 구체적으로, 반도체 기판(110)은 결정질 반도체로서, 산화물(SO) 없이, 결정질 반도체 기판(110)상에 제1 또는 제2 패시베이션막(52, 54)이 형성되는 경우, 반도체 기판(110)의 격자 구조에 의해 제1 또는 제2 패시베이션막(52, 54)의 결정 구조 역시 결정성이 되기 쉬워 제1 또는 제2 패시베이션막(52, 54)의 비정질 특성이 저하될 수 있다. 이에 반해 본 실시예는 결정질 반도체인 반도체 기판(110) 상에 비정질인 산화물(SO)을 형성한 뒤에, 비정질 격자 구조 상에서 제1 또는 제2 패시베이션막(52, 54)였으므로, 상대적으로 우수한 비정질 특성을 구현할 수 있다.
추가로, 반도체 기판(110)의 표면에 형성된 요철상에 상기 산화물(SO)이 형성되므로써, 반도체 기판(110)의 표면 패시베이션 기능이 향상되고, 제1 또는 제2 패시베이션막(52, 54)의 증착 속도가 균일할 수 있다.
구체적으로 반도체 기판(110) 표면에 형성된 요철의 경우, 돌출부와 오목부를 형성할 수 있고, 상기 돌출부와 오목부는 표면 결함(surface defect)이 많을 수 있는데, 이러한 상기 돌출부 및 오목부에 산화물(SO)이 형성됨으로써, 반도체 기판(110)의 표면 결함을 효과적으로 패시베이션할 수 있을 뿐만 아니라, 감소된 반도체 기판(110)의 표면 결함에 의해 반도체 기판(110) 상에 증착되는 제1 또는 제2 패시베이션막(52, 54)의 증착 속도가 균일해 질 수 있다.
나아가, 본원 발명의 일 실시예는 반도체 기판(110) 후면과 제2 패시베이션막(54) 사이에 산화물(SO)이 형성되고, 반도체 기판(110) 전면과 제1 패시베이션막(52) 사이에는 산화물(SO)이 형성되지 않을 수 있다.
예를 들어, 반도체 기판(110)의 후면과 제2 패시베이션막(54) 사이에 산화물(SO)이 형성되는 경우, 전술한 바와 같이, 반도체 기판(110)의 후면 제2 도전형 영역(30)의 결정성이 억제되어 태양 전지 효율을 향상시킬 수 있다.
도 9는 본 발명 실시예에 따른 태양 전지 구성들간의 에너지 밴드갭을 도시한 것으로 도 9를 참고하면, p+ 비정질 실리콘층 쪽의 진성 비정질 실리콘층과 n형 진성 비정질 실리콘층과 접하는 계면에서 p형 도전형 영역 물질 특성상 에너지 밴드갭에는 밴드갭 스파이크(band gap spike, BS)가 형성될 수 있고, 이러한 밴드갭 스파이크는 배리어로서 에너지 장벽의 높이가 커 캐리어의 이동을 방해하여 태양 전지 효율을 저해할 수 있다.
본 실시예에서는 반도체 기판(110)의 후면 상에 산화물(SO)을 형성함으로써 밴드갭 스파이크 크기를 감소시키고 태양 전지 효율을 향상시킬 수 있다.
본 실시예에서는 결정성 반도체 기판(110) 후면 상에 비정질 산화물(SO)을 형성하여 제2 패시베이션막의 결정성을 효과적으로 낮춰 에너지 밴드갭 스파이크의 크기를 작게 할 수 있다. 본 실시예에서, 산화물(SO)은 반도체 기판(110)의 후면 상에 형성됨으로써 반도체 기판(110)의 후면으로 입사하는 빛의 수광 효율을 향상시킬 수 있다.
구체적으로, 산화물(SO)은 전술한 바와 같이, 수소화된 비정질 실리콘 산화물(a-SiOx:H) 또는 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)을 포함할 수 있고,
수소화된 비정질 실리콘 산화물(a-SiOx:H)의 경우 수소화된 비정질 실리콘(a-Si:H)에 소량의 산소를 부가한 것으로, 수소화된 비정질 실리콘(a-Si:H)의 밴드갭 에너지 약 1.6 eV 내지 약 1.9eV보다 밴드갭 에너지가 증가한 약 1.9ev 내지 약 2.0ev로 후면에서 입사되는 빛 흡수를 감소시켜 수광 효율을 우수한 수준으로 유지하여 태양 전지 효율을 향상시킬 수 있다.
뿐만 아니라, 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)의 경우 에너지 밴드갭이 약 7eV 내지 12eV일 수 있고, 더 구체적으로, 약 8eV 내지 10eV일 수 있으며, 바람직 하게는 9eV일 수 있다. 즉, 산화물(SO) 중에서 특히 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)의 경우, 밴드갭 에너지가 커 우수한 캐리어 분리(separation)특성 및 수광 효과를 구현할 수 있다.
뿐만 아니라, 결정형(crystalline)인 반도체 기판(110)의 경우 밴드갭 에너지가 약 1.1eV일 수 있는데, 반도체 기판(110)과 바로 접하는 산화물(SO)이 밴드갭 에너지가 큰 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)을 포함함으로써, 반도체 기판(110)과의 밴드갭 에너지 차이가 커 에너지 밴드의 벤딩(band bending)이 발생하고 그에 따라 형성된 전기장(electric field)에 의해 캐리어들간의 분리(carrier separation) 효과가 강화되어 전체적으로 캐리어의 재결합(carrier recombination)이 감소하여 태양 전지 효율이 향상될 수 있다.
이어서 도 12를 참고하여 산화물(SO)의 존부에 따른 본 발명의 실시예에 따른 태양 전지와 비교예에 따른 태양 전지의 PL 강도를 비교한다.
도 12는 본 발명의 일 실시예에 따른 태양 전지 및 비교예에 따른 태양 전지의 PL 강도를 나타낸 것으로, 구체적으로, 도 12의 a 및 b의 태양전지는 하부로부터 제2 도전형 영역(30), 제2 패시베이션막(54), 반도체 기판(110), 제1 패시베이션막(52) 및 제1 도전형 영역(20)이 적층된 구조로, 도 12의 a의 본 발명에 따른 태양 전지에는 반도체 기판(110)과 제2 패시베이션막(54) 사이에 산화물(SO)로 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)이 형성되어 있고, 도 12의 b의 비교예에 따른 태양 전지에는 산화물(SO)이 형성되지 않은 구조입니다.
도 12의 a의 PL 강도(PL intensity)는 96310 counts/sec로 도 12의 b의 PL 강도(PL intensity) 59533 counts/sec에 비해 큰 것을 알 수 있는데, 이는 본 발명의 실시예에 따른 태양 전지보다 비교예에 따른 태양 전지의 패시베이션 특성 약화, 제1 또는 제2 패시베이션막(52,54)의 결정성 증가 및 도펀트 확산이 됨을 알 수 있다.
구체적으로, 본 발명의 실시예에 따른 태양 전지는 반도체 기판(110)과 제2 패시베이션막(54) 사이에 산화물(SO)을 형성함으로써, 표면 결함(defect)을 감소시키고 제2 패시베이션막(54)의 결정화를 억제하는 효과를 구현하고 있으나, 비교예에 따른 태양 전지는 이러한 기능을 하는 산화물(SO)을 형성하지 않아 상대적으로 결정성이 증가하고, 도펀트의 확산이 많을 뿐 아니라, 패시베이션 특성이 저하됨을 알 수 있다. 뿐만 아니라, 비교예에 따른 태양 전지의 경우, 제1 패시베이션막(52) 및 제1 도전형 영역(20)이 형성된 후 제2 패시베이션막(52) 및 제2 도전형 영역(30)이 형성되기 전에 DHF(Diluted HF)등을 이용한 세정과정을 수행함으로써 산화물(SO)을 형성하지 않기 때문에 반도체 기판(110)의 표면 식각에 의한 결함을 형성하여 전체적인 패시베이션 특성의 저하, 패시베이션층의 결정성 증가 및 도펀트 확산이 증가함을 알 수 있다.
산화물(SO)은 반도체 기판(110)의 일면에서 적어도 일부에 형성될 수 있으며, 예를 들어, 산화물(SO)은 반도체 기판(110)의 일면에서 아일랜드(island) 형상으로 형성될 수 있다.본 명세서에서 반도체 기판(110)의 일면에 형성된 아일랜드(island) 형상은 반도체 기판(110)의 일면 전체에 일체형으로 형성되는 것에 대하여 대비되는 표현으로, 크기 또는 형상에 제한이 있는 것이 아니며, 반도체 기판(110) 요철의 돌출부 및 오목부에도 형성될 수 있고, 반도체 기판(110)의 일면에 형성되는 산화물(SO)들 간에 이격되어 일체로 형성되어 있지 않는 형상을 포괄하는 수준의 개념으로 이해되어야 한다.
본 실시예에서는 높은 에너지 밴드갭을 가지는 산화물(SO)을 이용하는 동시에 아일랜드 형상으로 제어하여 도펀트를 효과적으로 블록킹(blocking)하는 것 뿐만 아니라, 필드 패시베이션에 유리하고, 캐리어 이동을 용이하게할 수 있다.
예를 들어, 본 실시예에서 산화물(SO)이 아일랜드 형상으로 형성됨으로써, 캐리어 이동 효율이 향상될 수 있다.
구체적으로, 산화물(SO)이 반도체 기판 일면 전체에 층(layer)형상으로 형성되는 경우, 산화물(SO)이 캐리어 이동에 저항역할을 하여 캐리어 이동이 저하될 수 있으나, 본원 발명과 같이 산화물(SO)이 아일랜드 형상으로 형성되는 경우, 산화물(SO)이 형성되지 않은 부분에 대해서는 반도체 기판(110)과 제1 또는 제2 패시베이션막(52,54)이 직접 접촉하여 캐리어 이동이 원활하므로, 우수한 태양 전지 효율을 유지할 수 있다. 다만 상기 산화물(SO)을 통해 캐리어 이동이 불가능한 것은 아니며, 후술할 두께 범위로 산화물(SO)을 제어함으로써, 캐리어가 터널링을 통해 산화물(SO)을 통과하여 용이하게 이동할 수 있다.
또한 산화물(SO)은 특히, 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)은 수소화된 비정질 실리콘 산화물(a-SiOx:H)에 비해 터널링에 유리하므로, 반도체 기판(110)상에 형성되는 수소화된 비정질 실리콘 산화물(a-SiOx:H) 또는 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)에 따라 산화물(SO)의 두께를 각각 제어할 수 있다.
구체적으로, 산화물(SO)이 수소화된 비정질 실리콘 산화물(a-SiOx:H)인 경우, 두께가 약 2nm 내지 약 3nm 일 수 있고, 수소화되지 않은 비정질 실리콘 산화물(a-SiOx)의 경우, 약 1.5nm이하로, 수소화된 비정질 실리콘 산화물(a-SiOx:H)의 경우, 터널링 효과가 상대적으로 우수하므로 수소화 되지않은 비정질 실리콘 산화물(a-SiOx)에 비해 두꺼운 두께로 형성하더라도 터널링 효과를 용이하게 구현할 수 있다.
산화물(SO)은 반도체 기판(110) 일면의 약 80% 이상을 커버할 수 있다.반도체 기판(110)일면 면적에 대한 산화물(SO)의 차지 면적이 80% 미만인 경우, 제1 및 제2 패시베이션막(52,54)의 결정성 저지효과 및 도전형 도펀트의 블록킹 효과등이 저하될 수 있다.
산화물(SO)본 명세서에서는 제1 패시베이션막(52) 및 제2 패시베이션막(54)이라는 용어를 사용하였으나, 제1 패시베이션막(52) 및/또는 제2 패시베이션막(54)이 터널링막으로서의 역할도 수행할 수 있다. 즉, 제1 및 제2 패시베이션막(52, 54)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 및 제2 패시베이션막(52, 54)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 및 제2 패시베이션막(52, 54)을 각기 통과할 수 있도록 한다. 일 예로, 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 반도체를 포함할 수 있다. 예를 들어, 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 실리콘(i-a-Si)층으로 이루어질 수 있다. 그러면, 제1 및 제2 패시베이션막(52, 54)이 반도체 기판(110)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지기 때문에 반도체 기판(110)의 표면 특성을 좀더 효과적으로 향상할 수 있다. 이에 의하여 패시베이션 특성을 크게 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및/또는 제2 패시베이션막(52, 54)이 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 실리콘 산화물(i-a-SiOx)층을 포함할 수도 있다. 이에 의하면 넓은 에너지 밴드갭에 의한 효과가 향상될 수 있으나, 패시베이션 특성은 진성 비정질 실리콘(i-a-Si)층을 포함하는 경우보다 다소 낮을 수 있다.
본 실시예에서, 산화물(SO)은 산화물(SO) 상에 형성되는 제1, 제2 패시베이션막(52,54) 또는 제1, 제2 도전형 영역(20,30)과 결정구조가 동일 할 수 있다.
예를 들어, 순차적으로 적층된 산화물(SO), 패시베이션막 및 도전형 영역의 결정구조가 비결정질로 동일할 수 있다.
다만, 산화물(SO), 제1, 제2 패시베이션막(52,54) 및 제1, 제2 도전형 영역(20,30)의 결정구조는 상기 기재에 한정되는 것은 아니고, 각 구성마다 결정 구조가 달라질 수 있으며, 예를 들어 산화물(SO)과 제1, 제2 패시베이션막(52,54) 및 제1, 제2 도전형 영역(20,30)의 순서로 결정성이 낮아질 수 있다.
나아가, 제1 및/또는 제2 패시베이션막(52,54)에 포함된 진성 비정질 실리콘 산화물은 산화물(SO)과 비교하여 구성물질상 상이할 수 있다.
구체적으로, 제1 및/또는 제2 패시베이션막(52,54)은 제조 공정상 수소를 포함하는 기체 분위기 하에서 제조되어 진성 비정질 실리콘 산화물이 수소를 포함할 수 있으나, 산화물(SO)은 수소 분위기 하에서 형성되지 않으므로 수소를 포함하지 않을 수 있다.
이때, 제1 및 제2 패시베이션막(52, 54)은 반도체 기판(110)의 전면 및 후면에 각기 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(110)의 전면 및 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
제1 및 제2 패시베이션막(52, 54) 각각은 2 내지 8nm의 두께를 가질 수 있다. 제1 및 제2 패시베이션막(52, 54) 각각은 요철부의 오목부와 돌출부에서 서로 다른 두께를 가질 수 있다.
제1 패시베이션막(52)를 예로 들면, 돌출부(TA)에서의 제1 패시베이션막(52)의 제1 두께(D1)과 오목부(VA)에서의 제1 패시베이션막(52)의 제2 두께(D2)는 서로 다를 수 있다. 구체적으로, 제1 패시베이션막(52)의 제1 두께(D1)가 제1 패시베이션막(52)의 제2 두께(D2) 이하일 수 있다. 제1 패시베이션막(52)의 제2 두께(D2)에 대한 제1 패시베이션막(52)의 제1 두께(D1)의 비율은 0.5 내지 0.9일 수 있다. 제2 두께(D2)에 대한 제1 두께(D1)의 비율이 0.5 미만인 경우에는, 제1 패시베이션막(52)의 오목부(VA)에서의 두께가 상대적으로 과도하게 두꺼워지므로, 해당 영역에서 제1 패시베이션막(52)의 저항이 높아진다. 또한, 제2 두께(D2)에 대한 제1 두께(D1)의 비율이 0.9 초과인 경우에는, 결함 영역으로 인해 상대적으로 취약한 오목부(VA)의 결함을 부동화시키기 어려울 수 있으며, 제1 패시베이션막(52)의 제2 두께(D2)에 대한 제1 패시베이션막(52)의 제1 두께(D1)의 비율은 0.5 내지 0.9으로 유지함으로써, 반도체 기판(110)의 결함(defect)를 보완하는 동시에 적절한 수준으로 텍스쳐링의 반사각을 유지하여 우수한 수광효율을 유지할 수 있다. 한편, 오목부(VA)에서의 제1 패시베이션막(52)의 제2 두께(D2)는 결함을 부동화시키고, 결함 영역의 영향을 방지하기 위해 적어도 2nm의 두께를 가질 수 있다.
한편, 본 발명에 있어서, 오목부(VA)에서의 제1 패시베이션막(52)의 제2 두께(D2)란, 오목부(VA)의 최하단면에서 반도체 기판(110)의 연장방향인 제1 방향(X1)과 수직방향인 제2 방향(Y2)으로 형성된 제1 패시베이션막(52)의 두께를 의미할 수 있다. 또한, 돌출부(TA)에서의 제1 패시베이션막(52)의 제1 두께(D1)란, 돌출부(TA)의 최상단면에서 반도체 기판(110)의 연장방향인 제1 방향(X1)과 수직방향인 제2 방향(Y2)으로 형성된 제1 패시베이션막(52)의 두께를 의미할 수 있다. 제1 패시베이션막(52)에 대한 상술한 설명은 제2 패시베이션막(54)에 동일하게 적용될 수 있으므로 반복되는 설명은 생략할 수 있다.
추가적으로, 본 실시예에서 제1 패시베이션막(52)에서의 오목부 두께 대비 돌출부 두께의 비는 제2 패시베이션막(54)에서의 오목부 두께 대비 돌출부 두께의 비와 다를 수 있다.
구체적으로, 패시베이션막과 관련해, 태양 전지의 전체 특성은 반도체 기판(110) 중 패시베이막이 가장 얇은 부분의 기판 결함(defect)에 의해 부분 누설(local leakage)정도에 따라 결정되고, 패시베이션막의 두께가 두꺼워 질수록 기판의 결함은 잘 보완할 수 있으나, 두꺼워진 패시베이션막이 빛을 차단하여 전류 생성이 저하될 수 있습니다.
따라서, 본 실시예는, 수광면인 반도체 기판(110)의 전면과, 비수광면인 반도체 기판(110)의 후면 각각에서, 제1 패시베이션막(52)에서의 오목부 두께 대비 돌출부 두께의 비는 제2 패시베이션막(54)에서의 오목부 두께 대비 돌출부 두께의 비를 달리하여, 패시베이션 특성을 향상시켜 부분 누설에 따른 태양 전지 특성을 보완하는 효과 및 빛 차단을 감소시키는 효과를 균형있게 제어하여 전체적으로, 태양 전지 특성을 최적화 시키고 있습니다. 구체적으로, 제1 패시베이션막(52)에서의 오목부 두께 대비 돌출부 두께 비는 제2 패시베이션막(54)에서의 오목부 두께 대비 돌출부 두께비 보다 작을 수 있다.
제1 패시베이션막(52) 위에는 제1 도전형을 가지는 제1 도전형 영역(20)이 형성될 수 있다. 그리고 제2 패시베이션막(54) 위에는 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(30)이 위치할 수 있다.
제1 도전형 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 그리고 제2 도전형 영역(30)은 제2 도전형 도펀트를 포함하여 제2 도전형을 가지는 영역일 수 있다. 일 예로, 제1 도전형 영역(20)이 제1 패시베이션막(52)에 접촉하고 제2 도전형 영역(30)이 제2 패시베이션막(54)에 접촉할 수 있다. 그러면, 태양 전지(100)의 구조가 단순화되고 제1 및 제2 패시베이션막(52, 54)의 터널링 효과가 최대화될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 반도체 기판(110)과 다른 물질 및/또는 결정 구조를 가질 수 있다.
예를 들어, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그러면 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 간단한 공정에 의하여 쉽게 형성될 수 있다. 이때, 상술한 바와 같이 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)으로 구성되면, 우수한 접착 특성, 우수한 전기 전도도 등을 가질 수 있다.
그리고 제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
일 예로, 제1 도전형을 가지는 반도체 기판(110)과 제1 도전형 영역(20)이 n형을 가질 수 있고, 제2 도전형 영역(30)이 p형을 가질 수 있다. 이에 의하면, 반도체 기판(110)이 n형을 가져 캐리어의 수명(life time)이 우수할 수 있다. 이 경우에 반도체 기판(110)과 제1 도전형 영역(20)이 n형 도펀트로 인(P)을 포함할 수 있고, 제2 도전형 영역(30)이 p형 도펀트로 보론(B)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형을 가지는 반도체 기판(110)과 제1 도전형 영역(20)이 p형을 가질 수 있고, 제2 도전형 영역(30)이 n형을 가질 수도 있다.
본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 각기 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층 중 적어도 하나를 포함할 수 있다.
이때, 제1 도전형 영역(20) 또는 제2 도전형 영역(30)에 적용되는 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층은 제1 또는 제2 도전형 도펀트로 도핑될 수 있다.
비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층은 비록 결정 구조는 반도체 기판(110)과 다르지만 반도체 기판(110)을 구성하는 반도체 물질(일 예로, 실리콘)을 포함하여 반도체 기판(110)과 유사한 특성을 가질 수 있다. 이에 따라 반도체 기판(110)의 반도체 물질과 다른 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다.
이 중에서 비정질 실리콘 산화물층, 비정질 실리콘 탄화물층은 높은 에너지 밴드갭을 가져 에너지 밴드 벤딩이 충분히 일어나도록 하여 캐리어를 선택적으로 통과시킬 수 있다.
그리고 제2 도전형 영역(30)이 비정질 실리콘층, 비정질 실리콘 산화물층 및 비정질 실리콘 탄화물층 중 적어도 하나를 포함할 수 있다. 제2 도전형 영역(30)은 반도체 기판(110)과 pn 접합(또는 제2 패시베이션막(54)을 사이에 둔 pin 접합)을 형성하여 광전 변환에 직접 관여하는 층이므로, 반도체 기판(110)과 동일한 반도체 물질(즉, 실리콘)을 포함하여 유사한 특성을 가지도록 하여 캐리어의 이동이 좀더 효과적으로 이루어지도록 할 수 있다.
제1 및 제2 도전형 영역(20, 30) 각각은 5 내지 15nm의 두께를 가질 수 있다.
뿐만 아니라, 제1 및 제2 도전형 영역(20, 30)의 오목부 및 돌출부에서의 두께는 서로 상이할 수 있다. 예를 들어, 제1 및 제2 도전형 영역(20, 30) 각각에 대해 오목부의 두께가 돌출부의 두께보다 클 수 있다. 나아가, 제1 및 제2 도전형 영역(20, 30) 각각에 대한 오목부의 두께 대비 돌출부의 두께 비는 제1 및 제2 패시베이션막(52,54)각각에서의 두께비와 동일할 수 있다.
제1 도전형 영역(20) 위에는 이에 전기적으로 연결되는 제1 전극(42)이 위치(일 예로, 접촉)하고, 제2 도전형 영역(30) 위에는 이에 전기적으로 연결되는 제2 전극(44)이 위치(일 예로, 접촉)한다.
제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 투명 전극층(421) 및 제1 금속 전극층(422)을 포함할 수 있다.
여기서, 제1 투명 전극층(421)은 제1 도전형 영역(20) 위에서 전체적으로 형성(일 예로, 접촉)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 제1 도전형 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 투명 전극층(421)이 제1 도전형 영역(20) 위에 전체적으로 형성되면, 캐리어가 제1 투명 전극층(421)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 비정질 반도체층 등으로 구성되는 제1 도전형 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 낮을 수 있으므로, 제1 투명 전극층(421)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 저하시키는 것이다.
이와 같이 제1 투명 전극층(421)이 제1 도전형 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 투명 전극층(421)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 투명 전극층(421)을 제1 도전형 영역(20) 위에 전체적으로 형성하여도 광의 투과를 차단하지 않는다.
일 예로, 제1 투명 전극층(421)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421) 그 외의 다양한 물질을 포함할 수 있다.
이때, 본 실시예의 제1 투명 전극층(421)은 상술한 물질을 주요 물질로 하면서 수소를 포함할 수 있다. 즉, 제1 투명 전극층(421)은 수소를 포함하는, 인듐-틴 산화물(ITO:H), 수소를 포함하는 알루미늄-아연 산화물(AZO:H), 수소를 포함하는 보론-아연 산화물(BZO:H), 수소를 포함하는 인듐-텅스텐 산화물(IWO:H) 및 수소를 포함하는 인듐-세슘 산화물(ICO:H) 중 적어도 하나를 포함할 수 있다.
제1 투명 전극층(421)은 증착에 의하여 형성될 수 있는데, 증착 시에 수소 가스를 함께 주입하면 제1 투명 전극층(421)에 수소가 포함될 수 있다. 이와 같이 제1 투명 전극층(421)이 수소를 포함하면 전자 또는 정공의 이동도(mobility)가 개선될 수 있으며 투과도가 향상될 수 있다.
본 실시예에서는 제1 투명 전극층(421) 위에 패턴을 가지는 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 투명 전극층(421) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 투명 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제1 금속 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 금속 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
제2 전극(44)은 제2 도전형 영역(30) 위에 차례로 적층되는 제2 투명 전극층(441) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 전극(44)이 제2 도전형 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(44)의 제2 투명 전극층(441) 및 제2 금속 전극층(442)의 역할, 물질, 형상 등이 제1 전극(42)의 제1 투명 전극층(421) 및 제1 금속 전극층(422)의 역할, 물질, 형상 등과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다.
본 실시예에서 제1 및 제2 전극(42, 44)에서 제1 금속 전극층(422, 442)은 저온 소성(일 예로, 300℃ 이하의 공정 온도의 소성)에 의하여 소성될 수 있는 물질로 구성될 수 있다. 일 예로, 제1 금속 전극층(422, 442)은 일정한 금속 화합물(일 예로, 산소를 포함하는 산화물, 탄소를 포함하는 탄화물, 황을 포함하는 황화물) 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않고, 전도성 물질과 수지(바인더, 경화제, 첨가제)만을 포함할 수 있다. 유리 프릿을 구비하지 않아 저온에서도 쉽게 소성될 수 있도록 하기 위함이다. 전도성 물질로는 은(Ag), 알루미늄(Al), 구리(Cu) 등을 포함할 수 있으며, 수지로는 셀룰오스계 또는 페놀릭계 등의 바인더, 아민계 등의 경화제 등을 포함할 수 있다.
이와 같이 본 실시예에서는 제1 및 제2 금속 전극층(422, 442)이 각기 제1 및 제2 투명 전극층(421, 441)에 접촉하여 형성되므로, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 따라 유리 프릿을 제거한 저온 소성 페이스트를 사용하는데, 이와 같이 제1 금속 전극층(422, 442)은 유리 프릿을 구비하지 않고 전도성 물질과 수지만을 구비하므로 전도성 물질이 소결(sintering)되어 서로 연결되지 않고 서로 접촉하여 응집(aggregation)되어서 전도성을 가질 수 있다.
또는, 제1 및 제2 금속 전극층(422, 442)이 도금에 의하여 형성될 수도 있다.
상술한 제1 및 제2 전극(42, 44)의 제1 및 제2 금속 전극층(422, 442)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다.
도 2는 도 1에 도시한 태양 전지(100)의 제1 및 제2 금속 전극층(422, 442)의 평면도이다. 도 2에서는 반도체 기판(110)과 제1 및 제2 전극(42, 44)의 제1 및 제2 금속 전극층(422, 442)을 위주로 도시하였다.
도 2를 참조하면, 제1 및 제2 금속 전극층(422, 442)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 금속 전극층(422, 442)은 각기 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
도면에서는 제1 및 제2 금속 전극층(422, 442)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 금속 전극층(422)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 금속 전극층(442)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 및 제2 금속 전극층(422, 442)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44) 중에 불투명한 또는 금속을 포함하는 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가져 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 제2 금속 전극층(442)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다.
본 실시예에 따르면, 요철부(112)를 전면 및/또는 후면에 포함하는 반도체 기판(110) 상에 배치된 제1 패시베이션막(52) 및/또는 제2 패시베이션막(54)는 영역에 따라 다른 두께를 가지고 형성될 수 있다.
즉, 제1 패시베이션막(52)과 제2 패시베이션막(54) 중 적어도 하나는 요철부(112)의 돌출부(TA) 상에서는 상대적으로 얇은 두께인 제1 두께(D1)을 가지며, 오목부(VA) 상에서는 상대적으로 두꺼운 두께인 제2 두께(D2)를 가질 수 있다. 이에 따라, 반도체 기판(110)의 오목부(VA) 내에 존재하는 결함을 부동화시켜 태양 전지(100)의 효율을 향상시킬 수 있다.
이어서, 도 10을 참고하여, 태양 전지(100)를 이용한 태양 전지 패널(200)에 대해 설명한다. 구체적으로, 본 발명의 또 다른 실시예에서는 태양 전지(100)를 이용한 태양 전지 패널(200)을 제공한다. 본 실시예에 따른 태양 전지 패널(200)은 태양 전지(100) 및 태양 전지(100)의 일면에 배치된 제1 부재 및 상기 일면에 대향하는 태양 전지(100)의 타면에 배치된 제2 부재를 포함할 수 있다.
상기 태양 전지 패널에 포함된 태양 전지(100)는 전술한 설명과 동일 또는 극히 유사하여 중복된 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에서만 상세하게 설명한다.
도 10을 참조하면, 본 실시예에 따른 태양 전지 패널(200)은 태양 전지(100)와, 태양 전지(100)의 제1 면 상에 위치하는 제1 기판(이하 "전면 기판")(120) 및 태양 전지(100)의 제2 면 상에 위치하는 제2 기판(이하 "후면 기판")(121)을 포함할 수 있다. 또한, 태양 전지 패널(200)은 태양 전지(100)와 전면 기판(120) 사이의 제1 밀봉재(131)와, 태양 전지(100)와 후면 기판(121) 사이의 제2 밀봉재(132)를 포함할 수 있다. 이를 좀더 상세하게 설명한다.
밀봉재(130)는, 태양 전지(100)의 전면에 위치하는 제1 밀봉재(131)와, 태양 전지(100)의 후면에 위치하는 제2 밀봉재(132)를 포함할 수 있다. 제1 밀봉재(131)와 제2 밀봉재(132)는 수분과 산소의 유입되는 것을 방지하며 태양 전지 패널(200)의 각 요소들을 화학적으로 결합한다.
제1 및 제2 밀봉재(131, 132)는 투광성 및 접착성을 가지는 절연 물질로 구성될 수 있다. 일 예로, 제1 밀봉재(131)와 제2 밀봉재(132)로 에틸렌초산비닐 공중합체 수지(EVA), 폴리비닐부티랄, 규소 수지, 에스테르계 수지, 올레핀계 수지 등이 사용될 수 있다. 제1 및 제2 밀봉재(131, 132)를 이용한 라미네이션 공정 등에 의하여 후면 기판(121), 제2 밀봉재(132), 태양 전지(100), 제1 밀봉재(131), 전면 기판(120)이 일체화되어 태양 전지 패널(200)을 구성할 수 있다.
전면 기판(120)은 제1 밀봉재(131) 상에 위치하여 태양 전지 패널(200)의 전면을 구성하고, 후면 기판(121)은 제2 밀봉재(132) 상에 위치하여 태양 전지 패널(200)의 후면을 구성한다. 전면 기판(120) 및 후면 기판(121)은 각기 외부의 충격, 습기, 자외선 등으로부터 태양 전지(100)를 보호할 수 있는 절연 물질로 구성될 수 있다. 그리고 전면 기판(120)은 광이 투과할 수 있는 투광성 물질로 구성되고, 후면 기판(121)은 투광성 물질, 비투광성 물질, 또는 반사 물질 등으로 구성되는 시트로 구성될 수 있다.
일 예로, 전면 기판(120) 및 후면 기판(121)이 유리 또는 투명 시트(sheet) 등으로 구성될 수 있고, 전면 기판(120) 및 후면 기판(121)이 유리인 동시에, 태양 전지(100)에 포함된 반도체 기판(100)의 후면에 산화물(SO)이 형성된 경우, 후면에서의 수광 효율이 향상되므로, 태양 전지 패널(200)의 효율을 극대화 할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 밀봉재(131, 132), 전면 기판(120), 또는 후면 기판(121)이 상술한 설명 이외의 다양한 물질을 포함할 수 있으며 다양한 형태를 가질 수 있다. 예를 들어, 전면 기판(120) 또는 후면 기판(121)이 다양한 형태(예를 들어, 기판, 필름, 시트 등) 또는 물질을 가질 수 있고 예를 들어, 후면 기판(121)이 TPT(Tedlar/PET/Tedlar) 타입을 가지거나, 또는 베이스 필름(예를 들어, 폴리에틸렌테레프탈레이트(PET))의 적어도 일면에 형성된 폴리불화비닐리덴(poly vinylidene fluoride, PVDF) 수지층을 포함할 수 도 있다. 상술한 태양 전지(100)는 다양한 공정에 의하여 형성될 수 있다. 도 3 내지 도 5을 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 도 3 내지 도 5은 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다.
먼저, 도 3을 참조하면, 반도체 기판(110)에 요철부(112)를 형성한다. 좀더 구체적으로, 앞서 설명한 바와 같이 습식 식각에 의하여 요철부(112)의 돌출부(TA)와 오목부(VA)를 형성할 수 있다.
구체적으로, 반도체 기판(110)을 KOH : H2O2 = 2(L) : 0.6(L)인 식각액에 15(min) 내지 30(min)간 딥핑(dipping)해 반도체 기판(110)의 전면 및 후면을 텍스쳐링(texturing)한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 요철부(112)을 형성할 수 있다.
추가적으로, 반도체 기판(110) 일면 상에 산화물(SO)을 형성할 수 있다. 예를 들어, 반도체 기판(110) 후면 상에 산화물(SO)을 형성할 수 있는데, 반도체 기판(110)을 전술한 방법을 이용해 텍스쳐링한 후 반도체 기판(110)의 전면에는 클리닝(cleaning) 처리를 하여 산화물(SO)의 형성을 억제하고 반도체 기판(110)의 후면에는 클리닝 처리를 하지 않아 산화물(SO) 형성을 촉진 시킬 수 있다. 나아가, 반도체 기판(110)의 후면은 클리닝 처리가 불필요하므로, 공정을 줄여 생산성에 도움이 될 수 있다
구체적으로, 산화물(SO)은 클리닝 처리를 하지 않은 반도체 기판(110) 면에 대해 400도 이하의 온도 및 산소 분위기 하에서 공정 시간을 조절하는 것에 의해 산화물(SO)을 부분적으로 형성시킬 수 있으나, 이에 한정되는 것은 아니며, 박막 형태로 전체적으로 산화물(SO)을 형성한 후, 부분적인 에칭공정을 수행할 수도 있다.
반도체 기판(110)을 클리닝 하는 방법은 특별히 제한되진 않고 통상의 기술자가 사용하는 방법이 사용될 수 있으며 예를 들어, 불소(HF)를 이용하여 텍스쳐링된 반도체 기판(100)의 전면을 클리닝 할 수 있다.
이어서, 도 4에 도시한 바와 같이, 반도체 기판(110) 위에 제1 및 제2 패시베이션막(52, 54)을 형성할 수 있다. 제1 및 제2 패시베이션막(52, 54)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다.
본 실시예에 있어서, 제1 및 제2 패시베이션막(52, 54)은 증착법(예를 들어, 화학 기상 증착법(CVD)으로 형성될 수 있다.
구체적으로, 제1 및 제2 패시베이션막(52, 54)을 형성하는 원료 기체를 포함하는 소스 가스를 분위기 가스와 함께 챔버 내로 공급하여 반도체 기판(110) 상에 증착시킬 수 있다. 상기 소스 가스는 실란(SiH2), 디실란(Si2H6), 디클로로실란((SiCl2H2, DCS)을 포함하는 실란계 가스일 수 있으며, 상기 분위기 가스는 질소 가스, 아르곤 가스, 헬륨 가스 및 수소 가스 중 적어도 하나일 수 있다.
상술한 바와 같이, 오목부(VA)에 형성되는 제1 패시베이션막(52)의 제2 두께(D2)를 돌출부(TA)에 형성되는 제1 패시베이션막(52)보다 크게 하기 위하여, 증착 속도는 0.6 내지 1.2nm/sec를 유지 하여야 하며, 상기 증착 속도는 챔버와 연결된 펌프를 이용하여 챔버 내 압력을 제어함으로 유지할 수 있다. 증착 속도가 0.6 nm/sec 미만인 경우와 1.2nm/sec 초과인 경우에는, 목적하는 제1 두께(D1)와 제2 두께(D2)의 비율을 충족시키기 어렵다. 구체적으로, 증착 속도가 0.6 nm/sec 미만인 경우에는 제2 두께가 과도하게 커질 수 있고, 증착 속도가 1.2nm/sec 초과인 경우에는 제1 두께(D1)가 과도하게 커질 수 있다.
한편, 도 3에 도시된 바와 같이, 요철부(112)는 피라미드 형상을 가질 수 있으며, 이에 따라 반도체 기판(110)의 표면 자체에 기울기를 가지게 된다. 상기 기울기는 반도체 기판(110)을 향해 실질적으로 수직 방향으로 증착되는 소스 가스에 대하여 45도 내지 130도일 수 있다.
한편, 제1 및 제2 패시베이션막(52, 54)를 비정질 실리콘으로 형성하기 위해서 챔버 내 온도는 섭씨 550도 이하로 유지시킬 수 있다. 이렇게 형성된 박막에는 수소가 거의 포함되어 있지 않아, 비정질 실리콘 내에 끊어진 결합(dangling bond)를 매우 많이 포함하고 있고, 이들이 전자를 임의로 포획 또는 방출하므로 패시베이션막으로 사용하기 부적합하며, 높은 표면 거칠기를 가져 고품질의 박막을 얻기 어렵다.
따라서, 분위기 가스로 수소 가스를 사용하는 경우, 상기 수소 가스의 수소가 이러한 끊어진 결합들과 결합하여 전기적 작용을 못하게 할 수 있다. 다만, 챔버 내 온도가 섭씨 400도 이상인 경우 수소 원자들이 서로 반응하여 수소 기체의 형태로 빠져 나갈 수 있다. 따라서, 챔버 내 온도는 섭씨 400도 미만을 유지하는 것이 바람직하다. 상기 플라즈마 화학 기상 증착법(PECVD)인 경우, 섭씨 400도 미만의 낮은 온도에서 상기 실란계 가스를 분해시키기 위해 플라즈마를 사용할 수 있다.
제1 및 제2 패시베이션막(52, 54) 각각은 2 내지 8nm의 두께로 증착될 수 있다. 제1 및 제2 패시베이션막(52, 54) 각각이 오목부(VA)에 형성되는 경우 결함의 부동화를 위해 적어도 2nm의 두께로 증착될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 패시베이션막(52, 54)이 형성될 수 있다. 제1 및 제2 패시베이션막(52, 54)은 동시에 형성될 수도 있고 순차적으로 형성될 수도 있다.
이어서, 도 5에 도시한 바와 같이, 제1 및 제2 패시베이션막(52, 54) 위에 제1 도전형 영역(20), 제2 도전형 영역(30), 제1 전극(42) 및 제2 전극(44)을 형성한다. 좀더 구체적으로, 제1 패시베이션막(52) 위에 제1 도전형 영역(20)과 제1 전극(42)을 형성하고 제2 패시베이션막(52) 위에 제2 도전형 영역(30)과 제2 전극(44)을 형성한다. 여기서, 제1 전극(42)는 제1 투명 전극층(421)과 제1 금속 전극층(422)을 포함할 수 있고, 제2 전극(44)는 제2 투명 전극층(441)과 제2 금속 전극층(442)을 포함할 수 있다.
제1 도전형 영역(20) 및 제2 도전형 영역(30)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD) 등)에 의하여 형성될 수 있다. 제1 또는 제2 도전형 도펀트는 제1 도전형 영역(20) 및 제2 도전형 영역(30)을 형성하는 반도체층을 성장시키는 공정에서 함께 포함되도록 할 수도 있고, 반도체층을 형성한 후에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의하여 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 도전형 영역(20) 및 제2 도전형 영역(30)이 형성될 수 있다. 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 동시에 형성된 후에 도핑될 수도 있고 순차적으로 증착 및/또는 도핑될 수도 있다.
제1 도전형 영역(20) 및 제2 도전형 영역(30) 각각은 5 내지 15nm의 두께로 형성될 수 있다.
본 발명에 따른 다른 실시예에서는 반도체 기판(110)의 측면에도 제1 및 제2 패시베이션막(52, 54)과 제1 및 제2 도전형 영역(20. 30) 중 적어도 하나가 형성될 수 있다.
구체적으로, 도 11을 참고하면, 반도체 기판(110)의 측면에 순차적으로, 제1 패시베이션막(52), 제1 도전형 영역(20), 제2 패시베이션막(54) 및 제 2 도전형 영역(30)이 형성될 수 있다. 하지만 반도체 기판(110) 측면에 형성된 구조가 상기 기술에 한정되는 것은 아니다.
예를 들어, 측면에 순차적으로 제2 패시베이션막(54), 제2 도전형 영역(30), 제1 패시베이션막(52) 및 제1 도전형 영역(20)이 형성되거나, 제1 패시베이션막(52) 및 제1 도전형 영역(20)만이 형성되거나 제2 패시베이션막(54) 및 제2 도전형 영역(54)만이 형성될 수 있으며, 측면에 형성된 제1 패시베이션막(52) 또는 제2 패시베이션막(54)은 제1 또는 제2 도전형 영역(20, 30)에 포함된 도펀트들이 반도체 기판(110) 내부로 확산되는 것을 방지할 수 있다.
측면에 형성되는 제1 및 제2 도전형 영역(20,30) 또는 제1 및 제2 패시베이션막(52, 54)의 두께는 전면 또는 후면에 형성되는 제1 및 제2 도전형 영역(20,30) 또는 제1 및 제2 패시베이션막(52, 54)의 두께 보다 얇을 수 있다.
나아가 반도체 기판(110) 측면의 최외각은 제1 및/또는 제2 투명 전극층(421,441)에 의해 덮이는 구조일 수 있고, 최외각에 형성된 제1 또는 제2 투명 전극층(421,441)에 의해 내습성 및 내열성이 향상될 수 있다.
본 실시예에서, 반도체 기판(110)의 측면에 적어도 하나의 패시베이션막을 형성시킴으로써, 반도체 기판(110)의 측면에서의 패시베이션 특성을 향상시킬 수 있을 뿐만 아니라, 제조 공정상에서도 반도체 기판(110)에 맞도록 패터닝할 필요가 없어 공정이 용이할 수 있다.
이어서, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 위에 제1 및 제2 투명 전극층(421, 441)을 형성한다. 좀더 구체적으로, 제1 도전형 영역(20) 위에 제1 투명 전극층(421)을 형성하고, 제2 도전형 영역(30) 위에 제2 투명 전극층(441)을 형성할 수 있다.
제1 및 제2 투명 전극층(421, 441)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(421, 441)을 형성할 수 있다.
이어서, 제1 및 제2 투명 전극층(421, 441) 위에 제1 및 제2 금속 전극층(422, 442)을 형성한다.
일 예로, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 하나 위(좀더 구체적으로, 제1 및 제2 투명 전극층(421, 441) 중 하나 위)에 제1 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 하나를 형성하고, 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 다른 하나 위에 제2 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 다른 하나를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 저온 페이스트층을 양측에서 동시에 형성한 후에 이를 함께 건조하는 것도 가능하다.
첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
이어서, 도 6을 참조하여 본 발명의 또 다른 실시예에 따른 태양 전지를 설명한다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 단면도이다. 본 실시예에 따른 태양 전지는 도 1 및 도 2를 통해 설명한 태양 전지와 비교하여 요철부(112)가 포함하는 돌출부(TA)와 오목부(VA)가 일정한 범위의 곡률 반경을 가지는 곡률을 포함하여 형성되는 것을 제외하고 실질적으로 동일하다.
도 6을 참조하면, 본 실시예에 따른 태양 전지가 포함하는 요철부(112)은 서로 다른 곡률 반경을 가지는 오목부(VA)와 돌출부(TA)를 포함한다. 요철부(112)는 반도체 기판(110)의 전면과 상기 전면과 대응하는 후면 모두에 형성되거나, 상기 전면 또는 후면에 형성될 수 있다. 이어지는 설명에서는 설명의 편의를 위해 반도체 기판(110)의 전면을 기준으로 설명한다. 이러한 설명이 반도체 기판(110)의 후면에 요철부(1120)가 형성되는 경우에도 동일하게 적용될 수 있음은 물론이다.
돌출부(TA)는 제1 곡률 반경(R1)을 가지고, 오목부(VA)는 제2 곡률 반경(R2)를 가질 수 있다. 돌출부(TA)가 일정 범위의 곡률 반경을 가지므로, 곡률 반경이 없는 돌출부와 비교하여, 돌출부(TA) 상에 패시베이션막이 보다 안정적으로 형성될 수 있다.
돌출부(TA)의 제1 곡률 반경(R1)과 오목부(VA)의 제2 곡률 반경(R2)은 서로 다를 수 있다. 구체적으로, 오목부(VA)의 제2 곡률 반경(R2)이 돌출부(TA)의 제1 곡률 반경(R1)보다 클 수 있다. 돌출부(TA)의 제1 곡률 반경(R1)은 3nm 이상일 수 있고, 오목부(VA)의 제2 곡률 반경(R2)은 5nm 이상일 수 있다. 돌출부(TA)의 제1 곡률 반경(R1)이 3nm 미만이고, 오목부(VA)의 제2 곡률 반경(R2)이 5nm 미만인 경우에는 반도체 기판(110) 상에 형성되는 제1 및 제2 패시베이션막(52, 54)의 형성 영역에 따른 두께 비율을 제어하기 어렵다. 요철부(112)는 습식 식각을 통해 형성될 수 있으며, 식각액의 종류, 딥핑(dipping) 시간 등의 제어를 통하여, 제1 곡률 반경(R1)을 가지는 돌출부(TA)와 제2 곡률 반경(R2)을 가지는 오목부(VA)를 형성할 수 있다. 보다 상세한 설명은 후술한다.
본 발명에 있어서, 서로 다른 곡률 반경을 가지는 오목부(VA)와 돌출부(TA)를 포함하는 요철부(112)를 반도체 기판(110)에 형성하므로, 반도체 기판(110) 상에 형성되는 패시베이션막의 형성 영역에 따른 두께를 최적화시킬 수 있어, 패시베이션 효과를 향상시킬 수 있다.
즉, 본 실시예에 있어서, 요철부(112)가 포함하는 오목부(VA)와 돌출부(TA)는 서로 다른 곡률 반경을 가질 수 있다. 요철부(112)가 포함하는 오목부(VA)와 돌출부(TA)는 서로 다른 곡률 반경을 가지는 경우에, 오목부(VA) 상에 배치되는 제1 패시베이션막(52)의 두께를 상대적으로 더 두껍게 형성할 수 있다.
즉, 일반적으로 제1 패시베이션막(52)의 증착 공정 시에, 오목부(VA)에서는 돌출부(TA)와 비교하여 원료 기체의 증착 속도가 빨라 과도한 증착이 이루어질 수 있다. 그러나, 오목부(VA)가 일정 범위의 제2 곡률 반경(R2)을 가지는 경우, 스무딩(smoothing) 효과에 의해 오목부(VA)에서의 과도한 증착을 저하시킬 수 있다.
즉, 오목부(VA)와 돌출부(TA)의 제1 및 제2 곡률 반경(R1, R2)를 특정한 값으로 제어하여, 오목부(VA)와 돌출부(TA) 각각에서 형성되는 패시베이션막이 일정한 범위의 두께를 가지도록 제어할 수 있다.
반도체 기판(110)의 전면 위에는 제1 패시베이션막(52)이 형성되고, 반도체 기판(110)의 후면 위에는 제2 패시베이션막(54)이 형성된다. 이에 의하여 반도체 기판(110)의 전면 및 후면을 각기 패시베이션할 수 있다.
제1 패시베이션막(52)를 예로 들면, 돌출부(TA)에서의 제1 패시베이션막(52)의 제1 두께(D1)과 오목부(VA)에서의 제1 패시베이션막(52)의 제2 두께(D2)는 서로 다를 수 있다. 구체적으로, 제1 패시베이션막(52)의 제1 두께(D1)가 제1 패시베이션막(52)의 제2 두께(D2) 이하일 수 있다. 제1 패시베이션막(52)의 제2 두께(D2)에 대한 제1 패시베이션막(52)의 제1 두께(D1)의 비율은 0.5 내지 0.9일 수 있다. 제2 두께(D2)에 대한 제1 두께(D1)의 비율이 0.5 미만인 경우에는, 제1 패시베이션막(52)의 오목부(VA)에서의 두께가 상대적으로 과도하게 두꺼워지므로, 해당 영역에서 제1 패시베이션막(52)의 저항이 높아진다. 또한, 제2 두께(D2)에 대한 제1 두께(D1)의 비율이 0.9 초과인 경우에는, 결함 영역으로 인해 상대적으로 취약한 오목부(VA)의 결함을 부동화시키기 어려울 수 있다. 한편, 오목부(VA)에서의 제1 패시베이션막(52)의 제2 두께(D2)는 결함을 부동화시키고, 결함 영역의 영향을 방지하기 위해 적어도 2nm의 두께를 가질 수 있다.
본 실시예에 있어서, 반도체 기판(110)이 포함하는 요철부(112)가 포함하는 돌출부(TA)와 오목부(VA) 각각은 특정 범위의 곡률 반경을 가질 수 있으며, 이에 따라 반도체 기판(110) 상에 형성되는 제1 및 제2 패시베이션막(52, 54) 각각은 돌출부(TA)와 오목부(VA)에서 서로 다른 두께 범위를 가질 수 있다. 이를 통해, 본 발명에 따른 제1 및 제2 패시베이션막(52, 54)은 최적화된 패시베이션 특성을 가지고 결함을 부동화시킬 수 있으므로, 태양 전지(100)의 성능을 향상시킬 수 있다.
이어서, 도 7 및 도 8을 참조하여, 도 6에 따른 태양 전지 제조 방법을 설명한다. 본 실시예에 따른 태양 전지 제조 방법은 도 3 내지 도 5를 통해 설명한 제조 방법과 비교하여 실질적으로 동일할 수 있다. 즉. 상술한 실시예의 중간단계인 도 3과 대응하는 본 실시예의 중간단계인 도 7에서 텍스처링의 형태가 다른 것을 제외하고 실질적으로 동일할 수 있다.
도 7을 참조하면, 반도체 기판(110)을 KOH : H2O2 = 2(L) : 0.6(L)인 식각액에 15(min) 내지 30(min)간 딥핑(dipping)해 반도체 기판(110)의 전면 및 후면을 텍스쳐링(texturing)한다. 상기 텍스처링을 통해 상술한 도 3의 실시예와 같은 요철부(112)가 형성될 수 있다.
이어서, 불산(HF)과 질산(HNO3)을 이용하여 요철부(112)의 돌출부(TA)와 오목부(VA)에 곡률을 형성한다. 구체적으로, 질산과 불산의 혼합 용액에서, 질산: 불산 비율은 50:1 내지 100:1일 수 있으면, 2(min) 내지 10(min) 간 반도체 기판(110)을 딥핑(dipping)해 기 형성된 요철부(112)의 돌출부(TA)와 오목부(VA)에 곡률을 형성한다. 보다 구체적으로, 질산은 텍스처링된 반도체 기판(110)의 표면을 산화시키고, 불산은 산화된 반도체 기판(110)의 표면을 제거함으로써, 요철부(112)의 돌출부(TA)와 오목부(VA)에 곡률을 형성할 수 있다. 즉, 본 실시예에 따른 태양 전지 제조 방법은, 상술한 실시예와 비교하여 2 단계의 요철부 형성 공정을 통해 반도체 기판(110) 상에 곡률을 가지는 요철부(112)를 형성할 수 있다.
이러한 2 단계의 요철부 형성 공정을 통해, 요철부(112)가 포함하는 돌출부(TA)의 제1 곡률 반경(R1)을 3nm 이상으로, 오목부(VA)의 제2 곡률 반경(R2)을 5nm 이상으로 제어할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 요철부(112)을 형성할 수 있다.
한편, 돌출부(TA)의 제1 곡률 반경(R1)과 오목부(VA)의 제2 곡률 반경(R2)을 동일하게 형성할 수 있으며, 이 경우 제1 곡률 반경(R1)과 제2 곡률 반경(R2)는 모두 5nm 이상의 곡률 반경을 가질 수 있다.
이어서, 도 8을 참조하면, 반도체 기판(110) 상에 제1 패시베이션막(52)을 형성한다. 본 실시예의 중간 단계인 도 8의 공정은 상술한 실시예의 중간 단계인 도 4와 실질적으로 대응하며, 추후 공정 역시 상술한 실시예와 실질적으로 동일하다. 따라서, 반복되는 설명은 생략할 수 있다.본 실시예에 있어서, 반도체 기판(110) 표면에 형성된 요철부(112)의 돌출부(TA)와 오목부(VA)는 각각 제1 및 제2 곡률 반경(R1, R2)을 가질 수 있다. 이에 따라, 제1 패시베이션막(52)이 안정적으로 증착될 수 있다. 구체적으로, 돌출부(TA)가 제1 곡률 반경(R1)을 가짐으로, 돌출부(TA) 상에 상대적으로 얇게 형성되는 제1 패시베이션막(52)이 안정적으로 형성된다. 즉, 곡률을 포함하지 않는 돌출부(TA)와 비교하여, 돌출부(TA)가 곡률을 포함하는 경우에는 제1 패시베이션막(52)가 돌출부(TA)를 보다 안정적으로 덮을 수 있다. 따라서, 본 실시예에 따른 제1 패시베이션막(52)은 보다 안정적으로 형성되어 향상된 패시베이션 성능을 가질 수 있다.
나아가. 오목부(VA) 상에는 돌출부(TA) 상에 배치된 제1 패시베이션막(52) 보다 두꺼운 제1 패시베이션막(52)이 형성되므로, 오목부(VA) 내에 형성된 결함을 효과적으로 부동화시킬 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
10: 베이스 영역
52: 제1 패시베이션막
54: 제2 패시베이션막
20: 제1 도전형 영역
30: 제2 도전형 영역
42: 제1 전극
44: 제2 전극
112: 요철부
VA: 오목부
TA: 돌출부
200: 태양 전지 패널

Claims (20)

  1. 전면 및 후면에 돌출부와 오목부를 갖는 요철부를 포함하는 반도체 기판;
    상기 요철부 상에 배치되는 패시베이션막을 포함하고,
    상기 패시베이션막과 상기 반도체 기판 일면 사이에 상기 요철부를 따라 부분적으로 형성되는 비정질 산화물을 포함하며,
    상기 반도체 기판의 전면에 형성된 요철부 상에 배치되는 패시베이션막에서 오목부 두께 대비 돌출부 두께 비는 상기 반도체 기판의 후면에 형성된 요철부 상에 배치되는 패시베이션막에서 오목부 두께 대비 돌출부 두께비 보다 작은, 태양 전지.
  2. 제 1항에 있어서,
    상기 패시베이션막은 상기 돌출부 상에서는 제1 두께를 가지고, 상기 오목부 상에서는 상기 제1 두께와 다른 제2 두께를 가지는 태양 전지.
  3. 제 2항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 작은 태양 전지.
  4. 제 1항에 있어서,
    상기 패시베이션막은 비정질 실리콘을 포함하는 태양 전지.
  5. 제 1항에 있어서,
    상기 산화물은 상기 반도체 기판의 일면상의 일부에 형성되는 태양 전지.
  6. 제 5항에 있어서,
    상기 산화물은 아일랜드형인 태양 전지.
  7. 제 2항에 있어서,
    상기 돌출부와 상기 오목부 각각은 곡률을 가지되,
    상기 돌출부의 곡률은 제1 곡률 반경을 가지고, 상기 오목부의 곡률은 제2 곡률 반경을 가지는 태양 전지.
  8. 제 7항에 있어서,
    상기 제1 곡률 반경은 상기 제2 곡률 반경보다 작은 태양 전지.
  9. 제 1항에 있어서,
    상기 산화물은 실리콘 산화물을 포함하는 태양 전지.
  10. 제4 항에 있어서,
    상기 패시베이션막 상에 배치되는 도전형 영역을 더 포함하고,
    상기 도전형 영역은 비정질 실리콘을 포함하는 태양 전지.
  11. 제 10항에 있어서,
    상기 산화물, 상기 패시베이션막 및 상기 도전형 영역 순으로 결정성이 작아지는 태양 전지.
  12. 반도체 기판의 전면 및 후면에 돌출부와 오목부를 갖는 요철부를 형성하고,
    상기 요철부 상에 패시베이션막을 형성하는 것을 포함하고,
    상기 패시베이션막과 상기 요철부 사이에 상기 요철부를 따라 부분적으로 비정질 산화물을 형성하는 것을 포함하고,
    상기 반도체 기판의 전면에 형성된 요철부 상에 배치되는 패시베이션막의 오목부 두께 대비 돌출부 두께 비는 상기 반도체 기판의 후면에 형성된 요철부 상에 배치되는 패시베이션막의 오목부 두께 대비 돌출부 두께비 보다 작은, 태양 전지 제조 방법.
  13. 제 12항에 있어서,
    상기 요철부를 형성하는 것은,
    상기 돌출부와 상기 오목부 각각이 곡률을 가지도록 상기 요철부를 형성하는 것으로 포함하고,
    상기 돌출부의 곡률은 제1 곡률 반경을 가지고, 상기 오목부의 곡률은 상기 제1 곡률 반경과 다른 제2 곡률 반경을 가지는 태양 전지 제조 방법.
  14. 제 13항에 있어서,
    상기 돌출부와 상기 오목부 각각이 곡률을 가지도록 상기 요철부를 형성하는 것은,
    상기 반도체 기판의 표면을 2 단계의 요철부 형성 공정을 통해 형성하는 것을 포함하는 태양 전지 제조 방법.
  15. 제 14항에 있어서,
    상기 2 단계의 요철부 형성 공정은,
    수산화 칼륨 용액을 이용하여 상기 반도체 기판의 표면을 텍스처링하고,
    상기 텍스처링된 반도체 기판의 표면을 질산과 불산의 혼합 용액으로 재처리하는 것으로 포함하는 태양 전지 제조 방법.
  16. 제 12항에 있어서,
    상기 패시베이션막 상에 배치되는 도전형 영역을 형성하는 것을 포함하고,
    상기 도전형 영역 및 패시베이션막은 비정질 실리콘을 포함하는 태양 전지 제조 방법.
  17. 제 12항에 있어서,
    상기 산화물은 상기 반도체 기판의 일면상의 일부에 형성하는 태양 전지 제조 방법.
  18. 제 16항에 있어서,
    상기 산화물, 상기 패시베이션막 및 상기 도전형 영역 순으로 결정성을 작게하는 태양 전지 제조 방법.
  19. 전면 및 후면에 돌출부와 오목부를 갖는 요철부를 포함하는 반도체 기판;
    상기 반도체 기판의 적어도 일면상에 상기 요철부를 따라 부분적으로 형성된 아일랜드 형상의 산화물; 및
    상기 요철부 상에 배치되는 패시베이션막을 포함하고,
    상기 요철부는 돌출부와 오목부를 포함하되, 상기 패시베이션막은 상기 돌출부 상에서는 제1 두께를 가지고, 상기 오목부 상에서는 상기 제1 두께와 다른 제2 두께를 가지고, 상기 반도체 기판의 전면에 형성된 요철부 상에 배치되는 패시베이션막의 오목부 두께 대비 돌출부 두께 비는 상기 반도체 기판의 후면에 형성된 요철부 상에 배치되는 패시베이션막의 오목부 두께 대비 돌출부 두께비 보다 작은, 태양 전지; 및
    상기 태양 전지 전면에 배치된 제1 부재 및 상기 태양 전지 후면에 배치된 제2 부재를 포함하고,
    상기 제1 부재 및 제2 부재는 유리 및 투명 시트 중 적어도 하나인 태양 전지 패널.
  20. 제 19항에 있어서,
    상기 산화물은 상기 반도체 기판 후면에 형성되는 태양 전지 패널.

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