KR20200125068A - 태양 전지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판에 또는 반도체 기판 위에 위치하고, 불순물을 포함는 도전형 영역; 도전형 영역에 전기적으로 연결되는 전극; 및 반도체 기판의 일면 또는 반대면 중 적어도 하나 위에 위치하는 절연층을 포함하고, 절연층은 반도체 기판 위에 위치하고, 산소(O) 계열의 물질을 포함하는 제1 막(high band gap layer); 제1 막 위에 위치하여 제2 막; 제2 막 위에 위치하는 반사 방지층; 반사 방지층 위에 위치하고, 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하는 제3 막;을 포함하고, 제1 막의 밴드갭은 제2 막, 반사 방지층 및 제3 막 각각의 밴드갭보다 높다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판 위에 산소(O) 계열의 물질을 포함하는 제1 막을 형성하는 제1 막 형성 단계; 제1 막 위에 제2 막을 형성하는 단계; 제2 막 위에 반사 방지층을 형성하는 단계; 및 반사 방지층 위에 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하는 제3 막을 형성하는 단계;를 포함한다.

Description

태양 전지 및 그 제조 방법{SOLAR CELL AND MANUFACTURING METHOD THEREOF}
본 발명은 태양 전지 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 광을 입사받는 태양 전지의 일면에 위치하는 절연층의 구조를 개선한 태양 전지 및 그 제조 방법에 관한 것이다.
태양 전지는 외부로부터 태양광을 입사받아, 반도체 영역 내에서 캐리어를 생성하여 전력을 생산한다.
이와 같은 태양 전지는 반도체 기판의 일면과 반대면에 각각 극성이 서로 다른 전극을 구비하는 컨벤셔널 타입과 입사면의 반대면에 극성이 서로 다른 전극을 구비하는 후면 컨택 타입이 있다.
이와 같은 태양 전지는 외부에서 빛을 입사받아 전력을 생산하는 구조이므로, 입사받는 빛의 투과율이 효율에 직접적인 영향을 미치며, 전력 생산량에 직결된다.
따라서, 태양 전지의 입사면에서 빛의 투과율을 낮추고자 많은 연구가 진행되고 있으며, 이와 더불어, 전력에 영향을 미치는 다른 요소인 태양 전지의 개방 전압(Voc)를 높이고자 많은 연구가 진행되고 있다.
더불어, 이와 같은 태양 전지는 하나로 생산할 수 있는 전력량이 한계가 있으므로, 복수 개가 모듈 형태로 구비될 수 있다.
이때, 태양 전지의 입사면에는 투명 기판이 구비되고, 태양 전지와 투명 기판 사이에는 에바(EVA)와 같은 밀봉재가 위치할 수 있다.
이와 같은 밀봉재에는 수분이 침투될 수 있고, 밀봉재에 수분이 침투되면, 수분 침투에 의해 밀봉재에서 아세트산(Acetic acid)이 생성되고, 이와 같은 아세트산은 태양 전지에 악영향을 미칠 수 있다.
일례로, 선행 특허(US8198528)에서는 패시베이션층과 SiNx 재질로 반사 방지층의 이중막을 구성한 예가 개시되어 있다.
SiNx 재질의 반사 방지층은 수분 침투에 의해 에바(EVA)와 같은 밀봉재에서 생성되는 아세트산(Acetic acid)에 의해 에칭될 수 있다. Damp heat으로 인해 태양 전지 모듈의 신뢰성의 문제가 될 수 있다.
더불어, 아세트산(Acetic acid)에 의해 반사 방지층의 표면이 에칭되어, 반사 방지층(SiNx)의 투과율이 저하되어, 광손실이 발생하게 되고, 이로 인해 태양 전지 모듈의 효율이 저하되는 문제점이 있다.
US8198528
본 발명은 태양 전지 및 그 제조 방법을 제공하는데 그 목적이 있다.
보다 구체적으로, 광을 입사받는 태양 전지의 일면에 위치하는 절연층의 구조를 개선하여, 절연층에서 에바(EVA)와 같은 밀봉재에 접하는 최외곽층의 재질을 개선하여, 자외선(UV)을 차단함과 동시에 아세트산(Acetic acid)에 의한 절연층의 에칭을 방지하고, 자외선(UV)에 의한 태양 전지의 개방 전압(Voc) 및 단락 전류(Isc)의 저하을 방지할 수 있는 절연층을 구비한 태양 전지 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판에 또는 반도체 기판 위에 위치하고, 불순물을 포함는 도전형 영역; 도전형 영역에 전기적으로 연결되는 전극; 및 반도체 기판의 일면 또는 반대면 중 적어도 하나 위에 위치하는 절연층을 포함하고, 절연층은 반도체 기판 위에 위치하고, 산소(O) 계열의 물질을 포함하는 제1 막; 제1 막 위에 위치하여 제2 막; 제2 막 위에 위치하는 반사 방지층; 반사 방지층 위에 위치하고, 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하는 제3 막;을 포함하고, 제1 막의 밴드갭은 제2 막, 반사 방지층 및 제3 막 각각의 밴드갭보다 높다.
도전형 영역은 반도체 기판의 일면 및 다른 일면 중 적어도 하나 위에 위치하고, 제1 막은 반도체 기판의 일면 또는 반대면 중 적어도 하나 위에 위치하는 도전형 영역 위에 위치할 수 있다.
일례로, 제1 막의 밴드갭은 제2 막, 반사 방지층 및 제3 막 각각의 밴드갭보다 높은 범위에서 8eV ~ 10eV 사이로 형성될 수 있다.
제1 막의 재질은 SiOx, SiO2, SiOxNy, AlxOy, TixOy 또는 HfOx 중 적어도 하나의 물질을 포함할 수 있다.
제2 막의 수소 함유량은 제1 막, 반사 방지층 및 제3 막 각각의 수소 함유량보다 높을 수 있다.
제2 막은 실리콘(Si) 재질에 질소(N) 계열의 물질 또는 산소(O) 계열 물질을 포함할 수 있다. 일례로, 제2 막은 SiNx 또는 AlxOy을 포함하여 형성될 수 있다.
반사 방지층은 실리콘(Si) 재질에 산소(O) 계열 또는 질소(N) 계열의 물질을 포함할 수 있으며, 일례로, 반사 방지층은 SiOx, SiOxNy 또는 SixNy 중 적어도 하나의 물질을 포함할 수 있다.
반사 방지층의 400nm~1100nm의 파장 대역에 대한 투과율은 제2 막보다 높고 제1 막보다는 낮을 수 있다.
제3 막은 SixOyCz, SixCy 및 SixCyNz 중 적어도 하나의 물질을 포함할 수 있다.
제3 막의 굴절률은 제2 막의 굴절률 및 제1 막의 굴절률보다 높을 수 있다. 일례로, 제3 막의 굴절률은 2.2 이상일 수 있다.
제2 막의 굴절률은 반사 방지층의 굴절률 및 제1 막보다 높을 수 있으며, 일례로, 제2 막의 굴절률은 1.9 ~ 2.2 사이일 수 있다.
반사 방지층의 굴절률은 1.9 이하로 형성될 수 있다.
제2 막의 두께는 제1 막, 반사 방지층 및 제3 막 각각의 두께보다 클 수 있다. 일례로, 제2 막의 두께는 50nm 이하일 수 있다.
제3 막의 두께는 제1 막, 반사 방지층의 두께보다 작을 수 있으며, 일례로, 제3 막의 두께는 제1 막, 반사 방지층의 두께보다 작은 범위에서 20nm 이하일 수 있고, 제1 막의 두께는 제3 막의 두께보다 큰 범위에서 8nm ~ 25nm 사이일 수 있다.
제1 막은 기판 위에 인접하여 위치하고 제1 밀도를 갖는 고밀도층과 고밀도층 위에 위치하고 제1 밀도보다 낮은 제2 밀도를 갖는 저밀도층을 구비할 수 있다.
고밀도층은 SiO2를 포함하고, 저밀도층은 SiOxNy를 포함할 수 있고, 고밀도층의 두께는 5nm ~ 10nm 사이이고, 저밀도층의 두께는 2nm ~ 15nm 사이일 수 있다.
제1 막은 절연층에서 반도체 기판에 가장 인접하여 위치하고, 제3 막은 절연층의 최외곽층을 구성할 수 있다.
또한, 도전형 영역은 반도체 기판의 후면 쪽에 위치하며 서로 다른 도전형을 가지는 제1 및 제2 도전형 영역을 포함하고, 절연층이 반도체 기판의 전면 위에 위치할 수 있다.
본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판 위에 산소(O) 계열의 물질을 포함하는 제1 막을 형성하는 제1 막 형성 단계; 제1 막 위에 제2 막을 형성하는 단계; 제2 막 위에 반사 방지층을 형성하는 단계; 및 반사 방지층 위에 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하는 제3 막을 형성하는 단계;를 포함한다.
제1 막 형성 단계는 850℃ 이상의 열처리 온도에서 8nm ~ 25nm 사이로 제1 막을 형성할 수 있다.
이와 같은 제1 막 형성 단계는 반도체 기판 위에 Oxidation 방법으로 고밀도층을 형성하는 고밀도층 형성 단계; 및 고밀도층 위에 플라즈마 화학 기상 증착법(Plasma-enhanced chemical vapor deposition, PECVD)으로 고밀도층보다 저밀도를 갖는 저밀도층 형성 단계;를 포함할 수 있다.
반사 방지층, 제2 막 및 제1 막 각각은 제1 막 위에 플라즈마 화학 기상 증착법(PECVD)으로 형성될 수 있다.
또한, 제1 막 형성 단계 이전에, 반도체 기판의 일면 또는 반대면 중 적어도 하나 위에 도전형 영역을 형성하는 단계를 더 포함하고, 제1 막은 도전형 영역 위에 형성될 수 있다..
본 발명에 따른 태양 전지 및 그 제조 방법은 절연층이 제1 막, 제2 막, 반사 방지층 및 제3 막을 구비하도록 하여, 제3 막으로 하여금 자외선(UV)을 차단함과 동시에 아세트산(Acetic acid)에 의한 절연층의 에칭을 방지하고, 제1 막으로 하여금 기판에서 생성된 캐리어가 자외선(UV)에 의해 소실되는 현상을 방지하여, 태양 전지의 효율을 보다 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 절연층이 구비된 후면 컨텍 태양 전지의 일례에 대해 설명하기 위한 도이다.
도 2는 본 발명의 제1 실시예에 따른 절연층이 구비된 컨벤셔널 태양 전지의 일례에 대해 설명하기 위한 도이다.
도 3은 본 발명의 제1 실시예에 따른 절연층의 구조를 보다 상세하게 설명하기 위한 도이다.
도 4는 본 발명의 제2 실시예에 따른 절연층의 구조를 설명하기 위한 도이다.
도 5는 본 발명의 제1 실시예에 따른 절연층의 패시베이션 효과와 제2 실시예에 따른 절연층의 패시베이션 효과를 비교 설명하기 위한 도이다.
도 6은 본 발명의 제2 실시예에 따른 절연층의 반사율을 설명하기 위한 도이다.
도 7은 본 발명의 제2 실시예에 따른 절연층의 출력 및 효율을 설명하기 위한 도이다.
도 8은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
아울러, 어떤 특정 구성 요소의 두께, 폭 또는 길이가 다른 특정 구성 요소의 두께, 폭 또는 길이와 동일하다는 의미는 다른 특정 구성 요소의 두께, 폭 또는 길이가 어떤 특정 구성 요소의 두께, 폭 또는 길이의 공정 오차 범위에서 동일하다는 것을 의미한다.
따라서, 공정 오차 범위가 10%인 경우, 두께가 동일하다는 의미는 10% 범위 내에서 동일한 것을 의미한다. 이하에서는 공정 오차 범위가 10%인 경우를 전제로 설명한다.
또한, 반도체 기판의 일면 또는 반대면이란, 반도체 기판의 평면 중 서로 반대되는 면을 의미한다. 따라서, 일례로, 반도체 기판의 일면이 빛이 입사되는 반도체 기판의 전면인 경우, 반도체 기판의 반대면이란 반도체 기판의 후면을 의미한다. 또는 이와 반대로 반도체 기판의 일면이 반도체 기판의 후면인 경우, 반도체 기판의 반대면이란 반도체 기판의 전면을 의미할 수 있다.
이하에서는 설명의 편의상 반도체 기판의 일면이 반도체 기판의 일면, 반도체 기판의 반대면이 반도체 기판의 후면인 경우를 전제로 설명한다.
도 1은 본 발명의 제1 실시예에 따른 절연층(130)이 구비된 후면 컨텍 태양 전지의 일례에 대해 설명하기 위한 도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 제어 패시베이션층(160), 제1 도전형 영역(170), 제2 도전형 영역(120), 진성 반도체부(190), 절연층(130), 후면 패시베이션층(180), 복수의 제1 전극(140) 및 복수의 제2 전극(150)을 구비할 수 있다.
반도체 기판(110)은 제 1 도전형 또는 제2 도전형의 도펀트가 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼에 제 1 도전형 또는 제2 도전형의 도펀트가 낮은 농도로 도핑되어 형성될 수 있다.
여기서, 제1 도전형 도펀트는 p형 또는 n형 도펀트 중 어느 하나일 수 잇으며, 제2 도전형 도펀트는 p형 또는 n형 도펀트 중 나머지 하나일 수 잇다.
구체적으로, 제1 도전형 도펀트가 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소 중 어느 하나인 p형인 경우, 제2 도전형 도펀트는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소 중 어느 하나인 n형일 수 있다.
따라서, 일례로, 제1 및 제2 도전형 도펀트 중 하나가 보론(B)이고 다른 하나가 인(P)일 수 있다.
제어 패시베이션층(160)은 반도체 기판(110)의 후면 전면(全面)에 직접 접촉하여 배치되며, 유전체 재질을 포함할 수 있다.
이와 같은 제어 패시베이션층(160)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다. 이를 위해, 제어 패시베이션층(160)의 두께는 0.5nm ~ 2nm 사이로 형성될 수 있다.
이와 같은, 제어 패시베이션층(160)은 600℃ ~ 700℃ 정도의 열처리 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다.
제1 도전형 영역(170)는 반도체 기판(110)의 전면(front surface) 또는 후면에 구비될 수 있으며, 반도체 기판(110)과 동일한 도전형 영역을 함유할 수 있다.
일례로, 반도체 기판(110)의 도전형 도펀트와 동일한 도펀트가 반도체 기판(110)의 도펀트 농도보다 고농도로 도핑된 영역을 의미한다.
일례로, 도 1에 도시된 바와 같이, 제1 도전형 영역(170)은 전면 전계부(171) 및 후면 전계부(172)를 구비할 수 있다.
전면 전계부(171)는 반도체 기판(110)의 전면(前面)에 전체적으로 구비되며, 반도체 기판(110)과 동일한 도전형 도펀트가 고농도로 도핑될 수 있다.
일례로, 전면 전계부(171)는 반도체 기판(110)의 전면 내에 도전형 도펀트가 열확산 방법으로 확산되어 형성될 수 있다. 따라서, 전면 전계부(171)는 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)이 단결정 실리콘 재질로 형성된 경우, 전면 전계부(171)도 단결정 실리콘 재질로 형성될 수 있다.
후면 전계부(172)는 반도체 기판(110)의 후면에 제2 도전형 영역(120)과 나란한 방향으로 길게 뻗어 배치되어, 반도체 기판(110)과 동일한 도전형 도펀트가 고농도로 도핑되는 다결정 실리콘 재질로 형성되어, 후면 전계부(172)로서 역할을 수행할 수 있다.
일례로, 후면 전계부(172)는 제어 패시베이션층(160)의 후면 위에 직접 접촉하여 형성되되, 제2 도전형 영역(120)과 이격될 수 있다.
제2 도전형 영역(120)은 반도체 기판(110)의 후면에 후면 전계부(172)와 나란한 방향으로 길게 뻗어 배치되어, 반도체 기판(110)과 반대되는 도전형 도펀트가 도핑되어, 제어 패시베이션층(132)을 사이에 두고, 반도체 기판(110)과 p-n 접합을 형성하여, 에미터부로서 역할을 수행할 수 있다.
진성 반도체부(190)는 제어 패시베이션층(132)의 후면 위의 영역 중에서 제1 도전형 영역(170)의 후면 전계부(172)와 제2 도전형 영역(120) 사이의 공간에 형성될 수 있고, 이와 같은 진성 반도체부(190)은 제1 도전형 영역(170) 및 제2 도전형 영역(120)과 다르게 제1 도전형의 도펀트 또는 제2 도전형의 도펀트가 도핑되지 않은 진성 다결정 실리콘층으로 형성될 수 있다.
이와 같이, 제어 패시베이션층(132) 위에 위치하는 제1 도전형 영역(170)의 후면 전계부(172), 제2 도전형 영역(120) 및 진성 반도체부(190)는 반도체 기판(110)의 실리콘 재질과 다른 결정질을 갖는 실리콘 재질로 형성될 수 있다.
일례로, 반도체 기판(110)의 실리콘 재질이 단결정 실리콘으로 형성되는 경우, 제1 도전형 영역(170)의 후면 전계부(172), 제2 도전형 영역(120) 및 진성 반도체부(190)는 다결정 실리콘으로 형성되거나 다결정 실리콘과 비정질 실리콘이 혼합된 재질로 형성될 수 있다.
절연층(130)은 반도체 기판(110)의 일면 또는 반대면 중 적어도 하나 위에 위치할 수 있다. 일례로, 도 1에 도시된 바와 같이, 반도체 기판(110)의 전면인 일면 위에 위치할 수 있다. 그러나, 도 1에 반드시 한정되는 것은 아니고, 경우에 따라, 반도체 기판(110)의 일면뿐만 아니라, 반대면으로 빛을 입사받는 양면형 태양 전지의 경우, 반도체 기판(110)의 반대면인 후면 위에 위치하는 것도 가능하다.
아울러, 절연층(130)은 반도체 기판(110)에 도 1과 같이, 전면 전계부(171)와 같은 도전형 영역이 구비된 경우, 전면 전계부(171) 위에 위치할 수 있다. 그러나, 만약 도 1과 다르게 전면 전계부(171)가 구비되지 않은 경우, 절연층(130)은 반도체 기판(110)의 전면에 직접 접촉하여 위치하는 것도 얼마든지 가능하다.
여기서, 반도체 기판(110)의 일면은 반도체 기판(110)에서 빛이 직접적으로 입사되는 태양 전지의 전면(front surface)일 수 있으며, 반도체 기판(110)의 반대면은 일면의 반대측에 위치하는 면으로, 빛이 반사되어 입사되는 태양 전지의 후면일 수 있다.
이와 같은 절연층(130)은 도 1에 도시된 바와 같이, 제1 막(131), 제2 막(132), 반사 방지층(133) 및 제3 막(134)을 포함할 수 있다. 이와 같은 절연층(130)의 각층에 대한 구체적인 설명은 도 3 이하에서 설명한다.
이와 같은 절연층(130)은 외부로부터 반도체 기판(110)으로 입사되는 빛의 반사도를 최소화하며, 외부로부터의 자외선(UV)을 차단함과 동시에, 태양 전지 모듈의 구성 요소 중 하나인 에바(EVA)와 같은 밀봉재에서 수분 침투로 인해 생성되는 아세트산(Acetic acid)에 의한 절연층(130)의 에칭을 방지하고, 기판에서 생성된 캐리어가 자외선(UV)에 의해 소실되는 현상을 방지하여, 태양 전지 모듈의 개방 전압(Voc) 및 단락 전류(Isc)를 보다 향상시켜, 태양 전지 모듈의 효율을 전반적으로 향상시킬 수 있다.
복수의 제1 전극(140)은 제2 도전형 영역(120)에 접속하여, 길게 뻗어 형성될 수 있다. 이와 같은, 제1 전극(140)은 제2 도전형 영역(120) 쪽으로 이동한 캐리어를 수집할 수 있다.
복수의 제2 전극(150)은 제1 도전형 영역(170)의 후면 전계부(172)에 접속하고, 제1 전극(140)과 나란한 방향으로 길게 뻗어 형성될 수 있다. 이와 같은, 제2 전극(150)은 제1 도전형 영역(170) 쪽으로 이동한 캐리어를 수집할 수 있다.
후면 패시베이션층(180)은 제1 도전형 영역(170)의 후면 전계부(172), 제2 도전형 영역(120) 및 진성 반도체부(190)의 후면 전체 영역 중 제1, 2 전극(140, 150)이 형성된 영역을 제외한 나머지 영역에 형성될 수 있다.
후면 패시베이션층(180)은 제2 도전형 영역(120), 제1 도전형 영역(170) 및 진성 반도체부(190)에 형성되는 다결정 실리콘 재질의 층의 후면에 형성된 뎅글링 본드(dangling bond)에 의한 결함을 제거하여, 반도체 기판(110)으로부터 생성된 캐리어가 뎅글링 본드(dangling bond)에 의해 재결합되어 소멸되는 것을 방지하는 역할을 할 수 있다.
본 발명에 따른 태양 전지 모듈에 적용된 태양 전지는 반드시 도 1에만 한정하지 않으며, 태양 전지에 구비되는 제1, 2 전극(140, 150)이 반도체 기판(110)의 후면에만 형성되는 점을 제외하고 다른 구성 요소는 얼마든지 변경이 가능하다.
예를 들어, 도 1에서 제1 도전형 영역(170)의 전면 전계부(171)는 생략될 수 있다. 이와 같은 경우, 절연층(130)이 반도체 기판(110)의 전면에 직접 접촉하여 위치할 수 있다.
도 2는 본 발명의 제1 실시예에 따른 절연층(130)이 구비된 컨벤셔널 태양 전지의 일례에 대해 설명하기 위한 도이다.
도 2 이하에서는, 도 1에서 중복되는 부분에 대한 설명은 도 1에 대한 설명으로 대체하고, 도 2에 대한 설명에서는 생략한다.
도 2에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 절연층(130)이 구비된 컨벤셔널 태양 전지의 일례는 반도체 기판(110), 제어 패시베이션층(160), 제1 도전형 영역(170), 제2 도전형 영역(120), 절연층(130), 후면 패시베이션층(180), 복수의 제1 전극(140) 및 복수의 제2 전극(150)을 구비할 수 있다.
제2 도전형 영역(120)은 반도체 기판(110)의 전면에 전체적으로 위치할 수 있으며, 제1 도전형 도펀트가 반도체 기판(110)의 전면 내에 확산되어 형성될 수 있다. 따라서, 제2 도전형 영역(120)은 반도체 기판(110)의 실리콘 재질과 동일한 실리콘 재질로 형성될 수 있다. 일례로, 반도체 기판(110)이 단결정 실리콘 재질로 형성된 경우, 제2 도전형 영역(120)도 단결정 실리콘 재질로 형성될 수 있다.
제1 도전형 영역(170)은 반도체 기판(110)의 후면에 형성된 제어 패시베이션층(132) 위에 전체적으로 위치할 수 있다. 이와 같은 제1 도전형 영역(170)은 반도체 기판(110)의 실리콘 재질과 다른 실리콘 재질로 형성될 수 있다. 일례로, 반도체 기판(110)이 단결정 실리콘 재질로 형성된 경우, 제1 도전형 영역(170)은 다결정 실리콘으로 형성되거나 다결정 실리콘과 비정질 실리콘이 혼합된 재질로 형성될 수 있다.
복수의 제1 전극(140)은 제1 방향(x)으로 길게 연장되는 제1 핑거 전극(141)과 제2 방향(y)으로 길게 연장되는 제1 연결 전극(142)를 구비할 수 있으며, 복수의 제2 전극(150)은 제1 방향(x)으로 길게 연장되는 제2 핑거 전극(151)과 제2 방향(y)으로 길게 연장되는 제2 연결 전극(152)를 구비할 수 있다.
절연층(130)은 반도체 기판(110)의 전면 내에 형성된 제2 도전형 영역(120) 위에 위치할 수 있으며, 도 1과 같이, 제1 막(131), 제2 막(132), 반사 방지층(133) 및 제3 막(134)을 포함할 수 있다.
더불어, 도 1에서는 도시되지 않았지만, 절연층(130)이 반도체 기판(110)의 후면에 위치하는 것도 가능하다.
예를 들어, 반도체 기판(110)의 후면에 위치한 제1 도전형 영역(170) 위에 후면 패시베이션층(180)이 생략되고, 절연층(130)이 대신 구비되는 것도 가능하다.
또한, 도 2에서는 제2 도전형 영역(120)이 반도체 기판(110)의 전면에, 제1 도전형 영역(170)이 반도체 기판(110)의 후면에 위치하는 경우를 일례로 설명하였지만, 본 발명은 이에 반드시 한정되는 것은 아니고, 제1 도전형 영역(170)이 반도체 기판(110)의 전면에, 제2 도전형 영역(120)이 반도체 기판(110)의 후면에 위치하는 것도 얼마든지 가능하다.
이하에서는, 본 발명의 제1 실시예에 따른 절연층(130)에 대해 설명하기 위해, 도 1에 도시된 절연층(130)을 일례로 설명한다.
도 3은 본 발명의 제1 실시예에 따른 절연층(130)의 구조를 보다 상세하게 설명하기 위한 도이다.
본 발명의 제1 실시예에 따른 절연층(130)은 반도체 기판(110)의 일면 또는 반대면 중 적어도 하나 위에 위치하되, 도 3에 도시된 바와 같이, 반도체 기판(110)에 도전형 영역, 즉 전면 전계부(171)가 위치한 경우, 전면 전계부(171) 위에 위치할 수 있다.
이와 같은 절연층(130)은 외부로부터 반도체 기판(110)으로 입사되는 빛의 반사도를 최소화하며, 외부로부터의 자외선(UV)을 차단함과 동시에, 태양 전지 모듈의 구성 요소 중 하나인 에바(EVA)와 같은 밀봉재에서 수분 침투로 인해 생성되는 아세트산(Acetic acid)에 의한 절연층(130)의 에칭을 방지하고, 기판에서 생성된 캐리어가 자외선(UV)에 의해 소실되는 현상을 방지하여, 태양 전지 모듈의 개방 전압(Voc) 및 단락 전류(Isc)를 보다 향상시켜, 태양 전지 모듈의 효율을 전반적으로 향상시킬 수 있다.
이를 위해, 도 3에 도시된 바와 같이, 제1 실시예에 따른 절연층(130)은 제1 막(131), 제2 막(132), 반사 방지층(133) 및 제3 막(134)을 포함할 수 있다.
여기서, 절연층(130)은 반도체 기판(110) 위에 제1 막(131), 제2 막(132), 반사 방지층(133) 및 제3 막(134)의 순서로 형성될 수 있다.
따라서, 제1 막(131)은 절연층(130)에서 반도체 기판(110)에 가장 인접하여 위치하고, 제3 막(134)은 절연층(130)의 최외곽층을 구성할 수 있다.
제1 막(high band gap layer, 131)은 반도체 기판(110)에 가장 인접하여 위치하되, 고밴드갭을 가지도록 형성되어, 반도체 기판(110)에서 생성된 캐리어가 외부로부터 입사된 캐리어가 자외선(UV)에 의해 여기되어, 제2 막(132)으로 이동하여, 제2 막(132) 내에 캐리어가 트랩(trap)되는 현상을 방지할 수 있다. 이에 따라, 태양 전지의 개방 전압(Voc) 및 단락 전류(Isc)를 보다 향상시킬 수 있다.
즉, 제1 막(131)은 절연층(130)의 다른 층, 즉 제2 막(132), 반사 방지층(133) 및 제3 막(134)보다 상대적으로 높은 밴드갭을 가지고 있어, 자외선(UV)에 의해 반도체 기판(110)에서 생성된 캐리어가 여기되더라도, 제1 막(131)으로 인하여, 여기된 캐리어가 제2 막(132) 또는 반사 방지층(133)으로 이동하지 못하도록 블록킹(blocking)할 수 있다. 이에 따라, 태양 전지가 자외선(UV)에 의해 열화되어, 효율이 저하되는 것을 방지함으로써, 태양 전지를 안정화(saturation)시킬 수 있다.
제1 막(131)의 밴드갭은 제2 막(132), 반사 방지층(133) 및 제3 막(134) 각각의 밴드갭보다 높을 수 있다. 일례로, 절연층(130)의 밴드갭 순서는 제1 막(131) > 반사 방지층(133) > 제2 막(132) > 제3 막(134)일 수 있다.
일례로, 제1 막(131)의 밴드갭은 제2 막(132), 반사 방지층(133) 및 제3 막(134) 각각의 밴드갭보다 높은 범위에서 8eV ~ 10eV 사이, 보다 바람직하게는 8.6eV ~ 9.1eV 사이로 형성될 수 있다.
이와 같이, 본 발명의 제1 막(131)은 반도체 기판(110)의 외측 표면[또는 도전형 영역의 외측 표면]과 상대적으로 밴드갭이 작은 제2 막(132)이나 반사 방지층(133) 사이에 위치하여, 고밴드갭을 가지고 있어, 반도체 기판(110)에서 생성된 캐리어가 외부로부터 입사된 캐리어가 자외선(UV)에 의해 여기되더라도, 제1 막(131)의 밴드갭에 의해, 반도체 기판(110)의 캐리어가 제2 막(132)이나 반사 방지층(133)으로 이동하여 트랩(trap)되는 현상을 방지할 수 있다.
이를 위해, 제1 막(131)의 재질은 산소(O) 계열의 물질을 포함할 수 있으며, 일례로, SiOx, SiO2, SiOxNy, AlxOy, TixOy 또는 HfOx 중 적어도 하나의 물질을 포함하여 형성될 수 있다.
여기서, 어떤 층이 SiOx, SiO2, SiOxNy, AlxOy, TixOy 또는 HfOx 중 적어도 하나의 물질을 포함한다고 하여, 본 발명의 제1 막(131)과 같은 밴드갭을 가지고 형성되는 것은 아니다.
즉, SiOx, SiO2, SiOxNy, AlxOy, TixOy 또는 HfOx 중 적어도 하나의 물질을 포함하여 층이 형성되더라도, 층을 형성하기 위한 온도, 공정 가스의 구성, 층의 두께, 층의 형성 방법에 따라, 해당 층의 밴드갭이 달라질 수 있다.
일례로, 본 발명의 제1 막(131)은 (1) 퍼니스(furnace) 내에서 Thermal oxidation 방법으로 형성되거나 (2) 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법으로 형성되거나 또는 (3) 위의 두 가지 방법을 혼합하여 형성될 수 있다.
따라서, 어떤 층이 SiOx, SiO2, SiOxNy, AlxOy, TixOy 또는 HfOx 중 적어도 하나의 물질을 포함하더라도, 본 발명의 제1 막(131)의 밴드갭과 전혀 다를 수 있으며, 위치 및 두께에 따라 전혀 다른 기능을 수행할 수 있다.
일례로, 본 발명의 제1 막(131)은 앞서 설명한 제어 제2 막(132)과 비교하여, 일부 물질이 동일한 물질을 포함할 수 있으나, 위치가 상이하고, 두께와 밴드갭이 전혀 달라, 전혀 다른 기능을 수행할 수 있다.
구체적으로, (1) 위치 측면에서, 제어 제2 막(132)은 반도체 기판(110)과 도전형 영역 사이에 위치하지만, 제1 막(131)은 도전형 영역이 구비된 경우, 도전형 영역의 외측 표면에 형성될 수 있다.
(2) 두께 측면에서, 제어 제2 막(132)은 2nm 이하의 두께로 형성되는 것이 일반적이지만, 제1 막(131)의 두께(T131)는 제어 제2 막(132)보다 적어도 3배 이상 두껍게 형성될 수 있다.
(3) 재질 특성 측면에서, 제어 제2 막(132)은 600℃ ~ 700℃ 정도의 열처리 공정 형성되어, 상대적으로 밀도가 낮은 저품질(low quality) 막으로 형성되지만, 제1 막(131)은 850℃ 이상의 열처리 공정에서 형성되어, 상대적으로 밀도가 높고 단단한 고품질(high quality) 막으로 형성될 수 있다.
(4) 이에 따라, 기능적인 측면에서, 제어 제2 막(132)은 반도체 기판(110)에서 생성된 캐리어를 도전형 영역으로 통과시키는 기능을 수행하지만, 제1 막(131)은 상대적으로 고밴드갭을 가지고 있어, 반도체 기판(110)에서 생성된 캐리어가 반도체 기판(110)의 외측 측면에 위치하는 제2 막(132)이나 반사 방지층(133)으로 점핑해서 이동되는 현상을 방지할 수 있다.
이와 같이, 제1 막(131)은 제어 제2 막(132)과 동일한 재질을 포함하여 형성될 수 있지만, 제어 제2 막(132)과 위치, 두께, 재질 특성이 전혀 달라 전혀 다른 기능을 수행할 수 있다.
제2 막(132)은 제1 막(131)의 외측 표면 위에 위치할 수 있고, 제2 막(132)의 수소 함유량은 제1 막(131), 반사 방지층(133) 및 제3 막(134) 각각의 수소 함유량보다 높을 수 있다.
이에 따라, 절연층(130) 제조 공정 중 제2 막(132) 내에 함유된 수소가 제1 막(131)을 통과하여 반도체 기판(110) 쪽으로 이동할 수 있고, 이동된 수소가 반도체 기판(110)의 뎅글링 본딩(dangling bonding)을 제거함으로써, 제2 막(132)은 반도체 기판(110)에 대한 패시베이션 기능을 수행할 수 있다. 이로 인하여 태양 전지의 단락 전류(Isc)를 증가시킬 수 있다.
이와 같은 제2 막(132)은 실리콘(Si) 재질에 질소(N) 계열의 물질 또는 산소(O) 계열 물질을 포함할 수 있으며, 일례로, 제2 막(132)은 실리콘 질화막(SiNx) 또는 알루미늄 산화막(Al2O3)으로 형성될 수 있다.
반사 방지층(133)은 제2 막(132) 외측 표면 위에 위치하여, 외부로부터 입사된 빛의 투과율 향상시키고, 절연층(130) 제조 공정 중 제2 막(132)의 수소가 절연층(130)의 외부로 유출되는 탈수소화(Out-diffusion) 현상을 방지할 수 있다.
이와 같은 반사 방지층(133)의 400nm~1100nm의 파장 대역에 대한 투과율은 제2 막(132)보다 높고 제1 막(131)보다는 낮을 수 있다. 더불어, 400nm~1100nm의 파장 대역에 대한 굴절률은 고밴드층을 제외한 나머지 제3 막(134) 및 제2 막(132)보다 낮을 수 있다.
이와 같은 반사 방지층(133)은 실리콘(Si) 재질에 산소(O) 계열 또는 질소(N) 계열의 물질을 포함할 수 있으며, 일례로, 반사 방지층(133)은 SiOx, SiOxNy 또는 SixNy 중 적어도 하나의 물질을 포함하여 형성될 수 있다.
제3 막(134)은 반사 방지층(133) 외측 표면 위에 위치하고, 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하여 형성될 수 있다.
제3 막(134)에 포함된 실리콘(Si) 계열의 물질로 빛의 파장 대역 중에서 400nm 이하에 속하는 자외선(UV)를 흡수하여, 절연층(130)의 외측에서 반도체 기판(110)이 위치한 내측으로 자외선(UV)이 투과되는 것을 차단할 수 있다.
제3 막(134)에 포함된 탄소(C) 계열의 물질로, 필드에서 태양 전지 모듈이 동작할 때, 에바(EVA)와 같은 밀봉재에서 발생되는 아세트산(Acetic acid)에 의해 반사 방지층(133)이 에칭되는 현상을 방지할 수 있다.
이와 같은 제3 막(134)은 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 함께 함유하는 물질로, 일례로, SixOyCz, SixCy 및 SixCyNz 중 적어도 하나의 물질을 포함하여 형성될 수 있다.
이와 같은 절연층(130)의 각 층에 대한 굴절률을 비교하면 다음과 같다.
제3 막(134)의 굴절률은 제2 막(132)의 굴절률 및 제1 막(131)의 굴절률보다 높을 수 있다. 일례로, 제3 막(134)의 굴절률은 2.2 이상일 수 있다. 보다 구체적으로 일례로, 도 1과 같은 후면 컨텍 태양 전지에 절연층(130)이 적용되는 경우, 제3 막(134)의 굴절률은 2.6 ~ 2.7 사이로 형성될 수 있다.
제2 막(132)의 굴절률은 반사 방지층(133)의 굴절률 및 제1 막(131)보다 높을 수 있다. 일례로, 제2 막(132)의 굴절률은 1.9 ~ 2.2 사이로 형성될 수 있다. 보다 구체적으로 일례로, 도 1과 같은 후면 컨텍 태양 전지에 절연층(130)이 적용되는 경우, 제2 막(132)의 굴절률은 2.0 ~ 2.1 사이로 형성될 수 있다.
또한, 반사 방지층(133)의 굴절률은 1.9 이하로 형성될 수 있다. 보다 구체적으로 일례로, 도 1과 같은 후면 컨텍 태양 전지에 절연층(130)이 적용되는 경우, 반사 방지층(133)의 굴절률은 1.4 ~ 1.5 사이로 형성될 수 있다.
더불어, 제1 막(131)의 굴절률은 일례로, 1.4 ~ 1.5 사이로 형성될 수 있다.
따라서, 이와 같은 절연층(130)의 각층의 굴절률을 고려하여, 절연층(130) 내의 굴절률은 제3 막(134) > 제2 막(132) > 반사 방지층(133) > 고밴드층의 순서로 작아질 수 있다. 이에 따라, 절연층(130)은 외부에서 입사되는 빛에 대한 반사율을 최소화할 수 있다.
이와 같은 절연층(130) 내의 각 층의 굴절률은 각층의 밴드갭과 관련될 수 있고, 이와 같은 굴절률로 인하여, 절연층(130) 내의 밴드갭의 순서는 전술한 바와 같이, 굴절률과 반대로 형성될 수 있다.
절연층(130)의 각 층에 대한 두께를 비교하면 다음과 같다.
제2 막(132)의 두께(T132)는 제1 막(131), 반사 방지층(133) 및 제3 막(134) 각각의 두께보다 클 수 있고, 제3 막(134)의 두께(T134)는 제1 막(131), 반사 방지층(133) 각각의 두께보다 작을 수 있다.
일례로, 제2 막(132)의 두께(T132)는 제1 막(131), 반사 방지층(133) 및 제3 막(134) 각각의 두께보다 큰 범위에서 50nm 이하로 형성될 수 있으며, 보다 구체적으로 제2 막(132)의 두께(T132)는 30nm ~ 50nm 사이로 형성될 수 있다.
이와 같이 제2 막(132)의 두께(T132)를 크게 하는 것은 제2 막(132)에 함유되는 수소의 함유량을 충분히 확보하여, 절연층(130)의 반도체 기판(110)에 대한 패시베이션 기능을 충분히 확보하기 위함이다.
제3 막(134)의 두께(T134)는 제1 막(131), 반사 방지층(133)의 각각의 두께보다 작은 범위에서 일례로, 20nm 이하일 수 있으며, 보다 구체적으로 제3 막(134)의 두께(T134)는 5nm ~ 12nm 사이로 형성될 수 있다.
제1 막(131)의 두께(T131)는 제3 막(134)의 두께(T134)보다 동일하거나 큰 범위에서 일례로, 40nm 이하로 형성될 수 있으며, 보다 구체적으로 제1 막(131)은 8nm ~ 25nm 사이로 형성될 수 있다.
반사 방지층(133)의 두께(T133)는 제3 막(134)보다 크고 제2 막(132)보다 작은 범위에서, 일례로 40nm 이하로 형성될 수 있으며, 보다 구체적으로, 제3 막(134)보다 크고 제2 막(132)보다 작은 범위에서 20nm ~ 40nm 사이로 형성될 수 있다.
이와 같은 절연층(130) 내의 각층의 두께는 일례로, 반드시 이에 한정되는 것은 아니고, 다르게 형성될 수도 있다.
도 1 내지 도 3에서는 제1 막(131)이 하나의 층으로 형성되는 경우를 일례로 설명하였으나, 제1 막(131)은 밀도가 서로 다른 복수의 층으로 형성될 수도 있다. 이에 대해 보다 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 제2 실시예에 따른 절연층(130)의 구조를 설명하기 위한 도이다.
도 4에서 도 3과 중복되는 부분에 대한 설명은 도 3에 대한 설명으로 대체하고, 다른 부분을 위주로 설명한다.
도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 절연층(130)의 제1 막(131)은 고밀도층(131H)과 저밀도층(131L)을 구비할 수 있다.
고밀도층(131H)은 반도체 기판(110) 위에 인접하여 위치하고 제1 밀도를 가지며, 저밀도층(131L)은 고밀도층(131H) 위에 위치하고 제1 밀도보다 낮은 제2 밀도를 가질 수 있다.
여기서, 고밀도층(131H)은 일례로 SiO2를 포함하고, 저밀도층(131L)은 SiOx를 포함할 수 있다. 그러나 반드시 이에 한정되는 것은 아니고, 고밀도층(131H)은 SiO2를 포함하고, 저밀도층(131L)은 SiOxNy를 포함할 수도 있다.
이에 따라, 제1 막(131)의 두께(T131)를 더 두껍게 할 수 있고, 이에 따라 제1 막(131)의 밴드갭을 더욱 증가시킬 수 있어, 반도체 기판(110)에서 생성된 캐리어가 자외선(UV)에 의해 여기되더라도, 캐리어가 제1 막(131)의 밴드갭을 점핑하여 제2 막(132)이나 반사 방지층(133)으로 이동하는 것으로 보다 확실하게 효과적으로 방지할 수 있으며, 태양 전지의 개방 전압(Voc)를 더 향상시킬 수 있다.
보다 구체적으로, 제1 막(131)의 두께(T131)가 상대적으로 얇은 경우, 원하는 수준의 밴드갭을 확보하지 못할 수 있다. 그러나, 제1 막(131)의 특성상 두께가 두꺼워질수록 밴드갭이 증가하는 특성을 확인했으며, 이를 이용하여 고밴드갭의 두께를 두껍게 하여, 자외선(UV)에 의해 여기되는 캐리어의 양이 증가하더라도, 캐리어가 제1 막(131)의 밴드갭을 점핑하여 제2 막(132)이나 반사 방지층(133)으로 이동하는 것으로 보다 확실하게 블로킹(blocking)하여, 자외선(UV)에 의해 절연층(130)이 열화(degradation)되는 것을 방지할 수 있다.
더불어, 제1 막(131)을 하나의 층으로만 형성하는 경우, 반도체 기판(110)에 대한 패시베이션 기능이 상대적으로 저하될 수 있으나, 제2 실시예와 같이, 제1 막(131)을 고밀도층(131H)과 저밀도층(131L)으로 구성하면, 전술한 바와 같은 자외선(UV)에 의한 열화를 방지하면서도 고품질의 패시베이션 성능을 가지도록 할 수 있다.
더불어, 제1 막(131)을 복수의 층으로 형성하되, 고밀도층(131H)과 저밀도층(131L)으로 구성하면, 고밀도층(131H)을 두껍게 형성하는 것보다 상대적으로 제1 막(131)의 제조 시간을 단축시킬 수 있고, 제1 막(131)의 안정성을 더욱 높일 수 있다.
즉, 고밀도층(131H)은 퍼니스(Furnace) 내에서 Thermal oxidation 방법으로 형성할 수 있는데, 이와 같은 Thermal oxidation 방법은 저밀도층(131L)의 형성 방법에 비하여 상대적으로 고온 열처리 상태에서, 저속으로 성장하기 때문에 형성 시간이 상대적으로 길어질 수 있으나, 상대적으로 고밀도인 제1 밀도로 형성되어, 층의 안정성이 높을 수 있다.
저밀도층(131L)은 플라즈마 화학 기상 증착법(PECVD)방식으로 형성될 수 있어, 고밀도층(131H)에 비해 상대적으로 저온 열처리 상태에서, 상대적으로 고속으로 형성되어, 고밀도층(131H)의 제1 밀도보다 상대적으로 낮은 저밀도인 제2 밀도로 형성될 수 있다.
이와 같이, 제1 막(131)을 고밀도층(131H)과 저밀도층(131L)으로 형성하면, 제1 막(131)의 기능을 보다 강화시키면서, 제1 막(131)의 안정성을 충분히 확보할 수 있고, 제1 막(131)의 제조 시간을 단축시킬 수 있다.
즉, 제1 막(131)을 고밀도층(131H)으로만 상대적으로 두껍게 형성하면, 제1 막(131)의 기능이나 안정성이 충분히 확보되지만, 제1 막(131)을 제조하는 공정 시간이 지나치게 길어질 수 있다.
또, 제1 막(131)을 저밀도층(131L)으로만 상대적으로 두껍게 형성하면, 제1 막(131)을 제조하는 공정 시간을 단축시킬 수 있지만, 제1 막(131)의 기능이 상대적으로 저하되어, 태양 전지의 효율이 저하될 수 있다.
이와 같은 점을 고려하여, 본 발명은 제1 막(131)을 고밀도층(131H)과 저밀도층(131L)으로 형성하여, 제1 막(131)의 기능을 보다 강화시키면서, 제1 막(131)의 안정성을 충분히 확보할 수 있고, 제1 막(131)의 제조 시간을 단축시킬 수 있다.
더불어, 고밀도층(131H)을 저밀도층(131L)보다 반도체 기판(110)에 더 인접하여 구비하는 이유는 상대적으로 밀도가 높은 고밀도층(131H)이 반도체 기판(110)에 더 인접해야, 제1 막(131)의 기능이 보다 충분히 발휘될 수 있고, 제1 막(131)의 안정성을 보다 높일 수 있으며, 플라즈마 화학 기상 증착법(PECVD)방식으로 형성되는 저밀도층(131L)이 고밀도 층 위에 위치하도록 함으로써, 플라즈마 화학 기상 증착법(PECVD)방식으로 형성되는 제2 막(132)에 대한 후속 공정 역시 용이하게 수행할 수 있어, 절연층(130)의 제조 공정을 보다 용이하게 할 수 있고, 절연층(130) 제조 공정에 대한 전체적인 제조 시간을 보다 단축할 수 있다.
더불어, 플라즈마 화학 기상 증착법(PECVD)방식으로 형성되는 저밀도층(131L)이 형성된 이후, 저밀도층(131L) 위에 수소의 함유량이 많은 제2 막(132)이 형성될 수 있는데, 제2 막(132)이 형성되는 공정 중에 제2 막(132)에 다량 함유된 수소의 일부가 제1 막(131)을 통과하여 반도체 기판(110) 쪽으로 이동하여, 반도체 기판(110)의 결함(defect)이 형성된 부분에 실리콘-수소(Si-H)를 결합을 형성하여 반도체 기판(110)의 결함을 제거할 수 있다. 이에 따라, 반도체 기판(110)을 패시베이션시킬 수 있다.
이와 같이, 제2 막(132) 형성 공정 중 어닐링 공정이 수행될 수 있는데, 어닐링 공정 중 실리콘-수소(Si-H)를 결합이 깨질 수 있고, 이때 깨진 수소(H)는 반도체 기판(110)의 반대 방향으로 out-diffusion 될 수 있는데, 이때, 플라즈마 화학 기상 증착법(PECVD)방식으로 형성되는 저밀도층(131L)이 수소(H)의 out-diffusion을 방지할 수 있다.
이와 같이, 본 발명은 제1 막(131)을 고밀도층(131H)과 저밀도층(131L)으로 형성하여, 태양 전지의 효율을 보다 향상시키면서, 제조 방법을 보다 단순화시킬 수 있다.
여기서, 고밀도층(131H) 및 저밀도층(131L)을 합한 제1 막(131)의 두께(T131)는 일례로, 제3 막(134)보다 크고 제2 막(132)보다 작은 범위에서 40nm 이하로 형성될 수 있으며, 보다 구체적으로, 고밀도층(131H) 및 저밀도층(131L)을 합한 제1 막(131)의 두께(T131)는 제3 막(134)보다 크고 제2 막(132)보다 작은 범위에서 8nm ~ 25nm 사이로 형성될 수 있다.
보다 구체적인 일례로, 고밀도층(131H)의 두께(T131H)는 5nm ~ 10nm, 더욱 구체적인 일례로, 5nm ~ 7nm 사이로 구비될 수 있고, 저밀도층(131L)의 두께(T131L)는 2nm ~ 15nm, 더욱 구체적인 일례로, 5nm ~ 13nm 사이로 구비될 수 있다.
도 5는 본 발명의 제1 실시예에 따른 절연층(130)의 패시베이션 효과와 제2 실시예에 따른 절연층(130)의 패시베이션 효과를 비교 설명하기 위한 도이다.
도 5에 도시된 그래프는 본 발명에 따른 절연층(130)의 패시베이션 효과를 확인하기 위해, 태양 전지의 추정 개방 전압(implied-Voc, iVoc)을 시뮬레이션하여 비교한 것이다.
여기서, 실시예 1-1, 실시예 1-2 및 실시예 2는 절연층(130)의 모든 조건이 동일한 상태에서, 실시예 1-1은 도 3에 도시된 본 발명의 제1 실시예에 따른 절연층(130)에서 제1 막(131)을 퍼니스(furnace) 내에서 Thermal oxidation 방법을 이용하여 단층으로 형성한 경우의 추정 개방 전압(iVoc)을 나타내고, 실시예 1-2는 제1 막(131)을 플라즈마 화학 기상 증착법(PECVD) 방법을 이용하여 단층으로 형성한 경우의 추정 개방 전압(iVoc)을 나타내고, 실시예 2는 도 4에 도시된 본 발명의 제2 실시예에 따른 절연층(130)과 같이, 제1 막(131)이 Thermal oxidation 방법과 플라즈마 화학 기상 증착법(PECVD) 방법이 혼합되어 고밀도층(131H)과 저밀도층(131L)으로 구비된 경우의 추정 개방 전압(iVoc)을 나타낸다.
이와 같은 도 5에 따르면, 실시예 1-1 및 실시예 1-2보다 실시예 2의 경우, 추정 개방 전압이 더 높은 것을 확인할 수 있다.
이에 따라, 본 발명의 실시예 2에 따른 제1 막(131)이 본 발명의 실시예 1에 따른 제1 막(131)보다 더 나은 기능을 가지는 것을 확인할 수 있다.
더불어, 본 발명의 실시예 2에 따른 제1 막(131)의 패시베이션 기능이 본 발명의 실시예 1에 따른 제1 막(131)의 패시베이션 기능보다 나은 것을 확인할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 절연층(130)의 반사율을 설명하기 위한 도이다.
도 6에서 비교예는 본 발명의 제1, 2 실시예와는 다르게, 절연층(130) 내에서 반사 방지층(133)과 제2 막(132)의 적층 순서가 뒤바뀐 경우[즉 절연층(130)이 반도체 기판(110)으로부터 제1 막(131), 반사 방지층(133), 제2 막(132), 제3 막(134)으로 형성된 경우]에 대한 반사율을 도시한 것이고, 실시예 2-1은 본 발명의 제2 실시예에서 제1 막(131)의 고밀도층(131H)이 6nm, 저밀도층(131L)이 5nm로 형성된 경우의 반사율을 도시한 것이고, 실시예 2-2는 본 발명의 제2 실시예에서 제1 막(131)의 고밀도층(131H)이 6nm, 저밀도층(131L)이 10nm로 형성된 경우에 대한 반사율을 도시한 것이다.
실시예 2-1의 경우, 400nm ~ 600nm 사이의 범위에서 반사율이 비교예보다 더좋게 형성되며, 나머지 600nm ~ 1100nm 사이의 범위에서는 비교예와 비슷한 반사율을 갖는 것을 확인할 수 있다.
실시예 2-2의 경우, 400nm ~ 600nm 사이의 범위에서 반사율이 비교예와 비슷한 수준을 유지하며, 나머지 600nm ~ 1100nm 사이의 범위에서는 비교예보다 더 좋게 형성되는 것을 확인할 수 있다.
이와 같이 본 발명의 제2 실시예에 따른 절연층(130)의 경우, 전반적으로 비교예보다 더 좋은 반사율을 갖는 것을 확인할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 절연층(130)의 출력 및 효율을 설명하기 위한 도이다.
도 7은 본 발명의 절연층(130)에 대한 실시예 1 및 실시예 2에 따른 효율 및 출력을 비교한 그래프이다.
여기서, 실시예 1은 도 3과 같이 절연층(130)에서, 제1 막(131)이 Thermal oxidation 방법으로 6nm의 두께로 형성된 대한 태양 전지의 효율 및 출력 전력을 도시한 것이고, 실시예 2-1은 본 발명의 제2 실시예에서 제1 막(131)의 고밀도층(131H)이 6nm, 저밀도층(131L)이 5nm로 형성된 경우에 대한 태양 전지의 효율 및 출력 전력을 도시한 것이고, 실시예 2-2는 본 발명의 제2 실시예에서 제1 막(131)의 고밀도층(131H)이 6nm, 저밀도층(131L)이 10nm로 형성된 경우에 대한 태양 전지의 효율 및 출력 전력을 도시한 것이다.
도 7에 도시된 바와 같이, 실시예 1의 경우, 실시예 2-1 및 실시예 2-2와 비교하여 상대적으로 효율과 출력 전력이 낮은 것을 확인할 수 있으며, 실시예 2-1 및 실시예 2-2의 경우, 실시예 1보다는 상대적으로 효율과 출력 전력이 높은 것을 확인할 수 있으며, 실시예 2-1 및 실시예 2-2 사이의 수치 변화는 미미한 것을 확인할 수 있다.
이와 같이, 제1 막(131)을 하나의 층으로 형성하는 것보다는 제1 막(131)을 고밀도층(131H)과 저밀도층(131L)을 혼합하여 구비하는 경우, 전반적으로 태양 전지의 효율이 향상되는 것을 확인할 수 있다.
지금까지는 본 발명의 제1, 2 실시예에 따른 절연층(130)의 구조에 대해서만 설명하였으나, 이하에서는 이와 같은 절연층(130)의 형성 방법을 설명한다.
도 8은 본 발명의 일례에 따른 태양 전지 제조 방법을 설명하기 위한 도이다.
도 8에서는 본 발명의 일례에 따른 태양 전지 제조 방법 중 절연층(130)의 형성 방법을 위주로 설명하되, 본 발명의 제2 실시예에 따른 절연층(130) 형성 방법을 일례로 설명한다.
본 발명의 일례에 따른 태양 전지 제조 방법은 도 8에 도시된 바와 같이, 도전형 영역 형성 단계(S1) 및 절연층 형성 단계(S2+S3+S4+S5)를 포함하고, 절연층 형성 단계(S2+S3+S4+S5)는 제1 막 형성 단계(S2), 제2 막 형성 단계(S3), 반사 방지층 형성 단계(S4) 및 제3 막 형성 단계(S5)를 포함할 수 있다.
만약, 반도체 기판(110) 위에 절연층(130)이 형성될 때, 반도체 기판(110) 표면 내 또는 표면 위에 도전형 영역이 위치하는 경우, 절연층(130)은 도전형 영역 위에 형성될 수 있다.
도전형 영역 형성 단계(S1)는 반도체 기판(110)의 일면 또는 반대면 중 적어도 하나 위에 도전형 영역을 형성할 수 있다.
이와 같은 도전형 영역 형성 단계(S1)는 반도체 기판(110)의 표면 중 절연층(130)이 형성될 부분에 도전형 영역이 형성되는 경우에만 해당되고, 절연층(130)이 형성될 반도체 기판(110)의 표면에 도전형 영역이 형성되지 않는 경우에는 생략될 수 있다.
일례로, 도 1 및 도 2에서와 같이 절연층(130)이 형성되는 반도체 기판(110)의 표면에 도전형 영역이 형성되는 경우, 절연층 형성 단계(S2+S3+S4+S5)는 도전형 영역이 형성된 이후에 형성될 수 있고, 만약, 도 1에 도시된 반도체 기판(110)의 전면에서 전면 전계부(171)가 생략되는 경우, 절연층 형성 단계(S2+S3+S4+S5)는 반도체 기판(110)의 전면 위에 직접 형성될 수 있다. 이와 같은 경우, 도전형 영역 형성 단계(S1)는 생략될 수 있다.
절연층 형성 단계(S2+S3+S4+S5)는 전술한 바와 같이, 제1 막 형성 단계(S2), 제2 막 형성 단계(S3), 반사 방지층 형성 단계(S4) 및 제3 막 형성 단계(S5)를 포함할 수 있다.
제1 막 형성 단계(S2)는 반도체 기판(110) 위에 산소(O) 계열의 물질을 포함하는 제1 막(131)이 형성될 수 있다. 이와 같은 제1 막(131)은 반도체 기판(110)에 도전형 영역이 이미 형성된 경우, 도전형 영역 위에 형성될 수 있고, 제1 막(131)이 형성되어야할 반도체 기판(110)의 영역에 도전형 영역이 구비될 필요가 없는 경우, 제1 막(131)은 반도체 기판(110)의 표면에 직접 형성될 수 있다.
제1 막 형성 단계(S2)는 850℃ 이상의 열처리 온도에서 수행될 수 있으며, 40nm 이하로 형성될 수 있다.
이와 같은 제1 막 형성 단계(S2)는 고밀도층 형성 단계(S2a) 및 저밀도층 형성 단계(S2b)를 포함할 수 있다.
고밀도층 형성 단계(S2a)에서는 반도체 기판(110) 위에 thermal Oxidation 방법으로 제1 막(131)으로 제1 밀도를 갖는 고밀도층(131H)이 형성될 수 있다.
일례로, 만약 반도체 기판(110) 위에 도전형 영역이 구비된 경우 도전형 영역 위에 형성될 수 있으며, 도전형 영역이 구비되지 않은 경우 반도체 기판(110)의 표면에 직접 형성될 수 있다.
저밀도층 형성 단계(S2b)에서는 고밀도층(131H) 위에 플라즈마 화학 기상 증착법(PECVD)으로 고밀도층(131H)의 제1 밀도보다 낮은 제2 밀도를 갖는 저밀도층(131L)이 형성될 수 있다.
여기서, 고밀도층 형성 단계(S2a)와 저밀도층 형성 단계(S2b)는 반드시 모두 구비되어야만 하는 필수적인 것은 아니며, 고밀도층 형성 단계(S2a) 또는 저밀도층 형성 단계(S2b) 중 어느 하나의 단계만 구비되어도 무방하다. 그러나 고밀도층 형성 단계(S2a)와 저밀도층 형성 단계(S2b)가 모두 구비된 경우, 태양 전지의 효율을 더욱 향상시킬 수 있으므로, 모두 구비한 경우를 일례로 설명한다.
이후, 제2 막 형성 단계(S3)에서는 제2 막(132)이 제1 막(131)의 저밀도층(131L) 위에 형성될 수 있다. 이와 같은 제2 막(132)은 플라즈마 화학 기상 증착법(PECVD)으로 형성될 수 있다.
이후, 반사 방지층 형성 단계(S4)에서는 제2 막(132) 위에 반사 방지층(133)이 형성될 수 있다. 이와 같은 반사 방지층(133)은 플라즈마 화학 기상 증착법(PECVD)으로 형성될 수 있다.
제3 막(134)은 반사 방지층(133) 위에 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하여 형성될 수 있다. 이와 같은 제3 막(134)은 플라즈마 화학 기상 증착법(PECVD)으로 형성될 수 있다.
위에서는 제3 막(134) 반사 방지층(133), 제2 막(132) 및 제1 막(131)의 저밀도층(131L) 각각이 플라즈마 화학 기상 증착법(PECVD)으로 형성되는 경우를 일례로 설명하였지만, 본 발명이 제3 막(134) 반사 방지층(133), 제2 막(132) 및 제1 막(131)의 저밀도층(131L) 각각이 반드시 플라즈마 화학 기상 증착법(PECVD)으로 형성되는 것에만 한정되는 것은 아니고, 다른 종류의 화학 기상 증착법(CVD)으로 형성되는 것도 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (31)

  1. 반도체 기판;
    상기 반도체 기판에 또는 상기 반도체 기판 위에 위치하고, 불순물을 포함는 도전형 영역;
    상기 도전형 영역에 전기적으로 연결되는 전극; 및
    상기 반도체 기판의 일면 또는 반대면 중 적어도 하나 위에 위치하는 절연층을 포함하고,
    상기 절연층은
    상기 반도체 기판 위에 위치하고, 산소(O) 계열의 물질을 포함하는 제1 막;
    상기 제1 막 위에 위치하는 제2 막;
    상기 제2 막 위에 위치하는 반사 방지층;
    상기 반사 방지층 위에 위치하고, 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하는 제3 막;을 포함하고,
    상기 제1 막의 밴드갭은 상기 제2 막, 상기 반사 방지층 및 상기 제3 막 각각의 밴드갭보다 높은 태양 전지.
  2. 제1 항에 있어서,
    상기 도전형 영역은 상기 반도체 기판의 일면 및 다른 일면 중 적어도 하나 위에 위치하고,
    상기 제1 막은 상기 반도체 기판의 일면 또는 반대면 중 적어도 하나 위에 위치하는 상기 도전형 영역 위에 위치하는 태양 전지.
  3. 제1 항에 있어서,
    상기 제1 막의 밴드갭은 상기 제2 막, 상기 반사 방지층 및 상기 제3 막 각각의 밴드갭보다 높은 범위에서 8eV ~ 10eV 사이인 태양 전지.
  4. 제1 항에 있어서,
    상기 제1 막의 재질은 SiOx, SiO2, SiOxNy, AlxOy, TixOy 또는 HfOx 중 적어도 하나의 물질을 포함하는 태양 전지.
  5. 제1 항에 있어서,
    상기 제2 막의 수소 함유량은 상기 제1 막, 상기 반사 방지층 및 상기 제3 막 각각의 수소 함유량보다 높은 태양 전지.
  6. 제1 항에 있어서,
    상기 제2 막은 실리콘(Si) 재질에 질소(N) 계열의 물질 또는 산소(O) 계열 물질을 포함하는 태양 전지.
  7. 제6 항에 있어서,
    상기 제2 막은 SiNx 또는 AlxOy을 포함하는 태양 전지.
  8. 제1 항에 있어서,
    상기 반사 방지층은 실리콘(Si) 재질에 산소(O) 계열 또는 질소(N) 계열의 물질을 포함하는 태양 전지.
  9. 제8 항에 있어서,
    상기 반사 방지층은 SiOx, SiOxNy 또는 SixNy 중 적어도 하나의 물질을 포함하는 태양 전지.
  10. 제1 항에 있어서,
    상기 반사 방지층의 400nm~1100nm의 파장 대역에 대한 투과율은 상기 제2 막보다 높고 상기 제1 막보다는 낮은 태양 전지.
  11. 제1 항에 있어서,
    상기 제3 막은 SixOyCz, SixCy 및 SixCyNz 중 적어도 하나의 물질을 포함하는 태양 전지.
  12. 제1 항에 있어서,
    상기 제3 막의 굴절률은 상기 제2 막의 굴절률 및 상기 제1 막의 굴절률보다 높은 태양 전지.
  13. 제12 항에 있어서,
    상기 제3 막의 굴절률은 2.2 이상인 태양 전지.
  14. 제12 항에 있어서,
    상기 제2 막의 굴절률은 상기 반사 방지층의 굴절률 및 상기 제1 막의 굴절률보다 높은 태양 전지.
  15. 제12 항에 있어서,
    상기 제2 막의 굴절률은 1.9 ~ 2.2 사이인 태양 전지.
  16. 제12 항에 있어서,
    상기 반사 방지층의 굴절률은 1.9 이하인 태양 전지.
  17. 제1 항에 있어서,
    상기 제2 막의 두께는 상기 제1 막, 상기 반사 방지층 및 상기 제3 막 각각의 두께보다 큰 태양 전지.
  18. 제17 항에 있어서,
    상기 제2 막의 두께는 50nm 이하인 태양 전지.
  19. 제17 항에 있어서,
    상기 제3 막의 두께는 상기 제1 막, 상기 반사 방지층의 두께보다 작은 태양 전지.
  20. 제17 항에 있어서,
    상기 제3 막의 두께는 상기 제1 막, 상기 반사 방지층의 두께보다 작은 범위에서 20nm 이하인 태양 전지.
  21. 제17 항에 있어서,
    상기 제1 막의 두께는 상기 제3 막의 두께보다 큰 범위에서 8nm ~ 25nm 사이인 태양 전지.
  22. 제1 항에 있어서,
    상기 제1 막은
    상기 기판 위에 인접하여 위치하고 제1 밀도를 갖는 고밀도층과
    상기 고밀도층 위에 위치하고 상기 제1 밀도보다 낮은 제2 밀도를 갖는 저밀도층을 구비하는 태양 전지.
  23. 제22 항에 있어서,
    상기 고밀도층은 SiO2를 포함하고, 상기 저밀도층은 SiOxNy를 포함하는 태양 전지.
  24. 제22 항에 있어서,
    상기 고밀도층의 두께는 5nm ~ 10nm 사이이고, 상기 저밀도층의 두께는 2nm ~ 15nm 사이인 태양 전지.
  25. 제1 항에 있어서,
    상기 제1 막은 상기 절연층에서 상기 반도체 기판에 가장 인접하여 위치하고,
    상기 제3 막은 상기 절연층의 최외곽층을 구성하는 태양 전지.
  26. 제 1항에 있어서,
    상기 도전형 영역은 상기 반도체 기판의 후면 쪽에 위치하며 서로 다른 도전형을 가지는 제1 및 제2 도전형 영역을 포함하고,
    상기 절연층이 상기 반도체 기판의 전면 위에 위치하는 태양 전지.
  27. 반도체 기판 위에 산소(O) 계열의 물질을 포함하는 제1 막을 형성하는 단계;
    상기 제1 막 위에 제2 막을 형성하는 단계;
    상기 제2 막 위에 반사 방지층을 형성하는 단계; 및
    상기 반사 방지층 위에 실리콘(Si) 계열의 물질과 탄소(C) 계열의 물질을 포함하는 제3 막을 형성하는 단계; 를 포함하는 태양 전지 제조 방법.
  28. 제27 항에 있어서,
    상기 제1 막을 형성하는 단계는 850℃ 이상의 열처리 온도에서 8nm ~ 25nm 사이로 상기 제1 막을 형성하는 태양 전지 제조 방법.
  29. 제27 항에 있어서,
    상기 제1 막을 형성하는 단계는
    반도체 기판 위에 Oxidation 방법으로 고밀도층을 형성하는 단계; 및
    상기 고밀도층 위에 플라즈마 화학 기상 증착법(Plasma-enhanced chemical vapor deposition, PECVD)으로 상기 고밀도층보다 저밀도를 갖는 저밀도층을 형성하는 단계;를 포함하는 태양 전지 제조 방법.
  30. 제27 항에 있어서,
    상기 반사 방지층, 상기 제2 막 및 상기 제1 막 각각은 상기 제1 막 위에 플라즈마 화학 기상 증착법(PECVD)으로 형성되는 태양 전지 제조 방법.
  31. 제27 항에 있어서,
    상기 제1 막을 형성하는 단계 이전에, 상기 반도체 기판의 일면 또는 반대면 중 적어도 하나 위에 도전형 영역을 형성하는 단계를 더 포함하고,
    상기 제1 막은 상기 도전형 영역 위에 형성되는 태양 전지 제조 방법.
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