KR101867854B1 - 태양 전지 - Google Patents

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Abstract

금속 산화물을 포함하는 태양 전지를 제공한다. 본 발명에 따른 태양 전지는 반도체 기판, 반도체 기판의 일면 상에 제1 도전형 영역, 반도체 기판의 일면과 대향하는 타면 상에 제2 도전형 영역, 제1 도전형 영역에 연결되는 제1 전극 및 제2 도전형 영역에 연결되는 제2 전극을 포함하고, 제1 도전형 영역 및 상기 제2 도전형 영역 각각은 금속 산화물층으로 구성된다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것이다. 보다 상세하게는 금속 산화물을 포함하는 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 태양 전지의 효율을 최대화하고 제조 비용을 최소화하는 것이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 효율이 향상된 태양 전지를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 캐리어들의 재결합을 방지하여 효율을 향상시킬 수 있는 태양 전지를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위하여, 본 발명의 몇몇 실시예에 따른 태양 전지는 반도체 기판, 반도체 기판의 일면 상에 제1 도전형 영역, 반도체 기판의 일면과 대향하는 타면 상에 제2 도전형 영역, 제1 도전형 영역에 연결되는 제1 전극 및 제2 도전형 영역에 연결되는 제2 전극을 포함하고, 제1 도전형 영역 및 상기 제2 도전형 영역 각각은 금속 산화물층으로 구성될 수 있다.
본 발명에 따른 태양 전지에서는, 도전형 영역이 반도체 물질 및 도펀트를 포함하지 않으므로 재결합에 따른 문제를 최소화하고 패시베이션 효과를 향상할 수 있다. 그리고 도전형 영역의 제조 공정을 단순화할 수 있다. 이에 의하여 태양 전지의 효율 및 생산성을 향상할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지를 설명하기 위한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 평면도이다.
도 3은 도 2에 도시한 태양 전지에서 반도체 기판 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 4는 도 2에 도시한 태양 전지에서 반도체 기판 및 제2 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 5은 본 발명의 몇몇 실시예에 따른 태양 전지를 설명하기 위한 단면도이다.
도 6는 본 발명의 몇몇 실시예에 따른 태양 전지를 설명하기 위한 단면도이다.
도 7은 도 6에 도시한 태양 전지에서 반도체 기판, 터널링층 및 제1 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 8는 도 6에 도시한 태양 전지에서 반도체 기판, 터널링층 및 제2 도전형 영역의 밴드 다이어그램을 도시한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 태양 전지를 설명하기 위한 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 태양 전지를 설명하기 위한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는 바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 평면도이다. 도 2에서는 반도체 기판과 전극을 위주로 하여 도시하였다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(110)과, 반도체 기판(110)의 일면 쪽에 위치하며 제1 도전형을 가지는 제1 도전형 영역(32)과, 반도체 기판(110)의 타면 위에 위치하며 제2 도전형을 가지는 제2 도전형 영역(34)과, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 포함한다. 이때, 제1 및 제2 도전형 영역(32, 34) 각각은 금속 화합물, 예를 들어 금속 산화물층으로 구성될 수 있다. 보다 구체적으로 이성분계 금속산화물층으로 구성될 수 있다.
반도체 기판(10)은 n형 또는 p형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 n형 또는 p형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체 물질로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 n형 또는 p형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
또한, 베이스 영역(110)이 n형일 때 제1 및 제2 도전형 영역(32, 34)을 구성하는 금속 화합물이 쉽게 형성할 수 있고 구할 수 있는 물질로 구성될 수 있다. 제1 및 제2 도전형 영역(32, 34)의 구체적인 물질에 대해서는 추후에 상세하게 설명한다.
본 실시예에서 반도체 기판(10)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32) 또는 제2 도전형 영역(34)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그러나, 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다.
반도체 기판(10)의 일면 상에는 제1 도전형 영역(32)가 배치될 수 있고, 타면 상에는 제2 도전형 영역(34)가 배치될 수 있다.
본 실시예에서 제1 도전형 영역(32)과 제2 도전형 영역(34)은 금속 화합물로 구성되는 금속 화합물층이며 n형 또는 p형의 도펀트를 구비하지 않는다. 일 예로, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 금속 산화물을 포함하는 금속 산화물층일 수 있다. 이와 같이 제1 도전형 영역(32)과 제2 도전형 영역(34)이 금속 산화물층으로 구성되면 쉽게 제조할 수 있으며 화학적 안정성이 우수하며 패시베이션 효과를 좀더 향상할 수 있다. 반면, 제1 도전형 영역(32) 또는 제2 도전형 영역(34)이 황화물 등으로 구성되면 화학적 안정성이 낮을 수 있다.
구체적으로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)은 반도체 기판(10)과의 에너지 밴드를 고려하여 전자 또는 정공을 선택적으로 수집할 수 있는 금속 화합물로 구성된다. 이에 따라 제1 도전형 영역(32)과 제2 도전형 영역(34)은 반도체 물질, 또는 해당 반도체 물질에서 도펀트로 작용하는 물질을 포함하지 않는다. 이를 도 3 및 도 4를 참조하여 좀더 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10)과 제1 도전형 영역(32)의 밴드 다이어그램을 도시한 도면이다. 그리고 도 4는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10)과 제2 도전형 영역(34)의 밴드 다이어그램을 도시한 도면이다. 이때, 반도체 기판(10)이 n형인 것을 예시로 하여 설명한다.
정공을 선택적으로 수집할 수 있는 제1 도전형 영역(32)의 금속 화합물층은, 반도체 기판(10)의 페르미 레벨(fermi level)보다 낮은 페르미 레벨을 가지며, 반도체 기판(10)의 일함수(work function)보다 큰 일함수를 가질 수 있다.
예를 들어, 반도체 기판(10)의 일함수가 약 3.7eV일 수 있고, 제1 도전형 영역(32)의 일함수가 3.8eV보다 클 수 있다. 좀더 구체적으로, 제1 도전형 영역(32)의 일함수가 7eV 이하(일 예로, 3.8eV 내지 7eV)일 수 있다. 상술한 에너지 밴드갭이 3.8eV 미만이면, 전자를 제외하고 선택적으로 정공만을 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성되는 제1 도전형 영역(32)이 터널링층(20)을 사이에 두고 반도체 기판(10)과 접합되면, 도 3에 도시한 바와 같이 반도체 기판(10)과 제1 도전형 영역(32)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 3와 같이 접합되면, 반도체 기판(10) 내의 가전도대에 있는 정공은 제2 도전형 영역(34)의 가전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 전자는 제2 도전형 영역(34)의 가전도대로 쉽게 이동할 수 없다.
일 예로, 상술한 바와 같은 제1 도전형 영역(32)로 사용될 수 있는 금속 화합물층으로는 몰리브덴 산화물로 구성되는 몰리브덴 산화물층, 텅스텐 산화물(일 예로, WO3)로 구성되는 텅스텐 산화물층, 바나듐 산화물(일 예로, V2Ox) 로 구성되는 바나듐 산화물층, 티타늄 산화물(일 예로, TiO2)로 구성되는 티타늄 산화물층, 니켈 산화물(일 예로, NiO)로 구성되는 니켈 산화물층, 구리 산화물(CuO)로 구성되는 구리 산화물층, 레늄 산화물(일 예로, ReO3,)로 구성되는 레늄 산화물층, 탄탈 산화물(일 예로, TaOx)로 구성되는 탄탈 산화물층 및 하프늄 산화물(일 예로, HfO2)로 구성되는 하프늄 산화물층 중 적어도 하나일 수 있다.
특히, 제1 도전형 영역(32)이 몰리브덴 산화물층 또는 텅스텐 산화물층을 포함하면 정공을 선택적으로 수집하는 효과가 우수할 수 있다. 전자를 선택적으로 수집할 수 있는 제2 도전형 영역(34)의 금속 화합물층은, 반도체 기판(10)의 페르미 레벨보다 높은 페르미 레벨을 가지며, 반도체 기판(10)의 일함수보다 작은 일함수를 가질 수 있다.
예를 들어, 반도체 기판(10)의 일함수가 약 3.7eV일 수 있고, 제2 도전형 영역(34)의 일함수가 0.1eV 내지 3.6eV일 수 있다. 좀더 구체적으로, 제2 도전형 영역(34)의 전도대와 반도체 기판(10)의 전도대 사이의 차이는 1eV 이하(일 예로, 0.1eV 내지 1eV)일 수 있다. 상술한 에너지 밴드갭이 1eV를 초과하면, 전자를 선택적으로 수집하기 어려울 수 있다. 상술한 에너지 밴드갭이 0.1eV 미만이면, 에너지 밴드갭이 작아 정공을 제외하고 선택적으로 전자만을 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성된 제2 도전형 영역(34)이 반도체 기판(10)과 접합되면, 도 4에 도시한 바와 같이 반도체 기판(10)과 제2 도전형 영역(34)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 4와 같이 접합되면, 반도체 기판(10) 내의 전도대에 있는 전자는 터널링층(20)을 통과하면 제2 도전형 영역(34)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 정공은 터널링층(20)을 통과하지 못한다.
일 예로, 상술한 바와 같은 제2 도전형 영역(34)로 사용될 수 있는 금속 화합물층으로는 티타늄 산화물(일 예로, TiO2)로 구성되는 티타늄 산화물층, 아연 산화물(일 예로, ZnO)로 구성되는 아연 산화물층, 주석 산화물(일 예로, , SnO2)로 구성되는 주석 산화물층 및 지르코늄 산화물(일 예로, ZrO)로 구성된 지르코늄 산화물층 중 적어도 하나를 포함하는 금속 산화물층일 수 있다.
특히, 제2 도전형 영역(34)이 티타늄 산화물층을 포함하면 전자를 선택적으로 수집하는 효과가 우수할 수 있다.
이와 같이 정공을 선택적으로 수집하여 제1 전극(42)에 전달하는 제1 도전형 영역(32)은 에미터 영역을 구성한다. 그리고 전자를 선택적으로 수집하여 제2 전극(44)에 전달하는 제2 도전형 영역(34)은 후면 전계(back surface field) 영역을 구성한다.
이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께가 각기 1nm 내지 100nm일 수 있다. 제1 도전형 영역(32) 및 제2 도전형 영역(34)은 도펀트를 포함하지 않는 금속 화합물층이므로 두께가 두꺼워지면 저항이 커질 수 있다. 이를 고려하여 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께를 100nm 이하로 하는 것이다. 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께가 1nm 미만이면, 제1 또는 제2 도전형 영역(32, 34)으로서의 역할이 충분하지 않을 수 있다. 그러나 본 발명이 제1 및 제2 도전형 영역(32, 34)의 두께에 한정되는 것은 아니다.
이러한 제1 및 제2 도전형 영역(32, 34)은 다양한 방법에 의하여 형성될 수 있다. 일 예로, 증착, 인쇄 등의 방법에 의하여 형성될 수 있다. 이와 같이 제1 및 제2 도전형 영역(32, 34)이 반도체 물질 및 도펀트를 포함하지 않으면 도펀트에 의하여 발생하는 재결합을 최소화할 수 있다. 그리고 금속 화합물(일 예로, 금속 산화물)로 구성된 제1 및 제2 도전형 영역(32, 34)이 패시베이션층으로서의 역할을 하여 패시베이션 효과를 향상할 수 있다. 또한, 반도체 물질로 구성된 반도체층을 증착하는 공정, 도핑하는 공정, 활성화 열처리하는 공정 등의 다양한 공정을 생략할 수 있으며, 특히 고온 공정을 생략할 수 있다. 이에 따라 태양 전지(100)의 생산성을 향상하고 반도체 기판(10)의 특성을 우수하게 유지할 수 있다.
상술한 설명 및 도면에서는 제1 및 제2 도전형 영역(32, 34)이 모두 도펀트를 포함하지 않는 금속 화합물층으로 구성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 도전형 영역(32, 34) 중 하나만 도펀트를 포함하지 않는 금속 화합물층으로 구성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
한편, 도면에 도시하지는 않았지만, 제1 및 제2 도전형 영역(32, 34) 상에 후면 패시베이션막, 반사 방지막, 반사막 등을 구성하는 절연막이 추가로 형성될 수 있다.
본 발명에 있어서, 제1 및 제2 도전형 영역(32, 34)은 은 반도체 기판(110)과 별도의 층으로 형성될 수 있다. 본 발명에 있어서, 제1 및 제2 도전형 영역(32, 34)은 은 반도체 기판(110) 상에 증착 공정을 통해 형성되므로, 반도체 기판(110)의 손상을 최소화할 수 있다. 따라서, 반도체 기판(110)의 결함이 최소화되므로, 태양 전지(100)의 효율을 향상시킬 수 있다.
도 2를 다시 참조하여 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스바 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
단면에서 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 패시베이션막(22) 및 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(102)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 반사 방지막(24)을 관통하여 형성될 수도 있다. 즉, 개구부(104)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 반사 방지막(24)을 관통하여 형성되고, 버스바 전극(42b)이 반사 방지막(24) 위에 형성될 수 있다. 이 경우에는 개구부(102)가 핑거 전극(42a)에 대응하는 형상으로 형성되고, 버스바 전극(42b)만 위치한 부분에는 형성되지 않을 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 반사 방지막(34)을 관통하여 형성되고, 버스바 전극(44b)은 반사 방지막(34) 위에 형성될 수 있다. 이 경우에는 개구부(104)가 핑거 전극(44a)에 대응하는 형상으로 형성되고, 버스바 전극(44b)만 위치한 부분에는 형성되지 않을 수 있다.
도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
이하, 도 5 내지 도 12을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 부분에서 설명한 것과 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고, 서로 다른 부분을 상세하게 설명한다. 그리고 상술한 실시예와 이의 변형예와, 이하의 실시예와 이의 변형예들은 서로 결합될 수 있고, 이 또한 본 발명의 범위에 속한다.
도 5는 본 발명의 몇몇 실시예에 따른 태양 전지의 단면도이다.
도 5를 참조하면, 본 실시예에서는 반도체 기판(110)과 제1 도전형 영역(32) 사이에 터널링층(20)이 위치한다.
즉, 반도체 기판(110)의 전면 상에는 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)이 반도체 기판(110)의 전면 위에 접촉할 수 있다. 이때, 터널링층(20)은 반도체 기판(110)의 전면에서 전체적으로 형성될 수 있다. 여기서 전체적으로 형성되었다 함은 빈틈 없이 모두 형성된 것뿐 아니라 불가피하게 일부 영역이 형성되지 않는 것도 포함한다. 이에 의하여 별도의 패터닝 공정이 요구되지 않아 터널링층(20)을 쉽게 형성할 수 있다.
터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 제1 도전형 영역(32)의 도펀트가 반도체 기판(110)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 터널링층(20)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다. 이러한 실리콘 산화물층은 열적 산화(thermal oxidation) 또는 화학적 산화(chemical oxidation)에 의하여 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께가 제1 도전형 영역(32)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께가 2nm 이하일 수 있고, 일 예로, 0.1nm 내지 1.5nm(좀더 구체적으로는, 0.5nm 내지 1.2nm)일 수 있다. 터널링층(20)의 두께가 2nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)의 효율이 저하될 수 있고, 터널링층(20)의 두께가 0.1nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 충분한 터널링 효과를 위해서는 터널링층(20)의 두께가 0.1nm 내지 1.5nm(좀더 구체적으로 0.5nm 내지 1.2nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 다양한 값을 가질 수 있다.
반도체 기판(110)의 일면(일 예로, 전면) 위에서 터널링층(20) 위에 제1 도전형을 가지는 제1 도전형 영역(32)이 위치할 수 있다. 제1 도전형 영역(32)은 터널링층(20)을 사이에 두고 베이스 영역(10)과 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
도 6은 본 발명의 몇몇 실시예에 따른 태양 전지의 단면도이다.
도 6을 참조하면, 본 실시예에서는 반도체 기판(110)과 제2 도전형 영역(32) 사이에 또 다른 터널링층(22)이 위치한다. 도 5을 참조한 터널링층(20)에 대한 설명이 반도체 기판(110)과 제2 도전형 영역(34) 사이에 위치한 터널링층(22)에 그대로 적용될 수 있으므로 이에 대한 설명은 생략한다. 본 실시예에서는 반도체 기판(110)과 제2 도전형 영역(34) 사이에 또 다른 터널링층(22)이 위치하여 패시베이션 효과를 최대화하면서 캐리어의 이동이 원활하게 이루어지도록 할 수 있다. 한편, 본 실시예에서는, 도 1을 통해 설명한 실시예와 달리, 반도체 기판(110)과 제1 도전형 영역(32) 사이와 반도체 기판(110)과 제2 도전형 영역(34) 사이에 모두 터널링층(22, 32)이 배치된다.
이 경우, 반도체 기판(110), 제1 및 제2 도전형 영역(32, 34) 및 터널링층(22, 32) 간의 에너지 밴드에 대해 도 7 및 8의 밴드 다이어 그램을 통해 보다 상세히 설명한다.
도 7은 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(110), 터널링층(20) 및 제1 도전형 영역(32)의 밴드 다이어그램을 도시한 도면이다. 그리고 도 8는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(110), 터널링층(20) 및 제2 도전형 영역(34)의 밴드 다이어그램을 도시한 도면이다. 이때, 반도체 기판(110)이 n형인 것을 예시로 하여 설명한다.
정공을 선택적으로 수집할 수 있는 제1 도전형 영역(32)의 금속 화합물층은, 반도체 기판(110)의 페르미 레벨(fermi level)보다 낮은 페르미 레벨을 가지며, 반도체 기판(110)의 일함수(work function)보다 큰 일함수를 가질 수 있다. 예를 들어, 반도체 기판(110)의 일함수가 약` 3.7eV일 수 있고, 제1 도전형 영역(32)의 일함수가 3.8eV보다 클 수 있다. 좀더 구체적으로, 제1 도전형 영역(32)의 일함수가 7eV 이하(일 예로, 3.8eV 내지 7eV)일 수 있다. 상술한 에너지 밴드갭이 3.8eV 미만이면, 전자를 제외하고 선택적으로 정공만을 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성되는 제1 도전형 영역(32)이 터널링층(20)을 사이에 두고 반도체 기판(110)과 접합되면, 도 7에 도시한 바와 같이 반도체 기판(110)과 제1 도전형 영역(32)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 7와 같이 접합되면, 반도체 기판(110) 내의 가전도대에 있는 정공은 터널링층(20)을 통과하면 제2 도전형 영역(34)의 가전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(110) 내의 전자는 터널링층(20)을 통과하지 못한다.
전자를 선택적으로 수집할 수 있는 제2 도전형 영역(34)의 금속 화합물층은, 반도체 기판(110)의 페르미 레벨보다 높은 페르미 레벨을 가지며, 반도체 기판(110)의 일함수보다 작은 일함수를 가질 수 있다. 예를 들어, 반도체 기판(110)의 일함수가 약 3.7eV일 수 있고, 제2 도전형 영역(34)의 일함수가 0.1eV 내지 3.6eV일 수 있다. 좀더 구체적으로, 제2 도전형 영역(34)의 전도대와 반도체 기판(110)의 전도대 사이의 에너지 밴드갭이 1eV 이하(일 예로, 0.1eV 내지 1eV)일 수 있다. 상술한 에너지 밴드갭이 1eV를 초과하면, 전자를 선택적으로 수집하기 어려울 수 있다. 상술한 에너지 밴드갭이 0.1eV 미만이면, 에너지 밴드갭이 작아 정공을 제외하고 선택적으로 전자만을 수집하기 어려울 수 있다.
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성된 제2 도전형 영역(34)이 터널링층(20)을 사이에 두고 반도체 기판(110)과 접합되면, 도 8에 도시한 바와 같이 반도체 기판(110)과 제2 도전형 영역(34)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 8와 같이 접합되면, 반도체 기판(110) 내의 전도대에 있는 전자는 터널링층(20)을 통과하면 제2 도전형 영역(34)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(110) 내의 정공은 터널링층(20)을 통과하지 못한다.
도 9는 본 발명의 몇몇 실시예에 따른 태양 전지의 단면도이다.
도 9를 참조하면, 본 실시예에서는 제1 도전형 영역(32) 및 제2 도전형 영역 상에 반사 방지막(24, 36)가 위치한다.
반사 방지막(24)이 제1 전극(42)에 대응하는 개구부(102)를 제외하고 제1 도전형 영역(32) 위에서 실질적으로 반도체 기판(110)의 전면 전체에 형성될 수 있다. 반사 방지막(24)은 반도체 기판(110)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지의 단락 전류를 증가시킬 수 있다.
반사 방지막(36)이 제2 전극(44)에 대응하는 개구부(104)를 제외하고 제2 도전형 영역(34) 위에서 실질적으로 반도체 기판(110)의 후면 전체에 형성될 수 있다. 일 예로, 반사 방지막(34)이 제2 도전형 영역(34)에 접촉하여 형성될 수 있다. 반사 방지막(36)은 반도체 기판(110)의 후면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(110)의 후면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(10)과 제2 도전형 영역(34)에 의하여 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지의 단락 전류(Isc)를 증가시킬 수 있다.
반사 방지막(24, 36)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화물을 포함할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(24, 36)이 다양한 물질을 포함할 수 있음은 물론이다. 그리고 반사 방지막(24) 대신 패시베이션막을 사용하거나, 제1 도전형 영역(32)과 반사 방지막(24) 사이 및/또는 제2 도전형 영역(34)과 반사 방지막(36) 사이에 패시베이션을 위치시킬 수 있다. 또는, 패시베이션막 및 반사 방지막(24, 36) 이외의 다양한 막이 제1 및 제2 도전형 영역(32, 36) 위에 형성될 수도 있다. 그 외에도 다양한 변형이 가능하다.
도 10는 본 발명의 몇몇 실시예에 따른 태양 전지의 단면도이다.
도 10을 참조하면, 제1 전극(42)은 제1 도전형 영역(32) 위에 차례로 적층되는 제1 전극층(421) 및 제2 전극층(422)을 포함할 수 있다.
여기서, 제1 전극층(421)은 제1 도전형 영역(32) 상에 전체적으로 형성(일 예로, 접촉)될 수 있다. 이와 같이 제1 전극층(421)이 제1 도전형 영역(32) 위에 넓게 형성되면, 캐리어가 제1 전극층(421)을 통하여 쉽게 제2 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 특히, 본 실시예에서는 제1 도전형 영역(32)이 미도핑되어 도펀트를 포함하지 않는 금속 화합물층으로 구성되어 저항이 저하될 수 있으므로, 제1 전극층(421)을 구비하여 저항을 효과적으로 줄이고자 하는 것이다.
이와 같이 제1 전극층(421)이 제1 도전형 영역(32) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 전극층(421)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 전극층(421)을 제1 도전형 영역(32) 상에 형성하여도 광의 투과를 차단하지 않는다.
일 예로, 제1 전극층(421)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(421) 그 외의 다양한 물질을 포함할 수 있다.
한편, 제1 전극층(421)은 상술한 물질을 주요 물질로 하면서 수소를 포함할 수 있다. 즉, 제1 전극층(421)은 수소를 포함하는, 인듐-틴 산화물(ITO:H), 수소를 포함하는 알루미늄-아연 산화물(AZO:H), 수소를 포함하는 보론-아연 산화물(BZO:H), 수소를 포함하는 인듐-텅스텐 산화물(IWO:H) 및 수소를 포함하는 인듐-세슘 산화물(ICO:H) 중 적어도 하나를 포함할 수 있다.
제1 전극층(421)은 증착에 의하여 형성될 수 있는데, 증착 시에 수소 가스를 함께 주입하면 제1 전극층(421)에 수소가 포함될 수 있다. 이와 같이 제1 전극층(421)이 수소를 포함하면 전자 또는 정공의 이동도(mobility)가 개선될 수 있으며 투과도가 향상될 수 있다..
한편, 제1 전극층(421)은 제1 도전형 영역(32)와 다른 종류의 금속 산화물을 포함할 수 있다. 또한, 제1 전극층(421)은 제1 도전형 영역(32)과 다른 일함수를 가지는 금속 산화물로 형성될 수 있으나, 이에 제한되는 것은 아니며, 제1 전극층(421)은 제1 도전형 영역(32)과 실질적으로 동일한 일함수를 가질 수 있다.
한편, 제1 전극층(421)은 제1 도전형 영역(32)과 비교하여, 상대적으로 우수한 전기 전도도를 가질 수 있다. 이에 의하여 제1 전극층(421)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다.
제1 전극층(421) 위에 제2 전극층(422)이 형성될 수 있다. 일 예로, 제2 전극층(422)은 제1 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극층(421)과 제2 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 전극층(421) 위에 위치하는 제2 전극층(422)은 제1 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제2 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제2 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제2 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이러한 제2 전극층(422)은 제1 전극층(421)보다 작은 면적을 가지게 된다. 이에 의하여 제2 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 전극(42)의 제1 및 제2 전극층(421, 422)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 증착, 스퍼터링, 인쇄 등의 방법으로 형성될 수 있다.
한편, 제2 전극(44) 역시, 제1 전극(42)과 마찬가지로, 제2 전극(44) 상에 제1 및 제2 전극층(441, 442)을 포함한다. 제2 전극(44)가 포함하는 제1 및 제2 전극층(441, 442)는 제1 전극(42)가 포함하는 제1 및 제2 전극층(441, 442)과 실질적으로 동일할 수 있다. 따라서, 반복되는 설명은 생략될 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
20: 제1 도전형 영역
30: 제2 도전형 영역
22, 32: 터널링층
24, 34: 반사 방지막
42: 제1 전극
44: 제2 전극

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판의 일면 상에 에미터 영역;
    상기 반도체 기판의 일면과 대향하는 타면 상에 후면 전계 영역;
    상기 에미터 영역 상에 형성된 제1 전극층;
    상기 후면 전계 영역에 상에 형성된 제1 전극층;
    상기 에미터 영역 상에 형성된 제1 전극층과 연결된 제2 전극층; 및
    상기 후면 전계 영역 상에 형성된 제1 전극층과 연결된 제2 전극층을 포함하고,
    상기 에미터 영역 및 상기 후면 전계 영역 각각은 금속 산화물층으로 구성되고,
    상기 에미터 영역 상에 형성된 제1 전극층 및 상기 후면 전계 영역 상에 형성된 제1 전극층은 투명 전도성 물질을 포함하며,
    상기 에미터 영역 상에 형성된 제1 전극층과 연결되는 제2 전극층 및 상기 후면 전계 영역 상에 형성된 제1 전극층과 연결되는 제2 전극층은 패턴을 가지며 형성된 태양 전지.
  2. 제 1항에 있어서,
    상기 에미터 영역 및 상기 후면 전계 영역 각각은 서로 다른 금속 산화물층을 포함하는 태양 전지.
  3. 제 1항에 있어서,
    상기 금속 산화물층은 이성분계 화합물로 구성되는 태양 전지.
  4. 제 1항에 있어서,
    상기 에미터 영역과 상기 후면 전계 영역은 실리콘, 상기 실리콘에서 도펀트로 작용하는 물질을 미포함하는 태양 전지.
  5. 제 1항에 있어서,
    상기 반도체 기판이 n형의 도전형을 가지는 반도체 물질로 실리콘을 포함하는 태양 전지.
  6. 제 5항에 있어서,
    상기 에미터 영역의 일함수가 상기 반도체 기판의 일함수보다 큰 태양 전지.
  7. 제 6항에 있어서,
    상기 에미터 영역의 일 함수가 7eV 이하인 태양 전지.
  8. 제 5항에 있어서,
    상기 에미터 영역이 몰리브덴 산화물층, 텅스텐 산화물층, 바나듐 산화물층, 티타늄 산화물층, 니켈 산화물층, 구리 산화물층, 레늄 산화물층, 탄탈 산화물층 또는 하프늄 산화물층으로 구성된 태양 전지.
  9. 제 5항에 있어서,
    상기 후면 전계 영역의 일함수가 상기 반도체 기판의 일함수보다 작은 태양 전지.
  10. 제 9항에 있어서,
    상기 후면 전계 영역의 전도대와 상기 반도체 기판의 전도대 사이의 차이는 1eV 이하인 태양 전지.
  11. 제5항에 있어서,
    상기 후면 전계 영역이 티타늄 산화물층, 아연 산화물층, 주석 산화물층 또는 지르코늄 산화물층으로 구성되는 태양 전지.
  12. 제 1항에 있어서,
    상기 에미터 영역 및 상기 후면 전계 영역 중 적어도 하나의 두께가 1nm 내지 100nm인 태양 전지.
  13. 삭제
  14. 제 1항에 있어서,
    상기 에미터 영역 상에 형성된 제1 전극층은 상기 에미터 영역과 다른 금속 산화물로 형성되는 태양 전지.
  15. 제1항에 있어서,
    상기 반도체 기판은 베이스 영역만으로 구성되고 도핑 영역을 구비하지 않는 태양 전지.
  16. 제1항에 있어서,
    상기 반도체 기판과 상기 에미터 영역 사이와, 상기 반도체 기판과 상기 후면 전계 영역 사이 중 적어도 하나에 위치하는 터널링층을 더 포함하는 태양 전지.
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