KR20150049211A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 베이스 영역과 도핑 영역을 포함하는 반도체 기판; 상기 반도체 기판 위에 형성되는 도전형 영역; 및 상기 도전형 영역에 연결되는 전극을 포함한다. 상기 도전형 영역은, 제1 도전형을 가지는 제1 도전형 영역과, 상기 제1 도전형 영역과 이격되어 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역을 포함한다. 상기 도핑 영역은, 적어도 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역과 서로 겹치지 않는 영역에 형성되는 제1 부분을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는, 후면 전극 구조의 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 효율 및 생산성을 향상할 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 베이스 영역과 도핑 영역을 포함하는 반도체 기판; 상기 반도체 기판 위에 형성되는 도전형 영역; 및 상기 도전형 영역에 연결되는 전극을 포함한다. 상기 도전형 영역은, 제1 도전형을 가지는 제1 도전형 영역과, 상기 제1 도전형 영역과 이격되어 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역을 포함한다. 상기 도핑 영역은, 적어도 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역과 서로 겹치지 않는 영역에 형성되는 제1 부분을 포함한다.
상기 도핑 영역은, 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역의 하부에서 이에 대응하도록 형성되는 제2 부분을 더 포함할 수 있다.
상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고, 상기 도핑 영역의 상기 제1 및 제2 부분이 p형을 가질 수 있다.
상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고, 상기 제1 부분 및 상기 제2 부분이 제1 도전형을 가지며, 상기 제2 부분의 도핑 농도가 상기 제1 부분의 도핑 농도와 같거나 그보다 크고, 상기 제1 도전형 영역의 도핑 농도가 상기 제2 부분의 도핑 농도와 같거나 그보다 클 수 있다.
상기 제1 도전형 영역의 전체 면적과 상기 제2 도전형 영역의 전체 면적의 차이가 10% 이내일 수 있다.
상기 반도체 기판의 전체 면적에 대한 상기 제1 도전형 영역의 면적 비율이 20% 이하이고, 상기 반도체 기판의 전체 면적에 대한 상기 제2 도전형 영역의 면적 비율이 20% 이하일 수 있다.
상기 제1 도전형 영역의 폭이 50um 내지 200um이고, 상기 제2 도전형 영역의 폭이 50um 내지 200um이며, 상기 제1 도전형 영역의 피치가 500um 내지 1000um이고, 상기 제2 도전형 영역의 피치가 500um 내지 1000um일 수 있다.
상기 도핑 영역이 상기 제1 도전형을 가지고 상기 베이스 영역이 상기 제2 도전형을 가질 수 있다.
상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고, 상기 도핑 영역이 상기 반도체 기판의 일면 쪽에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 공간에 대응하여 위치하며, 상기 반도체 기판의 타면에 요철이 형성될 수 있다.
상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치할 수 있다. 상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함할 수 있다. 상기 제1 표면과 상기 제2 표면의 표면 거칠기가 서로 다른 태양 전지.
상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고, 상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함할 수 있다. 상기 제2 표면에 요철이 형성될 수 있다.
상기 도전형 영역과 상기 반도체 기판 사이에 터널링층이 위치할 수 있다.
상기 도전형 영역이 다결정 또는 미세 결정 반도체를 포함할 수 있다.
상기 반도체 기판의 일면 위에서 상기 도전형 영역을 덮도록 형성되며 상기 도전형 영역과 상기 전극을 연결하는 관통홀을 가지는 절연층을 더 포함할 수 있다. 상기 전극이 상기 절연층 위에서 상기 도전형 영역의 상부면 위, 상기 도전형 영역의 측면 위 및 상기 반도체 기판의 위에 걸쳐서 형성될 수 있다.
한편, 본 발명의 실시예에 따른 태양 전지의 제조 방법은, 베이스 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 반도체 기판 위에 반도체층을 형성하는 단계; 제1 패턴을 가지는 제1 반도체층과 제2 패턴을 가지는 제2 반도체층을 가지도록 상기 반도체층을 패터닝하는 단계; 상기 반도체 기판에서 상기 패터닝된 제1 및 제2 반도체층과 겹치지 않은 영역의 도펀트를 도핑하여 도핑 영역의 제1 부분을 형성하고, 상기 제1 및 제2 반도체층에 도펀트를 도핑하여 제1 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 도핑 단계; 및 상기 도전형 영역에 연결되는 전극을 형성하는 단계를 포함한다.
상기 도핑 단계 중 상기 도전형 영역을 형성하는 공정에서는, 열처리에 의하여 상기 반도체층을 결정화할 수 있다.
상기 도핑 단계 중 상기 도전형 영역을 형성하는 단계에서는, 열처리에 의하여 상기 제1 또는 제2 도전형 영역의 상기 도펀트가 상기 반도체 기판으로 확산하여 상기 도핑 영역의 제2 부분을 형성할 수 있다.
상기 도핑 영역의 상기 제1 부분을 형성하는 단계와 상기 도전형 영역을 형성하는 단계가 한 번의 열처리에 의하여 동시에 수행될 수 있다.
상기 반도체층을 패터닝하는 단계와 상기 도핑 단계 사이에, 상기 반도체 기판의 일면에서 상기 패터닝된 제1 및 제2 반도체층이 형성되지 않은 영역을 텍스쳐링하여 요철을 형성할 수 있다.
상기 반도체층을 형성하는 단계에서는, 실리콘 포함 기체와 산소 기체를 주입하는 증착에 의하여 상기 반도체 기판 위에 산화물층을 형성하는 공정과, 상기 산소 기체 없이 상기 실리콘 포함 기체를 주입하는 증착에 의하여 상기 산화물층 위에 상기 반도체층을 형성하는 공정을 포함할 수 있다.
본 발명의 실시예에 따른 태양 전지에 의하면, 반도체 기판의 일면 위에 위치한 제1 및 제2 도전형 영역의 사이 공간에 대응하는 영역에 도핑 영역의 제1 부분을 형성하여, 우수한 이동도를 가지는 도핑 영역을 충분하게 확보할 수 있다. 그리고 제1 및/또는 제2 도전형 영역의 하부에 이에 대응하도록 도핑 영역의 제2 부분을 더 형성하여 원하는 도핑 부분을 충분한 면적으로 형성할 수 있다. 특히, 도핑 영역의 제1 부분이 에미터 영역을 구성하도록 하면, 광전 변환이 넓은 면적에서 충분하게 이루어질 수 있도록 할 수 있다.
이때, 제1 및 제2 도전형 영역이 제1 및 제2 전극에 연결되므로 도핑 영역의 도핑 농도는 낮은 수준으로 유지할 수 있다. 이에 의하여 재결합 특성을 개선하여 개방 전압을 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다. 또한, 제1 및 제2 도전형 영역의 면적을 줄여 제1 및 제2 도전형 영역의 면적 증가 시 발생할 수 있는 열적 스트레스 문제를 방지할 수 있다. 이에 의하여 태양 전지의 열적 안정성을 향상하여 신뢰성을 향상할 수 있다.
본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하면, 상술한 바와 같이 우수한 특성을 가지는 태양 전지를 간단한 공정에 의하여 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 일 예를 개략적으로 도시한 후면 부분 평면도이다.
도 3은 도 1에 도시한 태양 전지의 다른 예를 개략적으로 도시한 후면 부분 평면도이다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 5는 본 발명의 변형예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도이다.
도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110) 및 도핑 영역(120)을 포함하는 반도체 기판(10)과, 반도체 기판(10)의 일면(일 예로, 반도체 기판(10)의 후면) 쪽에 위치하는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함한다. 도전형 영역(32, 34)은, 제1 패턴을 가지며 제1 도전형을 가지는 제1 도전형 영역(32)과, 제2 패턴을 가지며 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역(34)을 포함한다. 전극(42, 44)은 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함한다. 도핑 영역(120)은 적어도 제1 및 제2 도전형 영역(32, 34)에 대응하지 않는 영역 또는 겹치지 않는 영역에 형성된 제1 부분(122)을 포함하고, 제2 부분(124)을 더 포함할 수 있다. 그리고 태양 전지(100)가 터널링층(20), 절연층(22), 패시베이션막(24), 반사 방지막(26) 등을 더 포함할 수 있다. 여기서, 제1 및 제2 도전형 영역, 그리고 제1 및 제2 전극의 용어 등은 구별을 위하여 임의로 사용한 것으로 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 본 실시예의 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질(단결정 또는 다결정) 실리콘을 포함할 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 실리콘 기판(일 예로, 단결정 실리콘 웨이퍼)으로 구성될 수 있다. 그리고 제2 도전형 도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있고, p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 pn 접합을 형성하는 p형의 에미터 영역을 넓게 형성할 수 있다. 이에 의하여 넓은 면적을 가지는 p형의 에미터 영역이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 부분으로 구성되는 도핑 영역(120)을 포함한다. 도핑 영역(120)은 반도체 기판(10)의 후면 쪽에 위치하는 제1 부분(122) 및 제2 부분(124)을 포함할 수 있다. 그리고 반도체 기판(10)의 전면에는 전면 전계 영역(130)이 형성될 수 있다. 도핑 영역(120) 및 전면 전계 영역(130)에 대해서는 추후에 좀더 상세하게 설명한다.
본 실시예에서 반도체 기판(10)의 전면 및/또는 후면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 표면에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 표면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 이때, 반도체 기판(10)의 전면과 후면에 모두 요철이 형성되면, 반도체 기판(10)의 전면과 후면 사이에서 광이 난반사되면서 광이 반도체 기판(10)의 내부에서 오랜 시간 동안 머물 수 있도록 할 수 있다. 이에 따라 베이스 영역(110)과 제1 부분(122) 등에 의하여 형성된 pn 접합에 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다. 이때, 텍스쳐링에 의한 요철은 반도체 기판(10)의 전면에 전체적으로 형성되고, 반도체 기판(10)의 후면에 부분적으로 형성될 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)의 전면 및 후면에 텍스쳐링에 의한 요철을 형성하지 않는 등 다양한 변형이 가능하다.
반도체 기판(10)의 전면 쪽에는 전면 전계 영역인 전면 전계 영역(130)이 형성된다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지고 베이스 영역(110)보다 높은 도핑 농도를 가진다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 부분으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 단결정 반도체 결정 구조를 가지면서 반도체 기판(10)의 일부를 구성하게 된다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체(예를 들어, 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체)층에 제2 도전형 도펀트를 도핑하여 전면 전계 영역으로 구성되는 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
전면 전계 영역을 구성하는 전면 전계 영역(130)은 캐리어 흐름의 장벽으로 작용하여 일종의 전면 전계(front surface filed, FSF)를 구성한다. 이에 의하여 반도체 기판(10)의 전면에서 캐리어가 재결합하는 것을 방지하고자 한다. 그리고 광전 변환에 의하여 생성된 캐리어들은 상대적으로 높은 도핑 농도 및 낮은 저항을 가지는 전면 전계 영역(130)을 통하여 이동하게 되므로, 전면 전계 영역(130)에 의하여 캐리어의 수평 저항(lateral resistance) 성분을 저감시킬 수 있다. 본 실시예에서 전면 전계 영역(130)은 반도체 기판(10)의 전면에서 전체적으로 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전면 전계 영역(130)의 형상 등이 변형될 수도 있다.
반도체 기판(10)의 전면 위(또는 반도체 기판(10)에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)의 전면 쪽에 형성된 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어가 터널링 효과에 의하여 원활하게 전달될 수 있다. 이러한 터널링층(20)은 계면 특성을 향상하면서 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 터널링층(20)이 비정질 산화물(특히, 비정질 실리콘 산화물(a-SiOx:H))를 포함하면 터널링층(20) 위에 형성되는 도전형 영역(32, 34)을 구성하는 반도체층(도 4c의 참조부호 30, 이하 동일)을 형성하는 공정에서 산화물층을 형성하여 터널링층(20)으로 사용할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
본 실시예에서 터널링층(20)은 패턴을 가지는 도전형 영역(32, 34)이 형성되는 영역에서 이에 대응하는 형상을 가지도록 부분적으로 형성될 수 있다. 즉, 터널링층(20)은 제1 및 제2 도전형 영역(32, 34)이 형성되는 부분에서 이와 동일 또는 극히 유사한 형상을 가지면서 형성되어 반도체 기판(10)과 제1 및 제2 도전형 영역(32, 34) 사이에 위치할 수 있다. 이는 도전형 영역(32, 34)을 형성하기 위하여 반도체층(30)을 패터닝할 때 터널링층(20)이 함께 제거되었기 때문이다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)을 반도체 기판(10)의 후면에 전체적으로 형성하는 것도 가능하다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 3nm)일 수 있다. 터널링층(20)의 두께(T1)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T1)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 3nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 도전형 영역(32, 34)은 제1 도전형 도펀트를 구비하여 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 구비하여 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합을 형성하여 광전 변환에 의하여 캐리어를 생성하는 데 기여하는 에미터 영역의 적어도 일부를 구성한다. 그리고 제1 도전형 영역(32)은 제1 전극(42)에 연결되어 제1 전극(42)과의 접촉 저항을 낮추는 역할을 수행한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되도록 하거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 영역(32)은 도핑을 위한 열처리 등에 의하여 결정화되어 제1 도전형 도펀트를 포함하는 미세 결정 또는 다결정 반도체로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(32)이 다른 구조를 가질 수도 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역의 적어도 일부(일 예로, 전부)를 구성한다. 그리고 제2 도전형 영역(34)은 제2 전극(44)에 연결되어 제2 전극(44)과의 접촉 저항을 낮추는 역할을 수행한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되도록 하거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 영역(34)은 도핑을 위한 열처리 등에 의하여 결정화되어 제2 도전형 도펀트를 포함하는 미세 결정 또는 다결정 반도체로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 영역(34)이 다른 구조를 가질 수도 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
본 실시예에서 제1 도전형 영역(32)이 일정한 제1 패턴을 가지면서 형성되고, 제2 도전형 영역(34)이 일정한 제2 패턴을 가지면서 제1 도전형 영역(32)과 사이 공간을 두고 이격되어 형성된다. 제1 도전형 영역(32) 및 제2 도전형 영역(34)은 서로 이격될 수 있는 다양한 형상을 가질 수 있다. 제1 패턴과 제2 패턴은 서로 동일한 형상일 수도 있고, 서로 다른 형상일 수도 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)의 평면 형상은 추후에 도 2 및 도 3을 참조하여 상세하게 설명한다.
본 실시예에서는 반도체 기판(10) 내에 형성되는 도핑 영역(120)의 적어도 일부가 에미터 영역을 구성한다. 특히, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이 공간에 대응하는 반도체 기판(10)의 영역에 위치하는 제1 부분(122)이 에미터 영역을 구성한다. 이에 따라 제1 및 제2 도전형 영역(32, 34)은 제1 및 제2 전극(42, 44)과의 연결을 위한 정도의 상대적으로 작은 크기만 가지면 족하다. 따라서, 제1 및 제2 도전형 영역(32, 34)이 형성된 영역보다 형성되지 않은 영역의 크기를 더 크게 하여 제1 부분(122)을 제1 및 제2 도전형 영역(32, 34)보다 크게 형성할 수 있다.
반도체 기판(10)과 다른 결정 구조를 가지는 제1 및 제2 도전형 영역(32, 34)가 넓은 영역으로 형성되면 후속 열처리, 외부 환경 변화 등에 의하여 급격한 온도 변화가 발생하면 열적 스트레스가 크게 발생할 수 있다. 그러면, 태양 전지(100)가 휘거나 뒤틀릴 수 있다. 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 종래보다 작은 면적으로 형성되어 열적 안정성이 향상될 수 있고, 이에 따라 태양 전지(100)의 신뢰성이 향상될 수 있다. 또한, 제1 및 제2 도전형 영역(32, 34)의 면적을 줄이고 제1 부분(122)의 면적을 상대적으로 크게 하면, 광전 변환에 의하여 생성된 캐리어가 단결정 반도체로 구성되어 이동도가 다결정 반도체보다 우수한 제1 부분(122)을 통하여 이동할 수 있게 된다. 이에 의하여 캐리어의 수집 효율을 향상할 수 있고, 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
일 예로, 반도체 기판(10)의 전체 면적에 대한 제1 도전형 영역(32)의 면적 비율이 20% 이하일 수 있고, 반도체 기판(10)의 전체 면적에 대한 제2 도전형 영역(34)의 면적 비율이 20% 이하일 수 있다. 제1 또는 제2 도전형 영역(34)의 면적 비율이 20%를 초과하면, 제1 부분(122)의 면적이 줄어들어 에미터 영역을 충분하게 확보하지 못할 수 있다. 이때, 제1 또는 제2 전극(44)과의 원활한 연결을 위한 면적을 확보하기 위하여, 반도체 기판(10)의 전체 면적에 대한 제1 도전형 영역(32)의 면적 비율이 5% 내지 20%(일 예로, 10% 내지 20%)일 수 있고, 반도체 기판(10)의 전체 면적에 대한 제2 도전형 영역(34)의 면적 비율이 5% 내지 20%(일 예로, 10% 내지 20%)일 수 있다.
이때, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 크기는 동일하거나 유사한 수준일 수 있다. 종래에는 제1 도전형 영역(32) 또는 이에 대응하는 영역만으로 에미터 영역이 구성되므로, 에미터 영역의 면적을 충분하게 확보할 수 있도록 제1 도전형 영역(32)의 면적을 제2 도전형 영역(34)의 면적보다 크게 형성하였다. 그러나 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치한 제1 부분(122)이 에미터 영역의 일부를 구성하므로 제1 도전형 영역(32)을 제2 도전형 영역(34)보다 크게 형성하지 않아도 에미터 영역의 면적을 충분하게 확보할 수 있다. 일 예로, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 전체 면적의 차이가 제1 또는 제2 도전형 영역(34)의 전체 면적의 10% 이내(즉, 0% 내지 10%)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(10)의 후면에서 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 공간에 대응하는 영역을 포함하도록 도핑 영역(120)의 제1 부분(122)이 형성된다. 이는 제1 부분(122)이 제1 도전형 영역(32)과 제2 도전형 영역(34)을 구성하는 제1 및 제2 반도체층(도 4e의 참조부호 30a, 30b, 이하 동일)이 형성되지 않는 영역에 도펀트를 도핑하여 형성되었기 때문이다. 도면에서는 제1 부분(122)이 제1 도전형 영역(32)과 제2 도전형 영역(34)의 사이 공간에서만 형성된 것을 예시하였다. 그러나 도핑 공정에서 도펀트가 일부 확산하여 제1 부분(122)이 제1 및 제2 도전형 영역(32, 34)의 하부에도 형성될 수도 있다. 제1 부분(122)의 구제척인 제조 공정 등은 추후에 상세하게 설명한다.
본 실시예에서 제1 부분(122)은 베이스 영역(110)과 반대되며 제1 도전형 영역(32)과 동일한 제1 도전형을 가질 수 있다. 그러면, 제1 부분(122)이 베이스 영역(110)과 pn 접합을 형성하는 에미터 영역의 일부를 구성하게 된다. 이에 따라 제1 도전형 영역(32)과 제2 도전형 영역(34)의 사이 공간에 대응하는 영역에 에미터 영역을 형성하여 에미터 영역의 면적을 최대화할 수 있다. 이에 의하여 광전 변환에 기여할 수 있는 에미터 영역의 면적을 최대화하여 태양 전지(100)의 효율을 향상할 수 있다.
그리고 반도체 기판(10)의 후면에서 제1 도전형 영역(32)에 하부에 위치하는 영역에 제1 도전형 영역(32)에 대응하는 형상을 가지는 도핑 영역(120)의 제2 부분(124)이 형성될 수 있다. 제2 부분(124)은 베이스 영역(110)과 반대되며 제1 도전형 영역(32)과 동일한 제1 도전형을 가질 수 있다. 이와 같이 제1 도전형 영역(32)의 하부에 제1 도전형을 가지는 제2 부분(124)이 위치하면, 제2 부분(124)이 베이스 영역(110)과 pn 접합을 형성하는 에미터 영역의 일부를 구성하게 된다. 이에 따라 에미터 영역의 면적을 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
일 예로, 제2 부분(124)은 p형을 가질 수 있다. 그러면, p형을 구현하는 도펀트인 보론(B)이 반도체 기판(10)의 내부로 쉽게 확산할 수 있으므로, 열처리 시 제1 도전형 영역(32) 내의 보론 등의 도펀트를 반도체 기판(10)의 내부로 확산하는 것에 의하여 쉽게 제2 부분을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 부분(124)이 n형을 가질 수도 있다.
이와 같은 제1 및 제2 부분(122, 124)은 반도체 기판(10)에 제1 도전형 도펀트가 도핑되어 형성된 도핑 부분으로 구성될 수 있다. 즉, 제1 및 제2 부분(122, 124)이 단결정 반도체에 제1 도전형 도펀트가 도핑되어 형성되어 반도체 기판(10)의 일부를 구성할 수 있다. 이에 따라 제1 및 제2 부분(122, 124)이 베이스 영역(110)과 동일한 결정 구조를 가지되 도전형만이 다를 수 있다.
이와 같이 본 실시예에서는 에미터 영역이 도핑 영역(120)의 제1 및 제2 부분(122, 124), 그리고 제1 도전형 영역(32)으로 구성된다. 이에 의하여 제2 도전형 영역(34)이 위치한 부분을 제외한 영역이 에미터 영역을 구성하므로 에미터 영역이 충분한 면적을 가지면서 형성될 수 있다.
이때, 제1 도전형 도펀트의 도핑 농도는, 제2 부분(124)이 제1 부분(122)과 같거나 그보다 크고, 제1 도전형 영역(32)이 제2 부분(124)과 같거나 그보다 클 수 있다. 일 예로, 제1 도전형 도펀트의 도핑 농도는, 제2 부분(124)이 제1 부분(122)과 같거나 그보다 크고, 제1 도전형 영역(32)이 제2 부분(124)보다 클 수 있다. 이와 같은 도핑 농도를 가져야 광전 변환에 의하여 생성된 캐리어가 도핑 영역(120)을 통하여 제1 도전형 영역(32)까지 이동할 수 있다. 그리고 반도체 기판(10) 내에 위치하는 제1 및 제2 부분(122, 124)의 도핑 농도를 상대적으로 작게 하여 높은 도핑 농도를 가질 때 나타날 수 있는 오제 재결합(Auger recombination)을 최소화할 수 있다.
일 예로, 제1 도전형 영역(32)의 제1 도전형 도펀트의 피크(peak) 도핑 농도는 1020개/cm3 이하(일 예로, 1019개/cm3 내지 1020개/cm3)일 수 있고, 제1 및 제2 부분(122, 124)의 제1 도전형 도펀트의 피크 도핑 농도는 1019개/cm3 이하(일 예로, 1018개/cm3 내지 1019개/cm3)일 수 있다. 이러한 피크 도핑 농도를 가질 때 캐리어가 제1 도전형 영역(32)으로 쉽게 흐를 수 있고, 재결합을 효과적으로 방지할 수 있기 때문이다.
본 실시예에서 반도체 기판(10)의 후면은 제1 부분(122)이 형성된 부분과 제2 부분(124)이 형성된 부분이 다른 구조를 가질 수 있다. 즉, 반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34)이 위치하며 제1 부분(122)이 위치한 부분의 표면을 제1 표면(10a)이라 하고, 제1 부분(122)이 위치한 부분의 표면을 제2 표면(10b)이라 하면, 제1 표면(10a)과 제2 표면(10b)은 서로 다른 표면 거칠기를 가질 수 있다. 좀더 구체적으로는, 제2 표면(10b)에 텍스쳐링에 의한 요철이 형성되어 제2 표면(10b)의 표면 거칠기가 제1 표면(10a)의 표면 거칠기보다 클 수 있다. 이는 제1 및 제2 도전형 영역(32, 34)을 구성하는 반도체층(30a, 30b)이 형성되지 않은 영역에서 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성하기 때문이다. 이에 의하여 제1 부분(122)에 대응하는 제2 표면이 제1 및 제2 도전형 영역(32, 34)이 위치하지 않는 제1 부분(122)에 대응하는 제1 표면과 동일 평면 상에 위치하거나 제1 표면보다 후퇴하여(함몰되어) 위치할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
도면 및 설명에서는 도핑 영역(120)의 제1 및 제2 부분(122, 124)이 베이스 영역(110)과 다른 제1 도전형을 가져서 에미터 영역을 구성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 부분(122, 124) 중 적어도 하나가 베이스 영역(110)과 동일한 제2 도전형을 가져 후면 전계 영역을 형성하는 것도 가능하다. 그리고 도면 및 설명에서는 제2 부분(124)이 제1 도전형 영역(32)의 하부에서 형성되는 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 부분(124)이 제2 도전형 영역(34)이 형성된 영역에 대응하여 제2 도전형 영역(34)에 대응하도록 형성되는 것도 가능하다. 또는, 제2 부분(124)이 제1 및 제2 도전형 영역(32, 34)에 대응하여 이들의 하부에 모두 위치하는 것도 가능하다. 이 경우에 제1 도전형 영역(32)의 하부에 위치한 제2 부분(124)은 제1 도전형을 가지고, 제2 도전형 영역(34)의 하부에 위치한 제2 부분(124)은 제2 도전형을 가질 수 있다. 그 외의 다양한 변형이 가능하다.
반도체 기판(10)의 후면 위에는 제1 및 제2 도전형 영역(32, 34)을 덮으면서 절연층(22)이 형성된다. 절연층(22)은 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44) 사이에 위치할 수 있고, 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44)이 겹치는 영역에서 이들을 연결하는 관통홀(222, 224)을 구비할 수 있다.
절연층(22)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 도전형 영역(32), 제2 도전형 영역(34) 및 반도체 기판(10)을 패시베이션하는 효과를 가질 수도 있다. 절연층(22)은 제1 도전형 영역(32)을 노출하여 제1 전극(42)과 연결되도록 하는 제1 관통홀(222)와, 제2 도전형 영역(34)을 노출하여 제2 전극(44)과 연결되도록 하는 제2 관통홀(224)를 구비한다.
절연층(22)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(22)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(22)이 다양한 물질을 포함할 수 있음은 물론이다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 절연층(22)의 제1 관통홀(222)를 통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(22)의 제2 관통홀(224)를 통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
본 실시예에서는 제1 전극(42)이 절연층(22) 위에서 제1 도전형 영역(32)의 상부면 위, 제1 도전형 영역(32)의 측면 위, 그리고 제1 도전형 영역(32)에 인접한 부분의 반도체 기판(10)의 위(좀더 정확하게는, 반도체 기판(10) 위에 형성된 절연층(20) 위)에 걸쳐서 형성된다. 이와 유사하게 제2 전극(44)이 절연층(22) 위에서 제2 도전형 영역(34)의 상부면 위, 제2 도전형 영역(34)의 측면 위, 그리고 제2 도전형 영역(34)에 인접한 부분의 반도체 기판(10)의 위(좀더 정확하게는, 반도체 기판(10) 위에 형성된 절연층(20) 위)에 걸쳐서 형성된다. 이에 의하여 제1 및 제2 전극(42, 44)을 충분한 면적으로 형성하여 반도체 기판(10)을 통과한 광이 제1 및 제2 전극(42, 44)에서 반사되도록 하여 광전 변환에 기여하는 광량을 증가시키도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)이 다른 구조를 가질 수 있음은 물론이다.
이하에서는 도 2 및 도 3을 참조하여, 제1 및 제2 도전형 영역(32, 34), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 다양한 예를 상세하게 설명한다. 도 2 및 도 3은 도 1에 도시한 태양 전지의 다양한 예를 개략적으로 도시한 후면 부분 평면도이다. 도 2 및 도 3은 간략하고 명확한 도시를 위하여 제1 및 제2 도전형 영역(32, 34), 그리고 제1 및 제2 전극(42, 44)을 위주로 도시하였다.
일 예로, 도 2를 참조하면, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치한다. 제1 도전형 영역(32)과 제2 도전형 영역(34)는 서로의 사이에 공간을 두고 이격하여 형성될 수 있다. 그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다.
앞서 설명한 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 서로 동일하거나 유사한 수준의 크기를 가질 수 있고, 반도체 기판(10)의 전체 면적에 대한 제1 및 제2 도전형 영역(32, 34)의 각각의 면적 비율이 20% 이하일 수 있다.
일 예로, 제1 도전형 영역(32)의 폭(W1)이 50um 내지 200um이고, 피치(P1)가 500um 내지 1000um일 수 있다. 그리고 제2 도전형 영역(34)의 폭(W2)이 50um 내지 200um이고, 피치(P2)가 500um 내지 1000um일 수 있다. 상술한 범위의 폭과 피치를 가지는 것에 의하여 제1 및 제2 전극(42, 44)과 원활하게 연결될 수 있으면서 도핑 영역(120)의 제1 부분(122)의 면적을 충분하게 확보하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34)의 피치 등을 다양하게 변화될 수 있다.
다른 예로, 도 3을 참조하면, 하나의 제1 전극(42)에 대응하는 제1 도전형 영역(32)은 서로 이격되는 아일랜드 부분(32a)을 복수 개 구비하고, 하나의 제2 전극(44)에 대응하는 제2 도전형 영역(34)이 서로 이격되는 아일랜드 부분(34a)을 복수 개 구비할 수 있다. 그리고 제1 전극(42)이 제1 도전형 영역(32)을 구성하는 복수 개의 아일랜드 부분(32a)을 연결하면서 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)을 구성하는 복수 개의 아일랜드 부분(34a)을 연결하면서 스트라이프 형상으로 형성될 수 있다.
이때, 도면에 도시하지는 않았지만, 제1 및 제2 관통홀(도 1의 참조부호 222, 224)는 제1 및 제2 도전형 영역(32, 34)의 아일랜드 부분(32a, 34a)에 대응하는 위치에서 형성되어 제1 및 제2 도전형 영역(32, 34)과 제1 및 제2 전극(42, 44)이 연결될 수 있도록 한다. 그리고 도면에 도시하지는 않았지만, 제1 부분(도 1의 참조부호 122, 이하 동일)은 아일랜드 형상의 부분(32a, 34a)을 제외한 부분에 전체적으로 형성될 수 있다. 즉, 제1 부분(122)은 아일랜드 형상의 부분(32a, 34a)에 대응하는 개구부를 가지면서 전체적으로 형성될 수 있다.
앞서 설명한 바와 같이, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 서로 동일하거나 유사한 수준의 크기를 가질 수 있고, 반도체 기판(10)의 전체 면적에 대한 제1 및 제2 도전형 영역(32, 34)의 각각의 면적 비율이 20% 이하일 수 있다.
일 예로, 제1 도전형 영역(32)의 아일랜드 부분(32a) 폭(W1)이 50um 내지 200um이고, 피치(P1)가 500um 내지 1000um일 수 있다. 그리고 제2 도전형 영역(34)의 아일랜드 부분(34a)의 폭(W2)이 50um 내지 200um이고, 피치(P2)가 500um 내지 1000um일 수 있다. 상술한 범위의 폭과 피치를 가지는 것에 의하여 제1 및 제2 전극(42, 44)과 원활하게 연결될 수 있으면서 도핑 영역(120)의 제1 부분(122)의 면적을 충분하게 확보하도록 할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34)의 피치 등을 다양하게 변화될 수 있다.
이와 같이 제1 및 제2 도전형 영역(32, 34)이 복수 개의 아일랜드 부분(32a, 34a)를 포함하면, 제1 및 제2 도전형 영역(32, 34)을 반도체 기판(10)의 후면 위에서 좀더 조밀하게 배치할 수 있다. 이에 의하여 캐리어의 이동 거리를 최소화하는 것에 의하여 태양 전지(100)의 효율 특성을 향상할 수 있다. 도면에서는 제1 도전형 영역(32)의 아일랜드 부분(32a)과 제2 도전형 영역(34)의 아일랜드 부분(34a)을 서로 나란하지 않게 위치한다. 예를 들어, 제1 도전형 영역(32)의 인접한 두 개의 아일랜드 부분(32a)의 중간에 대응하는 위치와 나란하게 제2 도전형 영역(34)의 아일랜드 부분(34a)을 위치시킨다. 이에 의하여 아일랜드 부분(32a, 34a)들이 나란하게 형성된 부분에 의하여 발생할 수 있는 열적 스트레스 등을 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34) 등의 위치는 다양하게 변형될 수 있다.
또한, 도면에서는 제1 및 제2 도전형 영역(32, 34)의 아일랜드 부분(32a, 32a)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 도전형 영역(32, 34)의 아일랜드 부분(32a, 32a)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있다.
다시 도 1을 참조하면, 본 실시예에 따른 태양 전지(100)에 광이 입사되면 도핑 영역(120) 및 제1 도전형 영역(32)과 베이스 영역(110) 사이에 형성된 pn 접합에 의한 광전 변환에 의하여 캐리어인 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
그리고 반도체 기판(10)의 일면에 위치한 제1 및 제2 도전형 영역(32, 34)의 사이 공간에 대응하는 영역에 도핑 영역(120)의 제1 부분(122)을 형성하여, 우수한 이동도를 가지는 도핑 영역(120)을 충분하게 확보할 수 있다. 그리고 제1 및/또는 제2 도전형 영역(32, 34)의 하부에 이에 대응하도록 도핑 영역(120)의 제2 부분(124)을 더 형성하여 도핑 부분을 충분한 면적으로 형성할 수 있다. 특히, 도핑 영역(120)의 제1 부분(122)이 에미터 영역을 구성하도록 하면, 광전 변환이 넓은 면적에서 충분하게 이루어질 수 있도록 할 수 있다.
이때, 제1 및 제2 도전형 영역(32, 34)이 제1 및 제2 전극에 연결되므로 도핑 영역(120)의 도핑 농도는 낮은 수준으로 유지할 수 있다. 이에 의하여 재결합 특성을 개선하여 개방 전압을 향상할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
또한, 제1 및 제2 도전형 영역(32, 34)의 면적을 줄여 제1 및 제2 도전형 영역(32, 34)의 증가 시 발생할 수 있는 열적 스트레스 문제를 방지할 수 있다. 이에 의하여 태양 전지(100)의 열적 안정성을 향상하여 신뢰성을 향상할 수 있다.
상술한 구조의 태양 전지(100)의 제조 방법을 도 4a 내지 도 4l을 참조하여 상세하게 설명한다. 도 4a 내지 도 4l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다. 참고로, 본 실시예에서는 텍스쳐링에 의한 요철을 반도체층(30)을 형성한 후에 형성한다.
이어서, 도 4b 및 도 4c에 도시한 바와 같이, 반도체 기판(10)의 후면 위에 산화물층(20a) 및 반도체층(30)을 형성한다. 산화물층(20a) 및 반도체층(30)은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 증착 등에 의하여 형성될 수 있다. 이러한 산화물층(20a) 및 반도체층(30)은 하나의 증착 공정 중에 주입되는 기체를 변경하는 것에 의하여 함께 형성될 수 있다.
즉, 도 4b에 도시한 바와 같이, 증착 초기에 실리콘 포함 기체(예를 들어, 실란(SiH4)), 산소 기체, 수소 기체 등을 함께 주입하여 반도체 기판(10)의 위에 얇은 두께(예를 들어, 0.5nm 이하의 두께)의 산화물층(20a)을 형성할 수 있다. 이렇게 형성된 산화물층(20a)은 비정질 실리콘 산화물층(a-SiOx:H)으로 구성될 수 있다. 이러한 산화물층(20a)은 추후에 열처리 등에 의하여 성장하여 터널링층(도 4h의 참조부호 20, 이하 동일)을 형성할 층이다.
그리고 도 4c에 도시한 바와 같이, 산화물층(20a)이 형성된 이후에는 산소 기체를 주입하지 않고 실리콘 포함 기체, 수소 기체 등을 주입하여 산화물층(20a) 위에 반도체층(30)을 형성할 수 있다. 이렇게 형성된 반도체층(30)은 도핑되지 않아 진성을 가지는 비정질 실리콘(a-Si:H)으로 구성될 수 있다.
이와 같이 본 실시예에서는 터널링층(20)을 형성하게 될 산화물층(20a)을 반도체층(30)을 형성하는 공정에서 주입 기체 만을 변경하는 것에 의하여 쉽게 형성할 수 있다. 이에 의하여 공정을 단순화하고 제조 비용을 절감할 수 있다.
이어서, 도 4d 및 도 4e에 도시한 바와 같이, 반도체층(30)을 제1 패턴을 가지는 제1 반도체층(30a)과 제2 패턴을 가지는 제2 반도체층(30b)으로 패터닝한다.
좀더 구체적으로, 도 4d에 도시한 바와 같이, 반도체층(30) 위에 제1 도전형 도펀트를 포함하며 제1 패턴을 가지는 제1 도펀트층(36a)과 제2 도전형 도펀트를 포함하며 제2 패턴을 가지는 제2 도펀트층(36b)를 형성한다.
제1 및 제2 도펀트층(36a, 36b)을 형성하는 방법으로는 다양한 방법을 사용할 수 있다. 일 예로, 스크린 인쇄, 잉크젯 인쇄 등과 같은 인쇄법에 의하여 패턴을 가지는 상태로 제1 및 제2 도펀트층(36a, 36b)을 형성할 수 있다. 또는, 마스크를 이용한 증착법에 의하여 패턴을 가지는 상태로 제1 및 제2 도펀트층(36a, 36b)을 형성할 수 있다. 또는, 전체적으로 제1 및/또는 제2 도펀트층(36a, 36b)을 형성한 후에 패터닝하는 공정에 의하여 상술한 형상의 제1 및 제2 도펀트층(36a, 36b)을 형성할 수도 있다. 그 외의 다양한 방법이 사용될 수 있다.
이에 따라 형성된 제1 및 제2 도펀트층(36a, 36b)은 다양한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 도펀트층(36a, 36b) 중 어느 하나가 보론 실리케이트 유리(boron silicate glass, BSG)를 포함하고, 다른 하나가 인 실리케이트 유리(phosphorus silicate glass, PSG)를 포함할 수 있다. 또는 제1 및 제2 도펀트층(36a, 36b)이 각기 제1 및 제2 도펀트를 포함하는 도핑 페이스트일 수도 있다. 제1 및 제2 도펀트층(36a, 36b)은 그 외의 다양한 물질을 포함할 수 있다.
그리고 도 4e에 도시한 바와 같이, 제1 및 제2 도펀트층(36a, 36b)을 마스크로 하여 반도체층(30)을 식각하여 패터닝하는 것에 의하여 제1 및 제2 반도체층(30a, 30b)을 형성한다. 비정질 실리콘을 포함하는 반도체층(30)은 이를 식각할 수 있는 다양한 식각 용액 또는 식각 페이스트 등에 의하여 식각될 수 있다. 반도체층(30)을 식각하는 공정에 대해서는 알려진 다양한 공정을 사용할 수 있으므로 이에 대한 상세한 설명을 생략한다.
본 실시예에서는, 반도체층(30)만을 식각하여 제1 및 제2 반도체층(30a, 30b)이 형성된 부분과 형성되지 않은 부분의 반도체 기판(10)의 표면이 동일 평면 상에 있는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 변형예로, 도 5에 도시한 바와 같이, 이때, 반도체 기판(10)의 후면 일부를 함게 식각하는 것에 의하여 반도체 기판(10)에 오목부(102)를 형성할 수도 있다. 이와 같은 오목부(102)에 의하여 제1 및 제2 반도체층(30a, 30b)이 형성된 부분의 반도체 기판(10)의 표면보다 제1 및 제2 반도체층(30a, 30b)이 형성된 부분의 반도체 기판(10)의 표면을 함몰되게(후퇴되게) 할 수 있다. 그러면, 도핑에 의하여 제1 도핑 영역(도 4g의 참조부호 120, 이하 동일)의 적어도 일부를 형성한 후에 도핑 영역(120)과 제1 및 제2 도전형 영역(도 4h의 참조부호 32, 34, 이하 동일) 사이에서 발생할 수 있는 불필요한 션트를 원천적으로 방지할 수 있다.
이어서, 도 4f에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면을 텍스쳐링한다. 이때, 반도체 기판의 후면에서는 패터닝된 제1 및 제2 반도체층(30a, 30b)이 형성되지 않은 영역을 텍스쳐링하여 요철을 형성한다. 일 예로, 패터닝된 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)를 마스크로 하여 반도체 기판(10)의 전면 및 후면을 텍스쳐링하여 요철을 형성할 수 있다. 그러면, 반도체 기판(10)의 전면이 전체적으로 텍스쳐링되고, 반도체 기판(10)의 후면에서 제1 및 제2 반도체층(30a, 30b)이 형성되지 않은 부분이 텍스쳐링된다. 이에 의하여 반도체 기판(10)의 후면은 요철을 구비하지 않는 제1 표면(10a)과 요철을 구비하는 제2 표면(10b)을 구비하게 된다.
반도체 기판(10)의 텍스쳐링으로는 습식 또는 건식 텍스쳐링을 사용할 수 있다. 습식 텍스쳐링은 텍스쳐링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스쳐링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
도면에 별도로 도시하지 않았지만, 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)만을 덮고 그 외의 부분을 노출하도록 보호층을 더 형성하는 것도 가능하다.
이어서, 도 4g에 도시한 바와 같이, 패터닝된 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)이 형성되지 않은 부분에 대응하도록 반도체 기판(10)의 후면에 제1 도펀트를 도핑하여 도핑 영역(120)의 제1 부분(122)을 형성할 수 있다. 그러면, 제1 반도체층(30a)과 제2 반도체층(30b) 사이의 공간에 대응하여 제1 부분(122)이 형성된다. 이때, 반도체 기판(10)의 전면에 제2 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 도핑 방법으로는 다양한 방법이 사용될 수 있는데, 열 확산법 또는 이온 주입법 등에 의하여 제1 및 제2 도펀트를 각기 반도체 기판(10)의 전면 및 후면에 도핑할 수 있다. 이때, 제1 및 제2 도펀트층(36a, 36b)의 도핑을 막도록 별도의 마스크 또는 마스크층을 이용할 수도 있다. 또는, 제1 및 제2 도펀트층(36a, 36b)이 형성된 부분을 덮는 보호층(도시하지 않음)을 형성하는 것도 가능하다. 또는, 제1 부분(122)의 도핑 농도가 제1 및 제2 도펀트층(36a, 36b)에 비하여 매우 낮은 수준이므로 별도의 마스크 또는 보호층 없이 제1 및 제2 반도체층(30a, 30b) 및 제1 및 제2 도펀트층(36a, 36b)을 마스크로 하여 도핑하여도 무방하다.
이어서, 도 4h에 도시한 바와 같이, 제1 및 제2 반도체층(도 4g의 참조부호 30a, 30b, 이하 동일)에 도펀트를 도핑하여 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. 좀더 구체적으로는, 열처리를 수행하여 제1 및 제2 도펀트층(36a, 36b)에 포함된 제1 및 제2 도펀트를 제1 및 제2 반도체층(30a, 30b)으로 확산하는 것에 의하여 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다.
그리고 제1 및 제2 도펀트 중 적어도 하나는 반도체 기판(10)의 내부로 확산되어 제2 부분(124)을 형성할 수 있다. 예를 들어, 제1 도펀트로 보론을 사용하면, 제1 도펀트층(36a)에 포함된 보론이 제1 반도체층(30a) 또는 제1 도전형 영역(32)의 하부에 위치한 반도체 기판(10)의 부분까지 확산되어, 이 부분에 제2 부분(124)을 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 부분(124)이 형성되지 않는 것도 가능하고, 제1 및 제2 도전형 영역(32, 34)의 하부에 모두 제2 부분(124)이 형성되는 것도 가능하다.
이때, 열처리에 의하여 제1 및 제2 반도체층(30a, 30b)이 결정화될 수 있고, 이에 의하여 제1 및 제2 도전형 영역(32, 34)이 결정질 반도체층(예를 들어, 다결정 또는 미세 결정 반도체층)이 될 수 있다. 그러면, 캐리어의 이동 특성을 좀더 향상할 수 있다. 그리고 열처리에 의하여 산화물층(도 4g의 참조부호 20a)의 두께가 좀더 두꺼워지면서 터널링층(20)을 형성할 수 있다.
이어서, 도 4i에 도시한 바와 같이, 제1 및 제2 도펀트층(36a, 36b)를 제거한다. 제1 및 제2 도펀트층(36a, 36b)을 제거하는 방법으로는 다양한 방법이 사용될 수 있으므로 이에 대한 상세한 설명을 생략한다.
이어서, 도 4j에 도시한 바와 같이, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 절연층(22)을 형성한다. 패시베이션막(24), 반사 방지막(26), 절연층(22)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 절연층(22)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 4k에 도시한 바와 같이, 절연층(22)에서 제1 및 제2 도전형 영역(32, 34)이 형성된 부분에서 이의 적어도 일부를 개구하는 제1 및 제2 관통홀(222, 224)를 형성한다. 절연층(22)에 제1 및 제2 관통홀(222, 224)을 형성하는 방법으로는 다양한 방법이 사용될 수 있으므로, 이에 대한 설명은 생략한다. 그리고 본 실시예에서는 절연층(22)에 제1 및 제2 관통홀(222, 224)을 형성하는 공정을 별도로 수행하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 전극(42, 44)의 형성 공정에서 제1 및 제2 관통홀(222, 224)이 동시에 형성되는 것도 가능하며, 이 경우에는 본 공정을 생략할 수 있다.
이어서, 도 4l에 도시한 바와 같이, 제1 및 제2 관통홀(222, 224)를 각기 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 제1 및 제2 전극(42, 44)은 도금법, 증착법, 인쇄법 등의 방법으로 형성될 수 있다. 본 발명이 제1 및 제2 전극(42, 44)의 형성 방법에 한정되는 것은 아니다.
본 실시예에 따른 태양 전지(100)의 제조 방법에 의하면, 제1 및 제2 반도체층(30a, 30b) 및/또는 제1 및 제2 도펀트층(36a, 36b)을 마스크로 하여 텍스쳐링, 도핑 공정 등을 수행할 수 있으므로, 패터닝 또는 마스크 형성을 위한 별도의 공정을 추가하지 않아도 되며 제조 공정을 단순화할 수 있다. 이에 따라 상술한 바와 같이 우수한 특성을 가지는 태양 전지(100)을 간단한 공정에 의하여 형성할 수 있다.
이하, 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도 6a 내지 도 6c를 참조하여 상세하게 설명한다. 도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법의 일부 공정을 도시한 단면도들이다. 상술한 태양 전지의 제조 방법과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략한다.
도 6a에 도시한 바와 같이, 도 4a 내지 도 4f에 도시한 공정을 수행한 반도체 기판(10)의 전면 및 후면에 각기 도핑용 층(142, 144)을 형성한다. 즉, 도 6a에 도시한 바와 같이, 제1 도펀트를 포함하는 제1 도핑용 층(142)을 반도체 기판(10)의 후면 위에서 제1 및 제2 반도체층(30a, 30b), 그리고 제1 및 제2 도펀트층(36a, 36b)을 덮도록 전체적으로 형성하고, 제2 도펀트를 포함하는 제2 도핑용 층(144)을 반도체 기판(10)의 전면 위에 전체적으로 형성할 수 있다. 반도체 기판(10)의 후면에서는 패터닝된 제1 및 제2 반도체층(30a, 30b) 및 제1 및 제2 도펀트층(36a, 36b)가 마스크로 기능하므로, 제1 도핑용 층(142)을 별도로 패터닝하지 않고 전체적으로 형성하여도 된다. 이에 따라 제1 도핑용 층(142)의 패터닝을 위한 비용 및 시간을 절감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도핑용 층(142)을 제1 및 제2 도전형 영역(32, 34)이 형성된 부분을 제외한 영역에만 형성할 수도 있다.
제1 및 제2 도핑용 층(142, 144)을 형성하는 방법으로는 다양한 방법을 사용할 수 있다. 일 예로, 증착법, 또는 스크린 인쇄, 잉크젯 인쇄 등과 같은 인쇄법 등에 의하여 제1 및 제2 도핑용 층(142, 142)을 형성할 수 있다. 그 외의 다양한 방법이 사용될 수 있다.
이에 따라 형성된 제1 및 제2 도핑용 층(142, 144)은 다양한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 도핑용 층(142, 142) 중 어느 하나가 보론 실리케이트 유리를 포함하고, 다른 하나가 인 실리케이트 유리를 포함할 수 있다. 또는 제1 및 제2 도핑용 층(142, 144)이 각기 제1 및 제2 도펀트를 포함하는 도핑 페이스트일 수도 있다. 제1 및 제2 도핑용 층(142, 144)은 그 외의 다양한 물질을 포함할 수 있다.
이어서, 도 6b에 도시한 바와 같이, 열처리를 수행하면, 제1 및 제2 도펀트층(36a, 36b)에 포함된 제1 및 제2 도펀트가 제1 및 제2 반도체층(30a, 30b)에 확산되어 제1 및 제2 도전형 영역(32, 34)이 형성된다. 이때, 열처리에 의하여 제1 및 제2 반도체층(30a, 30b)이 결정화될 수 있고, 이에 의하여 제1 및 제2 도전형 영역(32, 34)이 결정질 반도체층(예를 들어, 다결정 또는 미세 결정 반도체층)이 될 수 있다. 이와 함께, 제1 및/또는 제2 도전형 영역(32, 34)의 하부에 제2 부분(144)이 형성될 수 있다. 그리고 제1 및 제2 도핑용 층(142, 144)에 포함된 제1 및 제2 도펀트가 확산되어 제1 부분(142)이 형성된다.
또한, 열처리에 의하여 산화물층(도 6a의 참조부호 20a)의 두께가 좀더 두꺼워지면서 터널링층(20)을 형성할 수 있다.
이와 같이 본 실시예에서는 한 번의 열처리에 의하여 제1 및 제2 부분(142, 144)의 형성, 제1 및 제2 도전형 영역(32, 34)의 도핑 공정, 그리고 터널링층(20)의 형성 공정을 함께 수행할 수 있다.
이어서, 도 6c에 도시한 바와 같이, 제1 및 제2 도핑용 층(142, 144), 그리고 제1 및 제2 도펀트층(36a, 36b)를 제거한다. 제1 및 제2 도핑용 층(142, 144), 그리고 제1 및 제2 도펀트층(36a, 36b)을 제거하는 방법으로는 다양한 방법이 사용될 수 있으므로 이에 대한 상세한 설명을 생략한다.
이어서, 도 4j 내지 도 4l에 도시한 공정을 수행하여 태양 전지(100)를 제조한다.
이와 같은 태양 전지(100)의 제조 방법에 의하면, 한 번의 열처리에 의하여 제1 및 제2 부분(142, 144)의 형성, 제1 및 제2 도전형 영역(32, 34)의 도핑 공정, 그리고 터널링층(20)의 형성 공정을 함께 수행할 수 있다. 이에 의하여 제조 공정을 좀더 단순화하고 제조 비용을 절감할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
110: 베이스 영역
120: 도핑 영역
122: 제1 부분
124: 제2 부분
130: 전면 전계 영역
20: 터널링층
22: 절연층
24: 패시베이션막
26: 반사 방지막
30: 반도체층
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 베이스 영역과 도핑 영역을 포함하는 반도체 기판;
    상기 반도체 기판 위에 형성되는 도전형 영역; 및
    상기 도전형 영역에 연결되는 전극
    을 포함하고,
    상기 도전형 영역은, 제1 도전형을 가지는 제1 도전형 영역과, 상기 제1 도전형 영역과 이격되어 위치하며 상기 제1 도전형과 반대되는 제2 도전형을 가지는 제2 도전형 영역을 포함하고,
    상기 도핑 영역은, 적어도 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역과 서로 겹치지 않는 영역에 형성되는 제1 부분을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 도핑 영역은, 상기 반도체 기판에서 상기 제1 및 제2 도전형 영역의 하부에서 이에 대응하도록 형성되는 제2 부분을 더 포함하는 태양 전지.
  3. 제2항에 있어서,
    상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고,
    상기 도핑 영역의 상기 제1 및 제2 부분이 p형을 가지는 태양 전지.
  4. 제2항에 있어서,
    상기 제2 부분이 상기 반도체 기판에서 상기 제1 도전형 영역의 하부에서 이에 대응하도록 형성되고,
    상기 제1 부분 및 상기 제2 부분이 제1 도전형을 가지며,
    상기 제2 부분의 도핑 농도가 상기 제1 부분의 도핑 농도와 같거나 그보다 크고, 상기 제1 도전형 영역의 도핑 농도가 상기 제2 부분의 도핑 농도와 같거나 그보다 큰 태양 전지.
  5. 제1항에 있어서,
    상기 제1 도전형 영역의 전체 면적과 상기 제2 도전형 영역의 전체 면적의 차이가 10% 이내인 태양 전지.
  6. 제1항에 있어서,
    상기 반도체 기판의 전체 면적에 대한 상기 제1 도전형 영역의 면적 비율이 20% 이하이고,
    상기 반도체 기판의 전체 면적에 대한 상기 제2 도전형 영역의 면적 비율이 20% 이하인 태양 전지.
  7. 제1항에 있어서,
    상기 제1 도전형 영역의 폭이 50um 내지 200um이고,
    상기 제2 도전형 영역의 폭이 50um 내지 200um이며,
    상기 제1 도전형 영역의 피치가 500um 내지 1000um이고,
    상기 제2 도전형 영역의 피치가 500um 내지 1000um인 태양 전지.
  8. 제1항에 있어서,
    상기 도핑 영역이 상기 제1 도전형을 가지고
    상기 베이스 영역이 상기 제2 도전형을 가지는 태양 전지.
  9. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고,
    상기 도핑 영역이 상기 반도체 기판의 일면 쪽에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이의 공간에 대응하여 위치하며,
    상기 반도체 기판의 타면에 요철이 형성되는 태양 전지.
  10. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고,
    상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함하며,
    상기 제1 표면과 상기 제2 표면의 표면 거칠기가 서로 다른 태양 전지.
  11. 제1항에 있어서,
    상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 반도체 기판의 일면 위에 위치하고,
    상기 반도체 기판의 일면은, 상기 제1 도전형 영역 및 상기 제2 도전형 영역이 형성된 부분에 대응하는 제1 표면과, 상기 제1 부분에 위치하는 제2 표면을 포함하며,
    상기 제2 표면에 요철이 형성되는 태양 전지.
  12. 제1항에 있어서,
    상기 도전형 영역과 상기 반도체 기판 사이에 터널링층이 위치하는 태양 전지.
  13. 제1항에 있어서,
    상기 도전형 영역이 다결정 또는 미세 결정 반도체를 포함하는 태양 전지.
  14. 제1항에 있어서,
    상기 반도체 기판의 일면 위에서 상기 도전형 영역을 덮도록 형성되며 상기 도전형 영역과 상기 전극을 연결하는 관통홀을 가지는 절연층을 더 포함하고,
    상기 전극이 상기 절연층 위에서 상기 도전형 영역의 상부면 위, 상기 도전형 영역의 측면 위 및 상기 반도체 기판의 위에 걸쳐서 형성되는 태양 전지.
  15. 베이스 영역을 포함하는 반도체 기판을 준비하는 단계;
    상기 반도체 기판 위에 반도체층을 형성하는 단계;
    제1 패턴을 가지는 제1 반도체층과 제2 패턴을 가지는 제2 반도체층을 가지도록 상기 반도체층을 패터닝하는 단계;
    상기 반도체 기판에서 상기 패터닝된 제1 및 제2 반도체층과 겹치지 않은 영역의 도펀트를 도핑하여 도핑 영역의 제1 부분을 형성하고, 상기 제1 및 제2 반도체층에 도펀트를 도핑하여 제1 및 제2 도전형 영역을 포함하는 도전형 영역을 형성하는 도핑 단계; 및
    상기 도전형 영역에 연결되는 전극을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 도핑 단계 중 상기 도전형 영역을 형성하는 공정에서는, 열처리에 의하여 상기 반도체층을 결정화하는 태양 전지의 제조 방법.
  17. 제15항에 있어서,
    상기 도핑 단계 중 상기 도전형 영역을 형성하는 단계에서는, 열처리에 의하여 상기 제1 또는 제2 도전형 영역의 상기 도펀트가 상기 반도체 기판으로 확산하여 상기 도핑 영역의 제2 부분을 형성하는 태양 전지의 제조 방법.
  18. 제15항에 있어서,
    상기 도핑 영역의 상기 제1 부분을 형성하는 단계와 상기 도전형 영역을 형성하는 단계가 한 번의 열처리에 의하여 동시에 수행되는 태양 전지의 제조 방법.
  19. 제15항에 있어서,
    상기 반도체층을 패터닝하는 단계와 상기 도핑 단계 사이에, 상기 반도체 기판의 일면에서 상기 패터닝된 제1 및 제2 반도체층이 형성되지 않은 영역을 텍스쳐링하여 요철을 형성하는 태양 전지의 제조 방법.
  20. 제15항에 있어서,
    상기 반도체층을 형성하는 단계에서는, 실리콘 포함 기체와 산소 기체를 주입하는 증착에 의하여 상기 반도체 기판 위에 산화물층을 형성하는 공정과, 상기 산소 기체 없이 상기 실리콘 포함 기체를 주입하는 증착에 의하여 상기 산화물층 위에 상기 반도체층을 형성하는 공정을 포함하는 태양 전지의 제조 방법.
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