KR102082880B1 - 태양 전지의 제조 방법 - Google Patents

태양 전지의 제조 방법 Download PDF

Info

Publication number
KR102082880B1
KR102082880B1 KR1020130085962A KR20130085962A KR102082880B1 KR 102082880 B1 KR102082880 B1 KR 102082880B1 KR 1020130085962 A KR1020130085962 A KR 1020130085962A KR 20130085962 A KR20130085962 A KR 20130085962A KR 102082880 B1 KR102082880 B1 KR 102082880B1
Authority
KR
South Korea
Prior art keywords
conductivity type
layer
impurity
impurity layer
region
Prior art date
Application number
KR1020130085962A
Other languages
English (en)
Other versions
KR20150011119A (ko
Inventor
심구환
박현정
최정훈
최민호
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020130085962A priority Critical patent/KR102082880B1/ko
Publication of KR20150011119A publication Critical patent/KR20150011119A/ko
Application granted granted Critical
Publication of KR102082880B1 publication Critical patent/KR102082880B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0216—Coatings
    • H01L31/02161—Coatings for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02167—Coatings for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H01L31/022408—Electrodes for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/022425—Electrodes for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • H01L31/022441—Electrode arrangements specially adapted for back-contact solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판의 일면 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 배리어 부재를 사이에 두고 적어도 일부가 이격되는 제1 불순물층 및 제2 불순물층을 형성하는 불순물층 형성 단계; 및 상기 제1 불순물층에 포함되는 제1 도전형 불순물과 상기 제2 불순물층에 포함되는 제2 도전형 불순물을 상기 반도체층으로 확산시켜 상기 반도체층에 상기 제1 불순물층에 대응하는 제1 도전형 영역 및 상기 제2 불순물층에 대응하는 제2 도전형 영역을 형성하는 도핑 단계를 포함한다. 상기 반도체층에서 상기 배리어 부재에 대응하는 영역에 배리어 영역이 위치하여 상기 배리어 영역에 의하여 상기 제1 도전형 영역과 상기 제2 도전형 영역의 적어도 일부가 이격된다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로서, 좀더 상세하게는, 후면 전극 구조의 태양 전지를 제조할 수 있는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다. 그리고 다양한 층 및 전극을 포함하는 태양 전지를 간단한 방법에 의하여 우수한 신뢰성을 가지도록 안정적으로 제조하는 것이 요구된다.
본 발명은 간단한 방법에 의하여 우수한 특성을 가지는 태양 전지를 제조할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판의 일면 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 반도체층을 형성하는 단계; 상기 반도체층 위에 배리어 부재를 사이에 두고 적어도 일부가 이격되는 제1 불순물층 및 제2 불순물층을 형성하는 불순물층 형성 단계; 및 상기 제1 불순물층에 포함되는 제1 도전형 불순물과 상기 제2 불순물층에 포함되는 제2 도전형 불순물을 상기 반도체층으로 확산시켜 상기 반도체층에 상기 제1 불순물층에 대응하는 제1 도전형 영역 및 상기 제2 불순물층에 대응하는 제2 도전형 영역을 형성하는 도핑 단계를 포함한다. 상기 반도체층에서 상기 배리어 부재에 대응하는 영역에 배리어 영역이 위치하여 상기 배리어 영역에 의하여 상기 제1 도전형 영역과 상기 제2 도전형 영역의 적어도 일부가 이격된다.
본 실시예에 따르면 반도체층을 형성한 다음에 이 일부에 불순물을 도핑하는 단순한 공정에 의하여 제1 및 제2 도전형 영역과 배리어 영역을 함께 형성할 수 있다. 이에 의하여 우수한 특성의 태양 전지를 단순한 제조 방법에 의하여 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 태양 전지(100)의 부분 후면 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 7a 내지 도 7f는 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 구조를 설명한 후에, 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(일례로, 후면) 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 형성되는 제1 도전형 영역(32), 제2 도전형 영역(34) 및 배리어 영역(36)을 포함한다. 이때, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 배리어 영역(36)에 의하여 서로 이격되어 형성된다. 그리고 제1 및 제2 도전형 영역(32, 34)에 연결되어 캐리어를 수집하는 제1 및 제2 전극(42, 44)를 더 포함할 수 있다. 또한, 반도체 기판(10)의 다른 일면 위에 반사 방지막(50)이 더 형성될 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은, 제1 도전형 불순물을 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 이때, 반도체 기판(10)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
이때, 베이스 영역(110)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 베이스 영역(110)과 터널링층(20)에 의하여 터널 정션을 이루는 제2 도전형 영역(34)이 p형을 가질 수 있다. 그러면 베이스 영역(110)과의 정션에 의하여 광전 변환을 일으키는 에미터의 역할을 수행하는 제2 도전형 영역(34)을 넓게 형성할 수 있고, 이에 의하여 전자보다 이동 속도가 느린 정공을 효과적으로 수집할 수 있다. 이러한 터널 정션에 광이 조사되면 광전 효과에 의해 생성된 전자가 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(110) 및 제1 도전형 영역(32)이 p형을 가지고 제2 도전형 영역(34)이 n형을 가지는 것도 가능하다.
반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 제2 도전형 영역(34)에 의하여 형성된 터널 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 이에 따라 반도체 기판(10)을 통과하여 후면으로 향하는 광을 후면에서 반사하여 다시 반도체 기판(10)으로 향하도록 할 수 있다. 그리고 본 실시예와 같이 반도체 기판(10)의 후면 쪽에서 터널링층(20)에 의하여 터널 정션이 형성된 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때다. 일 예로, 반도체 기판(10)의 후면 특성이 우수할수록(즉, 후면의 요철이 작을수록) 태양 전지(100)의 효율을 향상할 수 있다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
반도체 기판(10)의 전면(즉 베이스 영역(110) 위)에는 전면 전계층(120)이 형성될 수 있다. 이러한 전면 전계층(120)은 반도체 기판(10)보다 높은 농도로 제1 도전형 불순물이 도핑된 영역으로, 후면 전계층(back surface field, BSF)과 유사하게 작용한다. 즉, 입사되는 태양 광에 의해 분리된 전자와 정공이 반도체 기판(10)의 전면에서 재결합되어 소멸되는 것을 방지한다. 그러나 본 발명이 이에 한정되는 것은 아니며 전면 전계층(120)을 형성하지 않는 것도 가능하다. 이러한 예를 도 4를 참조하여 추후에 좀더 상세하게 설명한다.
그리고 전면 전계층(120) 위에는 반사 방지막(50)이 형성될 수 있다. 반사 방지막(50)은 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 반사 방지막(50)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시키고, 전면 전계층(120)의 표면 또는 벌크 내에 존재하는 결함을 부동화 시킨다.
반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 터널 정션까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 그리고 결함을 부동화하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 이와 같이 반사 방지막(50)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 변환 효율을 향상할 수 있다.
이러한 반사 방지막(50)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(50)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반사 방지막(50)이 다양한 물질을 포함할 수 있음은 물론이다.
본 실시예에서 반도체 기판(10)의 후면에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 전도성 고분자 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 평헝될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 1nm 내지 4nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 달라질 수 있다.
그리고 터널링층(20) 위에는, 제1 도전형 불순물을 가지는 제1 도전형 영역(32)과, 제2 도전형 불순물을 가지는 제2 도전형 영역(34)과, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 배리어 영역(36)이 형성된다.
제1 도전형 영역(32)은 반도체 기판(10)과 동일한 제1 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘 등에 제1 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제1 도전형 불순물은 반도체 기판(10)과 동일한 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 이러한 제1 도전형 영역(32)은 후면 전계(back surface field) 구조를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다. 또한, 제1 전극(42)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수도 있다.
제2 도전형 영역(34)은 반도체 기판(10)과 반대되는 제2 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이러한 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘 등에 제2 도전형 불순물을 도핑하여 형성될 수 있다. 이때, 제2 도전형 불순물은 반도체 기판(10)과 반대되는 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 이러한 제2 도전형 영역(34)은 반도체 기판(10)과 터널링층(20)에 의하여 터널 정션을 형성하여 광전 변환에 실질적으로 기여한다.
그리고 배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)이 동일 평면 상에서 형성되며 동일한 반도체 물질(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)을 포함할 수 있다. 이러한 경우는 반도체 물질을 포함하는 반도체층(도 5c의 참조부호 30, 이하 동일)을 형성한 다음, 반도체층(30)의 일부 영역에 제1 도전형 불순물을 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 불순물을 도핑하여 제2 도전형 영역(34)을 형성하고 제1 및 제2 도전형 영역(32, 34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 하는 것에 의하여 제조된다. 즉, 이에 의하면 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있는데, 이에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다.
그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다. 즉, 도면에서는 배리어 영역(36)이 제1 및 제2 도전형 영역(32, 34)과 동시에 형성되어 실질적으로 동일한 두께를 가지면서 형성되는 것을 예시하였다. 그러나 본 발명에서 배리어 영역(36)을 제1 및 제2 도전형 영역(32, 34)과 별도로 형성한 경우, 즉, 패터닝 등을 통하여 형성한 경우에는 배리어 영역(36)의 두께가 제1 및 제2 도전형 영역(32, 34)와 같지 않을 수도 있다. 일레로, 제1 및 제2 도전형 영역(32, 34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 및 제2 도전형 영역(32, 34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 및 제2 도전형 영역(32, 34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다.
여기서, 베이스 영역(110)과 다른 도전형을 가지는 제2 도전형 영역(34)의 면적은 베이스 영역(110)과 같은 도전형을 가지는 제1 도전형 영역(34)의 면적과 같거나 그 보다 넓을 수 있다. 이에 의하여 반도체 기판(110)과 제2 도전형 영역(34)의 사이에서 터널링층(20)을 통하여 형성되는 터널 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 베이스 영역(110) 및 제1 도전형 영역(32)이 n형의 도전형을 가지고 제2 도전형 영역(34)이 p형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 및 제2 도전형 영역(32, 34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 및 제2 도전형 영역(32, 34)을 패시베이션하는 효과를 가질 수도 있다. 절연층(40)에는 제1 도전형 영역(32)을 노출하는 제1 개구부(402)와, 제2 도전형 영역(34)을 노출하는 제2 개구부(404)를 구비한다.
이러한 절연층(40)은 터널링층(20)보다 두꺼운 두께로 형성될 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 영역(34)에 연결된다. 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 및 제2 도전형 영역(32, 34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 참조하여, 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(36)의 평면 형상을 상세하게 설명한다. 도 2는 본 발명의 일 실시예에 따른 태양 전지(100)의 부분 후면 평면도이다.
도 2에서 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다. 즉, 도 2에서는 복수 개의 제1 및 제2 전극(42, 44)이 서로의 사이에 거리를 두고 교번하여 위치하는 것으로 도시되어 있다. 전체적으로 볼 때, 복수의 제1 전극(42)이 서로 이격되어 형성되고, 복수의 제2 전극(44)이 서로 이격되어 형성될 수 있다. 이 경우에는 본 실시예에서는 태양 전지(150)의 외부에 복수의 제1 전극(42)(또는 복수의 제2 전극(44))을 연결하는 연결 부분을 구비하는 밀봉재 등을 태양 전지(150)에 접착하는 것에 의하여 복수의 제1 전극(42)(또는 복수의 제2 전극(44))을 전기적으로 연결할 수 있다. 다른 실시예로, 태양 전지(150)의 일측에 복수의 제1 전극(42)을 연결하는 줄기 전극이 형성되고, 태양 전지(150)의 타측에 복수의 제2 전극(44)을 연결하는 또 다른 줄기 전극이 형성되는 것도 가능하다. 그러면, 제1 및 제2 전극(42, 44)이 콤(comb) 구조를 가질 수 있다. 그러나 앞서 설명한 바와 같이 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 전극(42, 44)의 형상, 연결 구조 등은 다양하게 변형될 수 있다.
도 2를 참조하면, 상술한 바와 같이 본 실시예에 따른 태양 전지(100)에서는 제1 도전형 영역(32)이 제2 도전형 영역(34)보다 좁은 면적을 가지도록 형성된다.
이를 위하여 본 실시예에서는 제1 도전형 영역(32)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비될 수 있다. 그러면, 제1 도전형 영역(32)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제1 도전형 영역(32)이 위치하도록 할 수 있다. 그러면 제1 도전형 영역(32)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 영역(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(32)이 제1 도전형 영역(32)의 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
또한, 도면에서는 제1 도전형 영역(32)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(32)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
그리고 제1 도전형 영역(32)은 각기 배리어 영역(36)에 의하여 둘러싸일 수 있다. 일례로, 제1 도전형 영역(32)이 원형인 경우에 배리어 영역(36)은 환형 형상 또는 링 형상을 가질 수 있다. 즉, 배리어 영역(36)은 제1 도전형 영역(32)을 둘러싸면서 형성되어 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 이격하여 불필요한 션트의 발생을 방지하는 역할을 할 수 있다. 도면에서는 배리어 영역(36)이 제1 도전형 영역(32)의 전체를 둘러싸서 션트 발생을 원천적으로 방지하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 배리어 영역(36)이 제1 도전형 영역(32)의 외곽 중 일부만을 둘러싸는 것도 가능하다. 즉, 배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34)을 전체적으로 이격하는 것도 가능하고, 부분적으로 이격하는 것도 가능하다.
이때, 배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 이격하는 역할을 하므로, 이들을 이격할 수 있는 최소한의 폭으로 형성될 수 있다. 즉, 배리어 영역(36)의 폭(T1)은 상대적으로 작은 면적으로 형성되는 제1 도전형 영역(32)의 폭(T2)보다 작을 수 있다. 여기서, 제1 도전형 영역(32)의 폭(T2)은 제1 도전형 영역(32)의 형상에 따라 달라질 수 있는데, 제1 도전형 영역(32)이 도면과 같이 원형인 경우에는 직경, 다각형인 경우에는 장폭으로 정의될 수 있다. 이에 의하여 최소한의 면적으로 제1 도전형 영역(32)과 제2 도전형 영역(34)의 불필요한 션트만을 방지할 수 있도록 한다.
이때, 전체 면적에 대한 배리어 영역(36)의 면적 비율이 1% 내지 20%일 수 있다. 상기 배리어 영역(36)의 면적 비율이 1% 미만인 경우에는 제1 및 제2 도전형 영역(32, 34)을 전기적으로 절연하는 효과가 충분하지 않을 수 있고, 상기 배리어 영역(36)의 면적 비율이 20%를 초과하는 경우에는 광전 변환에 크게 기여하지 않는 영역(즉, 배리어 영역(36)에 해당하는 영역)의 비율이 커져서 태양 전지(100)의 효율이 저하될 수 있다. 절연 효과 및 태양 전지(100)의 효율을 좀더 고려하면 배리어 영역(36)의 면적 비율이 1% 내지 10%일 수 있다.
그리고 전체 면적에 대한 제1 도전형 영역(32)의 면적 비율은 10% 내지 50%일 수 있다. 제1 도전형 영역(32)의 면적 비율이 10% 미만이면 제1 전극(32)과의 전기적 연결이 원활하게 이루어지기 어려올 수 있고, 50%를 초과하는 경우에는 제2 도전형 영역(34)의 면적이 줄어들거나 제1 도전형 영역(32) 사이의 간격이 커질 수 있다. 제1 전극(42)과의 연결, 제1 도전형 영역(32)의 선폭 등을 좀더 고려하면 제1 도전형 영역(32)의 면적 비율은 10% 내지 30%일 수 있다.
전체 면적에 대한 제2 도전형 영역(34)의 면적 비율은 50% 내지 90%일 수 있다. 제2 도전형 영역(34)의 면적 비율이 50% 미만이면 제2 도전형 영역(32)의 면적이 충분하지 않아 태양 전지(100)의 효율이 저하될 수 있다. 제2 도전형 영역(34)의 면적 비율이 90%를 초과하는 경우에는 제1 도전형 영역(32)의 면적이 작아져서 제1 전극(42)과의 연결이 원활하지 않을 수 있다. 태양 전지(100)의 효율 등을 좀더 고려하면 제2 도전형 영역(34)의 면적 비율은 60% 내지 80%일 수 있다.
이와 같이 본 실시예에 따른 태양 전지(100)는 반도체 기판(10)의 동일한 면(일례로, 후면)에 위치하는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 형성한다. 이에 의하여 제1 도전형 영역(32)과 제2 도전형 영역(34)이 불필요하게 단락되어 발생하는 션트를 방지할 수 있다. 또한, 배리어 영역(36)은 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)의 얼라인이 조금 벗어나는 경우에 원하지 않는 불순물층과 연결되는 것을 방지하는 역할도 할 수 있다. 이에 의하여 태양 전지(100)의 개방 전압 및 충밀도를 향상시켜 태양 전지(100)의 효율 및 출력을 증가시킬 수 있다.
본 발명은 상술한 실시예의 태양 전지(100)에 한정되는 것이 아니며, 다양한 변형이 가능하다. 이를 도 3 및 도 4를 참조하여 좀더 상세하게 설명한다.
도 3은 본 발명의 다른 실시예에 따른 태양 전지의 부분 후면 평면도이다.
도 3을 참조하면, 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 스트라이프 형상을 가지면서 배치될 수 있다. 즉, 길게 이어지는 형상을 가지는 복수 개의 제1 도전형 영역(32)이 서로 일정 간격을 두고 위치하고, 길게 이어지는 형상을 가지는 복수 개의 제2 도전형 영역(34)이 각기 인접한 두 개의 제1 도전형 영역(32) 사이에서 배리어 영역(36)을 사이에 두고 제1 도전형 영역(32)과 이격하여 형성될 수 있다. 이에 따라 배리어 영역(36)도 제1 및 제2 도전형 영역(32, 34)의 길이 방향을 따라 길게 이어지는 형상을 가질 수 있다.
이때, 제1 도전형 영역(32)의 폭은 제2 도전형 영역(34)의 폭과 같거나 이보다 작을 수 있다. 이에 의하여 제2 도전형 영역(34)의 면적을 충분하게 형성하여 터널 정션 영역을 충분하게 확보할 수 있다. 그리고 배리어 영역(36)의 폭은 제1 및 제2 도전형 영역(32, 34)보다 작을 수 있다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)의 션트를 방지할 수 있는 작은 폭으로 배리어 영역(36)을 형성할 수 있다. 배리어 영역(36), 그리고 제1 및 제2 도전형 영역(32, 34)의 면적 비율은 상술한 실시예에서와 유사하므로, 상세한 설명을 생략한다.
제1 전극(42)은 제1 도전형 영역(32) 위에서 길게 이어지고, 제2 전극(44)은 제2 도전형 영역(34) 위에서 길게 이어질 수 있다. 제1 전극(42)이 전체적으로 제1 도전형 영역(32) 위에 위치하고 제2 전극(44)이 전체적으로 제2 도전형 영역(34) 위에 위치하므로, 절연층(도 1의 참조부호 40, 이하 동일)은 구비하지 않아도 된다. 도면에서는 간략하고 명확한 도시를 위하여 절연층(40)을 도시하지 않았지만, 절연층(40)을 구비하여 패시베이션 및 절연 특성을 향상하는 것도 가능하다.
이와 같이 제1 및 제2 도전형 영역(32, 34), 제1 및 제2 전극(42, 44)의 구조 등은 다양한 변형이 가능하다.
도 4는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 4를 참조하면, 본 실시예에 따른 태양 전지에서는 반도체 기판(10)이 베이스 영역(110)으로만 이루어지고 별도의 전면 전계층(도 1의 참조부호 120, 이하 동일)이 형성되지 않는다. 대신, 반도체 기판(10)의 베이스 영역(110)에 접촉하며 고정 전하(fixed charge)를 가지는 전계 효과 형성층(52)이 형성된다. 이러한 전계 효과 형성층(52)은 전면 전계층(112)과 같이 일정한 전계 효과를 발생시켜 표면 재결합을 방지할 수 있도록 한다. 이러한 전계 효과 형성층(52)은 음전하를 가지는 알루미늄 산화물, 양전하를 가지는 실리콘 산화물, 실리콘 질화물 등으로 구성될 수 있다. 도면에 별도로 도시하지는 않았지만 전계 효과 형성층(52) 위에 별도의 반사 방지막(도 1의 참조부호 50)이 더 형성될 수 있다.
이와 같이 본 실시예에서는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)으로만 이루어진다. 이에 의하여 별도의 도핑 영역을 형성하기 위한 공정을 제거하여 공정을 단순화할 수 있다. 별도의 도핑 영역을 형성하기 위하여 도핑을 할 때 반도체 기판(10)에 손상이 발생하여 태양 전지(100)의 특성이 저하되는 것을 방지할 수 있다.
여기서, 전계 효과 형성층(52)의 고정 전하의 양은, 일례로, 1 X 1012 개/cm2 내지 9 X 1013 개/cm2 일 수 있다. 이러한 고정 전하의 양은 도핑 영역을 구비하지 않는 반도체 기판(10)에 전계 효과를 발생시킬 수 있는 양이다. 전계 효과를 좀더 고려하면, 고정 전하의 양이 1 X 1012 개/cm2 내지 1 X 1013 개/cm2일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 고정 전하의 양이 변화될 수 있음은 물론이다.
이때, 도핑 영역이 형성되지 않은 베이스 영역(110)의 비저항이 0.5 ohmㆍcm 내지 20 ohmㆍcm(일례로, 1 ohmㆍcm 내지 15 ohmㆍcm)일 수 있다. 이에 따라 전계 효과 형성층(52)에 인접한 부분에서 반도체 기판(10)의 비저항이 0.5 ohmㆍcm 내지 20 ohmㆍcm(일례로, 1 ohmㆍcm 내지 15 ohmㆍcm)일 수 있다. 그러나 이러한 비저항은 인(P)을 불순물로 사용하는 n형 베이스 영역(110)을 포함하는 반도체 기판(10)의 경우를 예시로 한 것인바, 도전형, 불순물의 종류 등에 따라 달라질 수 있다.
상술한 바와 같은 다양한 구조의 후면 전극 구조의 태양 전지(100)는 반도체 기판(10)의 후면에 제1 및 제2 전극(32, 34)이 모두 위치하여 반도체 기판(10)의 전면에서의 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다.
이때, 본 실시예에서는 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)을 동일한 공정에서 함께 형성하여 단순한 공정에 의하여 개선된 구조의 태양 전지(100)를 형성할 수 있도록 한다. 이를 도 5a 내지 도 5j를 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 5a 내지 도 5j는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 5a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다.
이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다.
반도체 기판(10)의 전면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다.
이어서, 도 5b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 5c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 반도체층(30)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(30)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(30)이 형성될 수 있다.
이어서, 도 5d 내지 도 5g에 도시한 바와 같이, 반도체층(30)에 제1 도전형 영역(32), 제2 도전형 영역(34), 및 배리어 영역(36)을 형성한다. 이를 좀더 상세하게 설명한다.
즉, 도 5d에 도시한 바와 같이, 제1 도전형 영역(32)에 대응하는 패턴을 가지도록 제1 도전형 영역(32)에 대응하는 부분에 제1 불순물층(322)을 형성한다. 제1 불순물층(322)은 제1 도전형 불순물을 구비하는 다양한 층일 수 있다. 이때, 제1 불순물층(322) 형성용 페이스트를 제1 도전형 영역(32)에 대응하는 형상으로, 즉, 복수의 제1 도전형 영역(32)에 대응하는 패턴을 가지도록 반도체층(30) 위에 도포한 다음 건조 및/또는 열처리하는 것에 의하여 제1 불순물층(322)을 형성할 수 있다.
제1 불순물층(322) 형성용 페이스트는, 제1 도전형 불순물을 포함하는 알려진 다양한 조성물일 수 있다. 일 예로, 제1 불순물층(322) 형성용 페이스트는, 제1 도전형 불순물과, 바인더, 용매 등을 포함할 수 있다. 바인더로는 메틸 셀룰로오스(methyl cellulose). 에틸 셀룰로오스(ethyl cellulose) 등과 같은 셀룰로오스 계열을 사용할 수 있다. 용매로는 에틸렌글리콜디에틸에테르(ethylenglycoldiethyl ether), 에틸렌글리콜부틸 에테르(ethylenglycolbutyl ether) 등을 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 바인더, 용매 등으로 다른 물질을 사용할 수 있음은 물론이다.
일 예로, 제1 불순물층(322)을 형성하기 위한 페이스트는 스크린 프린팅, 잉크젯 프린팅과 같은 인쇄(즉, 직접 인쇄), 디스펜싱 등의 방법에 의하여 도포될 수 있다. 이에 의하여 제1 불순물층(322)을 패터닝하는 공정이 요구되지 않으므로 패터닝과 관련된 공정을 모두 생략할 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다.
이어서, 도 5e에 도시한 바와 같이, 제1 불순물층(322)과 이의 주변부의 상기 반도체층(30)을 덮으면서 배리어 부재(362)를 형성한다. 이러한 배리어 부재(362)는 제1 및 제2 도전형 불순물을 포함하지 않는 언도프트 물질 또는 절연 물질 포함하는 층으로 구성될 수 있다. 이때, 배리어 부재(362) 형성용 페이스트를 제1 불순물층(322)과 이의 주변부의 상기 반도체층(30)을 덮는 형상(또는 패턴)을 가지는 상태로 반도체층(30) 및 제1 불순물층(322) 상에 도포하여 형성할 수 있다.
배리어 부재(362) 형성용 페이스트는, 쉽게 도포될 수 있는 알려진 다양한 조성물일 수 있다. 일예로, 배리어 부재(362) 형성용 페이스트는, 세라믹 입자, 바인더, 용매 등을 포함할 수 있다. 세라믹 입자로는 실리콘 산화물, 티타늄 산화물 등과 같은 금속 산화물을 사용할 수 있다. 이에 의하여 구조적 및 화학적 안정성이 우수한 배리어 부재(362)를 형성할 수 있다. 바인더 및 용매로는 제1 불순물(322) 형성용 페이스트에 사용되는 바인더 및 용매를 사용할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다른 물질을 사용할 수 있음은 물론이다.
배리어 부재(362)는 제1 불순물층(322) 및 제2 불순물층(342)이 반도체층(36) 위에 직접 접촉하지 못하도록 하여 제1 및 제2 불순물층(322)에 포함된 제1 및 제2 도전형 불순물이 해당 부분에서 반도체 기판(10)으로 확산되지 못하도록 한다. 이에 의하여 배리어 부재(362)가 형성된 부분에 대응하는 반도체층(36)은 도핑이 되지 않아 배리어 영역(36)을 구성하게 된다.
이어서, 도 5f에 도시한 바와 같이, 배리어 부재(362) 및 반도체층(30) 위에 제2 불순물층(342)을 형성한다. 제2 불순물층(342)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있다. 제2 불순물층(342)은 배리어 부재(362) 및 반도체층(30)을 덮으면서 전체적으로 형성될 수 있다. 이에 의하여 제조 공정을 단순화할 수 있다.
이때, 제2 불순물층(342)은 페이스트 등의 인쇄, 디스펜싱 등에 의하여 형성될 수도 있다. 또는, 제2 불순물층(342)이 증착 등과 같은 방법에 의하여 형성되는 보론 실리케이트 유리(BSG)층을 포함할 수 있고, 일 예로, 제2 불순물층(342)이 보론 실리케이트 유리층과 언도프트 실리케이트 유리층의 적층 구조를 가질 수 있다. 제2 불순물층(342)을 제1 불순물층(322)과 유사하게 인쇄, 디스펜싱 등에 의하여 형성할 경우에는 제조 공정을 단순화할 수 있다. 제2 불순물층(342)이 증착 등에 의하여 형성된 보론 실케이트 유리층으로 형성되면, 인쇄 등에 의하여 제2 불순물층(342)을 형성할 때 기존 형성된 제1 불순물층(322)이 손상되는 등의 문제를 원천적으로 방지할 수 있다. 제2 불순물층(342)을 보론 실리케이트 유리층과 언도프트 실리케이트 유리층으로 형성하면, 증착 장비 내에서의 조건을 변경하는 것에 의하여 하나의 증착 장비 내에서 보론 실리케이트 유리층과 언도프트 실리케이트 유리층을 연속적으로 형성할 수 있다. 이렇게 형성된 언도프트 실리케이트 유리층은 외부 확산 방지막으로 작용하여 열처리 시 제1 및 제2 도전형 불순물의 확산 효율을 향상할 수 있다.
이어서, 도 5g에 도시한 바와 같이, 열처리에 의하여 제1 불순물층(322) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 제1 도전형 영역(32)을 형성하고, 제2 불순물층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 영역(34)을 형성한다. 배리어 부재(362)과 인접하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 부분에는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 배리어 영역(36)을 구성하게 된다. 이에 따라 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)이 이격하면서 위치하게 된다.
그리고 제1 불순물층(322), 배리어 부재(324) 및 제2 불순물층(362)을 제거한다. 제거 방법으로는 알려진 다양한 방법이 적용될 수 있으며, 일례로, 제1 불순물층(322), 배리어 부재(324) 및 제2 불순물층(362)은 희석한 불산(diluted HF)에 침지한 다음 물에 의하여 세정하는 것에 의하여 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 5h에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)의 위에 절연층(40)을 형성한다. 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 5i에 도시한 바와 같이, 반도체 기판(10)의 전면에 전면 전계층(120) 및 반사 방지막(50)을 형성한다.
전면 전계층(120)은 제1 도전형 불순물을 도핑하여 형성될 수 있다. 일례로, 이온 주입법, 열 확산법 등의 다양한 방법에 의하여 제1 도전형 불순물을 반도체 기판(10)에 도핑하여 전면 전계층(120)을 형성할 수 있다.
반사 방지막(50)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
여기서는 도 1의 실시예를 기준으로 하여 설명하였으나, 도 4의 실시예에서와 같이, 반도체 기판(10)의 전면에 전면 전계층(120) 대신 전계 효과 형성층(52)을 형성하는 것도 가능하다. 전계 효과 형성층(52)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 5j에 도시한 바와 같이 제1 및 제2 도전형 영역(32, 34)을 노출하는 개구부(402, 404)를 형성하고, 도 5k에 도시한 바와 같이 제1 및 제2 도전형 영역(32, 34)에 각기 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이 경우에는, 일례로, 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다.
다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 개구부(402, 404)가 형성되므로, 별도로 개구부(402, 404)를 형성하는 공정(도 5j의 공정)을 추가하지 않아도 된다.
본 실시예에 따르면 반도체층(30)을 형성한 다음에 이 일부에 불순물을 도핑하는 단순한 공정에 의하여 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)을 함께 형성할 수 있어 태양 전지(100)의 제조 방법을 단순화하여 생산성을 향상할 수 있다. 특히, 제1 불순물층(322) 및 배리어 부재(342)을 복수의 부분을 가지도록 형성한 다음 제2 불순물층(362)을 전면으로 형성한 것에 의하여, 패터닝 수를 최소화하면서 원하는 형상의 제1 및 제2 도전형 영역(32, 34)과 배리어 영역(36)을 함께 형성할 수 있다. 이에 따라 생산성을 크게 향상할 수 있다.
본 실시예와 달리, 제1 및 제2 도전형 영역 사이를 식각하여 제1 및 제2 도전형 영역을 이격하는 경우에는, 반도체 기판 일부가 식각되어 외부로 노출된다. 그러면, 반도체 기판의 손상이 발생되어 태양 전지의 특성을 저하시킬 수 있고, 이를 방지하기 위해서는 반도체 기판이 외부로 노출된 부분에 별도의 패시베이션층을 형성하여야 한다. 결과적으로 태양 전지의 품질이 저하되고 생산성이 저하될 수 있다.
상술한 실시예에서는 터널링층(20), 제1 및 제2 도전형 영역(32, 34), 배리어 영역(34), 절연층(40)을 형성한 다음, 전면 전계층(120) 및 반사 방지막(50)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 제1 및 제2 도전형 영역(32, 34), 배리어 영역(34), 절연층(40), 전면 전계층(120), 반사 방지막(50), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다.
또한, 상술한 실시예에서는 제1 불순물층(322)을 형성한 다음 배리어 부재(362) 및 제2 불순물층(342)을 차례로 형성하는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 불순물층(342)을 먼저 형성한 후에 배리어 부재(362) 및 제1 불순물층(322)을 차례로 형성하는 것도 가능하다. 이 외에도 다양한 변형이 가능하다.
이하, 본 발명의 다른 실시예들에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 도 5a 내지 도 5j를 참조하여 설명한 부분과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 6a에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20) 및 반도체층(30)을 형성한다.
이어서, 도 6b 내지 도 6f에 도시한 바와 같이, 반도체층(30)에 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성한다. 이를 좀더 상세하게 설명한다.
도 6b에 도시한 바와 같이, 반도체층(30) 위에 배리어 영역(36)에 대응하는 부분에 대응하여 배리어 부재(364)를 형성한다. 이러한 배리어 부재(362)는 인쇄, 디스펜싱 등의 방법에 의하여 배리어 부재(362)용 페이스트를 배리어 영역(36)에 대응하는 형상(또는 패턴)을 가지는 상태로 반도체층(30) 위에 도포하는 것에 의하여 형성될 수 있다. 배리어 부재(362)를 형성하는 페이스트 등은 상술한 실시예에서와 동일하므로 상세한 설명을 생략한다.
배리어 부재(364)의 폭은 원하는 배리어 영역(36)의 폭과 동일 또는 유사한 값을 가지게 된다. 그리고 배리어 부재(364)의 두께는 0.5㎛ 내지 10㎛일 수 있다. 배리어 부재(364)의 두께가 0.5㎛ 미만이면 제1 및 제2 불순물층(322, 342)의 불순물이 배리어 부재(364)를 통과하여 반도체 기판(10)으로 확산될 수 있다. 그러면 배리어 영역(36)이 원활하게 형성되지 않을 수 있다. 배리어 부재(364)이 두께가 10㎛를 초과하면 한 번의 인쇄, 디스펜싱 등에 의하여 형성하기 어려우므로 복수 횟수로 공정을 반복하여야 한다. 이에 의하여 제조 공정이 복잡해지고 배리어 부재(364)의 구조적 안정성이 저하될 수 있다. 이어서, 도 6c에 도시한 바와 같이, 배리어 부재(364)에 의하여 구획되며 제1 도전형 영역(32)에 대응하는 부분에 부분적으로 제1 불순물층(322)을 형성한다. 즉, 배리어 부재(364)를 경계로 하여 제1 도전형 영역(32)에 대응하는 부분에 제1 불순물층(322)을 형성한다. 제1 불순물층(322)은 인쇄, 디스펜싱 등의 방법에 의하여 제1 도전형 영역(32)에 대응하는 형상(또는 패턴)을 가지는 상태로 반도체층(30) 위에 형성될 수 있다.
이어서, 도 6d에 도시한 바와 같이, 배리어 부재(364)에 의하여 구획되며 제2 도전형 영역(34)에 대응하는 부분에 부분적으로 제2 불순물층(342)을 형성한다. 즉, 배리어 부재(364)를 경계로 하여 제2 도전형 영역(34)에 대응하는 부분에 제2 불순물층(342)을 형성한다. 제2 불순물층(342) 형성용 페이스트를 인쇄, 디스펜싱 등의 방법에 의하여 제2 도전형 영역(34)에 대응하는 형상(또는 패턴)을 가지는 상태로 반도체층(30) 위에 도포하는 것에 의하여 제2 불순물층(342)을 형성할 수 있다. 제2 불순물층(342) 형성용 페이스트는, 제2 도전형 불순물과, 용매, 바인더 등을 포함할 수 있다. 용매 및 바인더로는 제1 불순물층(322)에 사용되는 용매 및 바인더를 사용할 수 있다.
이때, 배리어 부재(364)는 제1 및 제2 불순물층(322, 342)이 정해진 영역 이상으로 도포되는 것을 방지하는 역할을 한다. 이에 의하여 제1 및 제2 불순물층(322, 342)의 형성 면적을 효과적으로 제어할 수 있어 제1 및 제2 불순물층(322, 342)을 안정적으로 형성할 수 있다. 특히, 제1 및 제2 불순물층(322, 342)을 모두 인쇄 또는 디스펜싱 등의 방법으로 형성하는 경우에는 페이스트가 퍼지는 것에 의하여 공정 오차가 더 크고 쉽게 발생할 수 있다. 이에 따라 본 실시예에서는 배리어 부재(364)를 형성하여, 제1 및 제2 불순물층(322, 342)이 인쇄 또는 디스펜싱 등의 방법에 의하여 형성하는 경우에도, 제1 및 제2 불순물층(322, 342)의 형성 면적을 효과적으로 제어할 수 있고 얇은 선폭으로 제1 및 제2 불순물층(322, 342)을 형성할 수 있다.
그리고 제1 및 제2 불순물층(322, 342)을 모두 제1 및 제2 도전형 영역(32, 34)에 각기 대응하도록 부분적으로 형성하여 제1 및 제2 불순물층(322, 342)의 형성에 필요한 재료의 양을 효과적으로 절감할 수 있다. 이에 의하여 제조 비용을 절감할 수 있다.
이어서, 도 6e에 도시한 바와 같이, 제1 및 제2 불순물층(322, 342), 그리고 배리어 부재(36) 위에 외부 확산 방지막(39)을 형성한다. 외부 확산 방지막(39)은 제1 및 제2 불순물층(322, 342)에 포함된 제1 및 제2 도전형 불순물이 외부로 확산하는 것을 방지하고 반도체 기판(10)의 내부로 좀더 쉽게 확산할 수 있도록 도와준다. 외부 확산 방지막(39)은 인쇄, 디스펜싱, 증착 등과 같은 다양한 방법에 의하여 형성될 수 있다. 이때, 증착으로 외부 확산 방지막(39)을 형성하면 이미 형성된 제1 및 제2 불순물층(322, 342)을 손상하지 않고 외부 확산 방지막(39)을 전체적으로 안정적으로 형성할 수 있다.
일 예로, 외부 확산 방지막(39)의 두께는 0.5㎛ 내지 10㎛ 일 수 있다. 외부 확산 방지막(39)의 두께가 0.5㎛ 미만이면 외부 확산을 방지하는 효과가 작을 수 있다. 외부 확산 방지막(39)의 두께가 10㎛를 초과하면, 한 번의 인쇄, 디스펜싱 등에 의하여 형성하기 어렵고 재료의 양이 많아져서 제조 비용이 증가할 수 있다.
이어서, 도 6f에 도시한 바와 같이, 열처리에 의하여 제1 불순물층(322) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 제1 도전형 영역(32)을 형성하고, 제2 불순물층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 영역(34)을 형성한다. 배리어 부재(362)과 인접하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 부분에는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 배리어 영역(36)을 구성하게 된다. 이에 따라 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)이 이격하면서 위치하게 된다. 열처리 후에 제1 및 제2 불순물층(322, 342), 배리어 부재(364), 그리고 외부 확산 방지막(39)은 제거할 수 있다.
이어서, 도 6g에 도시한 바와 같이, 절연층(40), 전면 전계층(120), 반사 방지막(50), 제1 및 제2 전극(42, 44) 등을 형성한다.
본 실시예에 따르면 배리어 부재(364)를 제1 및 제2 불순물층(322, 342)보다 먼저 형성하여 제1 및 제2 불순물층(322, 342)의 형성 면적을 효과적으로 제어할 수 있다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)을 원하는 형상 및 크기로 형성할 수 있으며, 얇은 선폭이 필요한 경우에는 제1 또는 제2 도전형 영역(32, 34)을 얇은 선폭으로 형성할 수 있다. 그리고 제1 및 제2 불순물층(322, 342)을 제1 및 제2 도전형 영역(32, 34)에만 대응하는 형상으로 부분적으로 형성하여 재료 양을 절감할 수 있다. 이에 따라 우수한 특성의 태양 전지(100)을 높은 생산성을 가지도록 제조할 수 있다.
도면 및 설명에서는 제1 불순물층(322)을 먼저 형성하고 제2 불순물층(342)을 그 후에 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 먼저 제2 불순물층(342)을 형성한 다음, 제1 불순물층(322)을 형성하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
도 7a 내지 도 7f는 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다. 도 7a 내지 도 7f를 참조하여 설명하는 실시예는 도 6을 참조하여 설명한 실시예와 유사하므로, 이와 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략한다.
도 7a에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20) 및 반도체층(30)을 형성한다.
이어서, 도 7b 내지 도 7e에 도시한 바와 같이, 반도체층(30)에 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성한다. 이를 좀더 상세하게 설명한다.
도 7b에 도시한 바와 같이, 반도체층(30) 위에 배리어 영역(36)에 대응하는 부분에 대응하여 배리어 부재(364)를 형성한다. 배리어 부재(364)은 페이스트를 인쇄, 디스펜싱 등에 의하여 도포하는 것에 의하여 패턴을 가지는 상태로 형성될 수 있다.
이어서, 도 7c에 도시한 바와 같이, 배리어 부재(364)에 의하여 구획되며 제1 도전형 영역(32)에 대응하는 부분에 부분적으로 제1 불순물층(322)을 형성한다. 제1 불순물층(322)은 페이스트를 인쇄, 디스펜싱 등에 의하여 도포하는 것에 의하여 패턴을 가지는 상태로 형성될 수 있다.
이어서, 도 7d에 도시한 바와 같이, 제1 불순물층(322) 및 배리어 부재(364) 위에 제2 불순물층(342)을 형성한다. 이때, 제1 불순물층(322) 및 배리어 부재(364)를 덮도록 반도체층(30) 위에 전체적으로 제2 불순물층(342)을 형성할 수 있다. 이러한 제2 불순물층(342)은 페이스트 등의 인쇄, 디스펜싱 등에 의하여 형성될 수도 있고, 증착 등과 같은 방법에 의하여 형성되는 보론 실리케이트 유리층을 포함할 수 있다. 일 예로, 제2 불순물층(342)은 보론 실리케이트 유리층과 언도프트 실리케이트 유리층의 적층 구조를 가질 수 있다. 이 외에도 다양한 변형이 가능하다.
이와 같이 제2 불순물층(342)을 전체적으로 형성하면 다양한 방법에 의하여 제2 불순물층(342)을 형성할 수 있다. 그리고 제2 불순물층(342)이 일종의 외부 확산 방지막으로 작용하여 별도의 외부 확산 방지막을 형성하지 않아도 된다. 이에 의하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 불순물층(342) 위로 별도의 외부 확산 방지막(39)을 형성하여 확산 효율을 좀더 향상하는 것도 가능하다.
이어서, 도 7e에 도시한 바와 같이, 열처리에 의하여 제1 불순물층(322) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 제1 도전형 영역(32)을 형성하고, 제2 불순물층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 영역(34)을 형성한다. 배리어 부재(362)과 인접하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 부분에는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 배리어 영역(36)을 구성하게 된다. 이에 따라 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)이 이격하면서 위치하게 된다. 열처리 후에 제1 및 제2 불순물층(322, 342), 그리고 배리어 부재(364)는 제거할 수 있다.
이어서, 도 7f에 도시한 바와 같이, 절연층(40), 전면 전계층(120), 반사 방지막(50), 제1 및 제2 전극(42, 44) 등을 형성한다.
본 실시예에 따르면 배리어 부재(364)를 제1 불순물층(322)보다 먼저 형성하여 제1 불순물층(322)의 형성 면적을 효과적으로 제어할 수 있다. 이에 의하여 제1 및 제2 도전형 영역(32, 34)을 원하는 형상 및 크기로 형성할 수 있으며, 얇은 선폭이 필요한 경우에는 제1 또는 제2 도전형 영역(32, 34)을 얇은 선폭으로 형성할 수 있다. 리고 제1 불순물층(322)을 제1 도전형 영역(32)에만 대응하는 형상으로 부분적으로 형성하여 재료 양을 절감할 수 있다. 한편, 제2 불순물층(342)은 전체적으로 형성하여 일종의 외부 확산 방지막으로 기능하도록 할 수 있다. 이에 따라 우수한 특성의 태양 전지(100)을 높은 생산성을 가지도록 제조할 수 있다.
도면 및 설명에서는 제1 불순물층(322)을 부분적으로 형성하고 제2 불순물층(342)을 전체적으로 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 먼저 제2 불순물층(342)을 부분적으로 형성한 다음, 제2 불순물층(342) 및 배리어 부재(364)를 덮도록 제1 불순물층(322)을 전체적으로 형성하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
도 8a 내지 도 8f는 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 8a에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20) 및 반도체층(30)을 형성한다.
이어서, 도 8b 내지 도 8e에 도시한 바와 같이, 반도체층(30)에 제1 및 제2 도전형 영역(32, 34), 그리고 배리어 영역(36)을 형성한다. 이를 좀더 상세하게 설명한다.
이어서, 도 8b에 도시한 바와 같이 반도체층(30) 위에 제1 도전형 영역(32)에 대응하여 제1 불순물층(322)을 형성하고, 도 8c에 도시한 바와 같이 반도체층(30) 위에 제2 도전형 영역(34)에 대응하여 제2 불순물층(342)을 형성한다. 제1 및 제2 불순물층(322, 342)은 인쇄, 디스펜싱 등에 의하여 제1 및 제2 도전형 영역(32, 34)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 도포되어 형성될 수 있다. 그러면, 제1 불순물층(32)과 제2 불순물층(34) 사이에 빈 공간으로 구성되는 배리어 부재(366)가 위치하게 된다. 즉, 배리어 부재(366)를 별도로 형성하지 않고 제1 및 제2 불순물층(32, 34)에 의하여 빈 공간이 위치하게 하고 이 빈 공간이 배리어 부재(36)로 기능하게 한다. 이에 의하여 별도의 공정 추가 없이 배리어 부재(366)에 해당하는 구성을 형성할 수 있어, 제조 공정을 단순화할 수 있다.
이어서, 도 8d에 도시한 바와 같이, 제1 및 제2 불순물층(32, 34)을 덮으면서 외부 확산 방지막(39)이 형성된다. 이때, 외부 확산 방지막(39)은 제1 및 제2 불순물층(32, 34)을 덮으면서 반도체층(30) 위에 전체적으로 형성될 수 있다. 그러면 패터닝을 위한 별도의 공정 등이 요구되지 않으며 제1 및 제2 도전형 불순물의 확산 효과를 좀더 향상할 수 있다.
이어서, 도 8e에 도시한 바와 같이, 열처리에 의하여 제1 불순물층(322) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 제1 도전형 영역(32)을 형성하고, 제2 불순물층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 영역(34)을 형성한다. 배리어 부재(362)과 인접하여 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하는 빈 공간의 배리어 부재(366)에 대응하는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 배리어 영역(36)을 구성하게 된다. 이에 따라 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)이 이격하면서 위치하게 된다. 열처리 후에 제1 및 제2 불순물층(322, 342), 그리고 외부 확산 방지막(39)은 제거할 수 있다.
이어서, 도 8f에 도시한 바와 같이, 절연층(40), 전면 전계층(120), 반사 방지막(50), 제1 및 제2 전극(42, 44) 등을 형성한다.
본 실시예에 따르면 배리어 부재(364)를 별도로 형성하지 않고 제1 및 제2 불순물층(322, 342)의 형성에 의하여 형성된 빈 공간으로 구성한다. 이에 의하여 간단한 제조 공정에 의하여 배리어 영역(36)을 사이에 두고 이격되는 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. 그리고 제1 및 제2 불순물층(322, 342)을 제1 및 제2 도전형 영역(32, 34)에 대응하도록 부분적으로 형성하여 사용되는 재료의 양을 절감할 수 있다. 이에 의하여 제조 비용을 크게 절감할 수 있다.
도면 및 설명에서는 제1 불순물층(322)을 먼저 형성하고 그 후에 제2 불순물층(342)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 먼저 제2 불순물층(342)을 형성한 다음, 제2 불순물층(342)을 형성하는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
32: 제1 도전형 영역
34: 제2 도전형 영역
36: 배리어 영역

Claims (20)

  1. 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 일면 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 진성 반도체층을 형성하는 단계;
    상기 진성 반도체층 위에 절연 물질을 포함하는 배리어 부재를 사이에 두고 적어도 일부가 이격되는 제1 불순물층 및 제2 불순물층을 형성하는 불순물층 형성 단계; 및
    상기 제1 불순물층에 포함되는 제1 도전형 불순물과 상기 제2 불순물층에 포함되는 제2 도전형 불순물을 상기 진성 반도체층으로 확산시켜 상기 제1 불순물층에 대응하는 제1 도전형 영역 및 상기 제2 불순물층에 대응하는 제2 도전형 영역을 형성하는 도핑 단계
    를 포함하고,
    상기 불순물층 형성 단계와 상기 도핑 단계 사이에 상기 제1 불순물층, 상기 제2 불순물층 및 상기 배리어 부재를 덮는 외부 확산 방지막을 형성하는 단계를 더 포함하며,
    상기 배리어 부재가 상기 진성 반도체층 위에서 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 해당하는 배리어 영역을 적어도 포함하도록 부분적으로 형성되며,
    상기 도핑 단계에서, 상기 진성 반도체층에서 상기 배리어 부재에 대응하는 영역에 상기 제1 및 제2 도전형 불순물이 도핑되지 않은 상기 진성 반도체층의 부분으로 구성되는 상기 배리어 영역이 형성되어, 상기 배리어 영역에 의하여 상기 제1 도전형 영역과 상기 제2 도전형 영역의 적어도 일부가 이격되고,
    상기 배리어 부재 전체는 상기 제1 불순물층과 상기 제2 불순물층 사이에 배치되고, 상기 제1 도전형 영역, 상기 제2 도전형 영역 및 상기 배리어 영역이 동시에 형성되는 태양 전지의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 불순물층 및 상기 제2 불순물층 중 적어도 하나는 상기 제1 도전형 영역, 또는 상기 제2 도전형 영역에 대응하는 패턴을 가지는 상태로 상기 진성 반도체층 위에 형성되는 태양 전지의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 배리어 부재, 상기 제1 불순물층 및 상기 제2 불순물층 중 적어도 하나는 인쇄 또는 디스펜싱에 의하여 형성되는 태양 전지의 제조 방법.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 외부 확산 방지막의 두께가 0.5㎛ 내지 10㎛인 태양 전지의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 도핑 단계 이후에 상기 제1 및 제2 불순물층을 제거하는 단계를 더 포함하는 태양 전지의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    전체 면적에 대한 상기 배리어 영역의 면적 비율이 1% 내지 20%인 태양 전지의 제조 방법.
  8. 삭제
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불순물층 형성 단계는,
    상기 진성 반도체층 위에 상기 제1 불순물층을 형성하는 단계;
    상기 진성 반도체층 위에서 상기 제1 불순물층 및 이의 주변부를 덮도록 상기 배리어 부재를 형성하는 단계; 및
    상기 진성 반도체층 위에 상기 제2 불순물층을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2 불순물층을 형성하는 단계에서 상기 제2 불순물층은 상기 배리어 부재를 덮으면서 전체적으로 형성되는 태양 전지의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 불순물층은 상기 제1 도전형 영역에 대응하는 패턴을 가지는 상태로 상기 진성 반도체층 위에 형성되고,
    상기 배리어 영역은 상기 제1 불순물층 및 상기 배리어 영역을 덮는 패턴을 가지는 상태로 상기 제1 불순물층 및 상기 진성 반도체층 위에 형성되는 태양 전지의 제조 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 불순물층 형성 단계는,
    상기 진성 반도체층 위에 상기 배리어 부재를 형성하는 단계; 및
    상기 진성 반도체층 위에 상기 제1 불순물층 및 상기 제2 불순물층을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 불순물층 및 상기 제2 불순물층을 형성하는 단계에서는, 상기 제1 불순물층 및 상기 제2 불순물층이 상기 제1 도전형 영역 및 상기 제2 도전형 영역에 각기 대응하여 상기 진성 반도체층 위에 부분적으로 형성되는 태양 전지의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 불순물층 및 상기 제2 불순물층은 각기 상기 제1 도전형 영역 및 상기 제2 도전형 영역에 대응하는 패턴을 가지는 상태로 상기 진성 반도체층 위에 형성되는 태양 전지의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 불순물층 및 상기 제2 불순물층을 형성하는 단계는,
    상기 제1 불순물층을 상기 제1 도전형 영역에 대응하여 부분적으로 형성하는 단계;
    상기 배리어 부재 및 상기 제1 도전형 영역을 덮으면서 상기 제2 불순물을 전체적으로 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제1 불순물층은 각기 상기 제1 도전형 영역 또는 상기 제2 도전형 영역에 대응하는 패턴을 가지는 상태로 상기 진성 반도체층 위에 형성되는 태양 전지의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 배리어 부재의 두께가 0.5㎛ 내지 10㎛인 태양 전지의 제조 방법.
  19. 삭제
  20. 삭제
KR1020130085962A 2013-07-22 2013-07-22 태양 전지의 제조 방법 KR102082880B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130085962A KR102082880B1 (ko) 2013-07-22 2013-07-22 태양 전지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130085962A KR102082880B1 (ko) 2013-07-22 2013-07-22 태양 전지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150011119A KR20150011119A (ko) 2015-01-30
KR102082880B1 true KR102082880B1 (ko) 2020-02-28

Family

ID=52482579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130085962A KR102082880B1 (ko) 2013-07-22 2013-07-22 태양 전지의 제조 방법

Country Status (1)

Country Link
KR (1) KR102082880B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078665A (ja) * 2006-09-22 2008-04-03 Commiss Energ Atom 基板にドープ領域を形成する方法及び光電池
WO2012074602A1 (en) * 2010-12-02 2012-06-07 Sunpower Corporation Method of forming contacts for a back-contact solar cell
US20120322199A1 (en) * 2011-06-15 2012-12-20 Varian Semiconductor Equipment Associates, Inc. Patterned doping for polysilicon emitter solar cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078665A (ja) * 2006-09-22 2008-04-03 Commiss Energ Atom 基板にドープ領域を形成する方法及び光電池
WO2012074602A1 (en) * 2010-12-02 2012-06-07 Sunpower Corporation Method of forming contacts for a back-contact solar cell
US20120322199A1 (en) * 2011-06-15 2012-12-20 Varian Semiconductor Equipment Associates, Inc. Patterned doping for polysilicon emitter solar cells

Also Published As

Publication number Publication date
KR20150011119A (ko) 2015-01-30

Similar Documents

Publication Publication Date Title
KR101622089B1 (ko) 태양 전지 및 이의 제조 방법
KR101613843B1 (ko) 태양 전지 및 이의 제조 방법
US9356182B2 (en) Solar cell and method of manufacturing the same
US10566484B2 (en) Solar cell and method for manufacturing the same
KR102373649B1 (ko) 태양 전지 및 이의 제조 방법
KR20140143277A (ko) 태양 전지 및 이의 제조 방법
KR102244838B1 (ko) 태양 전지 및 이의 제조 방법
US9825190B2 (en) Solar cell and method for manufacturing the same
KR102132740B1 (ko) 태양 전지 및 이의 제조 방법
KR102085828B1 (ko) 태양 전지 및 이의 제조 방법
KR101275576B1 (ko) 태양전지 및 이의 제조 방법
KR102053140B1 (ko) 태양 전지
KR102219796B1 (ko) 태양 전지 및 이의 제조 방법
KR102082880B1 (ko) 태양 전지의 제조 방법
KR101181625B1 (ko) 국부화 에미터 태양전지 및 그 제조 방법
KR102132741B1 (ko) 태양 전지 및 이의 제조 방법
KR102298671B1 (ko) 태양 전지 및 이의 제조 방법
KR102257485B1 (ko) 태양 전지 및 이의 제조 방법
KR20140093382A (ko) 태양 전지의 제조 방법
KR101743716B1 (ko) 태양 전지 및 그 제조 방법
KR20170090781A (ko) 태양 전지 및 이의 제조 방법
KR102219795B1 (ko) 태양 전지
KR101173399B1 (ko) 국부화 에미터 태양전지 및 그 제조 방법
KR20160061947A (ko) 태양 전지 및 이의 제조 방법
KR20120077709A (ko) 국부화 에미터 태양전지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant