KR20140143277A - 태양 전지 및 이의 제조 방법 - Google Patents

태양 전지 및 이의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 반도체층을 형성하는 단계; 상기 반도체층에 제1 도전형 불순물 및 제2 도전형 불순물을 도핑하여 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 도핑 단계; 및 상기 제1 및 제2 도전형 반도체층에 수소를 확산시키는 수소화 단계를 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 이종 접합 구조를 가지는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다. 또한, 다양한 층 및 전극을 가지는 태양 전지의 제조 공정을 단순화하는 것도 요구된다.
본 발명은 우수한 특성 및 높은 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 반도체층을 형성하는 단계; 상기 반도체층에 제1 도전형 불순물 및 제2 도전형 불순물을 도핑하여 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 도핑 단계; 및 상기 제1 및 제2 도전형 반도체층에 수소를 확산시키는 수소화 단계를 포함한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 형성되며 수소화된 반도체를 포함하는 제1 및 제2 도전형 반도체층; 상기 제1 및 제2 도전형 반도체층에 접촉하여 형성되는 절연층; 및 상기 절연층을 관통하여 상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극을 포함하고, 상기 제1 및 제2 도전형 반도체층의 수소 함량이 7 at% 내지 20 at%이다.
본 실시예에 따르면 터널링층 위에 비정질 반도체(일례로, 비정질 실리콘)를 포함하는 비교적 얇은 반도체층을 형성한 다음 반도체층에 제1 및 제2 도전형 불순물을 확산시켜 제1 및 제2 도전형 반도체층을 형성하고, 그 후에 수소화 공정을 수행하여 제1 및 제2 도전형 반도체층에 수소를 확산시킨다. 이때, 본 실시예에서는 반도체층은 비정질 반도체를 포함하여 높은 결함 밀도를 가지면서 얇은 두께를 가지므로 제1 및 제2 도전형 불순물이 쉽게 확산할 수 있다. 이에 의하여 제1 및 제2 도전형 불순물을 확산하기 위한 공정 온도 및 시간을 줄일 수 있다. 그리고 수소화 공정에 의하여 제1 및 제2 도전형 반도체층 및 터널링층의 결함 밀도를 줄여 특성을 크게 향상할 수 있다.
이에 따라 우수한 특성을 가지는 태양 전지를 높은 생산성으로 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 후면 평면도이다.
도 3a 내지 도 3l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 후면 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(일례로, 후면) 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 형성되는 제1 도전형 반도체층(32) 및 제2 도전형 반도체층(34)을 포함한다. 그리고 제1 및 제2 도전형 반도체층(32, 34)에 연결되어 캐리어를 수집하는 제1 및 제2 전극(42, 44)을 포함할 수 있다. 그 외에도 절연층(40), 패시베이션막(60), 전면 전계층(62), 반사 방지막(50) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은, 제1 도전형 불순물을 낮은 도핑 농도로 포함할 수 있다. 이때, 반도체 기판(10)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 일례로 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
이때, 반도체 기판(10)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 반도체 기판(10)과 터널링층(20)에 의하여 터널 정션을 이루는 제2 도전형 반도체층(34)이 p형을 가질 수 있다. 그러면 반도체 기판(10)과의 정션에 의하여 광전 변환을 일으키는 에미터의 역할을 수행하는 제2 도전형 반도체층(34)을 넓게 형성할 수 있고, 이에 의하여 전자보다 이동 속도가 느린 정공을 효과적으로 수집할 수 있다. 이러한 터널 정션에 광이 조사되면 광전 효과에 의해 생성된 전자가 제1 전극(22)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제2 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 p형을 가지고 제2 도전형 반도체층(34)이 n형을 가지는 것도 가능하다.
반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 제2 도전형 반도체층(34)에 의하여 형성된 터널 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 이에 따라 반도체 기판(10)을 통과하여 후면으로 향하는 광을 후면에서 반사하여 다시 반도체 기판(10)으로 향하도록 할 수 있다. 그리고 본 실시예와 같이 반도체 기판(10)의 후면 쪽에서 터널링층(20)에 의하여 터널 정션이 형성된 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
반도체 기판(10)의 전면(즉 반도체 기판(10) 위)에는 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)이 차례로 형성될 수 있다. 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)은 전면에 전체적으로 형성될 수 있다. 이에 따라 각 층의 효과를 최대화할 수 있으며, 패터닝이 요구되지 않아 제조 공정을 단순화할 수 있다.
패시베이션막(60)은 기본적으로 반도체 기판(10)의 표면 또는 벌크 내에 존재하는 결함을 부동화시키는 역할을 한다. 전면 전계층(62)은 제1 도전형 불순물의 도핑 농도가 반도체 기판(10)보다 높아서 후면 전계층(back surface field, BSF)과 유사한 작용을 한다. 즉, 전면 전계층(62)은 전계를 형성하여 캐리어가 반도체 기판(10)의 전면에서 재결합되는 것을 방지한다. 이에 따라 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(50)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 터널 정션까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
일례로, 패시베이션막(60) 및/또는 반사 방지막(50)은, 일례로, 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 또는, 패시베이션막(60)으로 진성 비정질 반도체(일례로, 비정질 실리콘) 등을 사용할 수도 있다.
일례로, 전면 전계층(62)은 제1 도전형 불순물이 도핑된 비정질 반도체(일례로, 비정질 실리콘)으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반사 방지막(50) 등이 충분한 고정 전하(fixed charge)를 가지는 경우에는 전면 전계층(62)을 형성하지 않는 것도 가능하다.
그러나 본 발명이 이에 한정되는 것은 아니며, 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)으로 다양한 물질이 사용될 수 있다. 또한, 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)이라는 용어는 사용의 편의를 위하여 임의로 사용한 용어에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다. 즉, 하나의 층이 하나가 패시베이션 역할, 전계 형성 역할 및 반사 방지 역할 중 적어도 두 개의 역할을 함께 수행하는 것도 가능하다. 예를 들어, 반사 방지막(50)이 고정 전하를 구비하여 전계 형성 역할 및 반사 방지 역할을 함께 수행할 수 있으며, 이 경우에는 전면 전계층(62)을 별개로 형성하지 않는 것도 가능하다. 그리고 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)의 형성 순서 또한 다양하게 변형이 가능하다. 일례로, 본 실시예에서는 전면 전계층(62)이 패시베이션막(60) 위에서 반도체 기판(10)과 별개로 위치한다. 다른 예로, 전면 전계층(62)이 반도체 기판(10)에 제1 도전형 불순물을 반도체 기판(10)보다 높은 농도로 도핑하여 형성되는 것도 가능하다. 이 경우에는 전면 전계층(62) 위로 패세베이션막(60) 및/또는 반사 방지막(50)이 위치하게 된다. 그 외에도 다양한 변형이 가능하다.
본 실시예에서 반도체 기판(10)의 후면에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 전도성 고분자 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 평헝될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 1nm 내지 4nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 달라질 수 있다.
본 실시예에 따른 터널링층(20)은 수소화 공정에서 확산된 수소에 의하여 결함이 제거되어 우수한 특성을 가질 수 있다. 이에 대해서는 추후에 제조 방법에서 좀더 상세하게 설명한다.
그리고 터널링층(20) 위에는, 제1 도전형 불순물과 수소를 포함하는 반도체로 구성되는 제1 도전형 반도체층(32) 및 제2 도전형 불순물과 수소를 포함하는 반도체로 구성되는 제2 도전형 반도체층(34)이 형성된다.
제1 도전형 반도체층(32)은 반도체 기판(10)과 동일한 제1 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 제1 도전형 불순물은 반도체 기판(10)과 동일한 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 이러한 제1 도전형 반도체층(32)은 후면 전계(back surface field) 구조를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다. 또한, 제1 전극(42)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수도 있다.
제2 도전형 반도체층(34)은 반도체 기판(10)과 반대되는 제2 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이때, 제2 도전형 불순물은 반도체 기판(10)과 반대되는 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 이러한 제2 도전형 반도체층(34)은 반도체 기판(10)과 터널링층(20)에 의하여 터널 정션을 형성하여 광전 변환에 실질적으로 기여한다.
이때, 제1 및 제2 도전형 반도체층(32, 34)는 제1 및 제2 도전형 불순물이 도핑되며 수소 함량이 높은 비정질 반도체(일례로, 비정질 실리콘)을 포함하고, 100nm 이하(일례로, 10nm 내지 50nm)의 두께를 가질 수 있다. 제1 및 제2 도전형 반도체층(32, 34)의 높은 수소 함량에 의하여 결함이 제거되어 우수한 특성을 가질 수 있다.
일례로, 제1 및 제2 도전형 반도체층(32, 34)은 7at% 내지 20at%의 수소 함량을 가질 수 있다. 이러한 수소 함량은 제1 및 제2 도전형 반도체층(32, 34)의 결함을 제거하면서 제1 및 제2 도전형 반도체층(32, 34)의 역할을 충분하게 수행할 수 있는 양으로 결정된 것이다. 즉, 제1 및 제2 도전형 반도체층(32, 34)이 7at%의 수소 함량을 가져서 우수한 패시베이션 특성을 가질 수 있고, 20at% 이하의 수소 함량을 가져 우수한 전기적 특성을 가질 수 있다. 반면, 종래의 태양 전지에서는 제1 및 제2 도전형 반도체층(32, 34)(좀더 정확하게는, 반도체층(도 3c의 참조부호 30, 이하 동일))의 형성 공정 중에 반도체층(30)에 수소가 포함되는 경우에도 추후에 높은 온도에서의 공정(예를 들어, 도핑 공정) 등에 의하여 수소가 외부로 유출된다. 이에 의하여 수소가 3 at% 미만으로 저하되게 되고, 제1 및 제2 도전형 반도체층(32, 34)의 패시베이션 특성이 저하될 수 있다.
또한, 제1 및 제2 도전형 반도체층(32, 34)이 비정질 실리콘을 포함하고 100nm의 두께를 가져 제1 및 제2 도전형 반도체층(32, 34)의 형성에 필요한 공정 온도를 낮추고 공정 시간을 줄일 수 있으며, 수소 확산이 잘 일어날 수 있도록 할 수 있다. 이에 대해서는 제조 방법에서 좀더 상세하게 설명한다.
제1 및 제2 도전형 반도체층(32, 34)은 서로 균일한 두께를 가지면서 서로 동일한 평면 상에 위치한다. 이에 따라 평면으로 볼 때 제1 및 제2 도전형 반도체층(32, 34)이 서로 중첩되는 부분 없이 형성된다. 제1 및 제2 도전형 반도체층(32, 34)의 적층 구조 사이에서 이들을 절연하기 위한 별도의 절연층 등이 위치하지 않아도 된다. 이는 제1 및 제2 도전형 반도체층(32, 34)이 하나의 반도체층(30)에 서로 다른 제1 및 제2 도전형 불순물을 도핑하는 것에 의하여 형성되었기 때문이다. 이에 의하여 태양 전지(100)의 구조 및 제조 방법을 단순화할 수 있고, 불필요한 절연층을 제거하여 태양 전지(100)의 두께를 줄일 수 있다.
이때, 도면에서는 제1 및 제2 도전형 반도체층(32, 34)이 동일 평면 상에서 서로 접촉되어 있는 것을 예시로 하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 및 제2 도전형 반도체층(32, 34) 사이에 불순물이 도핑되지 않은 진성 영역(intrinsic area)이 존재할 수도 있다. 진성 영역은 제1 및 제2 도전형 불순물을 도핑할 때 진성 영역에는 제1 및 제2 도전형 불순물을 도핑하지 않도록 하는 것에 의하여 형성될 수 있다. 이와 같은 경우에는 진성 영역에 의하여 제1 도전형 불순물(32)과 제2 도전형 반도체층(34) 사이에서 발생할 수 있는 불필요한 션트를 방지할 수 있다.
여기서, 반도체 기판(10)과 동일한 도전형을 가지는 제1 도전형 반도체층(32)의 면적보다 반도체 기판(10)과 다른 도전형을 가지는 제2 도전형 반도체층(34)의 면적을 넓게 형성할 수 있다. 이에 의하여 반도체 기판(10)과 제2 도전형 반도체층(34)의 사이에서 터널링층(20)을 통하여 형성되는 터널 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 n형의 도전형을 가지고 제2 도전형 반도체층(34)이 p형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 및 제2 도전형 반도체층(32, 34)의 평면 구조는 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
제1 및 제2 도전형 반도체층(32, 34) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 및 제2 도전형 반도체층(32, 34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 반도체층(32)의 경우에는 제2 전극(44), 제2 도전형 반도체층(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 및 제2 도전형 반도체층(32, 34)을 패시베이션하는 효과를 가질 수도 있다.
이러한 절연층(40)은 터널링층(20)보다 두꺼운 두께로 형성될 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
이때, 절연층(40)은 비정질 실리콘 질화막을 포함하고, 높은 수소 함량을 가지면서 형성될 수 있다. 일례로, 절연층(40)은 1at% 내지 10at%의 수소 함량을 가질 수 있다. 이러한 수소 함량은 절연층(40)의 결함을 제거하면서 수소화 공정에서 수소 확산을 돕는 역할을 할 수 있는 함량으로 한정된 것이다. 이에 대해서는 추후에 제조 방법을 설명하면서 좀더 상세하게 설명한다.
본 실시예에서 제1 및 제2 도전형 반도체층(32, 34)은 제1 및 제2 도전형 반도체층(32, 34) 위에서 제1 및 제2 전극(42, 44)과의 절연을 위하여 형성되는 절연층(40)과 접촉하여 형성될 수 있다. 즉, 제1 및 제2 도전형 반도체층(32, 34)과 절연층(40) 사이에 제1 및 제2 도전형 반도체층(32, 34)의 도핑 시 사용되는 도핑층(일례로, 보론 실리케이트 유리, 인 실리케이트 유리 등을 포함하는 층)이 위치하지 않도록 할 수 있다. 이에 의하여 태양 전지의 구조 및 제조 방법을 단순화할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다.
절연층(40)에는 제1 도전형 반도체층(32)을 노출하는 제1 개구부(402)와, 제2 도전형 반도체층(34)을 노출하는 제2 개구부(404)를 구비한다.
제1 전극(42)은 절연층(40)의 제1 개구부(402)를 관통하여 제1 도전형 반도체층(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 관통하여 제2 도전형 반도체층(34)에 연결된다. 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 및 제2 도전형 반도체층(32, 34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 2를 함께 참조하여, 제1 및 제2 도전형 반도체층(32, 34), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다. 도 2는 본 발명의 실시예에 따른 태양 전지(100)의 후면 평면도이다. 도 2에서 도시한 제1 및 제2 도전형 반도체층(32, 34), 그리고 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 본 실시예에 따른 태양 전지(100)에서는 제1 도전형 반도체층(32)이 제1 도전형 반도체층(34)보다 좁은 면적을 가지도록 형성된다. 이에 의하여 반도체 기판(10)과 제1 도전형 반도체층(34)의 사이에서 터널링층(20)을 통하여 형성되는 터널 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 n형의 도전형을 가지고 제1 도전형 반도체층(34)이 p형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
이를 위하여, 제1 도전형 반도체층(32)은, 반도체 기판(10)의 제1 가장자리(도면의 상부 가장자리)를 따라 형성되는 제1 줄기부(32a)와, 이 줄기부(32a)로부터 제1 가장자리와 반대되는 제2 가장자리(도면의 하부 가장자리)를 향해 연장되는 복수의 제1 가지부(32b)를 포함할 수 있다. 제1 도전형 반도체층(34)은 반도체 기판(31)의 제2 가장자리를 따라 형성되는 제2 줄기부(34a)와, 이 제2 줄기부(34a)로부터 제1 가장자리를 향해 제1 가지부(32b) 사이로 연장되는 복수의 제2 가지부(34b)를 포함할 수 있다. 제1 도전형 반도체층(32)의 제1 가지부(32b)와 제1 도전형 반도체층(34)의 제2 가지부(34b)는 서로 교번하여 위치할 수 있다. 그리고 터널링층(20)은 제1 도전형 반도체층(34)과 동일 또는 극히 유사한 형상을 가져 제2 줄기부(34a)와 제2 가지부(34b)에 대응하는 부분을 가지면서 형성될 수 있다.
이때, 제1 도전형 반도체층(32)과 제1 도전형 반도체층(34)의 면적은 제1 및 제2 줄기부(32a, 34a) 및/또는 제1 및 제2 가지부(32b, 34b)의 폭을 다르게 하여 조절될 수 있다. 즉, 제1 줄기부(32a)의 폭을 제2 줄기부(34a)의 폭보다 작게 하거나, 및/또는 제1 가지부(32b)의 폭을 제2 가지부(34b)의 폭보다 작게 할 수 있다.
일례로, 태양 전지(100)의 전체 면적에 대한 제1 도전형 반도체층(32)의 전체 면적의 비율이 0.5% 내지 30%(좀더 바람직하게는 0.5% 내지 5%)일 수 있다. 제1 도전형 반도체층(32)의 전체 면적 비율이 0.5% 미만인 경우에는 제1 전극(42)과 접촉이 정확하게 이루어지지 않아 제1 전극(42)과의 접촉 저항이 커질 수 있다. 상기 면적 비율이 30%를 초과하면, 앞서 설명한 바와 같이 제1 도전형 반도체층(32)의 면적이 적어져서 태양 전지(100)의 효율이 저하될 수 있다. 태양 전지의 효율을 좀더 생각하면 상기 면적 비율이 0.5% 내지 5%인 것이 바람직하다.
제1 전극(42)은 제1 도전형 반도체층(32) 제1 줄기부(32a)에 대응하여 형성되는 줄기부(42a)와, 제1 도전형 반도체층(32)의 제1 가지부(32b)에 대응하여 형성되는 가지부(42b)를 구비할 수 있다. 유사하게, 제2 전극(44)은 제2 도전형 반도체층(34)의 제2 줄기부(34a)에 대응하여 형성되는 줄기부(44a)와, 제2 도전형 반도체층(34)의 제2 가지부(34b)에 대응하여 형성되는 가지부(44b)를 구비할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42) 및 제2 전극(44)이 다양한 평면 형상을 가질 수 있음은 물론이다.
이에 의하여 제1 도전형 반도체층(34)이 형성되지 않은 제1 도전형 반도체층(32) 상에 제1 전극(42)이 전체적으로 접촉하면서 형성되고, 제1 도전형 반도체층(34)이 형성된 부분에서 제2 전극(44)이 전체적으로 접촉하면서 형성된다. 이에 따라 제1 도전형 반도체층(34)의 영역을 충분하게 확보하면서도 제1 도전형 반도체층(32) 및 제1 전극(42)과 제1 도전형 반도체층(34) 및 제2 전극(44)이 서로 이격된 상태로 위치하게 된다. 이에 의하여 제1 도전형 반도체층(32)과 제1 전극(42)의 전기적 연결, 그리고 제1 도전형 반도체층(34)과 제2 전극(44)의 전기적 연결이 안정적으로 이루어질 수 있다. 절연층(40)을 구비하는 것에 의하여 패시베이션 특성, 절연 특성 등을 향상할 수 있다. 또한, 절연층(40)은 앞서 설명한 바와 같이 수소화 공정 시 수소 공급원으로서의 역할도 수행하게 된다.
상술한 구조의 따른 태양 전지(100)에서 제1 및 제2 도전형 반도체층(32, 34)이 높은 수소 함량을 가지는 비정질 반도체(예를 들어, 비정질 실리콘)으로 구성되어 우수한 특성을 가지면서 저온 공정에서 쉽게 제조될 수 있다. 이를 도 3a 내지 도 3l을 참조하여 좀더 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 3a 내지 도 3l은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다.
이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다. 반도체 기판(10)의 전면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 3c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 이때, 반도체층(30)은 비정질 반도체(일례로, 비정질 실리콘)으로 구성될 수 있다. 이와 같이 반도체층(30)이 비정질 반도체로 구성되어 저온 공정인 증착법 등에 의하여 형성될 수 있다. 일례로, 반도체층(30)은 120℃ 내지 250℃의 온도에서 반도체(일례로, 실리콘)을 증착하여 형성된 비정질 반도체(일례로, 비정질 실리콘)일 수 있다. 이와 같이 반도체층(30)이 비정질 반도체를 포함하므로 반도체층(30)을 저온에서의 증착에 의하여 쉽게 형성할 수 있다. 이때, 증착 시에는 수소를 포함하여 반도체층(30)이 수소화된 비정질 반도체를 포함할 수 있다. 반면, 다결정 반도체의 경우에는 500℃ 이상의 비교적 높은 온도에서만 형성이 가능하다.
이때, 반도체층(30)은 100nm 이하(일례로, 10nm 내지 50nm의 두께)를 가질 수 있다. 본 실시예에서는 제1 및 제2 도전형 반도체층(32, 34)을 형성하기 위한 반도체층(30)을 비교적 얇은 두께로 형성하여 공정 시간을 절감할 수 있다.
이어서, 도 3d 내지 도 3h에 도시한 바와 같이, 반도체층(30)에 제1 및 제2 도전형 불순물을 도핑하여 제1 도전형 반도체층(32) 및 제2 도전형 반도체층(34)을 형성한다. 이를 좀더 상세하게 설명한다.
먼저, 도 3d에 도시한 바와 같이, 반도체층(30) 위에 제2 도전형 불순물을 가지는 도핑층(342)(이하 제2 도핑층(342))을 전체적으로 형성한다. 제2 도핑층(342)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 보론 실리케이트 유리(BSG) 일 수 있다. 이와 같이 비정질 반도체로 구성된 반도체층(30) 위에 보론 실리케이트 유리로 구성된 제2 도핑층(342)을 형성하면 제2 도핑층(342)을 낮은 온도에서 형성하게 된다. 일례로, 제2 도핑층(342)은 200℃ 내지 250℃의 온도에서 수행되는 증착에 의하여 형성될 수 있다. 제2 도핑층(342)의 증착 온도가 200℃ 미만이면 증착이 원활하게 이루어지지 않을 수 있고, 250℃를 초과하면 반도체층(30)의 특성을 저하시킬 수 있다. 제2 도핑층(342)의 두께는 100nm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 3e에 도시한 바와 같이, 제2 도핑층(342)에서 제1 도전형 반도체층(32)에 대응하는 영역을 선택적으로 식각하여 개구부(342a)를 형성한다. 선택적으로 식각하는 방법으로는 다양한 방법이 사용될 수 있다. 일례로, 제2 도핑층(342) 위에 제1 도전형 반도체층(32)이 형성될 영역을 개구하는 레지스트층(일례로, 포토 리소그래피 사용)을 형성한 다음, 식각 용액을 이용하여 제2 도핑층(342)의 해당 영역을 식각할 수 있다. 또는, 제1 제1 도전형 반도체층(32)이 형성될 영역에 대응하여 제2 도핑층(342) 위에 식각 페이스트를 도포한 후 열처리 하여 제2 도핑층(342)의 해당 영역을 식각할 수 있다.
이어서, 도 3f에 도시한 바와 같이, 제2 도핑층(342)의 개구부(도 3e의 참조부호 342a)를 채우면서 제2 도핑층(342)의 위에 제1 도전형을 가지는 도핑층(322)(이하 제1 도핑층(322))을 전체적으로 형성한다. 제1 도핑층(322)은 제1 도전형 불순물을 구비하는 다양한 층일 수 있으며, 인 실리케이트 유리(PSG) 일 수 있다. 이와 같이 비정질 반도체로 구성된 반도체층(30) 위에 인 실리케이트 유리로 구성된 제1 도핑층(322)을 형성하면 쉽게 제1 도핑층(322)을 낮은 온도에서 형성하게 된다. 일례로, 제1 도핑층(322)은 200℃ 내지 250℃의 온도에서 수행되는 증착에 의하여 형성될 수 있다. 제1 도핑층(322)의 증착 온도가 200℃ 미만이면 증착이 원활하게 일어나지 않을 수 있고, 250℃를 초과하면 반도체층(30)의 특성을 저하시킬 수 있다. 제1 도핑층(322)의 두께는 100nm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이와 같이 본 실시예에서는 제2 도핑층(342)을 먼저 형성한 다음 제1 도핑층(322)을 형성한다. 그러면, 상대적으로 넓은 면적을 차지하는 제2 도전형 반도체층(34)에 대응하는 제2 도핑층(342)을 전체적으로 형성한 다음 제2 도핑층(342)에서 제1 도전형 반도체층(32)에 대응하는 좁은 면적만을 제거하면 되므로, 공정 시간을 좀더 절감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도핑층(342)이 마스크를 이용하여 제2 도전형 반도체층(34)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 제1 도핑층(322)을 먼저 형성한 다음, 제2 도핑층(342)을 형성하는 것도 가능하다. 그 외에도 다양한 변형이 가능하다.
이어서, 도 3g에 도시한 바와 같이, 열처리에 의하여 제1 도핑층(322) 내의 제1 도전형 불순물을 반도체층(도 3f의 참조부호 30, 이하 동일)에 확산시켜 제1 도전형 반도체층(32)을 형성하고, 제2 도핑층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 반도체층(34)을 형성한다.
상술한 바와 같이 본 실시예에서는 반도체층(30)이 상대적으로 얇은 두께(일례로, 100nm 이하, 좀더 상세하게는, 10nm 내지 50nm의 두께)를 가지므로 제1 및 제2 도전형 불순물을 확산하기 위한 열처리의 온도 및 시간을 효과적으로 절감할 수 있다. 또한, 비정질 반도체로 구성된 반도체층(30)의 많은 결함에 의하여 불순물이 쉽게 확산할 수 있다. 이에 따라 결정성 반도체에 비하여 불순물이 빠른 속도로 확산할 수 있다. 이에 의하여 도핑을 위한 열처리의 온도 및 시간을 효과적으로 절감할 수 있다. 일 예로, 제1 및 제2 도전형 불순물의 확산을 위한 열처리 온도는 700℃ 이하(일례로, 600℃ 내지 700℃)일 수 있고, 열처리 시간은 피크 온도(peak temperature)에서 5초 내지 5분일 수 있다. 이에 따라 제조 공정을 단순하고 제조 비용을 절감할 수 있다. 참고로, 반도체층(30)이 다결정 실리콘 등으로 형성된 경우에는 도핑을 위한 열처리 온도가 900℃ 내지 1,000℃ 정도로 높고, 열처리 시간은 피크 온도에서 30분 내지 10시간 정도일 수 있다.
이어서, 도 3h에 도시한 바와 같이, 제1 도핑층(322) 및 제2 도핑층(342)을 제거한다. 제거 방법으로는 알려진 다양한 방법이 적용될 수 있으며, 일례로, 제1 도핑층(322) 및 제2 도핑층(342)은 희석한 불산(diluted HF)에 침지한 다음 물에 의하여 세정하는 것에 의하여 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 이와 같이 제1 및 제2 도핑층(322, 342)을 제거하여 이들이 잔존할 경우에 발생할 수 있는 휨 현상을 방지할 수 있다.
앞서 설명한 바와 같이, 제1 및 제2 도핑층(322, 342)은 상대적으로 낮은 온도에서 증착되어 낮은 밀도를 가지도록 증착되므로, 쉽게 제거될 수 있다. 반면, 높은 온도에서 증착되어 높은 밀도를 가지는 경우에는 제거에 많은 시간이 필요하여 제거가 어려울 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 도핑층(322, 342)을 제거하지 않고 잔존시키는 것도 가능하다.
이어서, 도 3i에 도시한 바와 같이, 반도체 기판(10)의 후면에서 제1 및 2 도전형 반도체층(32, 34) 위에 절연층(40)을 형성하고, 반도체 기판(10)의 전면에 패시베이션막(60), 전계 형성층(62) 및 반사 방지막(50)을 형성한다. 절연층(40) 및 패시베이션막(60)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 전계 형성층(62)은 반도체 물질 등을 증착하면서 또는 증착한 다음 제1 도전형 불순물을 도핑하여 형성될 수 있다. 반사 방지막(50)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이때, 절연층(40)은 높은 수소 함량을 가지도록 형성될 수 있다. 일례로, 절연층(40)은 1at% 내지 10at%의 수소 함량을 가질 수 있다.
이어서, 도 3j에 도시한 바와 같이, 터널링층(20), 그리고 제1 및 제2 도전형 반도체층(32, 34) 등이 형성된 반도체 기판(10)에 수소화 공정을 수행한다.
즉, 제1 및 제2 도전형 반도체층(32, 34) 등이 형성된 반도체 기판(10)을 상온보다 높은 온도의 수소 분위기에 위치시켜 일정 시간 동안 유지시키는 것에 의하여 수소가 터널링층(20), 제1 및 제2 도전형 반도체층(32, 34) 등으로 유입되도록 한다. 그리고 반사 방지막(50)에도 수소가 유입되어 반사 방지막(50)의 결함을 제거할 수도 있다.
이때, 제1 및 제2 도전형 반도체층(32, 34)이 두께가 100nm 이하로 얇고, 제1 및 제2 도전형 반도체층(32, 34)이 비정질 반도체(일례로, 비정질 실리콘)을 포함하므로 수소 확산 또한 쉽게 이루어질 수 있다. 이에 의하여 제1 및 제2 도전형 반도체층(32, 34)의 결함 밀도(defect density)를 효과적으로 줄일 수 있다. 이에 의하여 제1 및 제2 도전형 반도체층(32, 34)이 7at% 내지 20at%의 수소 함량을 가질 수 있다.
이때, 수소 분위기에 의한 외부 수소뿐만 아니라 반도체층(30) 및 절연층(40) 형성 시 반도체층(30) 및 절연층(40) 내에 잔존하고 있던 수소가 수소 공급원으로 작용하여 수소의 확산을 돕게 된다. 이에 의하여 수소가 쉽게 확산하여 터널링층(20), 제1 및 제2 도전형 반도체층(32, 34)의 결함을 줄일 수 있다. 이때, 터널링층(20)은 확산 방지막의 역할을 수행하게 되므로 반도체 기판(10) 내로 수소가 확산되는 것을 방지하게 되고, 이에 의하여 반도체 기판(10)과 제2 도전형 반도체층(34)은 이종 접합(heterojunction) 상태를 그대로 유지하게 된다.
좀더 구체적으로는, 외부의 수소가 절연층(40)으로 유입되고, 절연층(40)의 수소가 제1 및 제2 도전형 반도체층(32, 34)으로 유입되고, 제1 및 제2 도전형 반도체층(32, 32)의 수소가 터널링층(20)으로 유입된다. 이에 의하여 단계적으로 수소가 확산될 수 있도록 하여 수소 확산이 효과적으로 이루어질 수 있다.
또한, 상승된 온도에 의하여 제1 및 제2 도전형 반도체층(32, 34)에 도핑된 제1 및 제2 도전형 불순물의 추가 확산을 유도하여 제1 및 제2 도전형 반도체층(32, 34) 내의 불순물 분포를 균일하게 할 수 있다.
이러한 수소화 공정은 수소가 유입될 수 있는 소정의 온도에서 소정 시간 동안 수행될 수 있다. 일례로, 수소화 공정은 400℃ 내지 500℃의 온도에서 1시간 이내(일례로, 1분 내지 1시간)의 시간 동안 수행될 수 있다. 수소화 공정의 온도가 400℃ 미만이면 수소가 확산 속도가 저하되거나 수소 확산이 원활하게 일어나지 않을 수 있고, 500℃를 초과하면 온도가 높아져서 이미 형성된 층들의 특성이 저하되거나 변형될 수 있다. 그리고 열처리 온도가 1시간을 초과하면 공정 시간이 길어질 수 있다.
이어서, 도 3k에 도시한 바와 같이, 제1 및 제2 도전형 반도체층(32, 34)에 제1 및 제2 개구부(402, 404)를 형성한다. 제1 및 제2 개구부(402, 404)는 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3l에 도시한 바와 같이, 제1 및 제2 개구부(402, 404) 내에 전극 물질을 증착하여 제1 및 제2 전극(42, 44)을 형성한다. 본 실시예에서는 이와 같이 제1 및 제2 전극(42, 44)을 증착으로 형성하여 태양 전지(100)의 제조 공정이 전체적으로 저온 공정이 될 수 있도록 한다. 또한, 파이어 스루(fire through) 등을 이용할 경우에 발생할 수 있는 제1 및 제2 도전형 반도체층(32, 34)의 손상 등을 효과적으로 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 전극(42, 44)의 제조 방법으로는 다양한 방법이 적용될 수 있다.
본 실시예에 따르면 터널링층(20) 위에 비정질 반도체(일례로, 비정질 실리콘)를 포함하는 비교적 얇은 반도체층(30)을 형성한 다음 반도체층(30)에 제1 및 제2 도전형 불순물을 확산시켜 제1 및 제2 도전형 반도체층(32, 34)을 형성하고, 그 후에 수소화 공정을 수행하여 제1 및 제2 도전형 반도체층(32, 34)의 결함 밀도를 저감시킨다. 이때, 비정질 반도체의 많은 결함 및 반도체층(30)의 얇은 두께에 의하여 제1 및 제2 도전형 불순물이 쉽게 확산할 수 있다. 이에 의하여 제1 및 제2 도전형 불순물을 확산하기 위한 공정 온도 및 시간을 줄일 수 있다. 제1 및 제2 도전형 반도체층(32, 34)이 형성된 다음에는 수소화 공정에 의하여 터널링층(20), 그리고 제1 및 제2 도전형 반도체층(32, 34)에 수소를 확산시켜 결함을 제거하는 것에 의하여 패시베이션 특성을 크게 향상할 수 있다.
이와 달리, 비정질 반도체를 증착하는 공정 등에서 제1 및 제2 도전형 반도체층을 함께 도핑하는 것은 실제로 공정에 적용하기에 어려움이 있다. 일례로, 비정질 반도체 증착 공정 중에 불순물을 도핑하는 경우에는, 하나의 불순물을 도핑한 비정질 반도체층을 전체적으로 형성한 다음 일부 영역을 제거하는 공정을 수행하여야 한다. 그런데, 비정질 반도체층을 식각할 때 반도체 기판이 함께 식각되어 반도체 기판을 손상할 수 있고, p형의 비정질 반도체층은 식각 저지층(etch stopper)로 사용될 정도로 식각이 어려운 문제가 있다.
즉, 본 실시예에서는 반도체층(30)(또는 제1 및 제2 도전형 반도체층(32, 34))의 물질, 두께, 제조 공정 등에 의하여 태양 전지(100)의 특성을 향상하면서 제조 공정을 단순화할 수 있다.
상술한 실시예에서는 터널링층(20), 제1 및 제2 도전형 반도체층(32, 34), 배리어층(34), 절연층(40)을 형성한 다음, 패시베이션막(60) 및 반사 방지막(50)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 제1 및 제2 도전형 반도체층(32, 34), 배리어층(34), 절연층(40), 패시베이션막(60), 반사 방지막(50), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 좀더 상세하게 설명한다. 상술한 실시예와 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분을 상세하게 설명한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 후면 평면도이다. 좀더 간략한 도시를 위하여 도 4에서는 절연층(도 1의 참조부호 40, 이하 동일)의 도시를 생략한다.
도 4를 참조하면, 본 실시예에서 제1 도전형 반도체층(32)은, 제1 전극(42)에 연결되며 서로 이격되는 복수의 영역을 포함하고, 복수의 영역이 아일랜드(island) 형상을 가질 수 있다. 그러면, 제1 도전형 반도체층(32)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제1 도전형 반도체층(32)이 위치하도록 할 수 있다. 즉, 제1 도전형 반도체층(32)에 의하여 표면 재결합을 효과적으로 방지하면서도 제2 도전형 반도체층(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 반도체층(32)이 그 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
또한, 도면에서는 제1 도전형 반도체층(32)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 반도체층(32)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
이때, 제1 도전형 반도체층(32)의 폭 또는 직경이 50㎛ 내지 1000㎛일 수 있다. 제1 도전형 반도체층(32)의 폭 또는 직경이 50㎛ 미만인 경우에는 제1 전극(42)과의 전기적 연결이 원활하게 이루어지기 어려울 수 있고, 1000㎛를 초과하는 경우에는 제2 도전형 반도체층(34)의 면적이 줄어들거나 제1 도전형 반도체층(32) 사이의 피치가 커질 수 있다. 제1 전극(42)과의 연결, 면적 비율 등을 좀더 고려하면 제1 도전형 반도체층(32)의 폭 또는 직경이 100㎛ 내지 500㎛일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 상황에 따라 구체적인 수치가 달라질 수 있다.
제2 도전형 반도체층(34)은 전체적으로 연결된 일체의 구조를 가지면서 제1 도전형 반도체층(32)에 대응하는 부분에서 형성되지 않는다. 도면에서는 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)이 서로 인접한 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)이 서로 이격되도록 위치하는 것도 가능하다.
절연층(40)에는 제1 도전형 반도체층(32)과 제1 전극(42)을 연결하기 위한 제1 개구부(402)와, 제2 도전형 반도체층(34)과 제2 전극(44)을 연결하기 위한 제2 개구부(404)가 형성된다. 이때, 제1 개구부(402)는 제1 도전형 반도체층(32)에 대응하도록 아일랜드 형상을 가지면서 형성될 수 있고, 제2 개구부(404)는 제2 전극(44)의 형상에 따라 전체적으로 제2 전극(44)과 동일 또는 유사한 형상을 가질 수 있다. 이와 같이 제1 및 제2 개구부(402, 404)가 아일랜드 영역의 제1 도전형 반도체층(32) 및 전체적으로 연결된 제2 도전형 반도체층(34)의 형상을 고려하여 서로 다른 형상을 가질 수 있다. 이에 의하여 제1 전극(42)과 아일랜드 형상의 제1 도전형 반도체층(32)의 전기적인 연결이 잘 이루어지도록 하면서 제1 전극(42)과 제2 도전형 반도체층(34) 사이의 절연이 안정적으로 유지될 수 있다. 그리고 제2 전극(44)은 제2 도전형 반도체층(34)과 전체적으로 접촉하도록 하여 캐리어 수집 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 개구부(402, 404)의 형상 등은 달라질 수 있다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5를 참조하면, 본 실시예에서는, 제1 및 제2 도전형 반도체층(32, 34)과 제1 및 제2 전극(42, 44) 사이에 미세 결정 반도체(일례로, 미세 결정 실리콘)을 포함하는 접합층(320, 340)이 형성된다. 접합층(320, 340)은 제1 및 제2 도전형 반도체층(32, 34)과 별개의 층으로 구성되는 것도 가능하다. 또는, 제1 및 제2 도전형 반도체층(32, 34)의 내에서 제1 및 제2 전극(42, 44)에 인접한 부분에서 미세 결정 반도체의 분율이 증가하는 부분이 존재하는 것도 가능하다. 이러한 구조는 제1 및 제2 도전형 반도체층(32, 34)을 형성하기 위한 반도체층(도 3c의 참조부호 30, 이하 동일)을 형성하는 공정(일례로, 증착)에서 주입되는 가스비 등을 조절하는 것에 의하여 형성될 수 있다. 예를 들어, 증착 등에 의하여 반도체층(30)을 형성할 때 수소의 함량이 높아지면 미세 결정 반도체의 함량이 높아진다. 이를 이용하여 반도체층(30)을 형성할 때 접합층(320, 340)에 대응하는 부분을 형성할 때는 수소의 함량을 높여서 미세 결정 반도체를 형성할 수 있다. 그 외의 다양한 방법에 의하여 미세 결정 반도체를 포함하는 접합층(320, 340)을 형성할 수 있다.
이와 같이 미세 결정 반도체를 포함하는 접합층(320, 340)은 제1 및 제2 전극(42, 44)에 접촉하여 형성되어 제1 및 제2 도전형 반도체층(32, 34)과 제1 및 제2 전극(42, 44) 사이의 전기적인 접촉 특성을 향상하는 역할을 할 수 있다. 이와 같이 접합층(320, 340)을 형성하면, 제1 및 제2 전극(42, 44)을 다양한 방법(일례로, 파이어 스루를 이용한 방법)으로 형성하여도 우수한 접촉 특성을 가질 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 6을 참조하면, 본 실시예에서는 제1 및 제2 도전형 반도체층(32, 34)과 제1 및 제2 전극(42, 44) 사이에 투광성 전도 물질을 포함하는 접합층(320, 340)이 형성된다. 일례로, 접합층(320, 340)은 인듐-틴 산화물 등과 같은 물질을 포함할 수 있다. 이와 같은 접합층(320, 340) 및 제1 및 제2 전극(42, 44)의 제조 방법은 다음과 같다. 도 3k에 도시한 바와 같이 제1 및 제2 개구부(402, 404)를 형성한 다음, 투광성 전도 물질을 증착 등의 방법에 의하여 형성하여 접합층(320, 340)을 형성하고, 그 후에 도 3l에 도시한 바와 같이 접합층(320, 340) 위에 제1 및 제2 전극(42, 44)을 형성할 수 있다.
이와 같이 투광성 전도 물질을 포함하는 접합층(320, 340)은 절연층(40)의 개구부(402, 404) 내에서 제1 및 제2 전극(42, 44)과 접촉하여 형성될 수 있다. 이에 의하여 접합층(320, 340)은 제1 및 제2 도전형 반도체층(32, 34)과 제1 및 제2 전극(42, 44) 사이의 전기적인 접촉 특성을 향상할 수 있다. 이와 같이 접합층(320, 340)을 형성하면, 제1 및 제2 전극(42, 44)을 다양한 방법(일례로, 파이어 스루를 이용한 방법)으로 형성하여도 우수한 접촉 특성을 가질 수 있다.
상술한 실시예에서는 반도체층(30) 또는 제1 및 제2 도전형 반도체층(32, 34)이 비정질 반도체(예를 들어, 비정질 실리콘)으로 구성되는 것으로 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체층(30) 또는 제1 및 제2 도전형 반도체층(32, 34)이 적어도 부분적으로 다결정 또는 미세 결정 반도체를 포함할 수도 있다. 반도체층(30) 또는 제1 및 제2 도전형 반도체층(32, 34)이 적어도 부분적으로 다결정 또는 미세 결정 반도체를 포함하는 경우에도 수소화 공정에서 수소가 도입되어 결함 밀도가 저감될 수 있고, 이에 의하여 제1 및 제2 도전형 반도체층(32, 34)의 특성을 향상할 수 있는 효과를 가질 수 있다.
이와 같이 상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
30: 반도체층
32: 제1 불순물 반도체층
34: 제2 불순물 반도체층
40: 절연층
50: 반사 방지막
60: 패시베이션 막
62: 전면 전계층

Claims (20)

  1. 반도체 기판의 일면 위에 터널링층을 형성하는 단계;
    상기 터널링층 위에 반도체층을 형성하는 단계;
    상기 반도체층에 제1 도전형 불순물 및 제2 도전형 불순물을 도핑하여 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 도핑 단계; 및
    상기 제1 및 제2 도전형 반도체층에 수소를 확산시키는 수소화 단계
    를 포함하는 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 수소화 단계에서는 상온보다 높은 온도의 수소 분위기에서 수행되는 태양 전지의 제조 방법.
  3. 제2항에 있어서,
    상기 수소화 단계의 온도가 400℃ 내지 500℃인 태양 전지의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체층의 두께가 100nm 이하인 태양 전지의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체층이 수소를 포함하는 비정질 실리콘을 포함하고,
    상기 수소화 단계 이후에 상기 제1 및 제2 도전형 반도체층의 수소 함량이 7 at% 내지 20 at%인 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 도핑 단계와 상기 수소화 단계 사이에 상기 반도체층 위에 절연층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  7. 제6항에 있어서,
    상기 절연층의 수소 함량이 1at% 내지 10at%인 태양 전지.
  8. 제1항에 있어서,
    상기 도핑 단계는,
    상기 반도체층 위에서 상기 제1 도전형 반도체층에 대응하는 영역에 상기 제1 도전형 불순물을 포함하는 제1 도핑층을 형성하고 제2 도전형 반도체층에 대응하는 영역에 상기 제2 도전형 불순물을 포함하는 제2 도핑층을 형성하는 도핑층 형성 단계; 및
    열처리에 의하여 상기 제1 도전형 불순물 및 상기 제2 도전형 불순물을 상기 반도체층에 확산시켜 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층을 형성하는 확산 단계
    를 포함하는 태양 전지의 제조 방법.
  9. 제8항에 있어서,
    상기 도핑층 형성 단계는,
    상기 제2 도핑층을 형성하는 단계;
    상기 제2 도핑층에서 상기 제1 도전형 반도체층에 대응하는 영역을 제거하는 단계; 및
    상기 제1 도전형 반도체층에 대응하는 영역에 상기 제1 도핑층을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 도전형 반도체층이 n형을 가지고,
    상기 제2 도전형 반도체층이 p형을 가지며,
    상기 제1 도핑층이 인 실리케이트 유리를 포함하고,
    상기 제2 도핑층이 보론 실리케이트 유리를 포함하는 태양 전지의 제조 방법.
  11. 제8항에 있어서,
    상기 도핑 단계와 상기 수소화 단계 사이에 상기 제1 도핑층 및 상기 제2 도핑층을 제거하는 단계를 더 포함하는 태양 전지의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 도핑층 및 상기 제2 도핑층을 제거하는 단계와 상기 수소화 단계 사이에 상기 반도체층 위에 상기 반도체층에 접촉하는 절연층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  13. 제1항에 있어서,
    상기 수소화 단계 이후에 상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 반도체층을 형성하는 단계에서는, 상기 반도체층과 함께 상기 반도체층 위에 형성되며 미세 결정 반도체를 포함하는 접합층을 형성하고,
    상기 제1 및 제2 전극이 상기 접합층에 연결되는 태양 전지의 제조 방법.
  15. 제13항에 있어서,
    상기 수소화 단계와 상기 제1 및 제2 전극을 형성하는 단계와 사이에 투광성 전도 물질을 포함하는 접합층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  16. 반도체 기판;
    상기 반도체 기판의 일면 위에 형성되는 터널링층;
    상기 터널링층 위에 형성되며 수소를 포함하는 반도체를 포함하는 제1 및 제2 도전형 반도체층;
    상기 제1 및 제2 도전형 반도체층에 접촉하여 형성되는 절연층; 및
    상기 절연층을 관통하여 상기 제1 및 제2 도전형 반도체층에 각기 연결되는 제1 및 제2 전극
    을 포함하고,
    상기 제1 및 제2 도전형 반도체층의 수소 함량이 7 at% 내지 20 at%인 태양 전지.
  17. 제16항에 있어서,
    상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층은 동일한 층에서 동일 평면 상에 위치하고,
    상기 제1 및 제2 도전형 반도체층은 비정질 반도체를 포함하고,
    상기 제1 및 제2 도전형 반도체층의 두께가 100nm 이하인 태양 전지.
  18. 제17항에 있어서,
    상기 절연층의 수소 함량이 1at% 내지 10at%인 태양 전지.
  19. 제16항에 있어서,
    상기 제1 및 제2 전극의 인접한 상기 제1 및 제2 도전형 반도체층의 부분에 형성되며 미세 결정 반도체를 포함하는 접합층을 더 포함하는 태양 전지.
  20. 제16항에 있어서,
    상기 절연층의 개구부 내에서 상기 제1 및 제2 도전형 반도체층과 상기 제1 및 제2 전극 사이에 위치하며 각기 투광성 전도 물질을 포함하는 접합층을 더 포함하는 태양 전지.
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