KR101622089B1 - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 형성되는 제1 도전형 반도체층; 및 상기 터널링층 위에 형성되는 제2 도전형 반도체층을 포함하고, 상기 터널링층 위에서 상기 제1 및 제2 도전형 반도체층의 경계 부분의 적어도 일부에 상기 제1 및 제2 도전형 반도체층을 분리하는 분리 부분이 위치한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 후면 전극 구조를 가지는 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다. 또한, 다양한 층 및 전극을 가지는 태양 전지의 제조 공정을 단순화하는 것도 요구된다.
본 발명은 우수한 특성 및 높은 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 형성되는 터널링층; 상기 터널링층 위에 형성되는 제1 도전형 반도체층; 및 상기 터널링층 위에 형성되는 제2 도전형 반도체층을 포함하고, 상기 터널링층 위에서 상기 제1 및 제2 도전형 반도체층의 경계 부분의 적어도 일부에 상기 제1 및 제2 도전형 반도체층을 분리하는 분리 부분이 위치한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면 위에 형성되는 터널링층을 형성하는 단계; 상기 터널링층 위에 서로 접하는 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 단계; 및 상기 터널링층 위에서 상기 제1 및 제2 도전형 반도체층을 선택적으로 제거하여 상기 제1 및 제2 도전형 반도체층의 경계 부분의 적어도 일부에 트렌치부를 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판의 일면 위에 터널링층을 형성하는 단계; 상기 터널링층 위에 진성 반도체층을 형성하는 단계; 및 상기 진성 반도체층에 제1 도전형 불순물 및 제2 도전형 불순물을 도핑하여 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 도핑 단계를 포함한다. 상기 도핑 단계에서는 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이의 경계 부분을 부분적으로 미도핑하여 분리 부분을 형성한다.
본 실시예에 따르면 제1 및 제2 도전형 반도체층 사이에 분리 부분을 형성하여 제1 도전형 반도체층과 제2 도전형 반도체층이 인접하여 발생될 수 있는 다양한 문제(예를 들어, 핫 스팟) 등을 방지할 수 있다. 이때, 반도체 기판 및 터널링층에 트렌치부가 형성되지 않도록 한다. 이에 따라 반도체 기판 및 터널링층의 손상을 방지할 수 있고, 트렌치부가 형성된 부분에서 별도의 패시베이션 막을 별도로 형성하지 않아도 된다. 이에 의하여 태양 전지의 효율 등의 특성을 향상하면서 태양 전지의 제조 방법을 단순화할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 2는 본 발명의 실시예에 따른 태양 전지의 후면 평면도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 온도 및 농도에 따른 테트라메틸암모늄 하이드록시드(TMAH)의 실리콘의 식각비(etch rate)를 나타낸 그래프이다.
도 5는 온도 및 농도에 따른 테트라메틸암모늄 하이드록시드의 실리콘 산화물의 식각비를 나타낸 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 후면 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 제1 및 제2 도전형 반도체층, 그리고 트렌치부의 일부를 도시한 부분 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.
도 9a 내지 도 9f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면(일례로, 후면) 위에 형성되는 터널링층(20)과, 터널링층(20) 위에 형성되는 제1 도전형 반도체층(32) 및 제2 도전형 반도체층(34)을 포함한다. 그리고 제1 및 제2 도전형 반도체층(32, 34)에 연결되어 캐리어를 수집하는 제1 및 제2 전극(42, 44)을 포함할 수 있다. 그 외에도 패시베이션막(60), 전면 전계층(62), 반사 방지막(50) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은, 제1 도전형 불순물을 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 이때, 베이스 영역(110)은, 일례로, 제1 도전형 불순물을 포함하는 실리콘을 포함할 수 있다. 실리콘으로는 단결정 실리콘이 사용될 수 있으며, 제1 도전형 불순물은 n형 또는 p형일 수 있다. 즉, 제1 도전형 불순물로 5족 원소인 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 n형 불순물을 사용할 수 있다. 또는, 제1 도전형 불순물로 3족 원소인 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 p형 불순물을 사용할 수 있다.
본 실시예에서는 반도체 기판(10)이 베이스 영역(110)으로 이루어지고, 별도의 도핑 영역을 구비하지 않는다. 이에 따라 도핑 영역을 형성할 때 발생될 수 있는 반도체 기판(10)의 손상을 방지하고 도핑 영역에서의 재결합을 방지할 수 있다.
일 예로, 베이스 영역(110)은 제1 도전형 불순물로 n형의 불순물을 가질 수 있다. 그러면, 반도체 기판(10)(좀더 정확하게는 베이스 영역(110))과 터널링층(20)에 의하여 터널 정션을 이루는 제2 도전형 반도체층(34)이 p형을 가질 수 있다. 그러면 반도체 기판(10)과의 정션에 의하여 광전 변환을 일으키는 에미터의 역할을 수행하는 제2 도전형 반도체층(34)을 넓게 형성할 수 있고, 이에 의하여 전자보다 이동 속도가 느린 정공을 효과적으로 수집할 수 있다. 이러한 터널 정션에 광이 조사되면 광전 효과에 의해 생성된 전자가 제1 전극(42)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제2 전극(44)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 p형을 가지고 제2 도전형 반도체층(34)이 n형을 가지는 것도 가능하다.
반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 반도체 기판(10)과 제2 도전형 반도체층(34)에 의하여 형성된 터널 정션까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 이에 따라 반도체 기판(10)을 통과하여 후면으로 향하는 광을 후면에서 반사하여 다시 반도체 기판(10)으로 향하도록 할 수 있다. 그리고 본 실시예와 같이 반도체 기판(10)의 후면 쪽에서 터널링층(20)에 의하여 터널 정션이 형성된 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않는다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
반도체 기판(10)의 전면(즉 반도체 기판(10) 위)에는 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)이 차례로 형성될 수 있다. 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)은 전면에 전체적으로 형성될 수 있다. 이에 따라 각 층의 효과를 최대화할 수 있으며, 패터닝이 요구되지 않아 제조 공정을 단순화할 수 있다.
패시베이션막(60)은 기본적으로 반도체 기판(10)의 표면 또는 벌크 내에 존재하는 결함을 부동화시키는 역할을 한다. 전면 전계층(62)은 제1 또는 제2 도전형 불순물의 농도가 반도체 기판(10)보다 높아서 후면 전계층(back surface field, BSF)과 유사한 작용을 한다. 즉, 전면 전계층(62)은 전계를 형성하여 캐리어가 반도체 기판(10)의 전면에서 재결합되는 것을 방지한다. 이에 따라 태양 전지(100)의 개방 전압(Voc)을 증가시킬 수 있다. 반사 방지막(50)은 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율을 낮추는 것에 의하여 터널 정션까지 도달되는 광량을 증가할 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다.
일례로, 패시베이션막(60) 및/또는 반사 방지막(50)은, 일례로, 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 또는, 패시베이션막(60)으로 진성 비정질 반도체(일례로, 비정질 실리콘) 등을 사용할 수도 있다.
일례로, 전면 전계층(62)은 제1 또는 제2 도전형 불순물이 도핑된 비정질 반도체(일례로, 비정질 실리콘)으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 패시베이션 막(60), 반사 방지막(50) 등이 충분한 고정 전하(fixed charge)를 가지는 경우에는 전면 전계층(62)을 형성하지 않는 것도 가능하다.
즉, 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)은 상술한 물질 외의 다양한 물질이 사용될 수 있다. 또한, 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)이라는 용어는 사용의 편의를 위하여 임의로 사용한 용어에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다. 즉, 하나의 층이 하나가 패시베이션 역할, 전계 형성 역할 및 반사 방지 역할 중 적어도 두 개의 역할을 함께 수행하는 것도 가능하다. 예를 들어, 반사 방지막(50)이 고정 전하를 구비하여 전계 형성 역할 및 반사 방지 역할을 함께 수행할 수 있으며, 이 경우에는 전면 전계층(62)을 별개로 형성하지 않는 것도 가능하다. 그리고 패시베이션막(60), 전면 전계층(62) 및 반사 방지막(50)의 형성 순서 또한 다양하게 변형이 가능하다. 일례로, 본 실시예에서는 전면 전계층(62)이 패시베이션막(60) 위에서 반도체 기판(10)과 별개로 위치한다. 다른 예로, 전면 전계층(62)이 반도체 기판(10)에 제1 도전형 불순물을 반도체 기판(10)보다 높은 농도로 도핑하여 형성되는 것도 가능하다. 이 경우에는 전면 전계층(62) 위로 패시베이션막(60) 및/또는 반사 방지막(50)이 위치하게 된다. 그 외에도 다양한 변형이 가능하다.
반도체 기판(10)의 후면에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 생성된 캐리어는 터널링 효과에 의하여 원활하게 전달되도록 할 수 있다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 전도성 고분자 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께는 5nm 이하일 수 있고, 0.5nm 내지 5nm(일례로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께가 5nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께가 1nm 내지 4nm일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 달라질 수 있다.
제1 도전형 반도체층(32)은 반도체 기판(10)과 동일한 제1 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 제1 도전형 불순물은 반도체 기판(10)과 동일한 도전형을 가지는 불순물이면 족하다. 즉, 제1 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제1 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 이러한 제1 도전형 반도체층(32)은 후면 전계(back surface field) 구조를 형성하여 반도체 기판(10)의 표면에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 역할을 한다. 또한, 제1 전극(42)이 접촉하는 부분에서 접촉 저항을 저감시키는 역할을 할 수도 있다.
제2 도전형 반도체층(34)은 반도체 기판(10)과 반대되는 제2 도전형 불순물을 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 이때, 제2 도전형 불순물은 반도체 기판(10)과 반대되는 도전형을 가지는 불순물이면 족하다. 즉, 제2 도전형 불순물이 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제2 도전형 불순물이 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 이러한 제2 도전형 반도체층(34)은 반도체 기판(10)과 터널링층(20)에 의하여 터널 정션을 형성하여 광전 변환에 실질적으로 기여한다.
제1 및 제2 도전형 반도체층(32, 34)은 서로 균일한 두께를 가지면서 서로 동일한 평면 상에 위치한다. 이에 따라 평면으로 볼 때 제1 및 제2 도전형 반도체층(32, 34)이 서로 중첩되는 부분 없이 형성된다. 제1 및 제2 도전형 반도체층(32, 34)의 적층 구조 사이에서 이들을 절연하기 위한 별도의 절연층 등이 위치하지 않아도 된다. 이는 제1 및 제2 도전형 반도체층(32, 34)이 하나의 반도체층(30)에 서로 다른 제1 및 제2 도전형 불순물을 도핑하는 것에 의하여 형성되었기 때문이다. 이에 의하여 태양 전지(100)의 구조 및 제조 방법을 단순화할 수 있고, 불필요한 절연층을 제거하여 태양 전지(100)의 두께를 줄일 수 있다.
여기서, 반도체 기판(10)과 동일한 도전형을 가지는 제1 도전형 반도체층(32)의 면적보다 반도체 기판(10)과 다른 도전형을 가지는 제2 도전형 반도체층(34)의 면적을 넓게 형성할 수 있다. 이에 의하여 반도체 기판(10)과 제2 도전형 반도체층(34)의 사이에서 터널링층(20)을 통하여 형성되는 터널 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 n형의 도전형을 가지고 제2 도전형 반도체층(34)이 p형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 및 제2 도전형 반도체층(32, 34)의 평면 구조는 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
제1 및 제2 도전형 반도체층(32, 34) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 및 제2 도전형 반도체층(32, 34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 반도체층(32)의 경우에는 제2 전극(44), 제2 도전형 반도체층(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 및 제2 도전형 반도체층(32, 34)을 패시베이션하는 효과를 가질 수도 있다.
이러한 절연층(40)은 터널링층(20)보다 두꺼운 두께로 형성될 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다. 또한, 절연층(40)을 별도로 구비하지 않는 것도 가능하다.
절연층(40)에는 제1 도전형 반도체층(32)을 노출하는 제1 개구부와, 제2 도전형 반도체층(34)을 노출하는 제2 개구부를 구비한다.
제1 전극(42)은 절연층(40)의 제1 개구부를 관통하여 제1 도전형 반도체층(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부를 관통하여 제2 도전형 반도체층(34)에 연결된다. 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 및 제2 도전형 반도체층(32, 34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
본 실시예에서는 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)의 경계 부분에 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)을 분리하는 분리 부분이 형성될 수 있다. 일례로, 본 실시예에는 분리 부분이 트렌치부(36)로 형성되는 것을 예시하였다. 트렌치부(36)는 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)을 이격시켜 제1 및 제2 도전형 반도체층(32, 34)이 서로 접하여 발생할 수 있는 국부적 발열(예를 들어, 핫 스팟)을 방지하는 역할을 한다. 이에 의하여 전기적 신뢰성을 향상하여 태양 전지(100)의 장기 신뢰성을 크게 향상할 수 있다.
이때, 트렌치부(36)는 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)의 경계 부분이 제거되어 형성될 수 있다. 본 실시예에서 트렌치부(36)는 터널링층(20)의 위에서 제1 및 제2 도전형 반도체층(32, 34)에만 형성될 뿐 터널링층(20) 및 반도체 기판(10)에는 형성되지 않는다. 이에 따라 터널링층(20)은 제1 및 제2 도전형 반도체층(32, 34)의 경계 부분에 형성된 트렌치부(36)에 대응하는 부분에도 형성되어, 반도체 기판(10)의 후면 위에서 전체적으로 형성된다. 이에 따라 터널링층(20)을 손상하지 않으므로, 터널링층(20)에 의한 패시베이션 효과를 우수하게 유지할 수 있고 트렌치부(36)의 형성으로 반도체 기판(10)이 손상되는 것을 방지할 수 있다. 이에 의하여 반도체 기판(10) 및 터널링층(20)의 손상을 최소화하여 태양 전지의 개방 전압 및 전류 밀도를 향상할 수 있다. 또한, 반도체 기판(10) 및 터널링층(20)을 패시베이션하기 위한 별도의 패시베이션 층을 구비하지 않아도 되므로 제조 공정을 단순화할 수 있다. 즉, 본 실시예와 달리, 반도체 기판 및 터널링층에 트렌치부가 형성된 경우에는 반도체 기판 및 터널링층이 손상될 수 있다. 이에 따라 트렌치부 부분에서의 패시베이션을 위하여 별도의 패시베이션 층을 형성하여야 한다. 반면, 본 실시예에서는 반도체 기판(10) 및 터널링층(20)에 트렌치부(36)가 형성되지 않으므로 반도체 기판(10) 및 터널링층(20)이 손상되지 않으므로 별도의 패시베이션 층이 요구되지 않는다.
이때, 트렌치부(36)는 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34) 사이에서 이들을 이격하는 역할을 하므로, 이들을 이격할 수 있는 최소한의 폭으로 형성될 수 있다. 즉, 트렌치부(36)의 폭은 상대적으로 작은 면적으로 형성되는 제1 도전형 반도체층(32)의 폭보다 작을 수 있다.
이때, 트렌치부(36)의 폭(W)은 0.5㎛ 내지 100㎛일 수 있다. 상기 트렌치부(36)의 폭(W)이 0.5㎛ 미만인 경우에는 제1 및 제2 도전형 반도체층(32, 34)을 전기적으로 절연하는 효과가 충분하지 않을 수 있고, 상기 트렌치부(36)의 폭(W)이 100㎛를 초과하는 경우에는 광전 변환에 크게 기여하지 않는 영역(즉, 트렌치부(36)에 해당하는 영역)의 비율이 커져서 태양 전지(100)의 효율이 저하될 수 있다. 절연 효과 및 태양 전지(100)의 효율을 좀더 고려하면 트렌치부(36)의 폭(W)이 1㎛ 내지 30㎛일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니고 트렌치부(36)의 폭(W)은 다양하게 변할 수 있다.
이때, 평면으로 볼 때, 트렌치부(36)는 제1 및 제2 도전형 반도체층(32, 34)의 경계 부분에 전체적으로 형성될 수 있다. 이에 대해서는 도 2를 함께 참조하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 태양 전지(100)의 후면 평면도이다. 도 2에서 도시한 제1 및 제2 도전형 반도체층(32, 34), 그리고 제1 및 제2 전극(42, 44)의 형상은 일례로 제시한 것에 불과하므로 본 발명이 이에 한정되는 것은 아니다. 명확하고 간략한 도시를 위하여 도 2에서는 절연층(40)의 도시를 생략하였다.
도 2를 참조하면, 본 실시예에 따른 태양 전지(100)에서는 제1 도전형 반도체층(32)이 제2 도전형 반도체층(34)보다 좁은 면적을 가지도록 형성된다. 이에 의하여 반도체 기판(10)과 제2 도전형 반도체층(34)의 사이에서 터널링층(20)을 통하여 형성되는 터널 정션을 좀더 넓게 형성할 수 있다. 또한, 앞서 설명한 바와 같이, 반도체 기판(10) 및 제1 도전형 반도체층(32)이 n형의 도전형을 가지고 제2 도전형 반도체층(34)이 p형의 도전형을 가질 경우에, 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
제1 도전형 반도체층(32)은, 반도체 기판(10)의 제1 가장자리(도면의 상부 가장자리)를 따라 형성되는 제1 줄기부(32a)와, 이 줄기부(32a)로부터 제1 가장자리와 반대되는 제2 가장자리(도면의 하부 가장자리)를 향해 연장되는 복수의 제1 가지부(32b)를 포함할 수 있다. 제2 도전형 반도체층(34)은 반도체 기판(31)의 제2 가장자리를 따라 형성되는 제2 줄기부(34a)와, 이 제2 줄기부(34a)로부터 제1 가장자리를 향해 제1 가지부(32b) 사이로 연장되는 복수의 제2 가지부(34b)를 포함할 수 있다. 제1 도전형 반도체층(32)의 제1 가지부(32b)와 제2 도전형 반도체층(34)의 제2 가지부(34b)는 서로 교번하여 위치할 수 있다. 그리고 터널링층(20)은 제1 도전형 반도체층(34)과 동일 또는 극히 유사한 형상을 가져 제2 줄기부(34a)와 제2 가지부(34b)에 대응하는 부분을 가지면서 형성될 수 있다.
이때, 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)의 면적은 제1 및 제2 줄기부(32a, 34a) 및/또는 제1 및 제2 가지부(32b, 34b)의 폭을 다르게 하여 조절될 수 있다. 즉, 제1 줄기부(32a)의 폭을 제2 줄기부(34a)의 폭보다 작게 하거나, 및/또는 제1 가지부(32b)의 폭을 제2 가지부(34b)의 폭보다 작게 할 수 있다.
그리고 앞서 설명한 바와 같이 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)의 경계 부분에는 전체적으로 트렌치부(36)가 형성된다. 이 경우 트렌치부(36)는 제1 도전형 반도체층(32)의 복수의 제1 가지부(32b)와 제2 도전형 반도체층(34)의 복수의 제2 가지부(34b)의 사이에 위치하게 된다. 이에 의하여 트렌치부(36)의 평면 형상이 전체적으로 길게 이어지면서 지그재그 형상 또는 사형 형상을 가질 수 있다. 좀더 구체적으로, 트렌치부(36)는 제1 도전형 반도체층(32)의 복수의 제1 가지부(32b)와 제2 도전형 반도체층(34)의 복수의 제2 가지부(34b) 사이에서 이들의 길이 방향을 따라 위치하는 제1 트렌치 부분(36a)와, 제1 트렌치 부분(36a)와 교차하는 방향으로 형성되어 이웃한 두 개의 제1 트렌치 부분(36a)를 연결하는 제2 트렌치 부분(36b)를 포함할 수 있다. 이때, 제2 트렌치 부분(36b)는 제1 트렌치 부분(36a)의 일측 및 타측을 번갈아가면서 연결하게 된다. 이에 의하여 제1 및 제2 도전형 반도체층(32, 34)의 접점을 제거하여 핫 스팟 문제를 원척적으로 방지할 수 있다.
제1 전극(42)은 제1 도전형 반도체층(32) 제1 줄기부(32a)에 대응하여 형성되는 줄기부(42a)와, 제1 도전형 반도체층(32)의 제1 가지부(32b)에 대응하여 형성되는 가지부(42b)를 구비할 수 있다. 유사하게, 제2 전극(44)은 제2 도전형 반도체층(34)의 제2 줄기부(34a)에 대응하여 형성되는 줄기부(44a)와, 제2 도전형 반도체층(34)의 제2 가지부(34b)에 대응하여 형성되는 가지부(44b)를 구비할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42) 및 제2 전극(44)이 다양한 평면 형상을 가질 수 있음은 물론이다.
이에 의하여 제2 도전형 반도체층(34)이 형성되지 않은 제1 도전형 반도체층(32) 상에 제1 전극(42)이 전체적으로 접촉하면서 형성되고, 제2 도전형 반도체층(34)이 형성된 부분에서 제2 전극(44)이 전체적으로 접촉하면서 형성된다. 이에 따라 제2 도전형 반도체층(34)의 영역을 충분하게 확보하면서도 제1 도전형 반도체층(32) 및 제1 전극(42)과 제2 도전형 반도체층(34) 및 제2 전극(44)이 서로 이격된 상태로 위치하게 된다. 이에 의하여 제1 도전형 반도체층(32)과 제1 전극(42)의 전기적 연결, 그리고 제2 도전형 반도체층(34)과 제2 전극(44)의 전기적 연결이 안정적으로 이루어질 수 있다. 절연층(40)을 구비하는 것에 의하여 패시베이션 특성, 절연 특성 등을 향상할 수 있다. 그러나 절연층(40)이 반드시 구비되어야 하는 것은 아니다.
상술한 구조의 태양 전지(100)을 제조하는 방법을 도 3a 내지 도 3k를 참조하여 상세하게 설명한다. 이하에서는 상술한 부분에서 설명한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제1 도전형 불순물을 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 불순물을 가지는 실리콘으로 이루어질 수 있다. n형의 불순물로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다.
이때, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가질 수 있다. 반도체 기판(10)의 전면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. 그리고 반도체 기판(10)의 후면은 알려진 경면 연마에 의하여 처리될 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 터널링층(20)이 형성될 수 있다.
이어서, 도 3c에 도시한 바와 같이, 터널링층(20) 위에 반도체층(30)을 형성한다. 이때, 반도체층(30)은 비정질, 다결정, 또는 미세 결정 반도체(일례로, 실리콘)을 포함할 수 있다.
이어서, 도 3d 내지 도 3h에 도시한 바와 같이, 반도체층(30)에 제1 및 제2 도전형 불순물을 도핑하여 제1 도전형 반도체층(32) 및 제2 도전형 반도체층(34)을 형성한다. 이를 좀더 상세하게 설명한다.
먼저, 도 3d에 도시한 바와 같이, 반도체층(30) 위에 제2 도전형 불순물을 가지는 도핑층(342)(이하 제2 도핑층(342))을 전체적으로 형성한다. 제2 도핑층(342)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 보론 실리케이트 유리(BSG) 일 수 있다. 이와 같이 비정질 반도체로 구성된 반도체층(30) 위에 보론 실리케이트 유리로 구성된 제2 도핑층(342)을 형성하면 제2 도핑층(342)을 낮은 온도에서 형성할 수 있다.
이어서, 도 3e에 도시한 바와 같이, 제2 도핑층(342)에서 제1 도전형 반도체층(32)에 대응하는 영역을 선택적으로 식각하여 개구부(342a)를 형성한다. 선택적으로 식각하는 방법으로는 다양한 방법이 사용될 수 있다. 일례로, 제2 도핑층(342) 위에 제1 도전형 반도체층(32)이 형성될 영역을 개구하는 레지스트층(일례로, 포토 리소그래피 사용)을 형성한 다음, 식각 용액을 이용하여 제2 도핑층(342)의 해당 영역을 식각할 수 있다. 또는, 제1 제1 도전형 반도체층(32)이 형성될 영역에 대응하여 제2 도핑층(342) 위에 식각 페이스트를 도포한 후 열처리 하여 제2 도핑층(342)의 해당 영역을 식각할 수 있다.
이어서, 도 3f에 도시한 바와 같이, 제2 도핑층(342)의 개구부(도 3e의 참조부호 342a)를 채우면서 제2 도핑층(342)의 위에 제1 도전형을 가지는 도핑층(322)(이하 제1 도핑층(322))을 전체적으로 형성한다. 제1 도핑층(322)은 제1 도전형 불순물을 구비하는 다양한 층일 수 있으며, 인 실리케이트 유리(PSG) 일 수 있다.
이와 같이 본 실시예에서는 제2 도핑층(342)을 먼저 형성한 다음 제1 도핑층(322)을 형성한다. 그러면, 상대적으로 넓은 면적을 차지하는 제2 도전형 반도체층(34)에 대응하는 제2 도핑층(342)을 전체적으로 형성한 다음 제2 도핑층(342)에서 제1 도전형 반도체층(32)에 대응하는 좁은 면적만을 제거하면 되므로, 공정 시간을 좀더 절감할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제2 도핑층(342)이 마스크를 이용하여 제2 도전형 반도체층(34)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 제1 도핑층(322)을 먼저 형성한 다음, 제2 도핑층(342)을 형성하는 것도 가능하다. 그 외에도 다양한 변형이 가능하다.
이어서, 도 3g에 도시한 바와 같이, 열처리에 의하여 제1 도핑층(322) 내의 제1 도전형 불순물을 반도체층(도 3f의 참조부호 30, 이하 동일)에 확산시켜 제1 도전형 반도체층(32)을 형성하고, 제2 도핑층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 반도체층(34)을 형성한다. 본 실시예에서는 제1 및 제2 도핑층(322, 342)을 이용하여 제1 및 제2 도전형 불순물을 도핑하는 것을 예시하여으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 마스크 등을 이용한 이온 주입법을 사용하는 등의 다양한 변형이 가능함은 물론이다.
이어서, 도 3h에 도시한 바와 같이, 제1 도핑층(322) 및 제2 도핑층(342)을 제거한다. 제거 방법으로는 알려진 다양한 방법이 적용될 수 있으며, 일례로, 제1 도핑층(322) 및 제2 도핑층(342)은 희석한 불산(diluted HF)에 침지한 다음 물에 의하여 세정하는 것에 의하여 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 이와 같이 제1 및 제2 도핑층(322, 342)을 제거하여 이들이 잔존할 경우에 발생할 수 있는 휨 현상을 방지할 수 있다.
이어서, 도 3i에 도시한 바와 같이, 제1 및 제2 도전형 반도체층(32, 34)의 경계 부분에서 제1 및 제2 도전형 반도체층(32, 34) 중 적어도 하나를 식각하여 제1 및 제2 도전형 반도체층(32, 34) 사이에 트렌치부(36)를 형성한다. 이때, 터널링층(20) 및 반도체 기판(10)은 제거하지 않고 제1 및 제2 도전형 반도체층(32, 34)만을 선택적으로 제거한다.
제1 및 제2 도전형 반도체층(32, 34)만을 선택적으로 제거하는 방법으로는 다양한 방법이 사용될 수 있다.
일례로, 레이저의 종류, 에너지 등을 조절하여 제1 및 제2 도전형 반도체층(32, 34)만을 식각할 수 있는 조건 하에서 레이저 어블레이션(laser ablation)을 수행할 수 있다. 일례로, 레이저 어블레이션에 의하여 가열되는 제1 및 제2 도전형 반도체층(32, 34)의 온도, 레이저의 종류, 출력 등을 조절하여 제1 및 제2 도전형 반도체층(32, 34)만을 선택적으로 제거할 수 있다.
다른 예로, 터널링층(20), 그리고 제1 및 제2 도전형 반도체층(32, 34)에 대한 식각비가 다른 식각 용액을 이용하여 식각하는 것에 의하여 제1 및 제2 도전형 반도체층(32, 34)만을 선택적으로 제거할 수 있다. 즉, 터널링층(20) 및 반도체 기판(10)은 식각하지 않고 제1 및 제2 도전형 반도체층(32, 34)만을 식각하는 식각 용액 또는 페이스트 등을 제거하고자 하는 제1 및 제2 도전형 반도체층(32, 34)의 경계 부분에 위치시키면, 제1 및 제2 도전형 반도체층(32, 34)만이 선택적으로 식각되고 터널링층(20) 및 반도체 기판(10)은 식각되지 않게 된다. 이때, 필요에 따라, 제1 및 제2 도전형 반도체층(32, 34)의 경계 부분만을 노출하는 마스크 또는 레지스트층 등을 이용할 수 있다.
좀더 구체적으로, 터널링층(20)이 실리콘 산화물을 포함하고, 제1 및 제2 도전형 반도체층(32, 34)이 실리콘을 포함하는 경우에, 식각 용액은 테트라메틸 암모늄 하이드록시드(tetramethylammonium hydroxide, TMAH)를 포함할 수 있다. 테트라메텔암모늄 하이드록시드는 실리콘 산화물과 실리콘에 대한 식각 정도에 차이가 있어 실리콘 산화물을 포함하는 터널링층(20)의 손상 없이 실리콘을 포함하는 제1 및 제2 도전형 반도체층(32, 34)를 효과적으로 식각할 수 있다. 이를 도 4 및 도 5를 참조하여 좀더 상세하게 설명한다.
도 4는 온도 및 농도에 따른 테트라메틸암모늄 하이드록시드(TMAH)의 실리콘의 식각비(etch rate)를 나타낸 그래프이고, 도 5는 온도 및 농도에 따른 테트라메틸암모늄 하이드록시드의 실리콘 산화물의 식각비를 나타낸 그래프이다. 도 4를 참조하면 TMAH의 실리콘의 식각비는 5㎛ 내지 60㎛인 만면, 도 5를 참조하면 TMAH의 실리콘 산화물의 식각비는 2nm 내지 180nm인 것을 알 수 있다. 즉, TMAH는 실리콘의 식각비가 크고 실리콘 산화물의 식각비가 작아서 실리콘을 선택적으로 식각할 수 있음을 알 수 있다.
본 실시예에서는, 일례로, 식각 용액으로 TMAH를 사용한 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 반도체 기판(10), 터널링층(20), 제1 및 제2 도전형 반도체층(30)의 물질 등을 고려하여 제1 및 제2 도전형 반도체층(30)을 선택적으로 식각할 수 있는 다양한 물질을 사용할 수 있다.
이어서, 도 3j에 도시한 바와 같이, 반도체 기판(10)의 후면에서 제1 및 2 도전형 반도체층(32, 34) 위에 절연층(40)을 형성하고, 반도체 기판(10)의 전면에 패시베이션막(60), 전계 형성층(62) 및 반사 방지막(50)을 형성한다. 절연층(40) 및 패시베이션막(60)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 전계 형성층(62)은 반도체 물질 등을 증착하면서 또는 증착한 다음 제1 도전형 불순물을 도핑하여 형성될 수 있다. 반사 방지막(50)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 3k에 도시한 바와 같이, 제1 및 제2 도전형 반도체층(32, 34)에 전기적으로 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
절연층(40)에 개구부를 형성하고 개구부 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다. 또는, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 별도로 개구부를 형성하는 공정을 추가하지 않아도 된다.
상술한 실시예에서는 터널링층(20), 제1 및 제2 도전형 반도체층(32, 34), 배리어층(34), 절연층(40)을 형성한 다음, 전면 전계층(62) 및 반사 방지막(50)을 형성하고, 그 후에 제1 및 제2 전극(42, 44)을 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 터널링층(20), 제1 및 제2 도전형 반도체층(32, 34), 배리어층(34), 절연층(40), 전면 전계층(62), 반사 방지막(50), 그리고 제1 및 제2 전극(42, 44)의 형성 순서는 다양하게 변형될 수 있다.
본 실시예에 따르면 트렌치부(36)의 형성 시 반도체 기판(10) 및 터널링층(20)에 트렌치부(36)가 형성되지 않는다. 이에 따라 반도체 기판(10) 및 터널링층(20)의 손상을 방지할 수 있고, 트렌치부(36)가 형성된 부분에서 반도체 기판(10) 및 터널링층(20)을 패시베이션하기 위한 패시베이션 막을 별도로 형성하지 않아도 된다. 이에 의하여 태양 전지(100)의 효율 등의 특성을 향상하면서 태양 전지(100)의 제조 방법을 단순화할 수 있다.
이하, 도 6 내지 도 8, 그리고 도 9a 내지 도 9f를 참조하여 본 발명의 다른 실시예들에 따른 태양 전지를 좀더 상세하게 설명한다.
도 6은 본 발명의 다른 실시예에 따른 태양 전지를 도시한 후면 평면도이다. 명확하고 간략한 도시를 위하여 도 6에서는 절연층(도 1의 참조부호 40, 이하 동일)을 도시하지 않고 절연층(40)에 형성된 개구부(402, 404)만을 표시하였다.
도 6을 참조하면, 본 실시예에 따른 태양 전지(100)에서는 제1 도전형 반도체층(32)이 아일랜드 형상을 가지면서 서로 이격되어 복수 개 구비될 수 있다. 그러면, 제1 도전형 반도체층(32)의 면적을 최소화하면서도 반도체 기판(10)에 전체적으로 제1 도전형 반도체층(32)이 위치하도록 할 수 있다. 그러면 제1 도전형 반도체층(32)에 의하여 표면 재결합을 효과적으로 방지하면서 제2 도전형 반도체층(34)의 면적을 최대화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 반도체층(32)이 면적을 최소화할 있는 다양한 형상을 가질 수 있음은 물론이다.
또한, 도면에서는 제1 도전형 반도체층(32)이 원형의 형상을 가지는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 반도체층(32)이 각기 타원형, 또는 삼각형, 사각형, 육각형 등의 다각형의 평면 형상을 가질 수도 있음은 물론이다.
그리고 제1 도전형 반도체층(32)은 각기 트렌치부(36a)에 의하여 둘러싸일 수 있다. 일례로, 제1 도전형 반도체층(32)이 원형인 경우에 트렌치부(36a)가 환형 형상 또는 링 형상을 가질 수 있다. 즉, 트렌치부(36a)는 제1 도전형 반도체층(32)을 둘러싸면서 형성되어 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34) 사이에서 이들을 이격하여 불필요한 션트의 발생을 방지하는 역할을 할 수 있다. 도면에서는 트렌치부(36a)가 제1 도전형 반도체층(32)의 전체를 둘러싸서 션트 발생을 원천적으로 방지하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 트렌치부(36a)가 제1 도전형 반도체층(32)의 외곽 중 일부만을 둘러싸는 것도 가능하다.
이때, 트렌치부(36a)은 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34) 사이에서 이들을 이격하는 역할을 하므로, 이들을 이격할 수 있는 최소한의 폭으로 형성될 수 있다. 즉, 트렌치부(36a)의 폭은 상대적으로 작은 면적으로 형성되는 제1 도전형 반도체층(32)의 폭보다 작을 수 있다. 여기서, 제1 도전형 반도체층(32)의 폭은 제1 도전형 반도체층(32)의 형상에 따라 달라질 수 있는데, 제1 도전형 반도체층(32)이 도면과 같이 원형인 경우에는 직경, 다각형인 경우에는 장폭으로 정의될 수 있다. 이에 의하여 최소한의 면적으로 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)의 불필요한 국부적인 발열을 방지할 수 있도록 한다.
도 7은 본 발명의 또 다른 실시예에 따른 태양 전지의 제1 및 제2 도전형 반도체층, 그리고 트렌치부의 일부를 도시한 부분 평면도이다.
도 7은 참조하면, 본 실시예에서는 분리 부분인 트렌치부(36b)가 제1 및 제2 도전형 반도체층(32, 34)의 경계 부분에서 부분적으로 형성된다. 이와 같이 트렌치부(36b)가 전체적으로 형성되지 않아도 국부 발열 등을 방지하는 역할을 충분히 수행할 수 있다. 또한, 부분적으로 트렌치부(36b)를 형성하여 제1 및 제2 도전형 반도체층(32, 34)의 면적을 최대화할 수 있다. 이때, 제1 및 제2 도전형 반도체층(32, 34)의 형상 등은 도 2 내지 도 6에 도시한 바와 같은 형상을 가질 수 있다. 또는, 이 외의 다양한 형상을 가질 수 있다.
부분적으로 형성되는 트렌치부(36b)의 길이, 간격, 배치 형상 등은 다양한 예가 적용될 수 있으며, 다양한 변형이 가능하다.
도 8은 본 발명의 또 다른 실시예에 따른 태양 전지를 도시한 부분 평면도이다.
도 8을 참조하면, 본 실시예에서는 제1 및 제2 도전형 반도체층(32, 34)을 분리하는 분리 부분(36c)이 진성 반도체층으로 구성된다. 즉, 제1 및 제2 도전형 반도체층(32, 34)의 경계 부분에 분리 부분(36c)인 진성 반도체층이 위치하여 그 부분에서 제1 및 제2 도전형 반도체층(32, 34)이 집적 접촉하지 않는 부분을 형성할 수 있다. 이때, 분리 부분(36c)은 도 7에 도시한 바와 같이 제1 및 제2 도전형 반도체층(32, 34) 사이에서 부분적으로 형성될 수 있다. 이에 의하여 제1 및 제2 도전형 반도체층(32, 34)의 면적을 최대화하여 태양 전지(100)의 효율을 향상하는 데 기여할 수 있다.
이때, 본 실시예에서는 제1 및 제2 도전형 반도체층(32, 34)과 분리 부분(36c)을 동일한 공정에서 함께 형성하여 단순한 공정에 의하여 개선된 구조의 태양 전지(100)를 형성할 수 있도록 한다. 이를 도 9a 내지 도 9f를 참조하여 좀더 상세하게 설명한다. 이하에서는 도 3a 내지 도 3k에서 설명한 내용과 동일한 내용은 상세한 설명을 생략하고, 서로 다른 부분만을 상세하게 설명한다.
도 9a 내지 도 9f는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 9a에 도시한 바와 같이, 반도체 기판(10) 위에 터널링층(20) 및 반도체층(30)을 차례로 형성한 한다. 반도체층(30)은 다결정, 미세 결정, 또는 비정질 반도체(일례로, 실리콘)으로 구성될 수 있다.
이어서, 도 9b 내지 도 9e에 도시한 바와 같이, 반도체층(30)에 제1 도전형 반도체층(32), 제2 도전형 반도체층(34), 및 분리 부분(36c)을 형성한다. 이를 좀더 상세하게 설명한다.
즉, 도 9b에 도시한 바와 같이, 제1 도전형 반도체층(32)에 대응하는 부분에 제1 도핑층(322)을 형성한다. 제1 도핑층(322)은 제1 도전형 불순물을 구비하는 다양한 층일 수 있으며, 인 실리케이트 유리(PSG) 일 수 있다. 제1 도핑층(322)으로 인 실리케이트 유리를 형성하면 쉽게 제1 도핑층(322)을 형성할 수 있다. 이때, 제1 도핑층(322)은 복수 개의 제1 도전형 반도체층(32)에 대응하도록 복수의 도핑 부분을 포함할 수 있다. 복수의 도핑 부분은 제1 도전형 반도체층(32)에 대응하여 아일랜드 형상을 가질 수 있다.
이러한 제1 도핑층(322)은 마스크를 이용하여 제1 도전형 반도체층(32)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 제1 도전형 반도체층(32)에 대응하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 제1 도핑층(322)에 해당하는 물질을 반도체층(30) 위에 전체적으로 형성한 다음 제1 도전형 반도체층(32)이 형성되지 않을 부분을 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 제1 도핑층(322)을 형성할 수도 있다.
이어서, 도 9c에 도시한 바와 같이, 제1 도핑층(322)과 이의 주변부의 상기 반도체층(30)을 덮으면서 언도프트층(362)를 형성한다. 이러한 언도프트층(362)은 제1 및 제2 도전형 반도체층을 포함하지 않는 물질로 구성된다. 일례로, 언도프트층(362)은 실리케이트 또는 절연막으로 구성될 수 있다. 이때, 언도프트층(362)은 제1 도핑층(322)를 덮으면서 제1 도핑층(322)의 주변부의 일부에 해당하는 반도체층(30)을 덮을 수 있다.
이러한 언도프트층(362)은 마스크를 이용하여 원하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 잉크젯 또는 스크린 인쇄 등의 방법에 의하여 워하는 형상을 가지는 상태로 반도체층(30) 위에 형성될 수 있다. 또는, 언도프트층(362)에 해당하는 물질을 제1 도핑층(322) 및 반도체층(30)에 전체적으로 형성한 다음 원하지 않는 에칭 용액, 에칭 페이스트 등에 의하여 제거하여 언도프층(362)을 형성할 수도 있다.
이어서, 도 9d에 도시한 바와 같이, 언도프트층(362) 및 반도체층(30) 위에 제2 도핑층(342)을 형성한다. 제2 도핑층(342)은 제2 도전형 불순물을 구비하는 다양한 층일 수 있으며, 보론 실리케이트 유리(BSG) 일 수 있다. 제2 도핑층(342)으로 보론 실리케이트 유리를 형성하면 쉽게 제2 도핑층(342)을 형성할 수 있다. 제2 도핑층(342)은 언도프트층(362) 및 반도체층(30)을 덮으면서 전체적으로 형성될 수 있다.
이어서, 도 9e에 도시한 바와 같이, 열처리에 의하여 제1 도핑층(322) 내의 제1 도전형 불순물을 반도체층(30)에 확산시켜 제1 도전형 반도체층(32)을 형성하고, 제2 도핑층(342) 내의 제2 도전형 불순물을 반도체층(30)에 확산시켜 제2 도전형 반도체층(34)을 형성한다. 언도프트층(362)과 인접하여 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34) 사이에 위치하는 부분에는 도핑이 이루어지지 않으므로 반도체층(30)이 그대로 남아 분리 부분(36c)을 구성하게 된다. 이때, 분리 부분(36c)은 다결정, 미세 결정, 또는 비정질 반도체(일례로, 실리콘)으로 구성될 수 있다.
이에 따라 분리 부분(36c)이 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34) 사이에서 제1 도전형 반도체층(32)과 제2 도전형 반도체층(34)이 이격하면서 위치하게 된다.
그리고 제1 도핑층(322), 언도프트층(324) 및 제2 도핑층(362)을 제거한다. 제거 방법으로는 알려진 다양한 방법이 적용될 수 있으며, 일례로, 제1 도핑층(322), 언도프트층(324) 및 제2 도핑층(362)은 희석한 불산(diluted HF)에 침지한 다음 물에 의하여 세정하는 것에 의하여 제거될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 9f에 도시한 바와 같이, 절연층(40), 패시베이션막(60), 전면 전계층(62), 반사 방지막(50), 제1 및 제2 전극(42, 44)을 형성한다.
본 실시예에 따르면 반도체층(30)을 형성한 다음에 이 일부에 불순물을 도핑하는 단순한 공정에 의하여 제1 및 제2 도전형 반도체층(32, 34)과 배리어층(36)을 함께 형성할 수 있어 태양 전지(100)의 제조 방법을 단순화하여 생산성을 향상할 수 있다. 특히, 제1 도핑층(322) 및 언도프트층(342)을 복수의 부분을 가지도록 형성한 다음 제2 도핑층(362)을 전면으로 형성한 것에 의하여, 패터닝 수를 최소화하면서 원하는 형상의 제1 및 제2 도전형 반도체층(32, 34)과 배리어층(36)을 함께 형성할 수 있다. 이에 따라 생산성을 크게 향상할 수 있다.
상술한 실시예에서는 제1 도핑층(322)을 형성한 다음 언도프트층(362) 및 제2 도핑층(342)을 차례로 형성하는 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 즉, 제2 도핑층(342)을 먼저 형성한 후에 언도프트층(362) 및 제1 도핑층(322)을 차례로 형성하는 것도 가능하고, 배리어층(36)에 대응하는 영역에만 언도프트층(362)을 형성한 다음 제1 및 제2 도핑층(322, 342)을 형성하는 것도 가능하다. 따라서 이와 같이 제1 및 제2 도핑층(322, 342) 및 언도프트층(362)의 형성 순서를 다양하게 변형할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 터널링층
32: 제1 도전형 반도체층
34: 제2 도전형 반도체층
36, 36a, 36b: 트렌치부(분리 부분)
36c: 분리 부분
42: 제1 전극
44: 제2 전극

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판의 일면 위에 전체적으로 형성되는 실리콘 산화물층;
    상기 반도체 기판과 이격되도록 전체적으로 상기 실리콘 산화물층 위에 형성되는 제1 도전형 반도체층; 및
    상기 반도체 기판과 이격되도록 전체적으로 상기 실리콘 산화물층 위에 형성되는 제2 도전형 반도체층
    을 포함하고,
    상기 실리콘 산화물층 위에서 상기 제1 및 제2 도전형 반도체층의 경계 부분의 적어도 일부를 제거하여 형성되어 상기 제1 및 제2 도전형 반도체층을 분리하는 빈 공간으로 구성되는 트렌치부를 포함하는 분리 부분이 위치하고,
    상기 트렌치부와 상기 반도체 기판 사이에 상기 실리콘 산화물층이 위치하는 태양 전지.
  2. 제1항에 있어서,
    상기 분리 부분이 상기 실리콘 산화물층 및 상기 반도체 기판에 형성되지 않는 태양 전지.
  3. 제1항에 있어서,
    평면으로 볼 때 상기 분리 부분이 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 부분적으로 형성되는 태양 전지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    평면으로 볼 때 상기 분리 부분이 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 전체적으로 형성되는 태양 전지.
  8. 삭제
  9. 제7항에 있어서,
    상기 트렌치부가 연속적으로 형성되는 단일의 트렌치부로 구성되는 태양 전지.
  10. 제9항에 있어서,
    상기 제1 도전형 반도체층은 서로 나란하게 배치되는 복수의 제1 가지부를 포함하고,
    상기 제2 도전형 반도체층은 서로 나란하게 배치되는 복수의 제2 가지부를 포함하고,
    상기 트렌치부는, 상기 제1 가지부와 상기 제2 가지부 사이에서 상기 제1 및 제2 가지부의 길이 방향을 따라 길게 이어지는 복수의 제1 트렌치 부분과, 상기 복수의 제1 트렌치 부분 중 서로 이웃한 두 개의 제1 트렌치 부분을 교번하여 연결하는 제2 트렌치 부분을 포함하는 태양 전지.
  11. 반도체 기판의 일면 위에 전체적으로 형성되는 실리콘 산화물층을 형성하는 단계;
    상기 반도체 기판과 이격하도록 진성 반도체층을 상기 실리콘 산화물층 위에 전체적으로 형성하는 단계;
    상기 진성 반도체층을 도핑하여 서로 접하는 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 단계; 및
    상기 실리콘 산화물층 위에서 상기 실리콘 산화물층을 제거하지 않고 상기 제1 및 제2 도전형 반도체층을 선택적으로 제거하여 상기 제1 및 제2 도전형 반도체층의 경계 부분의 적어도 일부에 빈 공간으로 구성되는 트렌치부를 형성하는 단계를 포함하고,
    상기 트렌치부와 상기 반도체 기판 사이에 상기 실리콘 산화물층이 위치하는 태양 전지의 제조 방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 트렌치부를 형성하는 단계에서는, 상기 실리콘 산화물층, 그리고 상기 제1 및 제2 도전형 반도체층에 대한 식각비가 다른 식각 용액을 사용하거나, 레이저를 사용하는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 식각 용액이 테트라메틸 암모늄 하이드록시드(tetramethylammonium hydroxide, TMAH)를 포함하고,
    상기 제1 및 제2 도전형 반도체층이 실리콘을 포함하는 태양 전지의 제조 방법.
  15. 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 일면 위에 실리콘 산화물층을 형성하는 단계;
    상기 실리콘 산화물층 위에 진성 반도체층을 형성하는 단계; 및
    상기 진성 반도체층에 제1 도전형 불순물 및 제2 도전형 불순물을 도핑하여 제1 도전형 반도체층 및 제2 도전형 반도체층을 형성하는 도핑 단계
    를 포함하고,
    상기 도핑 단계에서는 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이의 경계 부분을 부분적으로 미도핑하여 분리 부분을 형성하는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 도핑 단계는,
    상기 진성 반도체층 위에 상기 제1 도전형 불순물을 포함하는 제1 도핑층을 형성하는 단계;
    상기 진성 반도체층 위에서 상기 제1 도핑층 및 상기 제1 도핑층 주변부의 일부에 언도프트층을 형성하는 단계;
    상기 진성 반도체층, 상기 제1 도핑층 및 상기 언도프트층 위에 전체적으로 상기 제2 도전형 불순물을 포함하는 제2 도핑층을 형성하는 단계; 및
    열처리에 의하여 상기 제1 도전형 불순물 및 상기 제2 도전형 불순물을 상기 진성 반도체층에 확산시켜 상기 제1 도전형 반도체층, 상기 제2 도전형 반도체층 및 상기 분리 부분을 동시에 형성하는 확산 단계
    를 포함하고,
    상기 확산 단계에서는, 상기 제1 도전형 불순물이 확산된 부분이 상기 제1 도전형 반도체층을 구성하고, 상기 제2 도전형 불순물이 확산된 부분이 상기 제2 도전형 반도체층을 구성하며, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 도핑되지 않은 영역이 상기 분리 부분을 구성하는 태양 전지의 제조 방법.
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