KR101751727B1 - 태양 전지의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 제1 도전형을 가지는 결정질 실리콘으로 구성된 베이스 영역을 포함하는 반도체 기판 위에 절연막으로 보호막을 형성하는 단계를 포함하고, 상기 보호막을 형성하는 단계는 할로겐 원소를 가지는 할로겐 기체를 포함하는 기체 분위기에서 600℃ 이상의 열처리 온도로 열처리하는 공정을 포함한다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로서, 좀더 상세하게는 반도체 기판 위 또는 도전형 영역 위에 형성되는 보호막을 구비하는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 제조되는 것이 요구된다.
일 예로, 태양 전지에서는 반도체 기판 또는 반도체층을 패시베이션하고 물리적으로 보호하고 전기적으로 절연하기 위하여 다양한 보호막을 형성한다. 이러한 보호막은 열적 산화법, 증착법 등에 의하여 형성될 수 있다. 열적 산화법에 의하여 형성된 보호막은 두께를 정밀하게 제어하기 어렵고 우수한 막 특성을 가지기 어려울 수 있다. 그리고 증착법에서는 보호막을 구성하는 원소를 포함하는 원료 기체, 그리고 필요에 따라 캐리어 기체를 포함하는 분위기에서 수행된다. 그런데, 원료 기체, 캐리어 기체 등의 기본적인 기체만을 사용하여 형성된 보호막은 계면 트랩 밀도(interface trap density)가 높고 반도체 기판 또는 반도체층을 패시베이션하는 패시베이션 특성이 우수하지 않을 수 있다. 이에 따라 우수한 특성을 가지는 보호막을 형성하는 제조 방법이 요구된다.
본 발명은 우수한 특성을 가지는 보호막을 형성하여 우수한 효율을 가지는 태양 전지를 제조할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은 제1 도전형을 가지는 결정질 실리콘으로 구성된 베이스 영역을 포함하는 반도체 기판 위에 절연막으로 보호막을 형성하는 단계를 포함한다. 상기 보호막을 형성하는 단계는 할로겐 원소를 가지는 할로겐 기체를 포함하는 기체 분위기에서 600℃ 이상의 열처리 온도로 열처리하는 공정을 포함한다.
본 발명의 실시예에 따르면, 특정한 온도 및 기체 분위기에서 수행되는 열처리 공정을 포함하여 제어 패시베이션층, 패시베이션막 등의 보호막을 형성하여, 보호막의 특성 및 품질을 향상할 수 있다. 이에 의하여 태양 전지의 효율을 향상할 수 있다. 그리고 형성된 보호막은 후속으로 고온으로 수행되는 공정에서 우수한 품질 및 특성을 그대로 유지할 수 있어, 공정 안정성을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 실시예에 따른 태양 전지의 제조 방법에서 열처리 공정이 수행될 수 있는 열처리 장치의 일 예이다.
도 5는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에서 열처리 공정의 온도 사이클을 도시한 도면이다.
도 6a 및 도 6b는 본 발명의 변형예에 따른 태양 전지의 제조 방법에서 제어 패시베이션층의 형성 단계를 도시한 단면도들이다.
도 7는 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 다른 예를 도시한 단면도이다.
도 8은 도 7에 도시한 태양 전지의 개략적인 평면도이다.
도 9a 내지 도 9d는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도이다.
도 11은 실험예 1에 따른 태양 전지의 광루미네선스(PL) 사진이다.
도 12는 비교예 1에 따른 태양 전지의 PL 사진이다.
도 13은 비교예 2에 따른 태양 전지의 PL 사진이다.
도 14는 실험예 1 및 비교예 1에 따른 태양 전지의 임플라이드 개방 전압(implied Voc)를 측정한 결과를 나타낸 그래프이다.
도 15는 실험예 1 및 2, 그리고 비교예 1에 따라 제조된 태양 전지에 900℃의 온도에서 추가적인 열처리를 수행한 후에 임플라이드 개방 전압을 측정한 결과를 나타낸 그래프이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 설명한다. 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 먼저 설명한 후에 본 발명의 실시예에 따른 태양 전지의 제조 방법을 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)에 또는 반도체 기판(10) 위에 형성되는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)과, 반도체 기판(10) 위에 형성(일 예로, 접촉)되는 보호막을 포함한다. 본 실시예에서는 반도체 기판(10) 위에 위치하는 제어 패시베이션층(20)이 상술한 보호막을 구성하고, 도전형 영역(32, 34)을 포함하는 반도체층(30)이 제어 패시베이션층(20) 위에 위치하는 것을 예시하였다. 여기서, 반도체층(30)은, 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지는 제2 도전형 영역(34)을 포함하는 도전형 영역(32, 34)을 포함하고, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하며 진성을 가지는 배리어 영역(36)을 포함할 수 있다. 그리고 전극(42, 44)은 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 태양 전지(100)는 전면 패시베이션막(24), 반사 방지막(26), 후면 패시베이션막(40) 등의 또 다른 보호막을 더 포함할 수 있다. 여기서, 보호막은 반도체 기판(10) 또는 도전형 영역(32, 34)을 보호하는 절연막일 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.
제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 제어 패시베이션층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 반도체 기판(10)의 전면 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가지지는 영역이므로, 일종의 도전형 영역 또는 불순물 영역을 구성할 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형을 가지는 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 이때, 전면 전계 영역(130)의 도핑 농도는 동일한 제2 도전형을 가지는 제2 도전형 영역(34)의 도핑 농도보다 작을 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 영역이 전면 전계 영역(130)을 구성할 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(일 예로, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 반도체 기판(10) 위에 형성되는 보호막으로 제어 패시베이션층(20)이 형성될 수 있다. 일 예로, 제어 패시베이션층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화할 수 있다. 그리고 제어 패시베이션층(20)은 반도체 기판(10)의 후면에 전체적으로 형성되어 별도의 패터닝 없이 간단한 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션층(20)의 형상 등은 다양한 변형이 가능하다.
제어 패시베이션층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 제어 패시베이션층(20)은 다수 캐리어가 통과할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물 등을 포함할 수 있다. 특히, 제어 패시베이션층(20)이 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 이동하기 쉬운 막이기 때문이다. 이러한 제어 패시베이션층(20)은 특정한 조건에서 습식 화학(wet chemical) 및/또는 열적 산화(thermal oxidation)에 의하여 형성된 층일 수 있는데, 이에 대해서는 추후에 좀더 상세하게 설명한다.
이때, 제어 패시베이션층(20)의 두께는 후면 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 제어 패시베이션층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 1nm 내지 2nm)일 수 있다. 제어 패시베이션층(20)의 두께(T)가 5nm를 초과하면 캐리어의 이동이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있다. 캐리어의 이동을 좀더 원활하게 하기 위해서는 제어 패시베이션층(20)의 두께가 2nm 이하일 수 있다. 이와 같이 제어 패시베이션층(20)의 두께가 2nm 이하로 얇은 두께를 가지면, 캐리어의 전달을 원활하게 하여 태양 전지(100)의 충밀도(fill factor, FF)를 향상할 수 있다. 제어 패시베이션층(20)의 두께가 1nm 미만이면 원하는 품질의 제어 패시베이션층(20)을 형성하기에 어려움이 있을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션층(20)의 두께가 다양한 값을 가질 수 있다.
제어 패시베이션층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 제어 패시베이션층(20)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 제어 패시베이션층(20) 위에서 동일 평면 상에 위치할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)과 제어 패시베이션층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 제어 패시베이션층(20) 사이에 다른 층이 위치할 경우에는 제1 및 제2 도전형 영역(32, 34)에서 상기 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 제어 패시베이션층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 제어 패시베이션층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. 제1 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 제1 도전형 도펀트를 포함할 수 있다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 도전형 도펀트는 p형을 가지는 보론(B)일 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 제어 패시베이션층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 제2 도전형 도펀트는 반도체층을 형성하는 공정에서 반도체층에 함께 포함되거나, 또는, 반도체층을 형성한 후에 열 확산법, 이온 주입법 등의 다양한 도핑 방법에 의하여 반도체층에 포함될 수도 있다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 제2 도전형 도펀트를 포함할 수 있다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 제2 도전형 도펀트가 n형을 가지는 인(P)일 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함할 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)은 서로 측면이 접촉되면서 연속적으로 형성되는 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 배리어 영역(36)은 실질적으로 도펀트를 포함하지 않는 i형(진성) 반도체 물질일 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 방지하기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다.
그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다.
여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 제어 패시베이션층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34), 그리고 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.
반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
후면 패시베이션막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 개구부(402, 404)를 구비한다. 개구부(402, 404)는, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(404)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.
후면 패시베이션막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화물, 비정질 실리콘 등을 포함하는 단일막 또는 다층막일 수 있다.
반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 후면 패시베이션막(40)이 위치할 수 있다. 후면 패시베이션막(40)은 제어 패시베이션층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다.
일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다.
도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 상술한 바와 같이 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 그 외의 다양한 변형이 가능하다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 전면 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 전면 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
전면 패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
전면 패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(10) 위에 형성되는 실리콘 산화물층일 수 있고, 반사 방지막(26)은 실리콘 질화물층 및 실리콘 탄화물층이 차례로 적층된 구조를 가질 수 있다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 제어 패시베이션층(20)을 통과하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에서는 반도체 기판(10) 위에 위치하는 보호막인 제어 패시베이션층(20)을 우수한 품질을 가지도록 형성한다. 이를 도 3a 내지 도 3f를 참조한 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법에서 상세하게 설명한다. 앞서 설명한 것들에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분을 상세하게 설명한다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)의 후면 위에 보호막인 제어 패시베이션층(20)을 형성한다. 본 실시예에서 제어 패시베이션층(20)은 상대적으로 높은 온도에서 할로겐 원소를 가지는 할로겐 기체를 포함하는 기체 분위기에서 열처리하는 공정을 포함하여 형성된다.
도 3a와 함께 도 4 및 도 5를 참조하여 이를 좀더 상세하게 설명한다. 도 4는 본 실시예에 따른 태양 전지의 제조 방법에서 열처리 공정이 수행될 수 있는 열처리 장치의 일 예이다. 도 5는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법에서 열처리 공정의 온도 사이클을 도시한 도면이다.
본 실시예에서 제어 패시베이션층(20)을 형성하는 공정은, 열처리 장치(200) 내에 복수 개의 반도체 기판(10)을 위치시킨 후에 함께 열처리 공정을 수행하는 것에 의하여 형성될 수 있다. 이때, 반도체 기판(10)은 열처리 장치(200) 내에서 서로 간격(d)을 두고 평행하게 위치하여 열처리 공정에서의 열적 산화 공정이 충분하게 이루어질 수 있도록 한다. 일 예로, 반도체 기판(10) 사이의 간격(d)이 1mm 내지 5mm일 수 있다. 반도체 기판(10) 사이의 간격(d)이 1mm 미만이면, 기체 흐름이 정체되는 것 등에 의하여 제어 패시베이션층(20)이 균일하게 형성되지 않을 수 있다. 반도체 기판(10) 사이의 간격(d)이 5mm를 초과하면, 한 번의 열처리 공정에서 처리될 수 있는 반도체 기판(10)의 개수가 많지 않아 생산성이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10) 사이의 간격(d)은 다양한 값을 가지도록 조절될 수 있다.
일 예로, 열처리 장치(200) 내에서 600℃ 이상(좀더 구체적으로는, 600℃ 내지 900℃)의 열처리 온도(T), 그리고 할로겐 기체 및 원료 기체를 포함하는 기체 분위기에서 열처리하는 공정을 포함하여 제어 패시베이션층(20)을 형성할 수 있다. 여기서, 열처리 온도라 함은 열처리 장치(200) 내에 반도체 기판(10)이 들어온 이후에 제어 패시베이션층(20)의 형성을 위하여 일정 시간 동안 균일하게 유지되는 온도를 의미할 수 있다. 그리고 반도체 기판(10)이 열처리 장치(200) 내부로 들어올 때의 유입 온도(T1)와 제어 패시베이션층(20)이 형성된 반도체 기판(10)이 열처리 장치(200) 외부로 나갈 때의 유출 온도(T2)는 열처리 온도와 다른 온도를 가질 수 있다.
좀더 구체적으로, 반도체 기판(10)은 유입 온도(T1)에서 열처리 장치(200)의 내부로 유입되고, 온도 상승 구간(S1)에서 유입 온도(T1)로부터 열처리 온도(T)까지 온도가 상승된다. 그리고 메인 구간(S2)에서 열처리 온도(T)로 열처리가 수행된다. 그리고 온도 하강 구간(S3)에서 열처리 온도(T)부터 유출 온도(T2)까지 온도가 하강하고, 유출 온도(T2)에서 반도체 기판(10)이 열처리 장치(200)의 외부로 유출된다. 이와 같이 유입 온도(T1) 및 유출 온도(T2)를 열처리 온도(T)보다 낮게 하여 급격한 온도 변화에 의한 반도체 기판(10) 및 제어 패시베이션층(20)의 품질 저하를 방지할 수 있다.
메인 구간(S2)에서의 상대적으로 높은(즉, 600℃ 이상) 열처리 온도(T)에서 할로겐 기체와 함께 열처리하는 공정을 수행하게 되면, 할로겐 기체가 열처리 공정 중에 불순물 입자들을 흡착하므로 제어 패시베이션층(20)의 순도을 향상하고 계면 트랩 농도(interface trap density, Dit)를 저감하며 막 밀도를 향상할 수 있다. 이에 의하여 열처리 공정에 의하여 형성되는 제어 패시베이션층(20)의 품질을 향상할 수 있다.
이러한 할로겐 기체의 불순물 입자 흡착 효과는 600℃ 이상의 열처리 온도(T)에서 크게 나타날 수 있고 600℃ 미만의 열처리 온도에서는 거의 나타나지 않을 수 있다. 또한, 600℃ 미만의 온도에서는 할로겐 기체가 분해하지 않고 잔존하여 유독성을 가지는 할로겐 기체가 열처리하는 공정 이후에 외부로 유출되는 문제 등이 발생할 수 있다. 그리고 제어 패시베이션층(20) 형성 시 열처리 온도(T)가 900℃를 초과하면, 높은 열처리 온도에 의하여 설비 부담, 제조 비용 증가 등의 문제가 있고 제어 패시베이션층(20)의 두께를 제어하기가 어렵고 제어 패시베이션층(20)의 두께 산포가 커질 수 있다. 이때, 할로겐 기체의 불순물 입자 흡착 효과를 좀더 향상하고 공정 안정성을 향상할 수 있도록 열처리 온도(T)가 650℃ 이상일 수 있다. 그리고 고온 공정에 의한 부담을 줄일 수 있도록 열처리 온도(T)가 850℃ 이하일 수 있다.
본 실시예에서 유입 온도(T1)는 550℃ 이하(일 예로, 400℃ 내지 550℃, 좀더 구체적으로, 500℃ 내지 550℃)일 수 있다. 유입 온도(T1)가 400℃ 미만이면, 온도 상승 구간(S1)의 공정 시간이 증가되거나 급격한 온도 상승에 의하여 반도체 기판(10)의 품질이 저하될 수 있다. 그리고 유입 온도(T1)가 550℃를 초과하면, 반도체 기판(10)이 유입되는 중에도 반도체 기판(10)에 제어 패시베이션층(20)이 형성될 수 있으므로 제어 패시베이션층(20)의 두께를 제어하기 어려울 수 있다. 공정 시간을 좀더 고려하면, 유입 온도가 500℃ 내지 550℃일 수 있다.
그리고 유출 온도(T2)는 550℃ 이하(일 예로, 400℃ 내지 550℃, 좀더 구체적으로, 500℃ 내지 550℃)일 수 있다. 유출 온도(T2)가 400℃ 미만이면, 온도 하강 구간(S3)의 공정 시간이 증가될 수 있다. 그리고 유출 온도(T2)가 550℃를 초과하면, 반도체 기판(10) 및 제어 패시베이션층(20)이 열처리 장치(200)에서 유출된 후에 큰 온도 변화를 겪으므로 품질 저하 등의 문제가 발생할 수 있다. 공정 시간을 좀더 고려하면, 유출 온도(T2)가 500℃ 내지 550℃일 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 유입 온도(T1) 및 유출 온도(T2)가 다른 값을 가질 수도 있다.
메인 구간(S2)에서 사용되는 할로겐 기체에 포함되는 할로겐 원소로는 플루오린, 염소, 브로민, 아이오딘, 아스타틴 및 우눈셉튬 중 적어도 하나를 포함할 수 있다. 이러한 할로겐 원소는 앞서 설명한 바와 같이 제어 패시베이션층(20)의 형성 공정 시에 불순물을 흡착하는 효과가 우수하기 때문이다. 특히, 할로겐 원소로 염소를 사용하여, 할로겐 기체가 염소를 포함할 수 있다. 염소를 포함하는 할로겐 기체는 쉽게 구할 수 있으며 이를 사용할 수 있는 장비도 많이 개발되어 있으며, 반응력이 매우 우수하며, 상대적으로 안전한 사용이 가능하다. 일 예로, 염소를 포함하는 할로겐 기체가 Cl2, C2H2Cl2 및 HCl 중 적어도 하나를 포함할 수 있고, 특히, Cl2, C2H2Cl2 중 적어도 하나를 수 있다. 반면, 플로오린을 포함하는 할로겐 기체는 에칭 특성이 있어 사용되는 데 일정한 제한이 있을 수 있다. 그리고 브로민, 아이오딘, 아스타틴 및 우눈셉튬을 포함하는 할로겐 기체는 쉽게 구하기가 어렵고, 아이오딘, 아스사틴 및 우눈셉튬은 특정 조건에서 방사능을 방출될 우려가 있다.
이때, 할로겐 기체는 제어 패시베이션층(20)의 성장 속도를 증가시킬 수 있으므로 할로겐 기체는 산소 기체와 같거나 그보다 적은 양으로 포함될 수 있다. 일 예로, 산소 기체 : 할로겐 기체의 부피비가 1:0.01 내지 1:1일 수 있다. 상기 비율이 1:0.01 미만이면 염소 기체에 의하여 순도를 향상하는 효과가 충분하지 않을 수 있다. 상기 비율이 1:1을 초과하면 염소 기체가 필요한 양보다 많이 포함되어 오히려 제어 패시베이션층(20)의 순도가 저하될 수 있고 성장 속도가 증가되어 제어 패시베이션층(20)의 두께를 증가시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 변형이 가능하다.
본 실시예에서는 열처리하는 공정에서의 기체 분위기가 할로겐 기체 외에도 원료 기체를 포함할 수 있다. 그러면, 높은 온도에서 수행되는 열처리 공정에서 열적 산화에 의하여 제어 패시베이션층(20)이 형성될 수 있다. 그러면, 별도의 공정의 추가 없이 열처리 공정에 의해서만 제어 패시베이션층(20)이 형성될 수 있어, 제조 공정을 단순화할 수 있다. 본 실시예에서는 원료 기체가 산소 기체를 포함하여 제어 패시베이션층(20)이 산화물층으로 구성될 수 있다. 즉, 높은 온도에서 산소와 반도체 기판(10)의 반도체 물질(예를 들어, 실리콘)이 반응하여 형성되는 열적 산화물(예를 들어, 열적 실리콘 산화물)층이 제어 패시베이션층(20)을 구성할 수 있다.
그리고 열처리 공정 시의 기체 분위기는 원료 기체인 산소 기체 외에도 다양한 기체를 포함할 수 있다. 예를 들어, 기체 분위기가 질소 기체를 더 포함할 수 있다. 질소 기체는 제어 패시베이션층(20)의 성장 속도의 조절에 관여하고, 누설 전류 및 도펀트 침투(dopant penetration)과 관련되는 제어 패시베이션층(20)의 균일도 조절에 관여한다. 질소 기체의 양은 제어 패시베이션층(20)이 형성되는 챔버(chamber)의 크기를 고려하여 조절될 수 있다. 할로겐 기체, 산소 기체 및 질소 기체의 총량은 필요한 압력을 가질 수 있도록 조절될 수 있다.
본 실시예에서 열처리 공정을 수행하는 열처리 장치(200)가 압력을 조절하기 어려운 일반적인 열처리 로(furnace)이거나, 화학 기상 증착(chemical vapor deposition, CVD)이거나, 압력을 조절하여 상압보다 낮은 압력에서 열처리 공정을 수행할 수 있는 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD) 장치일 수 있다.
일반적인 열처리 로 내에서 열처리 공정을 수행하여 열적 산화법에 의하여 보호막인 제어 패시베이션층(20)을 형성하면, 제어 패시베이션층(20)을 쉽게 성장시켜 짧은 시간 내에 제어 패시베이션층(20)을 형성할 수 있어, 공정 시간을 단축할 수 있다.
화학 기상 증착 장치 또는 저압 화학 기상 증착 장치에 의하면 원하는 공정 조건을 유지하기에 적합할 수 있다. 일 예로, 저압 화학 기상 증착 장치에서 열처리 공정을 수행하여 증착에 의하여 보호막인 제어 패시베이션층(20)을 형성하면, 압력을 상압보다 낮은 상태에서 열처리 공정을 수행할 수 있어 제어 패시베이션층(20)의 두께를 쉽게 조절하여 균일하게 제어 패시베이션층(20)을 형성할 수 있다. 여기서, 압력이라 함은 원료 기체와 함께 그 외의 다른 기체 등을 모두 포함한 압력으로서 제어 패시베이션층(20)의 제조 장치 내부의 압력을 의미할 수 있다.
이때, 화학 기상 증착 장치 또는 저압 화학 기상 증착 장치를 사용하는 경우에도 원료 기체로는 제어 패시베이션층(20)을 구성하는 모든 원료 물질을 포함하지 않으며, 제어 패시베이션층(20)을 구성하는 산화물 중에 산소 기체만을 포함하며 다른 원료 물질을 포함하지 않는다. 예를 들어, 제어 패시베이션층(20)이 실리콘 산화물층으로 이루어질 때, 원료 기체로 산소 기체만을 구비할 뿐 다른 원료 물질인 실리콘을 포함하는 기체를 포함하지 않는다. 이에 따라 산소 기체의 산소가 반도체 기판(10)의 내부로 확산하여 반도체 물질과 반응하는 열적 산화 공정에 의하여 제어 패시베이션층(20)이 형성된다. 이와 달리, 증착 공정 등에서는 산소를 포함하는 산소 기체와 함께 실리콘을 포함하는 실란(SiH4) 기체를 원료 기체로 함께 공급한다. 그러면, 열 분해에 의하여 산소 기체에서 분리된 산소와 실란 기체에서 분리된 실리콘이 화학적으로 반응하여 실리콘 산화물을 형성하게 된다.
상술한 바와 같이 높은 온도에서 열적 산화 공정에 의하여 제어 패시베이션층(20)을 형성하게 되면 제어 패시베이션층(20)의 두께가 쉽게 두꺼워질 수 있다. 화학 기상 증착 장비 또는 저압 화학 기상 증착 장비 내에서 대기압 또는 이보다 낮은 압력에서 제어 패시베이션층(20)을 형성하면, 제어 패시베이션층(20)의 두께가 빠르게 증가하는 것을 방지하여(제어 패시베이션층(20)의 성장 속도를 제어하여) 제어 패시베이션층(20)이 전체적으로 균일하고 얇은 두께를 가질 수 있다.
이때, 압력을 760 Torr 이하(대기압 또는 대기압 보다 낮은 압력)로 유지하면, 상대적으로 높은 온도에 의한 열적 산화 공정으로 제어 패시베이션층(20)을 형성하더라도 낮은 압력에 의하여 제어 패시베이션층(20)의 성장 속도를 일정 수준으로 유지할 수 있다. 이에 의하여 제어 패시베이션층(20)의 두께를 크게 줄일 수 있다.
좀더 구체적으로, 압력이 1 Torr 내지 760 Torr(일 예로, 100 Torr 내지 760 Torr)일 수 있다. 제어 패시베이션층(20) 형성 시 온도가 1 Torr 미만인 경우에는 압력을 유지하기 위한 비용 등이 많이 들고 제어 패시베이션층(20)의 제조 장치에 부담을 줄 수 있다. 성장 속도 및 비용 등을 좀더 고려하면 제어 패시베이션층(20) 형성 시의 압력이 1 Torr 내지 700 Torr, 좀더 구체적으로는, 1 Torr 내지 600 Torr, 일 예로, 100 Torr 내지 600 Torr일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션층(20) 형성 시의 압력 등이 변화될 수도 있다.
반면, 기존의 반도체 분야 등에서는 태양 전지의 제어 패시베이션층처럼 캐리어가 이동할 수 있는 얇은 두께의 산화물층이 필요하지 않았다. 즉, 반도체 분야 등에서는 산화물층은 캐리어가 통과하지 않는 범위 내에서 두께를 조절하였을 뿐, 캐리어다 통과하는 두께로 산화물층을 형성하여야 할 필요가 없었다. 또한, 제어 패시베이션층의 순도 등이 반도체 소자 등의 특성에 큰 영향을 미치지 않으므로 이의 순도를 높이기 위한 방법이 제시되기 어려웠다.
반면, 상술한 바와 같이 본 실시예에서는 높은 열처리 온도(T) 및 할로겐 기체를 포함하는 기체 분위기에서 수행되는 열처리 공정을 포함하여(특히, 열처리 공정 시에 수행되는 열적 산화 공정에 의하여) 제어 패시베이션층(20)을 형성하는 것에 의하여 제어 패시베이션층(20)의 순도, 막 밀도, 두께 등의 특성을 조절할 수 있다.
이때, 화학 기상 증착 장치 또는 저압 화학 기상 증착 장치에서 대기압 또는이보다 낮은 압력에 의하여 열적 산화를 수행하면 제어 패시베이션층(20)의 성장 속도를 조절하여 제어 패시베이션층(20)을 얇고 균일하게 형성할 수 있다. 그리고 실시예에 따라 제어 패시베이션층(20) 위에 형성되는 반도체층(도 3b의 참조부호 300)이 증착 장비에 의하여 형성되므로 제어 패시베이션층(20)을 증착 장비에서 형성하게 되면, 제어 패시베이션층(20)과 반도체층(300)을 동일한 증착 장비(일 예로, 저압 화학 기상 증착 장비) 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 형성될 수 있다. 이와 같이 제어 패시베이션층(20)과 반도체층(300)을 인-시츄 공정에 의하여 형성하게 되면, 제조 공정을 크게 단순화할 수 있어 제조 비용, 제조 시간 등을 크게 절감할 수 있다.
증착 장비 내의 온도는 긴 시간 동안 열을 가하거나 열을 식히는 것에 의하여 조절되며 온도를 안정화하는 데 시간이 많이 소요되는 반면, 기체 분위기 및 압력은 증착 장비 내로 공급되는 기체의 종류, 양 등에 의하여 조절될 수 있다. 따라서, 기체 분위기 및 압력은 온도보다 쉽게 제어될 수 있다.
이를 고려하여 본 실시예에서는 제어 패시베이션층(20)의 형성 온도와 반도체층(300)의 증착 공정의 온도 차이가 200℃ 이내(즉, 0℃ 내지 200℃)가 되도록 할 수 있다. 좀더 구체적으로는, 제어 패시베이션층(20)의 형성 온도와 반도체층(300)의 증착 공정의 온도 차이를 100℃ 이내(즉, 00℃ 내지 100℃)가 되도록 할 수 있다. 이는 제어 패시베이션층(20)을 대기압 또는 이보다 낮은 압력에서 형성하므로 제어 패시베이션층(20)의 형성 온도를 상대적으로 높일 수 있어서 반도체층(300)의 증착 공정과의 온도 차이를 줄일 수 있기 때문이다. 이와 같이 상대적으로 조절이 힘든 온도를 큰 변화 없이 유지할 수 있어 제어 패시베이션층(20)과 반도체층(300)을 연속적으로 형성하는 인-시츄 공정의 효율을 좀더 향상할 수 있다. 반면, 반도체층(300)의 증착 공정의 기체 분위기는 제어 패시베이션층(20)의 형성 시의 기체 분위기와 다르고, 반도체층(300)의 증착 공정의 압력은 제어 패시베이션층(20)의 형성 시의 압력과 같거나 이와 다를 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션층(20)과 반도체층(300)이 서로 별개의 공정, 장치 등에서 형성될 수도 있다.
도면에서는 반도체 기판(10)의 후면에만 제어 패시베이션층(20)이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제어 패시베이션층(20)의 제조 방법에 따라 반도체 기판(10)의 전면 및/또는 측면에도 제어 패시베이션층(20)이 추가적으로 형성될 수 있다. 이렇게 반도체 기판(10)의 전면 등에 형성된 제어 패시베이션층(20)은 추후에 별도의 단계에서 제거될 수 있다.
그리고 도 5의 온도 사이클에서는 보호막을 형성하는 열처리 공정을 단독으로 수행하는 경우를 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 앞서 언급한 바와 같이 보호막인 제어 패시베이션층(20)을 형성한 후에 이를 열처리 장치(200)로부터 꺼내지 않고 그 후속 공정(예를 들어, 반도체층(300)을 형성하는 공정) 등을 수행할 수도 있다. 이 경우에는 후속 공정의 온도에 따라 온도 하강 구간(S3)이 수행되지 않을 수 있다. 또는, 보호막을 형성하기 이전의 공정이 수행된 장치에서 열처리 공정이 연속적으로 수행될 수도 있다. 이 경우에는 이전의 공정의 온도에 따라 온도 상승 구간(S1)이 수행되지 않을 수 있다.
이어서, 도 3b 내지 도 3d에 도시한 바와 같이, 제어 패시베이션층(20) 위에 제1 및 제2 도전형 영역(32, 34)을 포함하는 반도체층(30)을 형성하고, 반도체 기판(10)의 전면에 텍스쳐링 구조 및 전면 전계 영역(130)을 형성할 수 있다. 이를 좀더 구체적으로 형성한다.
먼저, 도 3b에 도시한 바와 같이, 반도체 기판(10)의 후면 위에 형성된 제어 패시베이션층(20) 위에) 결정질 구조를 가지며 진성을 가지는 반도체층(300)을 형성한다. 반도체층(300)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 반도체층(300)은, 일례로, 열적 성장법, 화학 증착법(예를 들어, 플라스마 화학 기상 증착법, 저압 화학 기상 증착법) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 반도체층(300)이 형성될 수 있다.
일 예로, 본 실시예에서 진성의 반도체층(300)은 화학 기상 증착에 의하여 형성될 수 있고, 좀더 구체적으로는 저압 화학 기상 증착에 의하여 형성될 수 있다. 이에 따라 앞서 설명한 바와 같이 진성의 반도체층(300)이 제어 패시베이션층(20)과 인-시츄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제어 패시베이션층(20) 및 반도체층(300)에 인-시츄 공정이 적용되지 않을 수도 있다.
반도체층(300)의 증착 공정에 사용되는 기체는 반도체층(300)을 구성하는 반도체 물질을 포함하는 기체(예를 들어, 실란 기체)를 포함할 수 있다. 본 실시예에서는 진성을 가지도록 반도체층(300)을 증착하므로 기체 분위기가 반도체 물질을 포함하는 기체만으로 구성될 수 있다. 이에 의하여 공급 기체를 단순화할 수 있고, 형성되는 반도체층(300)의 순도를 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체층(300)의 증착 공정을 촉진하거나, 반도체층(300)의 특성을 향상하기 위한 별도의 기체 등을 더 사용될 수 있다. 또한, 반도체층(300)의 증착 공정에서 제1 및/제2 도전형 도펀트의 도핑을 함께 하는 경우에는 제1 또는 제2 도전형 도펀트를 포함하는 기체(예를 들어, B2H6, PH3 등)를 더 포함할 수 있다.
그리고 반도체층(300)의 증착 공정에서는 반도체 물질을 포함하는 기체 외에도 이산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다.
반도체층(300)의 증착 온도는 제어 패시베이션층(20)의 형성 시의 온도와 동일하거나 이보다 작을 수 있다. 특히, 반도체층(300)의 증착 온도를 제어 패시베이션층(20) 형성 시의 온도보다 작게 하면, 광전 변환에 직접적으로 관여하는 반도체층(300)의 특성을 균일하게 할 수 있다. 또는, 반도체층(300)의 증착 온도는 500℃ 내지 700℃일 수 있다. 이는 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층(300)을 증착하기에 적합한 온도로 한정된 것이다. 특히, 본 실시예에서와 같이 반도체층(300)이 도핑되지 않은 경우에는 도핑된 경우보다 상대적으로 반응 속도가 작으므로 반도체층(300)의 증착 온도가 600℃ 내지 700℃일 수 있다. 이에 의하면 제어 패시베이션층(20)의 형성 시의 온도와의 편차를 더 줄일 수 있다.
앞서 설명한 바와 같이, 제어 패시베이션층(20)의 온도를 반도체층(300)의 증착 온도와 동일 또는 유사하게 하였으므로, 온도를 조절하기 위한 시간, 온도를 안정화하기 위한 시간 등이 필요하지 않아 공정을 단순화할 수 있다.
도면에서는 반도체 기판(10)의 후면에만 반도체층(300)이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체층(300)의 제조 방법에 따라 반도체 기판(10)의 전면 및/또는 측면에도 반도체층(300)이 추가적으로 형성될 수 있다. 이렇게 반도체 기판(10)의 전면 등에 형성된 반도체층(300)은 추후에 별도의 단계에서 제거될 수 있다.
이어서, 도 3c 내지 도 3d에 도시한 바와 같이, 반도체 기판(10)의 전면을 텍스쳐링하여 반도체 기판(10)의 전면에 요철을 형성하고 제1 및 제2 도전형 영역(32, 34) 및 전면 전계 영역(130)을 형성할 수 있다.
일 예로, 도 3c에 도시한 바와 같이 반도체층(300)의 일부에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고, 도 3d에 도시한 바와 같이 반도체 기판(10)의 전면을 텍스쳐링하고 반도체 기판(10)의 전면 및 반도체층(300)의 다른 일부에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130) 및 제2 도전형 영역(34)을 형성할 수 있다. 이때, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 도펀트가 도핑되지 않은 언도프트 영역이 위치할 수 있으며 이 영역이 배리어 영역(36)을 구성할 수 있다.
제1 및 제2 도전형 영역(32, 34), 그리고 전면 전계 영역(130)을 형성하는 도핑 공정으로는 알려진 다양한 방법이 사용될 수 있다. 일 예로, 이온 주입법, 도펀트를 포함하는 기체를 사용하는 상태에서 열처리하는 것에 의하는 열 확산법, 도핑층을 형성한 후에 수행되는 열처리법, 레이저 도핑법 등의 다양한 방법이 적용될 수 있다. 본 발명이 이에 한정되는 것은 아니다.
반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
본 실시예에서는 반도체층(300)을 형성한 후, 제1 도전형 영역(32)을 형성한 반도체 기판(10)의 전면을 텍스쳐링하고, 전면 전계 영역(130)과 제2 도전형 영역(34)을 동일한 도핑 공정에서 함께 형성한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(32), 제2 도전형 영역(34), 전면 전계 영역(130) 및 텍스쳐링 구조의 형성 순서는 다양하게 변형이 가능하다. 그리고 제2 도전형 영역(34)과 전면 전계 영역(130)이 서로 다른 도핑 공정에 의하여 형성될 수 있다.
이어서, 도 3e에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 또 다른 보호막을 형성한다. 즉, 반도체 기판(10)의 전면에 전면 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 반도체 기판(10)의 후면에 후면 패시베이션막(40)을 형성한다.
좀더 구체적으로, 반도체 기판(10)의 전면 위에 전면 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 후면 패시베이션막(40)을 전체적으로 형성한다. 전면 패시베이션막(24), 반사 방지막(26), 또는 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)의 형성 순서가 한정되는 것은 아니다.
이어서, 도 3f에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다.
일 예로, 패터닝 공정에 의하여 후면 패시베이션막(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 그 이후에 제1 및 제2 개구부(402, 404) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 및 제2 개구부(402, 404)는 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다.
다른 예로, 제1 및 제2 전극 형성용 페이스트를 후면 패시베이션막(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
본 실시예에 따르면 600℃ 내지 900℃의 열처리 온도 및 할로겐 기체를 포함하는 기체 분위기에서 수행되는 열처리 공정을 수행하여 제어 패시베이션층(20)을 형성하여, 제어 패시베이션층(20)의 순도 및 막 밀도를 향상시키고 계면 트랩 농도를 낮출 수 있다. 이에 따라 제어 패시베이션층(20)의 패시베이션 특성을 향상할 수 있고, 캐리어 통과를 원활하게 하여 태양 전지(100)의 효율을 향상할 수 있다. 또한, 이러한 제어 패시베이션층(20)은 후속으로 고온으로 수행되는 공정에서 우수한 품질 및 특성을 그대로 유지할 수 있다. 이에 따라 후속으로 고온으로 수행되는 공정(예를 들어, 도핑 공정)의 공정 온도를 자유롭게 선택할 수 있어 태양 전지(100)의 효율을 좀더 향상할 수 있다. 실시예에 따라, 제어 패시베이션층(20) 이후에 형성될 반도체층(30)과 유사한 온도로 제어 패시베이션층(20)을 형성할 경우에는 제어 패시베이션층(20)과 반도체층(30)을 연속적인 공정에서 형성하여 제조 공정을 단순화할 수 있다.
상술한 태양 전지(100)의 제조 방법의 일 실시예의 변형예를 도 6a 및 도 6b를 참조하여 상세하게 설명한다. 도 3a 내지 도 3f, 도 4 및 도 5를 참조하여 앞서 설명한 내용과 동일 또는 극히 유사한 것에 대해서는 상세한 설명을 생략하고 다른 부분을 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 6a 및 도 6b는 본 발명의 변형예에 따른 태양 전지의 제조 방법에서 제어 패시베이션층의 형성 단계를 도시한 단면도들이다.
도 6a 및 도 6b를 참조하면, 본 변형예에서 반도체 기판(10) 위에 형성되는 보호막인 제어 패시베이션층(20)은 예비 보호막(200)을 형성한 후에 열처리 공정을 수행하여 형성된 보호막일 수 있다.
즉, 도 6a에 도시한 바와 같이, 반도체 기판(10) 위에 예비 보호막(200)을 형성한다. 예비 보호막(200)는 열처리 공정과 같거나 그보다 낮은 온도(즉, 600℃ 이하의 온도)에서 수행되는 다양한 공정을 사용할 수 있다. 이와 같이 예비 보호막(200)을 열처리 공정보다 낮은 온도에서 형성하여 높은 온도에서 수행되는 공정이 추가되는 것을 방지하여 공정 부담을 줄이 수 있다.
일 예로, 예비 보호막(200)은 습식 화학(wet chemical) 용액을 이용하는 습식 화학 공정으로 형성될 수 있다. 습식 화학 공정에서는 습식 화학 용액을 도포 또는 위치시켜 반도체 기판(10)의 표면에 제어 패시베이션층(20)보다 얇은 두께 및/또는 낮은 막 밀도를 가지는 예비 보호막(200)을 형성한다. 습식 화학 용액은 반도체 기판(10)과 반응하여 반도체 기판(10)의 표면에 예비 보호막(200)을 형성할 수 있는 다양한 용액을 포함할 수 있다. 일 예로, 습식 화학 용액이 염산(HCl), 과산화 수소(H2O2), 또는 이들의 혼합물일 수 있다. 이러한 용액은 반도체 기판(10)과 반응하여 반도체 기판(10)에 쉽게 산화물로 구성되는 예비 보호막(200)을 형성할 수 있기 때문이다.
또는, 예비 보호막(200)을 건식 공정(예를 들어, 증착(일 예로, 화학 기상 증착 또는 저압 화학 기상 증착) 등에 의하여 형성할 수도 있다.
이어서, 도 6b에 도시한 바와 같이, 예비 보호막(200)에 열처리 공정을 수행하여 제어 패시베이션층(20)을 형성한다. 이러한 열처리 공정은 도 3a, 도 4 및 도 5를 참조하여 설명한 열처리 공정과 동일 또는 극히 유사하므로, 도 3a, 도 4 및 도 5를 참조하여 한 설명이 그대로 적용될 수 있다. 다만, 도 6b를 참조한 열처리 공정은 도 3a를 참조한 열처리 공정과 달리 반드시 산소 기체를 포함하여야 하는 것은 아니며 산소 기체를 포함하지 않은 상태에서 열처리를 하는 것도 가능하다.
이와 같이 본 변형예에서는 제어 패시베이션층(20)보다 얇은 두께 및/또는 낮은 막 밀도를 가지는 예비 보호막(200)을 먼저 형성한 후에 열처리 공정을 수행하여 제어 패시베이션층(20)을 형성한다. 그러면, 제어 패시베이션층(20)의 균일도 및 막 밀도를 향상할 수 있다. 그리고 도 6a에 도시한 예비 보호막(200)을 형성하는 공정을 별도로 수행하지 않고 반도체 기판(10)의 세정 공정에서 도 6a에 도시한 예비 보호막(200)을 형성하는 공정이 함께 수행될 수 잇다. 그러면, 별도의 공정을 추가하지 않고도 도 6a에 도시한 예비 보호막(200)을 형성하는 공정을 수행할 수 있으므로, 단순한 제조 공정에 의하여 수행될 수 있다.
상술한 설명 및 도면에서는 산화막(200)을 형성하는 공정 이후에 열처리 공정을 수행하여 제어 패시베이션층(20)을 형성하는 것을 예시하였다. 그러나 열처리 공정을 별도로 수행하지 않고 태양 전지(100)의 제조를 위한 다른 열처리 공정(예를 들어, 도 3b에 도시한 반도체층(300)의 형성 공정, 도 3d에 도시한 도핑 공정 또는 이를 위한 활성화 열처리 공정, 전극 형성 공정 등)에서 수행되는 열처리 공정 시에 도 6b에 도시한 열처리 공정이 함께 수행될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 실시예에서는 제1 및 제2 도전형 영역(32, 34)이 반도체 기판(10)의 후면에서 반도체 기판(10)의 위에 별개로 위치할 때, 반도체 기판(10) 위에 형성되는 보호막인 제어 패시베이션층(20)을 상술한 열처리 공정을 포함하여 형성하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 일 예로, 반도체 기판(10) 위에 형성되는 전면 패시베이션막(24) 및 반도체층(30)(또는 도전형 영역(32, 34)) 위에 형성되는 후면 패시베이션막(40) 중 적어도 하나가 상술한 열처리 공정을 포함하는 공정에 의하여 형성되는 보호막일 수도 있다. 또한, 상술한 열처리 공정을 포함하여 제조될 수 있는 보호막의 다른 예를 도 7 및 도 8을 참조하여 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 7는 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조되는 태양 전지의 다른 예를 도시한 단면도이다. 도 8은 도 7에 도시한 태양 전지의 개략적인 평면도이다.
도 7을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)에 형성되는 도전형 영역(32, 34)과, 반도체 기판(10) 위에 형성되는 보호막인 전면 및 후면 패시베이션막(24, 40)와, 후면 패시베이션막(40)을 관통하여 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함한다. 이때, 반도체 기판(10) 위에 형성되는 보호막인 전면 및 후면 패시베이션막(24, 40) 중 적어도 하나가 본 실시예에 따른 열처리 공정을 포함하는 제조 방법에 의하여 형성될 수 있다.
좀더 구체적으로, 도전형 영역(32, 34)은 반도체 기판(10)의 전면 쪽에 위치하며 제1 도전형을 가지는 제1 도전형 영역(32)과 반도체 기판(10)의 후면 쪽에 위치하며 제2 도전형을 가지는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 전극(42, 44)은 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 반도체 기판(10) 위에 형성되는 보호막은, 제1 도전형 영역(32) 위에서 반도체 기판(10)의 전면 위에 형성되는 전면 패시베이션막(24)과 제2 도전형 영역(34) 위에서 반도체 기판(10)의 후면 위에 형성되는 후면 패시베이션막(40)을 포함할 수 있다. 그리고 전면 패시베이션막(24) 위에 위치하는 반사 방지막(26)을 더 포함할 수 있다.
본 실시예에서는 도전형 영역(32, 34)이 반도체 기판(10)의 내부로 도펀트를 도핑하여 형성되어 반도체 기판(10)의 일부를 구성하는 도핑 영역으로 구성된다. 이와 같이 반도체 기판(10)를 구성하는 베이스 영역(110)과 도전형 영역(32, 34)은 포함되는 도펀트의 종류 및 농도에 의하여 정의될 수 있다. 예를 들어, 반도체 기판(10)에서 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역이 제1 도전형 영역(32)으로 정의되고, 제2 도전형 도펀트를 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 영역이 베이스 영역(110)으로 정의되며, 제2 도전형 도펀트를 베이스 영역(110)보다 높은 도핑 농도로 포함하여 제2 도전형을 가지는 영역이 제2 도전형 영역(34)으로 정의될 수 있다. 즉, 베이스 영역(110), 도전형 영역(32, 34)은 반도체 기판(10)의 결정 구조를 가지면서 도전형 및 도핑 농도가 서로 다른 영역이다.
제1 도전형 영역(32)에 포함되는 제1 도전형 도펀트가 n형 또는 p형의 도펀트일 수 있고, 베이스 영역(110) 및 제2 도전형 영역(34)에 포함되는 제2 도전형 도펀트가 제1 도전형 영역(32)의 제1 도전형과 반대되는 도전형을 가지는 p형 또는 n형의 도펀트일 수 있다. p형 또는 n형의 도펀트는 앞서 설명한 실시예에 기재된 내용이 그대로 적용될 수 있다.
일 예로, 제1 도전형 영역(32)이 p형을, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형을 가질 수 있다. 제1 도전형 영역(32)과 베이스 영역(110)에 의하여 형성된 pn 접합에 광이 조사되면, 광전 효과에 의해 생성된 전자가 반도체 기판(10)의 후면 쪽으로 이동하여 제2 전극(44)에 의하여 수집되고, 정공이 반도체 기판(10)의 전면 쪽으로 이동하여 제1 전극(42)에 의하여 수집된다. 이에 의하여 전기 에너지가 발생한다. 그러면, 전자보다 이동 속도가 느린 정공이 반도체 기판(10)의 후면이 아닌 전면으로 이동하여 변환 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 베이스 영역(110) 및 제2 도전형 영역(34)이 p형을 가지고 제1 도전형 영역(32)이 n형을 가지는 것도 가능하다.
도면에서는 반도체 기판(10)의 전면 및 후면에 각기 텍스쳐링에 의한 요철이 형성된 것을 도시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)의 전면 및 후면 중 어느 하나에 텍스쳐링에 의한 요철이 형성되거나, 반도체 기판(10)의 전면 및 후면에 텍스쳐링에 의한 요철이 형성되지 않는 것도 가능하다.
본 실시예에서 반도체 기판(10)의 전면 및 후면에 각기 형성되는 보호막인 전면 패시베이션막(24) 및 후면 패시베이션막(40) 중 적어도 하나는 본 실시예에 따른 열처리 공정을 포함하여 형성된 보호막일 수 있다. 일 예로, 도전형 영역(32, 34) 중 n형을 가지는 영역 위에 형성된 패시베이션막(24, 40)이 본 실시예에 따른 열처리 공정을 포함하여 형성된 보호막일 수 있다. 본 실시예에 따른 열처리 공정을 포함하여 형성되는 보호막이 실리콘 산화물층으로 구성되는데, 이러한 실리콘 산화물층은 고정 양전하를 가져 n형을 패시베이션하기에 적합하기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
일 예로, 제2 도전형 영역(34)이 n형을 가질 경우에 반도체 기판(10)의 후면에 위치(일 예로, 접촉)하는 후면 패시베이션막(40)이 본 실시예에 따른 열처리 공정을 포함하여 형성된 보호막일 수 있다. 이러한 후면 패시베이션막(40)은 2nm 내지 10nm의 두께(일 예로, 3nm 내지 6nm)를 가질 수 있다. 후면 패시베이션막(40)의 두께가 2nm 미만이면 패시베이션 특성이 우수하지 않을 수 있고, 10nm를 초과하면 공정 시간이 증가될 수 있다. 패시베이션 특성 및 공정 시간을 좀더 고려하면, 후면 패시베이션막(40)의 두께가 3nm 내지 6nm일 수 있다. 그러나 본 발명이 후면 패시베이션막(40)의 두께에 한정되는 것은 아니다.
그리고 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 앞서 실시예에서 설명한 다양한 물질로 형성될 수 있다. 이에 대한 설명을 생략한다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형 영역(32)이 n형을 가지고 전면 패시베이션막(24)이 본 실시예에 따른 열처리 공정에 의하여 형성될 수도 있다. 또는, 도전형과 관련 없이 전면 패시베이션막(24) 및/또는 후면 패시베이션막(40)이 본 실시예에 따른 열처리 공정에 의하여 형성될 수 있다. 그 외의 다양한 변형이 가능하다.
도 8을 참조하면, 제1 및 제2 전극(42, 44)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 전극(42, 44)은 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 8에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니며 동일하거나 작은 폭을 가질 수 있다.
단면 상으로 볼 때, 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)은 모두 전면 패시베이션막(24) 및 반사 방지막(26)을 관통하여 형성될 수도 있다. 즉, 제1 개구부(402)가 제1 전극(42)의 핑거 전극(42a) 및 버스바 전극(42b)에 모두 대응하여 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)은 모두 후면 패시베이션막(40)을 관통하여 형성될 수도 있다. 즉, 제2 개구부(404)가 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)에 모두 대응하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 제1 전극(42)의 핑거 전극(42a)이 전면 패시베이션막(24) 및 반사 방지막(26)을 관통하여 형성되고, 버스바 전극(42b)이 전면 패시베이션막(24) 및 반사 방지막(26) 위에 형성될 수 있다. 그리고 제2 전극(44)의 핑거 전극(44a)이 후면 패시베이션막(40)을 관통하여 형성되고, 버스바 전극(44b)은 후면 패시베이션막(40) 위에 형성될 수 있다.
본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다.
도면에서는 제1 전극(42)과 제2 전극(44)이 서로 동일한 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 전극(42)의 핑거 전극 및 버스바 전극의 폭, 피치 등은 제2 전극(44)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 전극(42)과 제2 전극(44)의 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다. 예를 들어, 제2 전극(44)이 패턴을 가지지 않고 반도체 기판(10)의 후면에 전체적으로 형성될 수도 있다.
본 실시예에 따른 후면 패시베이션막(40)을 구비하는 태양 전지(100)의 제조 공정을 도 9a 내지 도 9d를 참조하여 설명한다. 도 3a 내지 도 3f, 도 4, 도 5, 도 6a 및 도 6b를 참조한 설명과 동일 또는 유사한 설명에 대해서는 상세한 설명을 생략하고 서로 다른 부분만을 설명한다.
도 9a 내지 도 9d는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 9a에 도시한 바와 같이, 반도체 기판(10)에 제1 및 제2 도전형 영역(32, 34)을 형성한다. 제1 및 제2 도전형 영역(32, 34)은 열 확산법(thermal diffusion), 이온 주입법, 레이저 도핑법 등의 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 9b에 도시한 바와 같이, 제2 도전형 영역(34) 위에 후면 패시베이션막(40)을 형성한다. 후면 패시베이션막(40)을 형성하는 열처리 공정은 도 3a, 도 4 및 도 5를 참조하여 설명한 것과 동일 또는 극히 유사하다. 다만, 후면 패시베이션막(40)의 두께를 상대적으로 두껍게 형성하기 위하여 상술한 온도 범위 내에서 열처리 온도, 열처리 시간 등을 다소 조절할 수 있다. 즉, 앞서 설명한 바와 같이, 열처리 온도가 600℃ 이상(좀더 구체적으로는, 600℃ 내지 900℃)일 수 있는데, 본 실시예에서는 일 예로, 800℃ 내지 900℃일 수 있다. 이는 후면 패시베이션막(40)은 제어 패시베이션층(도 1의 참조부호 20)보다 좀더 두꺼운 두께를 가져도 되므로 열처리 온도(T)를 다소 높게 할 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 9c에 도시한 바와 같이, 제1 도전형 영역(32) 위에 전면 패시베이션막(24) 및 반사 방지막(26)을 형성한다.
도면 및 설명에서는 후면 패시베이션막(40)을 전면 패시베이션막(24) 및/반사 방지막(26)보다 먼저 형성한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 후면 패시베이션막(40), 전면 패시베이션막(24) 및 반사 방지막(26)의 형성 순서는 다양하게 변형될 수 있다. 그리고 후면 패시베이션막(40)과 전면 패시베이션막(24)을 상술한 공정을 이용하여 동시에 형성하거나, 후면 패시베이션막(40)과 반사 방지막(26)을 상술한 공정을 이용하여 동시에 형성할 수도 있다.
이어서, 도 9d에 도시한 바와 같이, 후면 패시베이션막(40)을 관통하는 제1 전극(42)과, 전면 패시베이션막(24) 및 반사 방지막(26)을 관통하는 제2 전극(44)을 형성한다.
이와 같이 후면 패시베이션막(40)을 일정한 열처리 온도 및 기체 분위기에서 형성하면, 후면 패시베이션막(40)의 순도 및 막 밀도를 향상하고 계면 트랩 농도를 저감할 수 있다. 그리고 추후에 수행될 높은 온도의 공정에서도 우수한 안정성을 가질 수도 있다. 상술한 설명에서는 후면 패시베이션막(40)만이 일정한 온도 및 기체 분위기에서 형성된 것을 예시하였으나, 전면 패시베이션막(24) 또는 반사 방지막(26)이 상술한 열처리 온도(T), 기체 분위기 등에 의하여 형성될 수도 있다. 상술한 열처리 공정을 포함하여 제조될 수 있는 보호막의 다른 예를 도 10a 내지 도 10d를 참조하여 상세하게 설명한다. 도 10a 내지 도 10d의 실시예는 도 1 내지 도 5를 참조한 실시예와 동일 또는 유사하므로, 이에 대한 설명이 그대로 적용될 수 있다. 이에 따라 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 10a 내지 도 10d는 본 발명의 또 다른 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도이다.
본 실시예에서는 도 1 및 도 2에 도시한 바와 같은 태양 전지(100)를 제조하되 후면 패시베이션막(40) 및/또는 전면 패시베이션막(24)을 할로겐 기체를 포함하는 기체 분위기에서 열처리하여 형성한다는 점에서 도 3a 내지 도 3f에 차이가 있다.
도 10a에 도시한 바와 같이, 반도체 기판(10)에 제어 패시베이션층(20), 제1 및 제2 도전형 영역(32, 34)을 포함하는 반도체층(30), 반도체 기판(10)의 전면의 텍스쳐링 구조 및 전면 전계 영역(130)을 형성한다. 제어 패시베이션층(20)은 알려진 다양한 방법에 의하여 형성될 수 있고, 그 외의 형성 공정은 도 3a 내지 도 3d를 참조하여 설명한 방법과 동일한 방법에 의하여 형성될 수 있다.
이어서, 도 10b에 도시한 바와 같이, 반도체 기판(10)의 전면 및/또는 후면에 또 다른 보호막을 형성한다. 예를 들어, 반도체 기판(10)의 전면에 전면 패시베이션막(24)을 형성하고, 반도체 기판(10)의 후면에 후면 패시베이션막(40)을 형성한다.
본 실시예에서는 전면 패시베이션막(24) 및 후면 패시베이션막(40)이 상대적으로 높은 온도에서 할로겐 원소를 가지는 할로겐 기체를 포함하는 기체 분위기에서 열처리하는 공정을 포함하여 형성된다. 열처리 공정은 도 3a, 도 4 및 도 5를 참조하여 설명한 것과 동일 또는 극히 유사하다. 다만, 전면 및 후면 패시베이션막(24, 40)의 두께를 상대적으로 두껍게 형성하기 위하여 상술한 온도 범위 내에서 열처리 온도, 열처리 시간 등을 다소 조절할 수 있다. 즉, 앞서 설명한 바와 같이, 열처리 온도가 600℃ 이상(좀더 구체적으로는, 600℃ 내지 900℃)일 수 있는데, 본 실시예에서는 일 예로, 800℃ 내지 900℃일 수 있다. 이는 전면 및 후면 패시베이션막(24, 40)은 제어 패시베이션층(도 1의 참조부호 20)보다 좀더 두꺼운 두께를 가져도 되므로 열처리 온도(T)를 다소 높게 할 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예의 열처리하는 공정에서 열적 산화에 의하여 전면 및 후면 패시베이션막(24, 40)이 형성될 수 있다. 원료 기체가 산소 기체를 포함하여 전면 및 후면 패시베이션막(24, 40)이 산화물층으로 구성될 수 있다. 일 예로, 높은 온도에서 산소와 반도체 기판(10)의 반도체 물질(예를 들어, 실리콘)이 반응하여 형성되는 열적 산화물(예를 들어, 열적 실리콘 산화물)층이 전면 및 후면 패시베이션막(24, 40)을 구성할 수 있다.
본 실시예에서 반도체층(30)의 표면에서 1nm 내지 3nm의 두께의 반도체 물질이 산소와 결합하여 3nm 내지 6nm의 두께를 각기 가지는 전면 및 후면 패시베이션막(24, 40)을 형성할 수 있다. 전면 및 후면 패시베이션막(24, 40)이 이러한 두께를 가질 때 패시베이션 특성을 크게 향상할 수 있다. 즉, 전면 및 후면 패시베이션막(24, 40)의 두께가 각기 3nm 미만이면 충분한 패시베이션 특성을 구현하기 어려울 수 있고, 전면 및 후면 패시베이션막(24, 40)의 두께가 각기 6nm를 초과하면 열처리 공정의 시간이 증가하며 이에 따라 반도체층(30)의 특성이 저하될 수 있다. 산소와 결합한 반도체층(30)의 두께, 전면 및 후면 패시베이션막(24, 40)의 두께 등은 투과 전자 현미경(TEM) 등을 통하여 측정 및 평가가 가능하다.
이때, 반도체 기판(10)의 전면에 인접 위치하는 전면 패시베이션막(24)이 상술한 열처리 공정에 의하여 형성되면 우수한 품질을 가지게 된다. 이에 의하여 패시베이션 특성을 크게 향상할 수 있다. 이때, 반도체 기판(10)의 전면은 텍스쳐링 구조에 의하여 반도체 기판(10)의 내부(벌크)가 노출되어 있으므로 후면보다 품질을 저하시키는 이온(예를 들어, 나트륨 이온)이 많이 존재하여 개터링이 많이 일어날 수 있는 영역인데, 전면 패시베이션막(24)이 우수한 품질을 가지면 패시베이션 효과가 크게 증가될 수 있다.
본 실시예에서는 반도체 기판(10)의 양측에 위치하는 전면 및 후면 패시베이션막(24, 40)를 함께 형성하여 전면에서는 패터닝 없이 그대로 전면 패시베이션막(24)으로 사용하고 후면에서는 도 10d에 도시한 바와 같이 후면 패시베이션막(40)을 패터닝하여 사용한다. 이에 따라 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 전면 패시베이션막(24)과 후면 패시베이션막(40)을 서로 다른 공정에 의하여 형성하고 전면 및 후면 패시베이션막(24, 40) 중 적어도 하나에 상술한 열처리 공정이 적용될 수 있다. 또는, 전면 패시베이션막(24) 및 후면 패시베이션막(40)을 함께 형성한 후에 하나를 제거하여 사용할 수도 있다. 또는, 반사 방지막(26)과 후면 패시베이션막(40)이 상술한 열처리 공정에 의하여 동시에 형성될 수 있다. 그 외에도 다양한 변경이 가능하다.
이어서, 도 10c에 도시한 바와 같이, 본 실시예에서 전면 패시베이션막(24) 위에 반사 방지막(26)을 형성할 수 있다. 일 예로, 반사 방지막(26)이 전면 패시베이션막(24) 위에 전체적으로 형성될 수 있다. 반사 방지막(26)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다.
이어서, 도 10d에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이에 대해서는 도 3f를 참조한 설명이 그대로 적용될 수 있으므로 구체적인 설명을 생략한다.
이하, 본 발명의 실험예에 의하여 본 발명을 좀더 상세하게 설명한다. 그러나 본 발명의 실험예는 본 발명을 예시하기 위한 것에 불과하며, 본 발명이 이에 한정되는 것은 아니다.
실험예 1
도 1에 도시한 바와 같은 구조의 태양 전지를 제조하였다. 이때, 700℃의 온도에서 Cl2 기체, O2 기체 및 N2 기체를 포함하는 기체 분위기에서 열처리하는 공정에서 열적 산화에 의하여 형성된 2nm 두께의 실리콘 산화물층을 제어 패시베이션층으로 포함하였다. 열처리하는 공정에서 O2 기체 : Cl2 기체의 비율이 1:0.1이었다.
실험예 2
도 1에 도시한 바와 같은 구조의 태양 전지를 제조하였다. 이때, HCl 및 H2O2의 혼합 용액으로 반도체 기판을 세정하면서 얇은 산화막을 형성한 다음, 700℃의 온도에서 Cl2 기체, O2 기체 및 N2 기체를 포함하는 기체 분위기에서 열처리하는 공정을 수행하였다. 이에 의하여 형성된 2nm 두께의 실리콘 산화물층을 제어 패시베이션층으로 포함하였다. 열처리하는 공정에서 O2 기체 : Cl2 기체의 비율이 1:0.1이었다.
비교예 1
제어 패시베이션층을 형성하는 공정을 제외하고는 실험예와 동일한 방법에 의하여 태양 전지를 제조하였다. 이때, 500℃의 온도에서 Cl2 기체, O2 기체 및 N2 기체를 포함하는 기체 분위기에서 열처리하는 공정에서 열적 산화에 의하여 형성된 2nm 두께의 실리콘 산화물층을 제어 패시베이션층으로 포함하였다.
비교예 2
제어 패시베이션층을 형성하는 공정을 제외하고는 실험예와 동일한 방법에 의하여 태양 전지를 제조하였다. 이때, 700℃의 온도에서 O2 기체 및 N2 기체를 포함하는 기체 분위기에서 열처리하는 공정에서 열적 산화에 의하여 형성된 2nm 두께의 실리콘 산화물층을 제어 패시베이션층으로 포함하였다.
실험예 1 및 비교예 1 및 2에 따른 태양 전지의 광루미네선스(photoluminescence, PL) 사진을 촬영하였다. 실험예 1에 따른 태양 전지의 PL 사진을 도 11에, 비교예 1에 따른 태양 전지의 PL 사진을 도 12에, 비교예 2에 따른 태양 전지의 PL 사진을 도 13에 나타내었다. PL 사진에서 밝은 빛을 내는 부분은 금속 불순물, 결함 등이 존재하지 않는 부분이고 어두운 부분은 금속 불순물, 결함 등이 존재하는 부분이다.
도 11을 참조하면, 실험예 1에 따른 태양 전지는 전체적으로 밝은 빛을 띠고 있어 금속 불순물, 결함 등이 거의 존재하지 않음을 알 수 있다. 반면, 도 12를 참조하면, 비교예 1에 따른 태양 전지는 부분적으로 검은 부분이 있어 이 부분에서 금속 불순물, 결함 등이 존재함을 알 수 있다. 그리고 도 13을 참조하면, 비교예 2에 따른 태양 전지는 전체적으로 검은 부분이 있어 금속 불순물, 결함 등이 많이 존재함을 알 수 있다.
앞서 설명한 바와 같이 실험예 1, 그리고 비교예 1 및 2에서 다른 제조 공정은 모두 동일하고 제어 패시베이션층의 공정만이 서로 달랐다. 따라서, 실험예 1과 같이 600℃ 이상의 열처리 온도 및 할로겐 기체를 포함하는 기체 분위기에서 수행된 열처리 공정에서 우수한 특성의 제어 패시베이션층을 형성되었음을 알 수 있다. 또한, 할로겐 기체를 포함하는 기체 분위기라고 하여도 600℃ 미만의 열처리 온도에서 열처리 공정이 수행된 비교예 1 및 600℃ 이상의 열처리 온도이지만 할로겐 기체를 포함하지 않는 기체 분위기에서 열처리 공정이 수행된 비교예 2에서는 우수한 특성의 제어 패시베이션층이 형성되지 않았음을 알 수 있다.
실험예 1 및 비교예 1에 따른 태양 전지의 임플라이드 개방 전압(implied Voc)를 측정한 결과를 도 14에 나타내었다. 도 14를 참조하면, 실험예 1에 따른 태양 전지의 임플라이드 개방 전압이 비교예 1에 따른 태양 전지의 임플라이드 개방 전압보다 약 50mV 정도 높은 것을 알 수 있다. 600℃ 이상의 열처리 온도 및 할로겐 기체를 포함하는 기체 분위기에서 열처리 공정을 수행된 실험예 1에 따른 제어 패시베이션층의 계면 트랩 농도가 낮아서 이를 포함하는 태양 전지의 임플라이드 개방 전압이 높은 것으로 예상된다. 반면, 비교예 1와 같이 600℃ 이하의 열처리 온도에서 형성된 제어 패시베이션층은 계면 트랩 농도가 실험예 1보다 높아 이를 포함하는 태양 전지가 상대적으로 낮은 임플라이드 개방 전압을 가지는 것으로 예상된다.
그리고 실험예 1 및 2, 그리고 비교예 1에 따라 제조된 태양 전지에 900℃의 온도에서 추가적인 열처리를 수행한 후에 임플라이드 개방 전압을 측정한 결과를 도 15에 나타내었다. 실험예 1 및 2에 따른 태양 전지의 임플라이드 개방 전압이 비교예 1에 따른 태양 전지의 개방 전압보다 약 100mV 정도 높은 것을 알 수 있다. 이에 의하여 실험예 1 및 2에 따른 태양 전지는 후속 고온 공정이 있는 경우에도 우수한 안정성을 가지는 반면, 비교예 1에 따른 태양 전지는 후속 고온 공정에서 특성이 저하될 수 있음을 알 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
20: 제어 패시베이션층
24: 전면 패시베이션막
26: 반사 방지막
32: 제1 도전형 영역
34: 제2 도전형 영역
40: 후면 패시베이션막
42; 제1 전극
44: 제2 전극

Claims (20)

  1. 제1 도전형을 가지는 결정질 실리콘으로 구성된 베이스 영역을 포함하는 반도체 기판 위에 절연막으로 보호막을 형성하는 단계
    를 포함하고,
    상기 보호막을 형성하는 단계는 할로겐 원소를 가지는 할로겐 기체를 포함하는 기체 분위기에서 600℃ 이상의 열처리 온도로 열처리하는 공정을 포함하며,
    상기 열처리 공정은, 상기 열처리 온도로 유지되는 메인 구간 이전에 수행되며 유입 온도로부터 상기 열처리 온도까지 온도를 상승시키는 온도 상승 구간 및 상기 메인 구간 이후에 수행되며 상기 열처리 온도로부터 유출 온도까지 온도를 하강하는 온도 하강 구간을 포함하고,
    상기 유입 온도 또는 상기 유출 온도가 400℃ 내지 550℃인 태양 전지의 제조 방법.
  2. 제1항에 있어서,
    상기 보호막을 형성하는 단계에서는,
    열처리 로(furnace) 내에 열처리하는 공정을 수행하여 열적 산화법에 의하여 상기 보호막을 형성하거나;
    저압 화학 기상 증착 장치 내에 상기 열처리하는 공정을 수행하여 증착에 의하여 상기 보호막을 형성하거나; 또는
    보호막을 600도씨 이하의 온도에서 습식 화학 공정 또는 건식 공정에 의하여 예비 보호막을 형성하는 공정을 수행하고, 그 후에 상기 예비 보호막을 상기 열처리 공정에 의하여 600℃ 이상의 온도로 열처리하는 태양 전지의 제조 방법.
  3. 제1항에 있어서,
    상기 할로겐 기체가 상기 할로겐 원소로 플루오린, 염소, 브로민, 아이오딘, 아스타틴 및 우눈셉튬 중 적어도 하나를 포함하는 태양 전지의 제조 방법.
  4. 제3항에 있어서,
    상기 할로겐 기체가 상기 할로겐 원소로 염소를 포함하는 태양 전지의 제조 방법.
  5. 제4항에 있어서,
    상기 할로겐 기체가 Cl2, C2H2Cl2 및 HCl 중 적어도 하나를 포함하는 태양 전지의 제조 방법.
  6. 제1항에 있어서,
    상기 기체 분위기가 원료 기체로 산소 기체를 더 포함하여 상기 보호막이 실리콘 산화물층을 포함하고,
    상기 할로겐 기체가 상기 산소 기체와 같거나 이보다 적은 양으로 포함되는 태양 전지의 제조 방법.
  7. 제6항에 있어서,
    상기 산소 기체 : 상기 할로겐 기체의 부피 비율이 1:0.01 내지 1:1인 태양 전지의 제조 방법.
  8. 제1항에 있어서,
    상기 열처리하는 공정의 열처리 온도가 600℃ 내지 900℃인 태양 전지의 제조 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 유입 온도 또는 상기 유출 온도가 500℃ 내지 550℃인 태양 전지의 제조 방법.
  11. 제1항에 있어서,
    상기 보호막을 형성하는 단계 이전에, 상기 반도체 기판의 내부에 도펀트를 도핑하여 상기 제1 도전형을 가지며 상기 베이스 영역보다 높은 도핑 농도를 가지거나 상기 제1 도전형과 반대되는 제2 도전형을 가지는 도전형 영역을 형성하는 단계를 더 포함하고,
    상기 보호막을 형성하는 단계에서는 상기 도전형 영역 위에 상기 보호막을 형성하는 태양 전지의 제조 방법.
  12. 제11항에 있어서,
    상기 보호막의 두께가 3nm 내지 6nm인 태양 전지의 제조 방법.
  13. 제1항에 있어서,
    상기 보호막을 형성하는 단계 이전에 상기 반도체 기판의 일면 위에 상기 반도체 기판과 다른 결정 구조를 가지는 도전형 영역을 형성하는 단계를 더 포함하고,
    상기 보호막을 형성하는 단계에서는 상기 도전형 영역 위에 상기 보호막을 형성하는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 도전형 영역을 형성하는 단계에서는, 상기 제1 도전형을 가지는 제1 도전형 영역 및 상기 제1 도전형에 반대되는 제2 도전형을 가지는 제2 도전형 영역을 상기 반도체 기판의 일면 위에서 동일 평면 상에 형성하고,
    상기 보호막이 상기 제1 도전형 영역 및 상기 제2 도전형 영역을 함께 덮는 태양 전지의 제조 방법.
  15. 제14항에 있어서,
    상기 보호막의 두께가 3nm 내지 6nm인 태양 전지의 제조 방법.
  16. 제1항에 있어서,
    상기 보호막을 형성하는 단계에서는 상기 보호막으로 상기 반도체 기판의 일면 위에 제어 패시베이션층을 형성하고,
    상기 보호막을 형성하는 단계 이후에 상기 제어 패시베이션층 위에 도전형 영역을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  17. 제16항에 있어서,
    상기 도전형 영역을 형성하는 단계에서는, 상기 제1 도전형을 가지는 제1 도전형 영역 및 상기 제1 도전형에 반대되는 제2 도전형을 가지는 제2 도전형 영역을 상기 제어 패시베이션층 위에서 동일 평면 상에 형성하는 태양 전지의 제조 방법.
  18. 제16항에 있어서,
    상기 제어 패시베이션층의 두께가 1nm 내지 2nm인 태양 전지의 제조 방법.
  19. 제1항에 있어서,
    상기 보호막이 상기 반도체 기판의 일면 위에 위치하는 제1 패시베이션막 및 상기 반도체 기판의 다른 일면 위에 제2 패시베이션막 중 적어도 하나인 태양 전지의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 패시베이션막 및 상기 제2 패시베이션막이 상기 열처리 공정에 의하여 동시에 형성되는 태양 전지의 제조 방법.
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